DE2727685A1

DE2727685A1 - Vorrichtung zur verarbeitung von daten

Info

Publication number: DE2727685A1
Application number: DE19772727685
Authority: DE
Inventors: Anthony P Herff
Original assignee: Bell and Howell Co
Current assignee: Datatape Inc
Priority date: 1976-06-22
Filing date: 1977-06-20
Publication date: 1978-01-05
Also published as: US4044328A; GB1578484A

Description

Vorrichtung zur Verarbeitung von Daten

Die Erfindung betrifft eine Vorrichtung zur Verarbeitung von in Datenreihen angeordneten Daten, die ein erstes in einer ersten, den Datenreihen zugeordneten Korrekturreihe angeordnetes Fehlerprüfsignal aufweisen.

Der Gegenstand der Erfindung fällt in den Bereich der binären Datenverarbeitung und hängt im engeren Sinne mit der Kodierung und Dekodierung, der Paritätsprüfung und Fehlerkorrektur und allgemeiner mit der Erkennung und Korrektur von Datenfehlern in binären und sonstigen Systemen zusammen.

Die Verarbeitung von kodierten Daten hat einen hohen und differenzierten Entwicklungsstand erreicht, wie beispielsweise aus den DT-OSen 2 339 007 und 2 339 026, auf die im folgenden noch Bezug genommen wird, ersichtlich ist.

Herkömmliche Techniken sind an einem Totpunkt angelangt, in-dem es schwierig geworden ist, sowohl größere wie auch klei-

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nere Fehler von weniger als etwa eiaem in zehn Millionen zu reduzieren und/oder die Datengeschwindigkeiten und -eichten ohne die Gefahr vergrößerter Fehlerraten zu vergrößern.

Allgemein ist die Erfindung nun darauf gerichtet, die vorgenannten Nachteile zu vermeiden und dementsprechend die Möglichkeiten zur Fehlererkennung und Korrektur in Datenverarbeitungs- und anderen Systemen über die herkömmlich bestehenden Grenzen hinaus zu vergrößern. Die Aufgabe der Erfindung besteht gleichzeitig darin, die Möglichkeiten für die Datendichte in Datenverarbeitungs- und anderen Systemen über herkömmliche Grenzen hinaus zu erweitern, ferner verbesserte Datenkodierungs- und -dekodierungssysteme zu schaffen. Weiterhin sollen verbesserte Fehlererkennungs- und -korrekturtechniken und -geräte in Datenverarbeitungs- und anderen Syszarr.en geschaffen werden.

Gemäß der Erfindung wird diese Aufgabe in Ausgestaltung einer Vorrichtung der eingangs genannten Art gelöst durch eine .erste Schaltung für die Modifikation der Daten in den Datenreihen und des ersten Fehlerprüfsignals in der ersten Korrekturreihe mit zumindest einer Datencharakteristik, eine zweite Schaltung zur Erzeugung eines zweiten Fehlerprüfsignals für die modifizierten Daten und das erste Fehlerprüfsignal und zur Anordnung des zweiten

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Fehlerprüfsignals in einer zweiten, die Datenreihen und die erste Pehlerkorrekturreihe begleitenden Korrekturreihe und eine dritte Schaltung zur Verarbeitung von den modifizierten Daten und erstem Fehlerprüfsignal und von dem zweiten Pehlerprüfsignal in den Datenreihen und der ersten und zweiten Korrekturreihe.

Gemäß der Erfindung kann insbesondere vorgesehen werden, daß die kodierten Daten unter Erkennung von Fehlern in den verarbeiteten Daten mit Hilfe der verarbeiteten Fehle prüfsignal dekodiert werden, wöbe die entdeckten Fehler in den verarbeiteten Daten korrigiert werden und wobei die Modifizierung in den Daten innerhalb ihrer Datenreihen rückgängig gemacht wird.

Weiterhin kann gemäß der Erfindung bei einer Vorrichtung zur Verarbeitung von Fehlern eines ersten, durch Paritätsprüfung erkennbaren Typs und Fehler eines zweiten, nicht durch Paritätsprüfung erkennbaren Typs enthaltenden Daten vorgesehen werden, daß die dritte Schaltung einen Schaltungsteil, der die Daten einer ersten Paritätsprüfung unterwirft und Fehler des ersten Typs mit Hilfe der ersten Paritätsprüfung korrigiert, einen Schaltungsteil, der die Daten, die korrigierten Fehler des ersten Typs und die Fehler des zweiten Typs modifiziert, um Fehler des zweiten Typs mit Hilfe einer zweiten Paritätsprüfung erkennbar zu machen, und einen Schaltungsteil

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enthält, um die modifizierten Daten einer zweiten Paritätsprüfung zu unterziehen und die modifizierten Fehler des zweiten Typs mit Hilfe der zweiten Paritätsprüfung zu korrigieren.

In weiterer Ausgestaltung kann nach der Erfindung zur Verarbeitung von in Reihen und Spalten angeordneten und sowohl in verschiedenen Reihen und Spalten enthaltene Fehler wie auch in verschiedenen Reihen und gleichen Spalten enthaltene Fehler beinhaltenden Daten vorgesehen v/erden, daß schaltungstechnische Mittel, die die Korrektur von in verschiedenen Heihen und Spalten enthaltenen Fehler bewirken, die Daten verschieben, urn die in verschiedenen Reihen und denselben 3paltt;r. enthaltenen Fehleren verschiedene Spalten zu verschieben, und die verschobenen Fehler korrigieren.

Ferner kann gemäß der Erfindung zur Verarbeitung von in Reihen und Spalten angeordneten und in derselben Reihe und verschiedenen Spalten liegende Fehler enthaltenden Daten vorgesehen werden, daß die dritte Schaltung einen Schaltungsteil zum Verschieben der Daten, um Fehler in derselben Reihe zu anderen Spalten zu verschieben, und einen Schaltungste.il enthält, um spaltenweise die Parität der Daten vor dieser Verschiebung zu bestimmen und spalter weise die Parität von Daten in auch die anderen Spalten einschließende Spalten nach der Verschiebung zu bestimmen,

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um die festgestellte spaltenweise Parität nach der Ver- *

Schiebung mit der festgestellten spaltenweisen Parität vor der Verschiebung zu vergleichen und Fehler mit Hilfe dieses Vergleichs zu korrelieren.

Schließlich ist es möglich, zur Verarbeitung von in Reihen und Spalten angeordneten und durch Reihen-Paritätsprüfungen erkennbare Fehler und durch Spaltenparitätsprüfungen erkennbare, jedoch durch Reihenparitätsprüfunge nicht
/erkennbare Fehler enthaltenden Daten eine Ausgestaltung derart vorzusehen, daß die dritte Schaltung einen Schaltungsteil einschließt zur Erkennung eines durch Reihenparitätsprüfung erkennbaren Fehlers in einer Reih-, zur Erkennung weiterer durch Spalten-Paritätsprüi'ur.-erkennbarer, jedoch einer Reihen-Paritätsprüfung ;:>:- gehender weiterer Fehler, zur Zuordnung dieser ernannten weiteren Fehler zur genannten Reihe und zur Korrektur der erkannten weiteren Fehler in der genannten Reihe.

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Weitere Merkmale und Vorteile der Erfindung ergeben sich au3 den Ansprüchen und der nachfolgenden Beschreibung, in der Ausführungsbeispiele de3 Gegenstands der Erfindung anhand einer Zeichnung näher erläutert sind. In der Zeichnung zeigen:

Fig. 1 Blockschaltbild eines datenko-dierenden, dekodierenden und Fehler erkennenden und korrigierenden Systems gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig. 2 Blockschaltbilder und Schemadarstellungen bis 6

von Teilen des Systems nach Fig. 1 und

Fig. 7 Diagramme von Fehlererkennungstechniken bis 12

nach bevorzugten Ausführungsformen der Erfindung.

Das in Fig. 1 dargestellte System entsprechend der bevorzugten Ausführungsform der Erfindung formt einlaufende, an einem Dateneingang ¹U empfangene Binärdaten in bit-Blöcke mittels Schieberegister und anderer bekannter herkömmlicher Bauteile um, die durch den Block 42 dargestellt sind. Beispielsweise und nicht etwa in Beschränkung hierauf formt ein Prototyp der erfindungsgemäßen Vorrichtung einlaufende Daten zu Sieben-bit-Blöcken in vierundzwanzig Datenspuren um und fügt dann ein zusätzliches Prüf- oder Paritätsbit jedem Sieben-bit-Wort zu, welches die "Einsen" in jedem sich ergebenden Acht-bit-Woft

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zu einer ungeraden Zahl macht. Selbstverständlich versteht sich, daß diese Zahlen den jeweiligen Anwendungen und Bedingungen entsprechend geändert werden· können und daft ein Paritäts-Prüf-System auf der Grundlage von geraden Paritäten möglich ist.

In Fig. 1 sind aus Gründen der Übersichtlichkeit nur drei Datenspuren oder -reihen a, b, c dargestellt. Ein Diagramm 43 in Fig. 1 zeigt Datenblöcke 1 bis 9, wie sie durch die Blockformeinrichtung 42 über die drei Datenreihen und drei Datenspalten, die sich quer bzw. senkrecht zu den drei Datenreihen erstrecken, verteilt sind. In der Praxis kann jeder der Blöcke 1 bis 9 eine Mehrzahl von Wörtern enthalten. Es besteht dann eine Datenspalte für die jeweils zusammenfallende Gruppe einzelner bits in Richtung quer zu den Datenspuren oder -reihen.

Das System nach Fig. 1 umfaßt einen Paritätsprüfer 15> der die Parität der bits in jeder Spalte, wie sie durch eine gebrochene Linie 46 angezeigt ist, überprüft und in eine erste. Korrekturreihe 47 Paritäts-bits einsetzt, wie sie erforderlich sind, um jede Datenspalte quer zu den

zu Datenreihen mit einer vorgegebenen Parität/versehen.

Im Prinzip könnte diese vorgegebene Parität gerade oder ungerade sein, jedoch wird hier eine ungerade Parität bevorzugt.

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Auf diese Weise wird ein erstes Fehlerprüfsignal 11, 12, 13 usw. den in den Datenreihen a, b.und c angeordneten Daten beigegeben. Nach der Darstellung in Fig. 1 ist dieses erste Fehlerprüfsignal in der ersten die Datenreihen a, b und c begleitenden Korrekturreihe 47 angeordnet .

Entsprechend einer bevorzugten Ausführungsform der Erfindung werden die in Datenreihen angeordneten Daten und das erste Fehlererkennungssignal nachfolgend durch zumindest eine Datencharakteristik modifiziert. In der dargestellten bevorzugten Ausführungsform wird dieses durch ein Verzögern der Daten in den Datenreihen und dee ersten Fehlerprüfsignals in der ersten Korrekturreihe 47 durch Zeitverzögerungen bewirkt, die für die verschiedenen Datenreihen und die erste Korrekturreihe unterschiedlich sind. Hierzu führt das System nach Fig. 1 die Formation der Daten und des ersten Fehlerprüfsignals einem Umsetzer (interleaver) 4b zu, der den Daten und dem ersten Fehlerprüfsignal in verschiedenen Spalten unterschiedliche Zeit Verzögerungen verleiht. Ein Blockschaltbild eines geeigneten Umsetzeis ist in Fig, 5 dargestellt.

Im einzelnen vermittelt der Umsetzer jeder Reihe, Spur bzw. jedem Kanal eine vorgegebene Zeitverzögerung, die von der irgendeinem der anderen Kanäle vermittelten Verzögerung verschieden ist. Als Beispiel zeigt Fig. 5

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eine durchlaufende Leitung zwischen einem Umsetzereingang 52 und -ausgang 53 für eine erste Datenreihe, was zeigt, daÄ die vorgegebene Zeitverzögerung für diese Rei he gleich Null ist; d. h., daß der Um-setzer 1ö den Daten der ersten Reihe a keine Verzögerung vermittelt.

Andererseits weist der Umsetzer nach Fig. 5 ein Schieberegister 54 zwischen dem Umsetzereingang 55 und -ausgang 56 für eine zweite Datenreihe b auf, welches eine Einheit einer vorgegebenen Zeitverzögerung vermittelt.

Die Daten in der dritten Datenreihe c sind zwei Einheiten einer vorgegebenen Zeitverzögerung durch zwei Schie beregister 57 und 5Ö unterworfen, die zwischen einem Umsetzereingang 59 und -ausgang 61 eingeschaltet sind.

Das erste Pehlerprüfsignal (oder die bits) in der ersten Korrekturreihe 47 wird durch drei Einheiten einer vorgegebenen Zeitverzögerung durch drei Schieberegister 62, 63 und 64 verzögert, die in Reihe zwischen dem Umsetzereingang 65 und -ausgang 66 für die erste Korrekturreihe 47 eingeschaltet sind.

Im Hinblick auf Fig. 5 kann die durch den Umsetzer 5 erzeugte Zeitverzögerung ersichtlich durch ein rechtwinkliges Dreieck wiedergegeben werden, das eine in

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Fig. 5 bei 67 gezeigte Hypotenuse aufweist. Vorteilhafter kann jedoch in. der Praxis sein, Zeitverzögerungen oder andere Modifikationen unregelmäßig statt linear über die Daten- und Korrekturreihen aufzubringen. Beispielsweise könnte das Schieberegister 5¹* zwischen Eingang 52 und Ausgang 53 eingeschaltet 3ein, um somit eine Einheit der vorgegebenen Zeitverzögerungen den Daten in der ersten Reihe a zu verleihen. Die durchgehende Linie oder Leitung 51 könnte dann zwischen den Eingang 55 und den Ausgang 56 geschaltet sein, um den Daten in der zweiten Reihe b keine Verzögerung zu geben. Wenn diese3 Prinzip über eine große Zahl von Kanälen verfolgt wird, stellt sich heraus, daß die Möglichkeit zur Fehlerkorrektur in verschiedener Hinsicht vergrößert wird, verglichen mit der Möglichkeit der Fehlerkorrektur von Umsetzern, die die Zeitverzögerungen linear quer zu den Daten und Fehlerfkorrekturreinen steigern, wie es durch die Hypotenuse angezeigt ist.

Ein Diagramm 71 in Fig. 1 zeigt als Beispiel, wie die Blöcke 1 bis 9 und ihre entsprechenden Datenblocks D sowie die ersten Fehlerprüfblocks 11 bis 13 und deren entsprechende fehlerkorrigierende Blöcke C durch den Umsetzer 48 verschoben werden.

Das System nach Fig. 1 schließt einen Paritätsprüfer 72 ein, der wie der Paritätsprüfer 45 arbeitet, außer daß

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er die Parität einer jeden kombinierten Daten- und Fehlerspalte feststellt und derartige spaltenbesogene Paritäts-bits erzeugt, wie sie erforderlich sind, um eine vorgegebene Parität zu jeder den Umsetzer 4 8 verlassenden Spalte zu erzeugen. Auf dieee Weise leitet der Paritätsprüfer und Paritäfcsgenerator 72 von den Daten in den Datenreihen und von dem ersten Pehlerprüfsignal in der ersten Korrekturreihe 4 7 spaltenweise ein zweites Pehlerprüfsignal für die Daten und das erste Pehlerprüfsignal ab, welche durch den Umsetzer 48 modifiziert bzw. verzögert sind. Der Paritätsprüfer oder -generator 72 erzeugt derartige zweite Fehlerprüfsignale 21 bis 26 U3w. in einer zweiten Korrekturreihe 73 in Ergänzung der Datenreihen und der ersten Pehlerkorrekturreihe, wie sie das Diagramm 71 in Fig. 1 zeigt. Die Daten in den Datenreihen und die Pehlerprüfsignale in den Korrekturreihen werden einem zweiten Umsetzer 74 zugeführt, der die Dater und Fehlerprüfsignale einer zweiten Modifikation bzw. Zeitverzögerung unterwirft. Der zweite Umsetzer 74 kann ähnlich dem ersten Umsetzer ausgebildet sein, wie er in Fig. 5 dargestellt ist. Beispielsweise können vier Schieberegister 76, 77, 7Ö und 79 zwischen einem Umsetzereingang öl und -ausgang Ö2 eingeschaltet sein, um dem zweiten Fehlerprüfsignal eine Zeitverzögerung zu geben, die verschieden ist von den Zeitverzögerungen, welche den ersten Fehlerprüfsignal und jeglichen der Daten in den drei Datenreihen zugeordnet wird.

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Es sollte an dieser Stelle klargestellt sein, daß die Zeitverzogeriyigseinheiten, die die .Arbeitsbasi3 de3 Umsetzers 74 bilden, von der Zeitverzögerungseinheit,die die Arbeitsbasis des Umsetzers 48 bildet, verschieden sein können. Beispielsweise kann der Umsetzer 74 Einheiten der Zeitverzögerung bewirken, die über ein Mehrfaches der Einheiten der Zeitverzögerung hinausgehen, die der Umsetzer 48 bewirkt. In diesem Fall sind die Schieberegister 54 usw. im Umsetzer 74 verschieden von den entsprechenden Schieberegistern im Umsetzer 48, um somit längere Zeitverzögerungen je Schieberegisterelement zu bewirken.

Ein dritter Paritätsprüfer und Signalgenerator 84 prüft spaltenweise die Daten in den drei Datenreihen und die Fehlerprüfsignale in den beiden Korrekturreihen 47 und 73 auf Parität und gibt Paritätssignale in eine dritte Korrekturreihe 85 ein, wie sie benötigt werden, um jeder Spalte aus miteinander kombinierten Daten und Fehlersignalen quer zu den Daten- und Korrekturreihen dieselbe vorgegebene Parität zu verleihen. Das sich ergeben de dritte Fehlerprüfsignal ist bei 31 bis 38 in der dritten Korrekturreihe 85 dargestellt, die die Datenreih und die erste und die zweite Korrekturreihe 47 bzw. 73 im Diagramm 86 in Fig. 1 ergänzt. Wie aus dem verkürzten Diagramm 86 erkennbar ist, verschiebt der Umsetzer 74 die Daten in den Datenreihen und die Fehlerprüfsignale ii

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der ersten und zweiten Fehlerprüfreihe nochmals gegenüber ihrer Position in dem Diagramm 71 nach dem ersten Umsetzer 48.

Das System nach Fig. 1 bereitet nun die modifizierten oder verschobenen Daten in den Datenreihen, die modifizierten oder verschobenen Fehlerprüfsignale in den Korrekturreihen 47 und 73 und das dritte Fehlerprüfsignal in de· Korrekturreihe 85 zur Aufzeichnung, übertragung oder der gewünschten Verarbeitung vor. Wie durch den Block 88 dargestellt ist, bestimmt und erzeugt das System nach Fig. 1 vorgegebene Spur-Paritäten.

Ir. dieser Hinsicht kann auf die Offenlegungsschriften 2 339 007 und 2 339 026 Bezug genommen werden, die für die vorliegende Anwendung geeignete Einrichtungen zur Paritätseinfügung, zero-crossover-Ausnutzung und Paritätsbeseitigung zeigen. Zusammengefaßt bestimmt die Schal tung 88 die Parität zu jedem Wort und erzeugt und ergänzt Paritäts-bits, wie sie erforderlich sind, um jedes Wort mit einer vorgegebenen Parität zu versehen. Zum Beispiel kann jedes Wort mit einer ungeraden Parität versehen sein Andere bekannte Techniken für die Ausnutzung der Wechselstromfrequenz oder der Zahl der zero-crossovers in jedem Wort kann ebenfalls angewandt werden. Gleichfalls können weitere herkömmliche Techniken zur Verbesserung der Qualität von Aufzeichnung und Wiedergabe oder der übertragung

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der Daten angewandt werden, wie etwa solche mit der Einfügung von "deskew~3ync-Worten". Wie aus den obengenannten Offenlegungsschriften hervorgeht, müssen die Daten und Fehlerprüfsignale, die, wie bei 89 dargestellt, bis zum Block 88 mit einer vorgegebenen Taktfrequenz durch einen Taktgenerator CLl getaktet worden sind, mit einer Taktfrequenz CL2 getaktet werden, wie bei 91 dargestellt, um die Reihen-Paritäts-bits zusätzlich zu den Reihendaten- und Fehlerprüfsignal-bits in jedes Daten- oder Fehl· prüfsignalwort einzupassen.

Die Daten und Fehferprüfsignale werden nach dem Austakten aus der Schaltung 88 durch den Taktgenerator CL2 in jeder Reihe durch einen Verstärker 92 verstärkt und nachfolgend einer Reihe von Magnetköpfen oder anderen InformationsrAufZeichnungs-Vorrichtungen 93 zugeführt, welche gemäß der Darstellung in Fig. 1 in einer herkömmlichen Versatzanordnung zwischen ungeraden und geraden Spuren angeordnet sein können. Die Magnetköpfe 93 nehmen die Daten von den Datenreihen und die Fehlerprüfsignale von den Korrekturreihen auf ein Magnetband oder ein anderes Informations-AufZeichnungsmedium 9k auf. Das Band oder Medium 9¹* wird relativ zu den Magnetköpfen 93 durch einen Antrieb 95 bewegt und hat Datenv· und Prüfsignal-Spuren.

Der Gegenstand der Erfindung soll hinsichtlich seiner Anwendung nicht auf irgendeine spezielle Aufzeichnungs-

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oder Verarbeitungsart beschränkt sein. Beispielsweise kann in dem System nach Fig. 1 bei 95 eine Bandtransport- und Aufzeichnungseinrichtung mit Hochqualitatsin3trumentierung verwandt werden. Andererseits ist der Gegenstand der Erfindung ebenso in anderen Datenverarbeitungen zweckmäßig, wie z. B. im Bereich der Datenübertragung. In dem Fall kann das Medium 9¹I ein elektrisches oder elektro magnetisches Datenübertragungsmedium einschließen und die Einrichtungen 93 können Datenkanal-Übertragungseinrichtungen sein.

Eine Einrichtung für den Empfang oder die Wiedergabe der übertragenen oder aufgezeichneten Daten ist in der unteren Hälfte der Fig. 1 gezeigt,symbolisch über eine gebrochene Linie 100 angeschlossen, insoweit als ähnliche Einrichtungen wie die Einrichtung 92 bis 95 zum Empfang oder zur Wiedergabe der übertragenen oder aufgezeichneten Daten oder Fehlerprüfsignale in den Daten- und Korrekturreihen a bis f verwandt werden können.

Grundsätzlich besteht der Zweck der Ausrüstung der bevorzugten Ausführungsform der Erfindung, wie sie der unteren Hälfte der Fig. 1 dargestellt ist, darin, die Fehler in den Daten und FehlerprüfSignalen, die bis zur Linie 100 verarbeitet worden sind, zu erkennen und zu korrigieren und die Modifikationen oder Zeitverzögerungen der Daten und Fehlerprüf signale, wie sie durch die Umsetzer 1Ö und

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7*» erzeugt wurden, rückgängig zu machen.

r ·

Die in der unteren Hälfte der Fig. 1 dargestellte Dekodiereinrichtung hat einen dritten Umsetzer 101, der dem zweiten Umsetzer yt zugeordnet ist und der aie Zeitverzögerungen wieder auihebt, die durch den zweiten Umsetzer erzeugt wurden, so daß die reproduzierten Daten, die allgemein das Formac und die Zuordnung zwischen den Reihen gemäß Darstellung im Diagramm üb aufweisen, im Effeiet wieder auf dss-Format und die Zuordnung swi3cnen de τ Reihen zurückgeführt sind, wie sie im Diagramm Yl dargestellt ist.

Die Dekodiervorrichtung gemäß Fig. 1 weist weiterhin eine vierten Umsetzer 102 auf, der dem ersten Umsetzer 4b zugeordnet ist, indem er die Modifikationen oder Zeitverzögerungen, wie sie durch den ersten Umsetzer aufgebracht worden sind, wieder aufhebt. Der vierte Umsetzer lOid führt im Ergebnis die Daten aus dem im Diagramm 71 gezeig ten Format in das durch das Diagramm 43 gezeigte Format zurück.

Zwischen der Wiedergabe oder Empfangseinrichtung (Linie 100) und dem Versetzer 101 hat der Dekodierer nach Fig. 1 weiterhin eine Schleife 103 zur Erkennung von Fehlern und zur Korrektur von Fehlern, welche in dem im Diagramm Ö6 gezeigten Format durch eine Paritätsprüfung erkennbar

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sind oder welche durch die Ausrüstung in der Schleife 1Oj erkennbar sind.

Eine Schleife 104 zwischen den Umsetzern 101 und 102 erkennt weitere Fehler und korrigiert solche weiteren Fehler, wie sie durch eine Paritätsprüfung in dem durch das Diagramm Yl gezeigten Format erkennbar sind. Die zweite Schleife 104 arbeitet gleichfalls mit einer dritten Schleife 10i> in der Erkennung von Fehlern zusammen, die einer Erkennung durch herkömmliche Paritäts-Prüftechniken nicht zugänglich sind. Fehler das letzteren Typs werden hier als "nicht paritäts-erkennbare Fehler" bezeichnet. Solche Fehler, wie sie in dem durch das Diagramm 71 dargestellten Format beobachtet wsrden, werden durch die dritte Schleife 105 korrigiert.

Die Daten, die nun tatsächlich in dem Format, wie es das Diagramm 43 darstellt, vorliegen, werden danach durch ein Glied 107 entformiert, welches dem Formierungsglied 42 entspricht und das die Daten an einem Datenausgang 108 in ihr ursprüngliches Format zurückführt, wie es an dem Dateneingang 41 empfangen wurde und welches typischerweise auch ein Taktsignal CLl am Taktausgang 109 vorsieht.

Jeder der Umsetzer 101 und 102 stellt im Ergebnis die Umkehrung des ihm zugeordneten Umsetzers 74 bzw. 4b dar. Dieses kann aus Fig. 6 ersehen werden, wo vier Schieberegister 110 bis 113 in einer Datenreihe a angeordnet

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sind, während kein Schieberegister bei 51 in der Datenreihe a der Umsetzer 4Ö oder 7** angeordnet war.

Entsprechend sind drei Schieberegister 114 bis 116 in der Datenreihe b in dem Umsetzer 101 oder 102 gegenüber nur einem Schieberegister 54 in der b-Reihe des Umsetzers 4b oder 74 angeordnet.

Die mittlere Datenreihe c hat gleiche Anzahlen von Schieberegistern 57 und 58 bzw. 117 und 118 in den kodierenden oder den dekodierenden Umsetzern. Das einzige Schieberegister 54 in der b-Reihe nach Fig. 5 hat sein Gegenstück in der d-Reihe von Fig. 6 bei 119, während die durchgehende oder verzögerungsfrexe Leitung 51 in Fig. 5 ihr Gegenstück in der e-Korrekturreihe bei 121 in Fig. 6 findet. In dieser Hinsicht ergibt sich au3 Fig. 1, daß diese letzte Leitung 121 lediglich in dem Umsetzer 101 benötigt wird.

Daten und Fehlerprüfsignale, die durch den Dekoder auf dem Niveau der Linie 100 empfangen werden, werden einer Spur-oder Reihenfehlererkennung durch einen jeweils zugeordneten Rsihenprüfer 13I zu jeder Spur oder Reihe unterworfen. Die Reihenprüfer führen eine Paritätsprüfung zu jedem Wort durch, wie e3 in der jeweiligen Reihe empfangen wird. Es sei an dieser Stelle daran erinnert, daß jedes Wort in unserer bevorzugten Ausführungsform, z. B. sieben Daten-bits und ein Parxtätsbit aufweist. Der Typ

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der hierbei verwandten Reihenfehlererkennung ist nicht in der Lage, d,ie exakte bit-Stelle eines Fehlers festzustellen, sondern kann lediglich die Spur feststellen, die den Fehler enthält,

Wie genauer in Fig. 2 dargestellt, weist jeder Reihenprüfer 130 ein Schieberegister 133 auf, in das reproduzierte oder empfangene Daten oder Fehlerprüfsignale eingeschoben werden mit Hilfe des Taktgebers CL2 91, und zwar in einer Wort-für-Wort-Form. Beispielsweise kann daj Schieberegister 133 ein herkömmliches Acht-Bit-Register sein, wenn die Zahl der Daten und Paritätsbits je Wort gleich acht ist.

Jedes eingeschobene Wort wird parallel auf einen Paritätsprüfer 13¹* gegeben, der aus einer herkömmlichen Type bestehen kann, sowie der Typ SN 7¹HBO, dargestellt z, B. in "The Integrated Circuits Catalog for Design Engineers" von Texas Instruments Incorporated, CC-UOl, S. 9-309 bis 3I¹*.

Der Ausgang des Paritätsprüfers 13¹· bildet das Ausgangssignal des Reihenprüfers 131 und liegt an dem Eingang

eines Zeitspeicherregisters (history register) 136 an, das ein Schiet

Das Schiebereg

eregister 137 aufweist.

ister 137 wird mit einer Taktfrequenz

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getaktet, die der Taktfrequenz des Taktgebers CL2 entspricht, geteilt durch die Zahl der bits in jedem auftretenden Wort, welche gleich der Summe der Daten- und Parität3bits in jedem Wort (n + P) ist; hierbei bezieht sich η auf die Datenbits und P auf das Paritätsbit oder die Paritätsbit3. Auf diese Weise wird das Ergebnis einer jeden Wortparitätsprüfung durch das Schieberegister 137 hindurch geschoben und dem Eingang eines NAND-Gatters 138 eingegeben, das an das Schieberegister 137 im Zeitspeicherregister 136 angeschlossen ist. Ein Block 139 deutet einen Zähler für das Herunterteilen des Takts CL2 durch den oben angegebenen Divisor von (n + P) an.

Der Paritätsprüfer 134 führt dem Schieberegister 137 und damit dem NAND-Gatter 138 eine binäre "1" zu, solange durch den Reihenprüfer 131 kein Spur- (bzw. Reihen-)fehle festgestellt wird. Das NAND-Gatter 138 führt seinerseits einem ersten Eingang eines UND-Gatters 141 in einem Fehlerkorrekturkreis 142 eine binäre "0" zu, solange keine binäre "0" an einem der Eingänge des NAND-Gatters 13« auftritt.

Eine binäre "0" herrscht somit am Eingang eines Exklusiv-ODER-Gatters 143 vor, das an das UND-Gatter 141 angeschlo sen ist. Daten- oder Fehlerprüfbits, die in der jeweiligen Spur oder Reihe empfangen werden, mit der der hier betrachtete Fehlerprüf-, Zeitspeicherregister- und

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Fehlerkorr8ktürkreis verbunden ist, werden in ein Schieberegister I¹I¹I durch den Takt CL2 eingeschoben und weiterhin zu einem zweiten Eingang de3 Exklusiv-ODER-Gatters 143 geschoben. Solange der Ausgang des UND-Gatters 141 auf "0" bleibt, gibt das Exklusiv-ODER-Gatter 143 die Daten- oder Korrektursignale, die es über das Schieberegister 144 erhält, an einen Daten- oder Korrektursignalausgang 145 weiter, der mit dar entsprechenden Spur des Umsetzers 101 verbunden ist.

Jener Umsetzer 101 gibt dann die unkorrigierten Daten an die zweite Schleife 104 nach Aufheben der durch den Umsetzer 74 verursachten Zeitverzögerung weiter. In dieser Hinsicht versteht sich selbstverständlich, daß die Schieberegister in den Umsetzern 101 und 102 (vgl. Fig. 6) Zeitverzögerungen verursachen, die in gewissem MaSe von der durch die Schieberegister in den Umsetzern 4b und 74 bewirkten Zeitverzögerung verschieden sind, und zwar aufgrund der Tatsache, daß die obenerwähnte Einfügung von Serien-Paritätsbits eine Verschiebung mit dem Takt CL2 im Dekodierer, abweichend von dem Schieben mit dem Takt CLl im Kodierer bis zum Kreis 88,notwendig macht» Unter weiterer Bezugnahme auf Fig. 2 findet sich ein Spal tenprüfer 147 mit Eingängen, die mit jedem der den Spuren a bis f zugeordneten Schieberegister 144 verbunden sind.

Wie der Name andeutet, prüft*der Spaltenprüfer 147 spal-

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tenweise die Parität jeder empfangenen Datenspalte mit Hilfe der Paritätsbits, die im driften Fehlerprüfsignal der Spur f enthalten sind. Hierzu besitzt die f-Spur gleichfalls ein Schieberegister 144, wie in Fig. 1 dargestellt. Jedoch hat dia f-Spur keinen ihr zugeordneten Fehlerkorrekturkreis, da das dritte Fshlerprüfsignal lediglich in der ersten Schleife 103 gebraucht wird.

Der Spaltenprüfer 147 kann ein herkömmlicher Paritätsprüfer sein, wie etwa der oben in Verbindung mit dem Paritätsprüfer 134 erwähnte Typ. Solange jede empfangene Spalte eine korrekte Parität aufweist, führt der Paritätsprüfer 147 eine binäre "0" dem UND-Gatter 141 zu und die empfangenen Daten werden durch das Exklusiv-ODSR-Gatter 143 ohne Korrektur weitergegeben.

Andererseits geben sowohl das NAND-Gatter 13Ö des Zeitspeicherregisters wie der Spaltenprüfer 147 eine binäre "1" an das UND-Gatter 141 aus, wenn ein Fehler in einem Datenwort oder einem zugehörigen Prüfsignal durch Reihenoder Spalten-Paritätsprüfungen festgestellt wird. Gleichzeitig gibt ein simultaner Fehlerprüfer 149 eine binäre "1" an das UND-Gatter 141 aus, solange im dritten Fehlerprüfsignal kein Fehler und solange nicht zwei oder mehrere gleichzeitige Fehler in den Daten- und Korrekturspuren a bis f vorhanden sind.

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Infolge dieser Eingaben einer binären "1" gibt das UND-Gatter eine binäre "1" an das Exklusiv-ODER-Gatter 143 aus. Das Exklusiv-ODER-Gatter 143 seinerseits invertiert die Daten oder Fehlerprüfsignale, die es über dae Schieb register I¹JiJ erhält, infolge der vom UND-Gatter IUl angelieferten binären "1".

Auf diese Weise sind die Pehlerkorrekturkreise der Schle fe 103 in der Lage, Einzelfehler zu korrigieren, wie unter Bezugnahme auf Fig. 7 erkennbar ist.

Im einzelnen zeigt die Fig. 7 ein Koordinatensystem, da3 die Spuren oder Reihen a bis f und Wortbits 1 bis 7 zusammen mit einem Reihen-Paritätsbit P darstellt. Die Reihenprüfkreise 131 prüfen in Richtung der horizontalen Pfeile,während der Spaltenprüfer 1Ί7 in Richtung der senkrechten Pfeile prüft, die in Fig. 7 dargestellt sind Ein P wird dui*ch die Reihenprüfer und durch den Spaltenprüfer auf ei^ien durch diese entdeckten Fehler hin aufgezeigt. Dieses schlägt sich in den oben angegebenen

"ttnären 1"-Eingangssignalen am UND-Gatter I¹U und in

der resultierenden Korrektur des aufgedeckten Fehlers durch das ExkJLusiv-ODER-Gatter 1¹»3 nieder, wie Vorstehern dargelegt.

Die Korrektur von anderen, durch eine Paritätsprüfung erkennbaren Fehlern ergibt sich weiterhin im Rahmen der

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hier betrachteten bevorzugten Ausführungsforra, Im einzel nen kann, wenn das System ein solches mit ungerader Parität ist, die erste Schleife 103 eine ungerade Zahl von Fehlern entdecken und korrigieren, wie es durch gebrochene Kreuzlinien zusätzlich zu dem vorstehend betrachteten, durch durchgesogene Linien angezeigten Fehler in Fig. 7 angedeutet ist.

Entsprechend einem wichtigen Merkmal der dargestellten bevorzugten Ausführungsform des Gegenstands der Erfindung erstreckt sich die Erkennung und Korrektur von Fehlern auch auf die Fehlersignal-Spuren. Insgesamt stellt der Dekodierer, während der Kodierer ein erstes Fehlersignal in Zuordnung zu den Daten in den Datenspuren und ein zweites Fehlersignal in Zuordnung zu den Daten und dem ersten Fehlersignal erzeugt, nach Verarbeitung der Daten und Fehlersignale auf dem Niveau der Linie 100 in Fig. 1, das Vorhandensein von Fehlern in den verarbeiteten Daten und zweien der Fehlersignale mit Hilfe des weiteren Fehlersignals fest, korrigiert derart festgestellte Fehler in den verarbeiteten Daten und Fehlersignalen und stellt das Vorhandensein von Fehlern in den verarbeiteten Daten mit Hilfe des korrigierten Fehlersignals oder der korrigierten Fehlersignale fest und korrigiert diese. Als Beispiel wird diese Fehlererkennung und Korrektur von einem oder sonstigen ungeradzahligen Fehlern in einer Korrekturspur, wie etwa

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der Korrekturspur e, in Fig. ö gezeigt.

In herkömmlichen Vorschlägen entstanden ernsthafte Schwie rigkeifcen durch Fehler in der Korrekturspur, die den Korrekturablauf steuerte. Inabesondere können Fehler in einem steuernden Fehlerprüfsignal ihrerseits weitere Fehler unter der unerkennbaren Gestalt eines scheinbaren Korrekturvorgangs einführen.

Um dieses Problem zu beheben, gibt ein simultaner Fehlerprüfer 149, detaillierter in Fig. j> dargestellt, eine binäre ¹¹O" über eine Leitung 151 an die UND-Gatter 141 aller Korrekturkreise 142 aus, wenn die Bauglieder 131 und 13b einen Fehler im dritten Fehlerprüfsignal m der f-Spur entdecken.

Hierzu ist der Ausgang des Zeitspeicherregisters 13b in dieser f-Spur über eine Leitung 152, ein NOR-Gatter 153 und eine Leitung 151 mit jedem UND-Gatter 141 verbunden, um die Korrekturfunktion zu vermeiden oder zu sperren, wenn ein Fehler im dritten Fehlerprüfsignal der f-Spur in der Schleife 103 auftritt.

Ähnlich wird die Erkennung und Korrektur von gleichzeitigen Fehlern in denselben Spalten auf eine nachfolgende Schleife verschoben. Hierzu hat der simultane Fehlerprüfer 149 Eingänge, die an den Ausgang eines jedes üeitspeicherregisters 13b über Leitungen 155 angeschlossen sii

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Wie in Pig. ;> genauer gezeigt ist, hat der simultane Fehlerprüfar 1·'»9 einen Pufferverstäricer ·156 mit offenem Kollektor für jede Leitung 155 oder, anders ausgedrückt, für jede der Spuren a bis e. Dia Ausgänge der Puffervsrstärker 156 füiiren ilber Widerstände 157 zu dem nicht mve tierendan Eingang eines analogen Spannungsvergleicners I5Ö. Der nicht invertierende Eingang des Vergleichen 15Ö ist über einen Widerstand 159 vorgespannt, während der invertierende Eingang des Vergleichers lt>9 über einen Spannungsteiler 161 vorgespannt ist. Beispielsweise kann der analoge Spannungsvergleicher Ü5Ö vom Typ 527 sein, wie er beispielsweise in "Signetica Linear Integrated Circuits Catalog" von Signetics Corporation, vol. 1(1972), S. loy bis 112 gezeigt ist.

Wenn zv/ei oder mehr der Zeitspeicherregister 13b einen Reihenfehler über die Leitungen 155 anzeigen, gibt der Spannungsvergleicher 15Ö über das Gatter I55 und die Leitung 151 eine binäre "0" an den Eingang des UND-Gatters 141 aus.

Demzufolge wird eine Fehlerkorrektur durch das Exklusiv-ODER-Gatter 143 vermieden oder gesperrt und somit zu einer nachfolgenden Schleife aufgeschoben.

Ein bedeutender Vorteil dieses Verfahrens gemäf.. der dargestellten bevorzugten Ausführungsform des Gegenstands

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der Erfindung wird mit Hilfe der Fig. 9 erkennbar. Im einzelnen zeigt Fig. 9, wie zwei gleichzeitige Fehler in Spalte 5, wenngleich durch die Keihen-Parität3prüfung P aufgedeckt, durch die Spalten-Paritätsprüfung aufgrund des dritten Fehlerprüfsignals in der f-Spur unentdeckt bleiben würden. Der Grund für dieses Versagen besteht in einem inhärenten Mangel von Paritätsprüfsignalen, die keine geradzahligen Fehler in Systemen mit ungerader Parität oder in Paritätssystemen gerad zahligen Typs aufdecken können.

Gemäß der dargestellten bevorzugten Ausführung3form de3 Gegenstands der Erfindung ist dieser Mangel durch eine Kombination von Merkmalen behoben, die das oben be3cnrie bene Umsetzerprinzip enthalten. Im einzelnen zeigt Fig. 11, wie der Umsetzer 101 Fehler aus der gleichen Spalte in vollkommen andere Spalten für die Einzelbeobachtung und Korrektur verschiebt.

Geht man von Fig, 9 auf Fig. 11 über, dann wird erkennbar, wie der Umsetzer 101 den Fehler bei 5c vollkommen aus der Nachbarschaft des Fehlers bei 5b herausschiebt. An dieser Stelle sollte hervorgehoben werden, daß die Diagramme 71 und 86 in Fig. 1 symbolischer Natur sind und daß die Inhalte der verschiedenen Daten- und Korrekturreihen über beispielsweise Dutzende oder Hunderte von bit-Stellen im Umsetzer 7¹* verschoben werden können.

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Um diesen Punkt des besseren Klarheit halber· zu rekapitulieren, zeigt der linksseitige Teil der Pig. Il ein Wort, in das der Fehler bei 5b in Fig. 9 durch den Umsetzer 101 eingeschoben worden ist, während der rechtsseitige Teil der Fig. 11 ein Wort zeigt, in das der Fehler bei 5c in Fig. 9 durch den Umsetzer 101 eingeschoben ist, und zwar infolge der bereits erwähnten verschiedenen ZeitVerzögerungen, wie sie durch die Umsetzer verschiedenen Spuren oder Reihen gegeben werden. Die Fehler 5b und 5c, die zu verschiedenen Worten gelangt sind, sind nun leicht in der zweiten Schleife 104 erkennbar und korrigierbar.

Hierzu enthält die zweite Schleife 104 dieselbe Ausrüstung wie die Schleife 103, außer daß der Reihenprüfer 131, das Zeitspeicherregister 136 und das Schieberegister I¹IiJ der f-Spur in der Schleife 10¹I fortgelassen ist, da das dritte Fehlerprüfsignal nicht in der Schleife 104 weitergeführt wird. Statt dessen führt das Fehlerprüfsignal der e-Spur in der Schleife 104 die durch das dritte Fehlerprüfsignal in der Schleife 103 ausgeführte Funktion aus.

In Hinblick auf diese Übereinstimmung der Ausrüstung im wesentlichen sind die Bauteile 131, 136, 142, 149 und 147 und deren zugehörige Teile in Fig. 1 durch einen Block 165 hinsichtlich der zweiten Schleife 104 dargestellt. Die gleichzeitigen Fehler, wie sie in Fig. 9

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dargestellt sind, werden nun in der zweiten Schleife 101 korrigiert, wie in Fig. 11 dargestellt. Wie in der Schleife 103 in Bezug auf das dritte Fehlersignal, vermeidet oder verhindert die Schleife 104 jegliche unechte Korrektur infolge eines fehlerhaften zweiten Fehlersignals .

Wenngleich in Fig. 1 nur zwei Schleifen 103 und 1OM dargestellt sind, können weitere Schleifen dieser Art in der Fraxis eingefügt werden, je nach Umfang der gewünschten Korrektur.

Eine kombinierte Fehlerkorrektur- Funktion der zweiten

.104 und 105 und der dritten Schleife wird nun mit Hilfe der Fig. 10

und 12 erläutert.

Im einzelnen zeigt Fig. 10 einen weiteren Fehler, der durch gewöhnliche ParitätsPrüfungen nicht festgestellt werden kann. Es sei an dieser Stelle nochmals darauf hingewieser daß ein Paritätssystem mit ungerader Parität keine geradzahligen Fehler erkennen kann, während ein Paritätssystem mit gerader Parität in ähnlicher Weise unempfindlich für Fehler ist.

Mehr auf den Einzelfall bezogen, würden die beiden in Fig. 10 dargestellten, aufeinanderfolgenden Spurfehler in einem herkömmlichen Paritätsprüf-System unentdeckt

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durchgehen. Urn diesen schwerwiegenden Nachteil zu vermeiden, vergleicht ein Fehlerprüfer 15b für durch Parität nicht erkennbare Fehler die Signatur des Spaltenprüfers vor dem Umsetzer 102 mit der Signatur des Spaltenprüfers nach dem Umsetzer.

Hierzu zeigt der links Teil der Fig. 12 in der e-Opur die Binär-Signatur, die über eine Leitung 169 auf eine spaltenweise Paritätsprüfung hin eingeht, wie die mit dem zweiten Fehlersignal in der zweiten Schleife 104 durchgeführt wird. Beim Vergleich zeigt die rechte Seite der Fig. 12 dieselben gleichzeitigen Spurfehler, nachdem sie durch den Umsetzer 102 verschoben sind. Anders als die simultanen Spaltenfehler in Fig. 9 .«/erden die simultanen Spurfehler von Fig. 10 nicht abgesondert, wie es für die Spaltenfehler in Fig. 11 dargestell ist, sondern bleiben trotz der Wirkung des Umsetzers 102 zusammen, wie aus der rechten Seite der Fig. 12 ersichtlich ist.

Die erste Fehlersignalspur oder d-Spur in dem rechtsseitigen Teil von Fig. 12 zeigt gleichfalls die Signatur der spaltenweisen Paritätsprüfung, wie sie mit Hilfe des ersten Fehlersignals und des Spaltenprüfers 117 nach dem Umsetzer 102 abgeleitet wird.

Es ist somit aus Fig. 12 ersichtlich, daß ein Vergleich

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der beiden Signaturen in der e- und d-Spur es erlaubt, den gleichzeitigen Spurfehler durch das Glied 168 zu erkennen und durch Korrekturkreise 175 zu korrigieren.

Wenn das vorstehend erläuterte Prinzip auch offensichtlich bei verschiedenen Kreisertangewandt werden kann, wird eine bevorzugte Ausbildung des Bauteils 16Ö in Fig. 4 dargestellt.

Im einzelnen werden die Ergebnisse der spaltenweisen Paritätsprüfungerfin der zweiten Schleife 104 und der spaltenweisen Paritätsprüfungen in der dritten Schleife 105 in Schieberegister 177 und 17« über Leitungen 169 und 176 eingetaktet. Der Inhalt der Schieberegister 177 und 178 gelangt parallel in Riegelkreise 181 und 182. Beispielsweise können diese Riegelkreise vom Typ eines D-Flip-Flops (bistabiler Multivibrator) sein, wie etwa die bekannte Type SN74LS175 von Texas Instruments Incorporated.

Der Riegelkreis 182 wird durch ein Bauglied 181 gesteuert, welches den Riegelkreis synchron mit dem Auftreten von Paritätsbits taktet, wie sie von den Datenbits abgeleitet sind. Beispielsweise können die Patente vonWaji

/und 2 339 007

Spencer und Curtis (z.B. DT-OS 2 339 026) für das Bauglied 18H verwandt werden, wenn der das Paritätsbit bestimmende Schaltkreis in der vorstehend beschriebenen

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TV

Weise dargestellt wird.

Die Ausgänge des Schieberegisters 177 sind weiterhin an die Eingänge eines NAND-Gatters 186 gelegt, welches seinerseits den J-Eingang eines J-K Flip-Flops I87 , steuert, das durch das Paritäts-Zeit-Bauglied 184 getaktet wird. Der Q-Ausgang des J-K Flip-Flops 187 bewirkt die Voreinstellung eines J-K Flip-Flops I88, dessen Ausgang Q den Riegelkreis I8I betätigt. Beispielsweise mögen die J-K Flip-Flops 187 und 188 vom Typ SN7'1LS112 von Texas Instruments Incorporated sein.

Die Riegelkreise I8I und 182 legen die obenerwähnten Signaturen (vgl. Fig. 12) an Eingänge A und B eines Vergleichers 191, dessen A = B-Ausgang (Äquivalenz-Ausgang) das J-K Flip-Flop 188 taktet, wenn die den Riegel kreisen I8I und 182 zugeführten Zeichen übereinstimmen. Beispielsweise kann der Vergleicher I9I vom Typ SN7485, hergestellt von Texas Instruments Incorporated sein, etwa wie in deren bereits genannten "Integrated Circiuts Catalog" S. 9-286 und 9-288 dargestellt.

Ein Zähler als N-Teiler, bei dem N die Zahl der Datenspuren a bis c ist, wird durch den Q-Ausgang des J-K Flip-Flops 188 gelöscht und durch das Paritäts-Zeit-Eauglied 184 getaktet. Der Zähler 192 treibt einen Dekodierer 193, der das vom Zähler 192 zugeführte binäre

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Eingangssignal in eine Spur-Nummer dekodiert. Beispielsweise kann de,r Dekodierer 193 vom Typ SNT¹JSl38 von Texas Instruments Incorporated sein. D^r Dakodierer 193 setzt gleichfalls d?.3 J-X Flip-Flop 183 zurück, nach dem die Nummer der letzten Datenspur dekodiert \vorden ist.

Die Ausgänge des Dekodierers für die Spur-Nummern sind mit ersten Eingängen von NAMD-Gattern 195 in cu;n Korrekturkreisen 1T5 verbunden. Eine Leitung 196 beaufschlagt zweite Eingänge der NAND-Gatter 195 mit dem im Schieberegister 178 auftretenden Paritätsbit.

Die Korrekturkreise 175 schließen weiterhin Exklusiv-ODER-Gatter 197, 198 und 199 ein, die mit den Ausgängen der NAND-Gatter 195 verbundene erste Eingänge und jeweils mit den Spuren a, b bzw ^{c in der} dritten Schleife 105 verbundene zweite Eingänge aufweisen. Die Ausgänge der Exklusiv-ODER-Gatter 197 bis 199 sind mit dem zuvor beschriebenen Entformierglied 107 für das Entformen der korrigierten Daten und, typischerweise, auch für die Aussonderung von Paritätsbits verbunden, wie etwa

Way, in der in den zuvor erwähnten Patenten von^Spencer und Curtis (z.B. DT-OS 2 339 026 und 2 339 007) dargestellt.

Es wird somit erkennbar, daß die dritte Schleife 105 im Zusammenwirken mit der zweiten Schleife IOM im Ef-

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fekt die spaltenvfeise Parität der Daten in Spalten, die die verschiedenen Daten und das erste Fehlarsignal einschließen, bestimmt, die festgestellte spaltenweise Parität speichert, die Daten mit dem Umsetzer 102 innerhalb derselben Reihe oder Spur in andere Spalten verschiebt, die spaLtenweiss Parität der verschobenen Daten in Spalten unter Einschluß der anderen genannten Spalten bestimmt, die festgestellte spaltenweise Parität der verschobenen Daten mit aer gespeicherten spaltenweisen Parität mit Hilfe des Vergleichers lyi vergleicht und den Fehler mit Hilfe dieses Vergleicns und mittels Korrekturkreisen 175 unter Einschluß der ϋχκΐιι-siv-ODER-Gatter 197 bis 199 korrigiert.

Nach einer weiteren bevorzugten Ausgestaltung des Gegenstands der Erfindung erfüllen die Zeitspeicherregister 136 die sehr wichtige Funktion, die Korrektur weiterar Fehler zu ermöglichen, welche herkömmlichen Fehlerprüftechniken entgehen.

Im einzelnen speichert das Zeitspeicherregister 13b für eine durch die Kapazität des Schieberegisters 137 bestimmte Zeit einen Fehler, der durch die Keihen-Pari· tätsprüfung festgestellt ist, in der Reihe, der das jeweilige Zeitspeicnerregister zugeordnet ist. Mit anderen V/orten entdeckt das Zeitspeicherregister 13b in einer Reihe einen durch eine Reihen-Paritätsprüfung feststell-

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baren Fehler.

In der üarstellungsweise nach Fig. 2 wird dar entdeckte Keihen-Pantätsfehler durch den Paritätsprüfer 134 ange zeigt und in das Schieberegister 137 eingeschoben. In dein jeweiligen Zeitspeicherregister 13b wird der festgestellte Fehler längs der Eingänge des NAMD-Gatters 13t verschoben, was zu einem Anlegen einer binären "1" an das UND-Gatter 141 führt. Dieser Zustand dauert solange wie der angezeigte Fehler sich im Schieberegister 137 bi findet und wird somit durch das'Zeitspeicnerregister 13b gespeicnert. 1st z. B. das Schieberegister 137 ein Achfe-bit-Schieberegister, dann dauert der genannte Zustand mit einer binären "1" am UND-Gatter 141 über b4 b: von den Schieberegistern 131 und 144 zugeführten Daten und Fehlersignalen an.

Wenn der Spaltenprüfer 147 in dieser Zeit eine binäre "1" an das UND-Gatter 141 legt, dann ist die Bedingung für ein Anlegen einer binären "1" an das Exklusiv-ODER-Gatter 143 über das UND-Gatter 141 erfüllt.

Dementsprechend fügt das Zeitspeicherregister 13b, nach dem der Paritätsprüfer 134 in einer Reihe einen durch Reihen-Paritätsprüfung aufdeckbaren Fehler und der Spaltenprüfer 147 weitere, durch Spalten-Paritätsprüfung aufdeckbare, jedoch der Erkennung durch Reihen-

Vuabö1/uö1J

Paritätsprüfungen entgehende Fehler entdeckt hat, diese weiteren, durch den Spaltenprüfer 14.7 entdeckten Fehler in der Reihe zu, in der ein durch Reihen-Paritätsprüfung aufdeckbarer Fehler gefunden wurde. Der Fehlerkorrekturkreis 142 dieser Reihe greift dann durch sein Exklusiv-ODER-Gatter 143 ein, um die Korrektur der weiterhin in dieser einen Reihe entdeckten Fehler durchzuführen. Die Länge der Arbeitsweise des Zeitspeicherregisters 1.36 in Form aufeinanderfolgender Spalten kann durch die Kapazität des Schieberegisters 144 bestimmt werden, welches typischerweise eine Kapazität von einem mehrfachen der Kapazität des Schieberegisters 137 hat. Auf diese Weise ist es möglich, daß das Zeitspeicherregister 1.56 nicht nur bezüglich seines Eingriffs auf die Aufdeckung eines Reihenfehlers hin vorausschauend wirkt, sondern auch zusätzlich aufVorgänge zurückblickt, die seinem Eingriff vorausgehen. Im einzelnen schließt die Erkennung von Fehlern durch den Spaltenprüfer 147, die mit Hilfe dea Zeitspeicherregisters korrigierbar sind, nicht nur Fehler ein die durch den Spaltenprüfer 147 nach Erkennen eines Spurfehlers durch den Paritätsprüfer 134 erkannt werden, sondern auch das Erkennen und die nachfolgende Korrektur von Fehlern ein, die der Erkennung von durch die Reihen-Paritätsprüfung erkennbaren Fehlern vorausgegangen sind.

Mit anderen Worten ermöglicht das Zeitspeicherregister eine Korrektur von vorausgehenden und nachfolgenden Feh-

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lern, bezogen auf einen durch den Paritätsprüfer 1}4 erkannten Reihenfehler, und zwar aufgrund der Wirkungsweise der Schieberegister 137 und 144 und des Spaltenprüfers 147.

Diese Eigenschaft der dargestellten bevorzugten Ausführungsform des Gegenstands der Erfindung ist äußerst wichtig in der Erkennung und Korrektur von Bündelfehlern, die in der Praxis sich oft längs einer Spur erstrecken und mit einer Wahrscheinlichkeit von 5Oi, aufgrund der Nichterkennbarkeit durch Parität bei einer geraden Zahl von Fehlern, nicht erkennbar sind.

Wie in den anderen zuvor aufgezeigten Situationen verhindert der Simultan-Fehlerprüfer 149 die Korrektur ■von aufgedeckten weiteren Fehlern in der betrachteten Reihe in Abhängigkeit von der Erkennung eines durch Reihen-Paritätsprüfung entdeckbaren Fehlers in einer anderen als der jeweiligen Reihe. Mit anderen Worten beseitigt der simultane Fehlerprüfer 149 das Einfügen von aufgedeckten Spaltenfehlern zu der einen Spur, in der ein Fehler durch die Reihen-Paritätsprüfung erkannt ist, sobald eine Reihen-Paritätsprüfung in eher anderen Spur in dieser zur Erkennung eines Paritätsfehlers geführt hat. Dieses steigert weiterhin die Zuverlässigkeit des erfindungsgemäßen Systems, in dem die irrtümliche Einfügung von Fehlern in Spuren, in dene

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sie nicht aufgetreten sind, vermieden wird.

t *

Der Gegenstand der Erfindung und seine bevorzugten Ausführungsformen ermöglichen somit einen Fortschritt in der Zuverlässigkeit, in der Arbeitsgeschwindigkeit und der Datendichte wie auch eine Reduktion von Fehlern um mehrere Größenordnungen. Beispielsweise hat ein Proto typ einer bevorzugten Ausführungsform des Gegenstands der Erfindung Fehler von 1 je Million auf 1 je 10 Millia den von bits reduziert.

Zusammengefaßt werden nach Vorstehendem Daten vor ihrer Verarbeitung modifiziert und in ihr ursprüngliches ,Format zurückgeführt, nachdem sie einer Verarbeitung unterzogen worden sind, die der Eikennung und Korrektur von Fehlern dient, die anderenfalls einer Erkennung durci herkömmliche Paritäts-Prüftechniken entgehen würden. Im einzelnen werden die verarbeiteben Daten einer ersten Paritätsprüfung und einer Korrektur von in dieser ersten Paritätsprüfung entdeckten Fehlern unterworfen und modifiziert, um weitere Fehler durch Paritätsprüfung, auf deren Basis die weiteren Fehler dann korrigiert werden, erkennbar zu machen.

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Claims

- 19 - Patentansprüche:

1. Vorrichtung zur Verarbeitung von in Datenreihen angeordneten Daten, die ein erstes,in einer ersten, den Datenreihen zugeordneten Korrekturreihe angeordnetes Fehlerprufsignal aufweisen, gekennzeichnet durch eine erste Schaltung (48) für die Modifikation der Daten in den Datenreihen (a,b,c) und des ersten Fehlerprüfsignals in der ersten Korrekturreihe (d) mit zumindest einer Datencharakteristik, eine zweite Schaltung (72) zur Erzeugung eines zweiten Fehlerprüfsignals für die modifizierten Daten und das erste Fehlerprüfsignal und zur Anordnung des zweiten Fehlerprüfsignals in einer zweiten, die Datenreihen und die erste Fehlerkorrek turreihe begleitenden Korrekturreihe (e) und eine dritte Schaltung (88 ff) zur Verarbeitung von den modifizierten Daten und erstem Fehlerprüfsignal und von dem zweiten Fehlerprüfsignal in den Datenreihen und der ersten und zweiten Korrekturreihe.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltung (48) Schaltungsteile (54,57f58...Fig. 5) zur Verzögerung der Daten in den Datenreihen (a,b,c) und des ersten Fehlerprüfsignals in der ersten Korrekturreihe (d) mit ZeitVerzögerungen enthält, die für die verschiedenen Datenreihen und die erste Korrekturreihe unterschiedlich sind.

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3· Vorrichtung nach Anspruch 1 oder 2, dadurch ge-' kennzeichnet, daß die zweite Schaltung (72) ein Bauglied (CT 2) für die Ableitung des zweiten Fehlerprüfsignals von den modifizierten Daten in den Datenreihen (a,b,c) und dem ersten Fehlerprüfsignal in der ersten Korrekturreihe (d) aufweist.

4. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schaltung (72) ein Baugliel (CT 2) zur Ableitung des zweiten Fehlerprüfsignals durch Erzeugung von Paritätsbits zu Spalten der modifizierten Daten und erstem Fehlerprüfsignal aufweist.

5. . Vorrichtung nach einem der Ansprüche 1 bis ^, dadurch gekennzeichnet, daß die dritte Schaltung (53 ff) die Daten, das erste Fehlerprüfsignal und das zweite Fehlerprüfsignal mit Paritätsbits in den Datenreihen (a,b,c) und der ersten und zweiten Fehlerkorrekturreihe (d,e) versieht.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Ausrüstung (92,93,95),die zumindest die modifizierten Daten in Datenspuren (a,b,c), das modifizierte erste Fehlerprüfsignal in einer ersten Steuerspur (d) und das zweite Fehlerprüfsignal in einer zweiten Steuerspur (e) auf einem Aufzeichnungsmedium (94) aufzeichnet.

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7. Vorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine weitere Schaltung (7*4) zur weiteren Modifizierung der modifizierten Daten in den Datenreihen (a,b,c) und des modifizierten ersten Fehlerprüfsignals sowie zur Modifizierung des zweiten Pehlerp ruf signals mit zumindest einer Datencharakteristik, und durch ein Bauteil (84) zur Erzeugung eines dritten Pehlerprüfsignals für die weiterhin modifizierten Daten, das weiterhin modifizierte erste Fehlerprüfsignal und für das modifizierte zweite Fehlerprüfsignal und zur Angliederung des dritten Fehlerprüfsignals in einer dritten Korrekturreihe (f) in Zuordnung zu den Datenreihen und der ersten und zweiten Korrekturreihe (d,e).

8.. "Vorrichtung nach Anspruch 7, gekennzeichnet durch eine Ausrüstung (92,93,95) zur Aufzeichnung der weiterhin modifizierten Daten in den Datenspuren (a,b,c), des weiterhin modifizierten ersten Fehlerprufsignals in einer ersten Kontroll- (bzw. Steuer-)-spur (d), des modifizierten zweiten Fehlerprüfsignals in einer zweiten Kontrollspur (e) und des dritten Fehlerprüfsignals in einer dritten Kontrollspur (f) auf einem Aufzeichnungsmedium.

9. Vorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine weitere Schaltung (74) zum Verzögern der modifizierten Daten in den Datenreihen

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(a,b,c) und d.es modifizierten ersten Fehlerprüfsignals sowie zum Verzögern des zweiten Fehlerprüfsignals und durch eine Schaltungsanordnung (8¹O zur Erzeugung eines dritten Fehlerprüfsignals für die verzögerten

erste

Daten, das verzögerte/.Fehlerprüfsignal und das verzögerte zweite Fehlerprüfsignal und zur Angliederung des dritten Fehlerprüfsignals in einer dritten Korrekturreihe in Zuordnung zu den Datenreihen und der ersten und zweiten Korrekturreihe.

10. Vorrichtung nach Anspruch 9, gekennzeichnet durcr eine Ausrüstung (92,93,95) zur Aufzeichnung der verzögerten modifizierten Daten in den Datenspuren (a,'o,c), des verzögerten modifizierten ersten Fehlerprüfsignals in einer ersten Kontrollspur (d), des verzögerten zweiten Fehlerprüfsignals in einer zweiten Kontrollspur (e) und des dritten Fehlerprüfsignals in einer dritten Kontrollspur (f) auf einem Aufzeichnungsmedium (94).

11. Vorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (103) zur Erkennung von Fehlern in den verarbeiteten Daten mit den verarbeiteten Fehlerprüfsignalen und zur Korrektur der erkannten Fehler in den verarbeiteten Daten aufweist.

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12. Vorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (101) enthält, der die Modifizierung der Daten in den Datenreihen (a,b,c) rückgängig macht.

13· Vorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (104) zur Erkennung von Fehlern in den verarbeiteten modifizierten Daten und erstem Fehlerprüfsignal mit dem verarbeiteten zweiten Fehlerprüfsignal und zur Korrektur der erkannten Fehler in den verarbeiteten modifizierten Daten und erstem Fehlerprüfsignal aufweist.

Ik. Vorrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (101,102) für die Rückformung der Daten und des ersten Fehlerprüfsignals in ihr ursprüngliches Format in den Datenreihen (a,b,c) und der ersten Korrekturreihe sowie einen Schaltungsteil (105) zur Erkennung von Fehlern in den rückgeformten Daten mit dem rückgeformten ersten Fehlerprüfsignal sowie zur Korrektur erkannter Fehler in den rückgeformten Daten aufweist.

15· Vorrichtung nach einem der Ansprüche 1 bis Ik für die Verarbeitung von Daten, die Fehler eines ersten,

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durch Paritätsprüfung erkennbaren Typs und Fehler eines zweiten, nicht durch Paritätsprüfung erkennbaren Typs enthalten, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (103), der die Daten einer ersten Paritätsprüfung unterwirft und Fehler des ersten Typs mit Hilfe der ersten Paritätsprüfung korrigiert, einen Schaltun^steil (102), der die Daten, die korrigierten Fehler des ersten Typs und die Fehler des zweiten Typs modifiziert, um Fehler des zweiten Typs mit Hilfe einer zweiten Paritätsprüfung erkennbar zu machen, und einen Schaltungsteil (105) enthält, um die modifizierten Daten einer zweiten Paritätsprüfung zu unterziehen und die modifiziert·:.·:! Fehler des zweiten Typs mit Hilfe der zweiten Parivlr.sprüfung zu korrigieren.

16. Vorrichtung nach Anspruch 15> dadurch gekennzeichnet, daß der modifizierende Schaltungsteil (102) Bauglieder (110,111,112...(Fig. 6) enthält, die die Daten verschieben, um Fehler des zweiten Typs in Positionen zu bringen, in denen sie durch Paritätsprüfung erkennbar sind, wobei die verschobenen Daten einer zweiten Paritätsprüfung unterworfen werden und Fehler des zweiten Typs mit Hilfe der zweiten Paritätsprüfung korrigiert werden.

17. Vorrichtung nach einem der Ansprüche 1 bis

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zur Verarbeitung von in Reihen und Spalten angeordneten und in verschiedenen Reihen und jeweils denselben Spalter angeordnete Fehler enthaltenden Daten, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (101,1O¹*) zum Verschieben der Daten enthält, um in verschiedenen Reihen und denselben Spalten
enthaltene Fehler in verschiedene Spalten zu verschieben, und um die verschobenen Fehler zu korrieren.

18. Vorrichtung nach einem der Ansprüche 1 bis 15 zur Verarbeitung von in Reihen und Spalten angeordneten und in derselben Reihe und verschiedenen Spalten liegend Fehler enthaltenden Daten, dadurch gekennzeichnet, daß
die dritte Schaltung (88 ff) einen Schaltungsteil (102) zum Verschieben der Daten, um Fehler in derselben Reihe zu anderen Spalten zu verschieben, und einen Schaltungsteil (168,175) enthält, um spaltenweise die Parität der Daten vor dieser Verschiebung zu bestimmen und spaltenweise die Parität von Daten in auch die anderen Spalten einschließende Spalten nach der Verschiebung zu bestimmen um die festgestellte spaltenweise Parität nach der Verschiebung mit der festgestellten spaltenweise!Parität
vor der Verschiebung zu vergleichen und Fehle*mit Hilfe dieses Vergleichs zu korrigieren.

19. Vorrichtung nach einem der Ansprüche 1 bis 15 zur Verarbeitung von in Reihen und Spalten angeordneten uhd

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durch Reihenparitätsprüfungen erkennbare Fehler und durch Spaltenparitätsprüfungen erkennbare, jedoch einer
Reihenparitätsprüfung entgehende Fehler enthaltenden
Daten, dadurch gekennzeichnet, daß die dritte Schaltung (88 ff) einen Schaltungsteil (136,1^3,147) einschließt
zur Erkennung eines durch Reihenparitätsprüfung erkennbaren Fehlers in einer Reihe, zur Erkennung weiterer
durch Spalten-Paritätsprüfung erkennbarer, jedoch einer Reihen-Paritätsprüfung entgehender weiterer Fehler, zur Zuordnung dieser erkannten weiteren Fehler zur genannten Reihe und zur Korrektur der erkannten weiteren Fehler
in der genannten Reihe.

20. . Vorrichtung nach Anspruch 19,gekennzeichnet
durch ein Schaltungsteil (I¹Ig) zur Verhinderung der
Korrektur von erkannten weiteren Fehlern in der genannten einen Reihe bei Aufdeckung eines durch Reihen-Paritätsprüfung erkennbaren Fehlers in einer Reihe,
die von der genannten Reihe verschieden ist.

P₁ Vorrichtung nach Anspruch 19, gekennzeichnet durch einen Schaltungsteil (I36) zur Erkennung von Fehlern, die der Entdeckung der genannten, durch Reihen-Paritätsprüfung erkennbaren Fehler in der genannten
Reihe vorangegangen sind.

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