DE2647241A1

DE2647241A1 - Anordnung fuer eine digitale datenuebertragung

Info

Publication number: DE2647241A1
Application number: DE19762647241
Authority: DE
Inventors: Thomas Clark Daly; Edward Clare Hepworth; Rodney Jerome Means
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1975-10-30
Filing date: 1976-10-20
Publication date: 1977-05-12
Also published as: FR2330092A1; GB1547620A; JPS5255451A; JPS5723887B2; US4071887A; DE2647241C2; FR2330092B1

Description

Anordnung für eine digitale Datenübertragung

Die Erfindung betrifft allgemein eine Anordnung für eine digitale Datenübertragung, und zwar für eine synchrone serielle Datenübertragung, und sie bezieht sich insbesondere auf digitale Systeme zur synchronen seriellen Datenübertragung, bei welchen die übertragenen Daten zur Reformatierung in einen Speicher eingegeben werden, aus welchem die zuerst eingegebenen Daten auch wieder zuerst ausgegeben werden.

Die vorliegende Anmeldung bezieht sich auf die US-Patentanmeldung 519 138, auf die US-Patentanmeldung 519 150 sowie auf die US-Patentanmeldung 519 149, wobei zu bemerken ist, daß diese Anmeldungen alle im Namen der Anmelderin der vorliegenden Anmeldung am 30· Oktober 1974 hinterlegt wurden.

709819/0508

- z-

Das gesamte Anwendungsgebiet für serielle synchrone Datenübertragung läßt sich in drei Kategorien unterteilen:

(Ό Prozeßsteuerung oder numerische Steuerung bei einer Einrichtung, bei welcher ein Mikroprozessor verwendet wird, von welchem und zu welchem serielle Daten zu übertragen sind. Der wirksamste Weg zur Durchführung einer derartigen Datenübertragung besteht darin, einen langen Block aus kontinuierlichen Zeichen zu übertragen und zu empfangen. Zweckmäßigerweise werden dabei Signale verwendet, die über getrennte Steuerkanäle übertragen werden, um die Übertragung des Blockes kontinuierlicher Zeichen zu synchronisieren.

(2)Standard-Datenverbindungen, bei welchen eine Datenübertragung und ein Datenempfang über einen Modem (Modulator-Demodulator) erfolgt, der beispielsweise an eine Telefonleitung angeschlossen sein kann. Bei dieser Anwendung sind gemietete Leitungen oder Kanäle für Steuersignale nicht sehr zweckmäßig, und eine synchrone Übertragung nutzt Synchronisationskodes im Datenstrom aus, um die Bestimmung der Daten anzugeben, wenn ein serieller Block aus kontinuierlichen Zeichen übertragungsbereit ist.

(3) Serielle periphere Speichereinheiten wie Bänder, Scheiben oder Kassetten, die eine verhältnismäßig hohe Datenübertragungsgeschwindigkeit haben. Bei dieser Kategorie handelt es sich grundsätzlich .um eine Hybrid-Anordnung aus den beiden obigen erstgenannten Kategorien, und zwar in der Weise, daß die Daten innerhalb einer verhältnismäßig eng begrenzten Umgebung zu übertragen sind, beispielsweise innerhalb einer digitalen Datenverarbeitungsanlage oder Oomputeranlage, wobei jedoch keine speziellen Steuerleitungen an sich verwendet werden, um ein Signal zu geben, wenn Datenblöcke empfangen oder übertragen wer-

709819/0308

den« Stattdessen verwenden solche Systeme Synchronisationskodes, die als Vorspann für einen eigentlichen Datenblock mit entsprechenden Zeichen verwendet werden, um die Datenübertragung zu synchronisieren.

Aufgabe der Erfindung ist es, eine besonders preiswerte Ausführungsform einer eingangs näher erläuterten Anordnung zu schaffen, welche im Hinblick auf eine rationelle Großserienfertigung auch als integrierte Schaltung ausgebildet werden kann.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Gemäß der Erfindung wird somit ein digitales System für die synchrone Datenübertragung zwischen seriellen Datenkanälen in einem Mikroprozessor-System geschaffen, welches einen Zweirichtungs-Parallel-Datenkanal enthält. Gemäß der Erfindung ist ein Übertragungsteil vorgesehen, der einen Speicher aufweist, aus welchem die zuerst eingegebene Information auch wieder zuerst ausgegeben wird, wodurch parallele Daten reformatiert und in serieller Form übertragen werden. Weiterhin ist gemäß der Erfindung ein Empfangsteil vorgesehen, der einen ähnlich aufgebauten Speicher aufweist, welcher serielle Daten aufnimmt und diese Daten in parallele Form reformatiert. Zusätzlich ist eine Steuerlogik vorhanden, welche Synchronisationskodes einfügt oder wegläßt, wobei auch eine programmgesteuerte lehlerprüfung erfolgt.

7098 1 9/0908

-Uf-

Di e Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Pig. 1 ein Blockdiagramm eines Synchron-Serielldatenadapters gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig. 2 ein Blockdiagramm eines Mikroprozessor-Systems, in welchem der Synchron-Serielldatenadapter gemäß E¹Xg. 1 verwendet werden kann, und

Fig. 3 ein Diagramm einer Folge von seriellen Datenworten, einschließlich der Synchronisierkodes, wie sie bei einer Synchron-Datenübertragung verwendet werden.

Die Fig. 1 ist ein Blockdiagramm eines erfindungsgemäßen Synchron-Serielldatenadapters 10, der in einer besonders bevorzugten Ausführungsform als integrierte Schaltung auf einem einzigen Chip ausgebildet ist. Der Synchron-Serielldatenadapter 10, der nachfolgend auch kurz als SSDA bezeichnet wird, hat 8 Doppelrichtungs-Dateneingabe/Ausgabe-Leitungen, welche einen Zweirichtungs-Datenkanal 14- bilden, der an eine Multiplexer (MPXR)-Schienentreiberschaltung 12 angeschlossen ist. Ein Aktivierungseingang 16 (E), ein Lese/Sehreib-Eingang 18 (R/W), ein Chip-Auswahleingang 20 (CS) und ein Registerauswahleingang 22 (RS) sind alle mit der Adressen-Iogikschaltung 24· verbunden, welche ihrerseits mit der Multiplexersehienen-Treiberschaltung 12 verbunden ist (die nachfolgend als Pufferschaltung 12 bezeichnet wird), und zwar mit Hilfe von einem oder mehreren Anschlüssen 26. In der Fig. 1 zeigen die Pfeile die Richtung des Signals oder der Daten an, die einem Schaltungsblock zugeführt oder von einem Schaltungsblock abgeführt werden. Einige der durchgezogenen Linien sollen einen einzelnen Leiter darstellen, während andere eine Mehrzahl von getrennten Leitern repräsentieren. Das breite Kopplungselement wie 28, 34-, 38, 66 usw. stellt Datenkanäle dar, die beispielsweise acht Leiter

709819/0908

für ein Ein-Byte-Wort-System haben. Die spitzen Enden der Datenkanäle zeigen die Richtung des Datenflusses an und es existiert dasselbe allgemeine Format, wenn Daten durch den Zweirichtungs-Datenkanal 14· ausgesandt oder empfangen werden.

Daten, welche von dem SSDA 10 zu einer zugehörigen peripheren Einheit übertragen werden sollen, werden über den internen Kanal 28 übertragen, der an das Datenübertragungsregister 30 (FIFO) angeschlossen ist, welches nachfolgend kurz als TX FIFO 30 bezeichnet wird. Das TX FIFO 3O liefert eine Speicherung für drei Acht-Bit-Datenworte für drei Daten-Bytes. Der Ausgang des TX FIFO 30 ist mit einem Übertragungsschieberegister 32 (TX) über einen internen Kanal 34- verbunden. Das Übertragungsschieberegister 32 formatiert Datenworte, die parallel aufgenommen wurden, und zwar gemäß der Steuerinformation, welche von der TX-Steuerschaltung 36 über den internen Kanal 38 empfangen wurde. Eine gerade oder eine ungerade Parität wird durch die Paritäts-Generatorschaltung 40 erzeugt, welche über den Leiter 4-2 an das TX-Schieberegister 32 angeschlossen ist, und das daraus resultierende serielle Datenwort wird über den TX-Datenausgang 44 übertragen. Die Formatierung und die Übertragung des seriellen Datenwortes erfolgen synchron zu dem Übertragungstaktsignal, welches über den TX-Takteingang 4-6 angelegt wird.

Empfangene Daten werden dem Empfangsscüeberegister 4-8 (EX) über den RX-Datenleiter 5° zugeführt, der auch mit der Paritätsprüfschaltung 52 verbunden ist. Der RX-Taktleiter 54·, der an die RX-Schieberegisterschaltung 48 und an die RX-Steuerschaltung 56 angeschlossen ist, liefert die grundlegende Zeitsteuerung für den Datenempfang. Der Ausgang der RX-Steuerung 56 ist mit dem RX-Schieberegister 4-8 über den internen Kanal 58 und mit einem Eingang der Paritäts-Prüfeinrichtung 52 über den Leiter 60 verbunden. Der Ausgang des RX-Schieberegisters 4-8 ist mit dem FIFO-Datenempfangsregister 62, welches nachfol-

709819/0908

gend kurz als HX FIFO 62 bezeichnet wird, über den internen Kanal 64 verbunden. Der Ausgang des RX I¹IM) 62 ist mit der Pufferschaltung 12 über den internen Kanal 66 verbunden, welcher somit die Möglichkeit bietet, empfangene Daten zu der zugehörigen MPU-Einheit über den Zweirichtungs-Datenkanal 14 zu übertragen.

Der SSDA 10 enthält drei nur zum Schreiben bestimmte Steuerregister, welche interne Betriebsarten für die Schaltung festlegen. Der interne Kanal 68, welcher an die Pufferschaltung 12 angeschlossen ist, liefert die Eingangsdaten für das Steuerregister =£1, 70. Das Steuerregister =£ 1, 70 hat auch einen RtlOKSTELL-Eingang, der über den Leiter 72 gespeist wird, und einen Eingang von der Adressenlogik 24, der über den Leiter 74 gespeist wird. Ein Ausgang des Steuerregisters ·== 1, 70 ist mit dem Steuerregister == 2, 76, dem Steuerregister = 3» 78, TX FIFO 30 und dem Synchronisier-Koderegister 80 über den Leiter 82 verbunden. Ein weiterer Ausgang des Steuerregisters ■==■ 1, 70 ist mit der TX-Steuersehaltung 36 und mit der RX-Steuerschaltung 56 über den Leiter 84 verbunden. Das Steuerregister :=Lz 2, 76, das Steuerregister ^s= 3» 78 und das Synchronisier-Koderegister 80 empfangen alle Dateneingangssignale über den internen Kanal 28 und Adresseneingangssignale über den Leiter 29. Der Ausgang des Steuerregisters 4r 2 ist mit der RX-Steuerschaltung 56 und der TX-Steuerschaltung 36 über den Leiter 86 verbunden. Der Ausgang des Steuerregisters ^= 3» 78 ist mit der TX-Steuerschaltung 36 und mit der RX-Steuerschaltung 56 über den Leiter 88 verbunden, der auch mit einem Eingang einer Vergleichslogik 90 verbunden ist. Die Vergleichslogik 90 empfängt ein zusätzliches Eingangssignal über den Leiter 84 vom Steuerregister J*= 1 und ein Eingangssignal vom Komparator 92 über den Leiter 94. Der Komparator 92 vergleicht die Inhalte des Synchronisier-Koderegisters 80 über die Dateneingänge auf dem internen Kanal 34 und die Inhalte der RX-Schieberegisterschaltung 48 über Daten auf dem internen Kanal 96. Das Ausgangssig-

709819/0908

nal der Vergleichslogikschaltung 90 wird über den Leiter 98 übertragen, welcher den Synchronisier-Anpass/Peripheriesteuer (SIN MATOH/PC)-Ausgang der SSDA-Schaltung 10 darstellt. Die Vergleichslogik 90 empfängt auch ein Eingangssignal vom Steuerregister «· 1 über den Leiter 81 und hat einen Eingang mit dem Steuerregister #3» 78 über den Leiter 88 verbunden. Das Statusregister 100 bekommt ein Eingangssignal von TX FIK) 30 über den Leiter 102, ein Eingangssignal von der Adressenlogik 24 über den Leiter 104·, ein Eingangssignal von der TX-Steuerlogik 36 über den Leiter 106, ein Eingangssignal vom Leiter 108, welcher der Empfängeraktivierungseingang (DGD) für SSDA 10 ist, und ein Eingangssignal von der Unterbrechungslogik HO über den Leiter 112. Das Statusregister 100 bekommt auch ein Eingangssignal von der Vergleichslogik 90 über den Leiter 114, der auch an die RX-Steuerschaltung 56 angeschlossen ist, weiterhin ein Eingangssignal von der Paritätsprüfschaltung 52 über den Leiter 116 und ein Eingangssignal von EX FIFO 62 über den Leiter 118. Der Ausgang des Statusregisters 100 ist der interne Kanal 120, der an die Pufferschaltung 12 angeschlossen ist. Die Unterbrechungslogik 110 bekommt ein Eingangssignal vom Statusregister 100 über den Leiter 122 und erzeugt ein Ausgangssignal über den Ausgangsleiter 124, welches das Unterbrechungs-Anforderungs-Ausgangssignal (IRQ) von SSDA 10 ist. Die TX-Steuerschaltung 36 hat einen Übertragungssperreingang (OTS) über den Leiter 106, der auch an das Statusregister 100 angeschlossen ist, und weiterhin Eingänge vom Steuerregister fr 1, 70 über den Leiter 84, vom Steuerregister #2, 76 über den Leiter 86 und vom Steuerregister ^3» 78 über den Leiter 88. Der Ausgang der Übertragungssteuerschaltung 36 ist mit dem Übertragungsschieberegister 32 über den internen Kanal 38 und mit dem Übertragungs-Unterlauf-Ausgang (TUF) von SSDA 10 über den Leiter 126 verbunden.

Die Fig. 2 ist ein Blockdiagramm eines typischen Mikrocomputer-Systems, in welchem eine bevorzugte Ausführungsform des erfindungsgemäßen Seriell-Synchron-Datenadapters verwendet werden

709819/0908

-Sf-

kann. Das Mikrocomputer-System 200 weist einen Mikroprozessor-Chip 202 auf, welcher in der obigen US-Patentanmeldung 519 beschrieben ist. Die Mikroprozessorschaltung 202 ist an einen Zweirichtungs-Datenkanal 14-' angeschlossen. Der Random-Speicher 204 (RAM) und der Festspeicher 206 (ROM) sind jeweils über ihre Datenkanäle an die Datenleiter angeschlossen, welche den Zweir ichtungs-Datenkanal 14·' bilden. Eine Mehrzahl von peripheren Anpass-Adapter-Chips 208 sind mittels der Zweirichtungs-Dateneingabe/Ausgabe-Iieiter mit ihren entsprechenden Leitern des Datenkanals 14·' verbunden. (Es ist zu bemerken, daß die Chips bzw. Plättchen 202, 208, 10, usw. in geeigneten Halbleiter-Packungen wie dual-in-line packages angeordnet sein können). Ein Beispiel für einen peripheren Anpass-Adapter ist im einzelnen in der TJS-Patentanmeldung 519 138 beschrieben. Die periphere Anpass-Adapter-Einheit wie 208 kann dazu verwendet werden, eine periphere Einrichtung wie eine Tastatur 210 an den Datenkanal 14-' anzuschließen, um eine Kommunikation zwischen einer solchen peripheren Einheit und dem Mikroprozessor 202 zu ermöglichen. Periphere Anpass-Adapter können auch dazu verwendet werden, andere periphere Einrichtungen wie elektrische Schreibmaschinen, Fernschreiber, Kathodenstrahlröhren, Steuerpulte, Kassetten, usw. anzuschließen, wie es in der Fig. 2 mit dem Bezugszeichen 209 bezeichnet ist.

Die Fig. 2 weist auch einen asynchronen Anpass-Adapter-Chip 10' (ACIA) auf, der in der US-Patentanmeldung 550 336 beschrieben ist. Der ACIA-Chip 10' ist an ein Modem 212 über eine Zweirichtung s-Datenkupplung 209 angeschlossen, um einen asynchronen Datenverkehr mit dem Datensystem 214· zu ermöglichen.

Aus der Fig. 2 ist auch ersichtlich, daß der SSDA 10 mittels des Datenkanals 14- an den Mikrocomputer—Datenkanal 14-' angeschlossen werden kann. Der SSDA 10 ist an einen Modem 218 über

709819/0901

die Leiter 216 angeschlossen, wobei der Modem 218 seinerseits mit einem peripheren Datensystem 220 verbunden ist, so daß SSDA 10 die Möglichkeit hat, einen Datenempfang, eine Datenübertragung und eine Modem-Steuerung durchzuführen.

Nachfolgend wird die Arbeitsweise der erfindungsgemäBen Anordnung im einzelnen näher erläutert. Die Arbeitsweise des SSDA 10 wird nachfolgend anhand der funktionellen Beziehungen der Elemente erläutert, die im Blockdiagramm der Pig. 1 veranschaulicht sind. An der Trennstelle des Datenkanals 14 erscheint der SSDA 10 wie zwei adressierbare Speicherstellen. Intern weist der SSDA 10 7 Register auf, von denen zwei nur zum Lesen dienen und 5 nur zum Schreiben. Die nur zum Lesen bestimmten Register sind das Statusregister 10 und das Datenempfangsregister 62, ein FIK)-Register mit einer Kapazität von drei Daten-Bytes. Die nur zum Schreiben bestimmten Register sind das Steuerregister -'·■· 1» 70, das Steuerregister « 2, 76, das Steuerregister :-- 3, 78, das Synchronismer-Koderegister 80 und das TX-Datenregister 30. Das TX-Datenregister 30 ist ein FIEO-Register mit einer Kapazität von drei Daten-Bytes. Die serielle Anpass-Einrichtung des SSDA 10 weist ein TX-Schieberegister 32, das RX-Schieberegister 4-8, serielle Eingabe- und Ausgabeleitungen mit unabhängigen Takteinrichtungen, periphere Steuerleitungen und Modem-Steuerleitungen sowie die zugehörige Logik auf. Im Hinblick auf eine zusätzliche Information für die FIFO-Register wird auf die US-Patentanmeldung 589 634 der Anmelderin (Hepworth et al) vom 25. Mai 1975 hingewiesen.

Während des Einschaltens wird der SSDA 10 durch den RUCKSTELL-Eingang 72 zurückgestellt und intern in dieser Stellung über die Bits 0 und 1 des Steuerregisters ψ 1 verriegelt, um fehlerhafte Datenübergänge zu vermeiden. Das Synchronisations-

709819/0908

Kodierregister, das Steuerregister ψ- 2 und das Steuerregister # 3 sollten vor der Auslösung der Rückstellung programmiert sein. Die Rückstellung wird dadurch ausgelöst, daß die Steuerbits im Steuerregister ψ 1 gelöscht werden.

Nachfolgend wird auf die Datenübertragung eingegangen. Daten werden zu dem Übertragungsteil des SSDA 10 in paralleler Form übertragen, und zwar mit Hilfe des TX-Daten-FIFO-Registers 30. Das TX-Daten-FIFO-Register ist ein Drei-Byte-Register, dessen Status durch das für die Übertragungsdaten zuständige Status-Bit (TDRA) und die zugehörige Unterbrechung angegeben wird. In dem SSDA-Chip 10 sind zwei Datenübertragungsarten vorgesehen, ein "Ein-Byte-Übertragungsmodus" liefert Daten an den Übertragungsteil (und liest Daten aus dem Empfangsteil), und zwar jeweils _{nur e}i_n Byte zu einer bestimmten Zeit. Dabei wird festgelegt, daß TDRA hochgelegt ist, und dann wird ein Datenzeichen in den TX-Daten-FIi¹O 3O eingeschrieben· Dieser Vorgang wird wiederholt, bis das Status-Bit TDRA nicht mehr hoch geht. Der "Zwei-Byte-Übertragungsmodus" dient zum Schreiben von zwei Datenzeichen nacheinander, ohne daß eine zweite Status-Lesung erfolgt. Das zweite Zeichen kann in den FIi¹O eingeschrieben werden, und zwar nachdem ein Taktimpuls auf dem E-Takt-Eingang aufgetreten ist, um ein Shiften der FIFO-Daten herbeizuführen. Die Daten werden durch den FIFO hindurchgeshiftet, wobei der letzte leere Registerplatz durch den Impuls auf dem Eingang 16 (E) zeitlich gesteuert wird.

Daten werden automatisch von dem letzten Registerplatz im TX-Daten-FIFO 3O (wenn dort Daten enthalten sind) zu dem TX-Schieberegister 32 während der zweiten Halbphase des Taktzyklus des vorhergehenden Zeichens übertragen. Dasjenige Zeichen, weldss zur Übertragung in den Sendeteil gebracht wird, wird unter entsprechender zeitlicher Steuerung durch den Übertragungstaktgeber (OTX) in das TX-Schieberegister 32

7 09819/0908

eingegeben. Eine (ungerade oder gerade) Parität kann wahlweise automatisch dem übertragenen Zeichen zugefügt werden. Die Anzahl der in einem Zeichen übertragenen Bytes wird durch die Bits 3»4 und 5 des Steuerregisters # 2 festgelegt, wie es unten im einzelnen näher erläutert ist. Die unbenutzten Bit-Positionen bei entsprechend kurzen Zeichen (einschließlich der gegebenenfalls vorhandenen Parität) bleiben unbeachtet. Wenn das TX-Schieberegister leer wird und keine Daten zur Übertragung aus dem TX-Daten-FIFO zur Verfügung stehen, so besteht ein sogenannter "Unterlauf", und es wird eine Verzögerungszeichenlänge (ein Unterlauf-Zeichen) in den Übertragungsdatenstrom eingefügt, um die Zeichensynchronisation aufrechtzuerhalten. Dies ist in der Fig. 3 schematisch veranschaulicht, wo ein Synchronisationszeichen 308 in den Datenstrom 300 eingefügt wurde, um die Synchronisation aufrechtzuerhalten. Das "Unterlauf"-Zeichen (welches auch als Füllzeichen zu bezeichnen ist), welches übertragen werden soll, ist entweder eine "Marke" (alle Bits entsprechen einer logischen "1") oder der Inhalt des Synchronisations-Koderegisters, was von dem Status des Unterlauf-Bits für den Übertragungs-Synchronisationskode im Steuerregister Tf- 2 abhängt. Eine interne Paritätserzeugung wird während des Unterlaufs gesperrt, außer für eine Synchronisationskode-Füllzeichen-Übertragung im Falle einer Wortlänge von 8 Bit plus Parität. Der Unterlauf wird durch einen Impuls auf dem TUF-Ausgangsleiter 126 angezeigt. Dieser Unterlauf-Ausgang wird gleichzeitig mit der Übertragung während der zweiten Halbphase des Taktzyklus des letzten Bits aktiviert, welches dem Unterlauf-Zeichen vorangeht. Zusätzlich wird das Unterlauf-Status-Bit gesetzt und bleibt gesetzt, bis es gelöscht wird, und zwar durch das Steuerbit "Löschen Unterlauf" des Steuerregisters

Die Übertragung wird ausgelöst durch das über den Datenkanal gesteuerte Übertragungs-Rückstell-Bit (TXRs) im Steuerregister # 1. Wenn das TxKs-Bit ausgelöst wird, wird durch den ersten

709819/0908

- 1,2 -

vollen positiven Halbzyklus des Übertragungstaktes (CTX) ein Übertragungszyklus ausgelöst. Das übertragene Zeichen beginnt, auf dem negativen GTX-Übergang übertragen zu werden, wodurch die Übertragung bewirkt wird. Wenn der Tx-Daten-FIFO 3O während des Τχ-Rückstell-Zustandes nicht geladen wurde und während zwei weiteren E-Taktintervallen nicht geladen wurde, so wird ein Unterlaufzeichen übertragen.

Der Eingang 106 klar zum Löschen (CTS) liefert eine automatische Steuerung der seriellen Zeichenübertragung in einer Systemkonfiguration, wie sie in der Fig. 2 veranschaulicht ist. Bei der Anordnung gemäß Fig. 2 würden Daten- und Steuerverbindungen 216 einen Ausgang "klar zum Senden" für den Modem 218 haben, der an den Eingang 106 CTS von SSDA 10 angeschlossen wäre. Der CTS-Eingang bei einer logischen "1" würde anzeigen, daß der Modem 218 für eine Datenübertragung nicht zur Verfügung steht. Der CTS-Eingang stellt den Übertragungsteil zurück, wenn er hochgelegt ist, stellt jedoch den TX-Daten-FIFO nicht zurück. Das TDRA-Status-Bit wird dadurch gesperrt, daß CTS sowohl im Einzel-Synchronisationskode als auch im Doppel-Synchronisationskode hochgelegt ist. Im Parallel/Serien-Modus (derjenigen Betriebsart, bei welcher keine interne Synchronisation erfolgt), bleibt TDRA von CTS unberührt, um einen TX-Daten-FIFO-Status zu liefern, um die Übertragungseinrichtung vorab zu laden und unter der Steuerung des CTS-Einganges zu betreiben. Wenn das TX-Rückstell-Bit des Steuerregisters 7= 1 gesetzt ist, wird der TX-Daten-FIFO gelöscht, und das TDRA-Status-Bit wird gesperrt. Nachdem ein Ε-Takt abgelaufen ist, wird der TX-Daten-FIFO für neue Daten verfügbar, jedoch bleibt TDRA gesperrt. Dieses Merkmal ermöglicht es₉ Übertragungsdaten vorab zu laden (wie bei Synchronisationskodes), wenn der TX-Daten-FIFO-Status bekannt ist.

709819/0908

Nachfolgend wird der Empfang von Daten näher beschrieben. Gemäß Fig. 1 werden Daten und ein vorsynchronisierter Takt an den Empfangsteil des SSDA 10 mit Hilfe des RX-Dateneinganges 5° und des RX-Takteinganges 54- geliefert. Die Daten sind in homogener Form (ein kontinuierlicher Datenstrom aus binären Datenbits), ohne eine Möglichkeit, einzelne Zeichen im Datenstrom zu identifizieren. Daher ist es erforderlich, eine Zeichen-Synchronisation zu Beginn des Datenblockes durchzuführen. Die Fig. 3 veranschaulicht in schematischer Form einen kontinuierlichen Strom aus Datenzeichen 3OO mit Synchronisationszeichen 302 und 304, welche den Beginn des Nachrichtenblockes markieren. Wenn eine Synchronisation erreicht ist, wird angenommen, daß sie für alle nachfolgenden Zeichen innerhalb des Nachrichtenblockes erhalten bleibt. Digitale Übertragungssysteme verwenden die Abtastung von vorgegebenen Bezugszeichen, die als "Synchronisationskodes" zu bezeichnen sind, und zwar während des anfänglichen Teils des Vorspanns, um eine Zeichensynchronisation herbeizuführen. Diese Synchronisation erfordert im allgemeinen die Abtastung eines Synchronisationskodes oder die Abtastung von zwei aufeinanderfolgenden Synchronisationskodes. Der in der Fig. 3 schematisch dargestellte.Datenstrom 3OO veranschaulicht zwei aufeinanderfolgende Synchronisationskodes 302 und 304.

Nachfolgend wird die Synchronisation im einzelnen näher erläutert. Der SSDA 10 liefert drei Betriebsarten in bezug auf die Zeichensynchronisation. Diese sind der Einzel-Synchronisationszeichenmodus und der Doppel-Synchronisationszeichenmodus, wie sie oben bereits erwähnt wurden, und der Parallel/ Serien-Modus. Der Parallel-Serien-Modus erfordert eine externe Synchronisation und Steuerung des Empfangsteils durch den DOD-Eingang 1O8 (siehe Fig. 1). Diese externe Synchronisation könnte in einer direkten leitungssteuerung von einer zugehörigen peri-

709819/0908

pheren Einheit oder von einer externen Abtastung der Ströme des Beginns des Datennachrichtenblockes bestehen. Im Einzel-Synchronisationsmodus vergleicht die interne Logik des SSDA 10 Bit für Bit, bis zwischen den Daten im rx-Schieberegister 48 und im Synchronisations-Koderegister 80 eine Übereinstimmung erzielt ist. Diese Übereinstimmung, welche durch den Komparator 92 festgelegt wird, der an die Vergleichslogik 90 angeschlossen ist, zeigt an, daß die Zeichensynchronisation abgeschlossen ist und das Bezugszeichen für den Nachrichtenblock erhalten bleibt. Im Doppel-Synchronisationsmodus sucht der Empfänger nach der ersten Synchronisationsübereinstimmung, und zwar Bit für Bit, und er sucht dann nach einem zweiten folgenden Synchronisationskodezeichen, bevor die Zeichensynchronisation aufgebaut ist. Wenn das zweite Synchronisationskodezeichen nicht empfangen wird, wird die Suche Bit für Bit von dem ersten Bit des zweiten Zeichens aus wieder aufgenommen. In einem anderen Betriebsmodus kann das Synchronisations-Koderegister 80 (Fig. 1) erneut geladen werden, nachdem der erste Kode ermittelt wurde, um eine Anpassung an einen eindeutigen Synchronisationskode zu gewährleisten, der zwei Zeichen lang ist (für die in der Fig. 1 dargestellte Ausführungsform Bit). Eine Zeitsteuerung für das Laden des zweiten Zeichens kann von dem Synchronisations-Anpass/DTS-Ausgang 98 abgeleitet werden. Synchronisationskodes, welche empfangen werden, bevor die Synchronisation vollständig ist, werden nicht zu den RX-Daten-FIi¹O 62 übertragen. Redundante Synchronisationskodes während des Vorspanns oder Synchronisationskodes, welche als "Füll- zeichen" innerhalb einer Folge von Datenzeichen auftreten, können wahlweise von den Daten abgenommen werden, welche das "Abnahme-Synchronisations-Steuerbit" im Steuerregister S- 1 gemäß den nachfolgenden Ausführungen verwenden. Diese Möglichkeit führt zu einer minimalen Belastung des Systems. Der Zeichensynchronisationsmodus wird beibehalten, bis er durch das "Synchronisationslösch"-Bit und das Steuerregister #= 1 gelöscht wird.

709819/0908

Nachfolgend wird die Arbeitsweise beim Empfang näher beschrieben. Wenn die Synchronisation erreicht ist, werden nachfolgende Zeichen automatisch zu den RX-Daten-FIFO 62 übertragen. Der RX-Daten-FIFO 62 wird zeitlich derart gesteuert, daß er den Zeitsteuerimpuls auf dem E-Eingang 16 dazu bringt, daß die empfangenen Daten dazu veranlaßt werden, bis zum letzten leeren Registerplatz durch den FIFO hindurchgeführt¹ zu werden. Daten werden von dem RX-Daten-FIFO 62 zu dem System-Datenkanal 14 übertragen, indem entweder die "1-Byte-Übertragung" oder die "2-Byte-Übertragung" angewandt werden, was von der Programmierung des Steuerregisters "·#■ 2 abhängt. Dieser Übertragungsmodus in Verbindung mit der Pufferwirkung des RX-Daten-FIFO 62 liefern einen der Hauptvorteile der Erfindung, weil Daten mit wesentlich höherer Geschwindigkeit aufgenommen werden können. Der TX-Daten-FIFO 3O liefert einen analogen Vorteil für die Datenübertragung. Das für empfangsbereite Daten verantwortliche Statusbit (RDA) zeigt an, wann Daten entweder im letzten Platz des FIFO-Registers oder auf den zwei letzten Plätzen des FIFO-Registers vorhanden sind, was von dem jeweils programmierten Übertragungsmodus abhängt. Daten, die in dem RX-Daten-FIFO 62 zurVerfügung stehen, bewirken eine Unterbrechung, (in der Annahme, daß die Empfängerunterbrechung aktiviert ist, RIE = eine logische "1"), und der MPU-Chip 202 (siehe Fig. 2) wird dann das Statusregister 100 des SSDA 10 lesen, und zwar infolge der Unterbrechung oder in der entsprechenden Reihenfolge in einer Abruffolge. Das RDA-Statusbit zeigt an, daß Empfängerdaten zur Verfügung stehen, und die MPU-Einheit liest dann das RX-Daten-FIFO-Register 62. Die Unterbrechung und das RDA-Statusbit werden dann automatisch zurückgestellt. Wenn mehr als ein Zeichen empfangen würde und im RX-Daten-FIFO 62 bleiben würde, würden nachfolgende Taktimpulse (Eingang 16) den FIFO dazu bringen, daß er auf den neuesten Stand gebracht wird, und das RDA-Statusbit sowie die Unterbrechung würden erneut gesetzt. Die Parität wird automatisch überprüft, wenn Zeichen empfangen werden, und Paritätsfehler stehen vorzugsweise im Statusregister

709819/0908

-Mb-

an, bis der KX-Daten-FIFO 62 gelesen ist. Paritätsfehler führen zu einer Unterbrechung auf dem IRQ-Ausgang 124-, wenn das Fehlerunterbrechungs-Aktivierungsbit im Steuerregister #2 gesetzt ist. Das Paritätsbit wird automatisch für Daten mit geringer Wortlänge, die über den Datenkanal der MPU-Einheit zugeführt werden, auf 0 gesetzt. Andere Statusbits, welche zu dem Empfängerteil von SSDA 10 gehören, sind das Überlauf-Bit und das Empfängersperr-Bit (DCD). Das Überlauf-Statusbit wird automatisch gesetzt, wenn eine Übertragung eines Zeichens zu dem RX-Daten-FIFO 62 auftritt, und der erste Wortplatz des FIFO gefüllt ist. Ein Überlauf bewirkt eine Unterbrechung, wenn EIE gesetzt wurde. Die Übertragung des Überlauf-Zeichens in den FIFO bexn/irkt, daß das zuvor im FIFO-Eingangsregister gespeicherte Zeichen verloren geht. Der Überlauf wird durch das Auslesen des Statusregisters 100 gelöscht (wenn die Überlauf-Bedingung vorhanden ist), wonach RX-Daten-FIFO 62 gelesen v/ird. Ein Überlauf kann nicht auftreten und gelöscht werden, ohne daß Gelegenheit besteht, daß sein Auftreten über das Statusregister 100 ermittelt wird. Wenn der DGD-Eingang hoch geht, so wird eine Unterbrechung ausgelöst, wenn das EIE-Steuerbit der Steuerregxsterzahl 2 gesetzt wurde. Die durch DCD bewirkte Unterbrechung wird durch Auslesen des Statusregisters gelöscht, wenn das DCD-Statusbit hochgelegt ist, gefolgt von einem Auslesen des SX-Daten-FIFO. Das DCD-Statusbit folgt dann dem Status des DCD-Eingangs, bis es zum zweiten Mal hochgelegt wird.

Nachfolgend werden die Eingabe/Ausgabe-Funktionen im einzelnen näher erläutert. Die Arbeitsweise des SSDA und insbesondere seine Arbeitsweise in einem Mikroprozessor-System gemäß Fig.2 werden weiterhin erläutert, indem diejenigen Funktionen kurz zusammengefaßt werden, welche von den jeweiligen Eingabe- und Ausgabe-Anschlüssen ausgeführt werden, die gemäß Fig. 1 mit dem SSDA verbunden sind.

709819/0908

Nachfolgend wird auf die SSDA-Anpass-Signale für die MPU-Einheit eingegangen.

SSDA-Zweirichtungs-Datenkanal 14: Diese Zweirichtungs-Datenleitungen ermöglichen eine Datenübertragung zwischen SSDA und MPU. In der bevorzugten Ausführungsform arbeiten die Datenkanal-Ausgangstreiber in einem freien Status, und sie können eine logische 0 oder eine logische 1 übertragen oder können in einem Status hoher Impedanz (abgeschaltet) bleiben, wodurch eine Wechselwirkung mit anderen MPU-Operationen auf dem Kanal verhindert wird.

SSDA aktivieren (E) 16.: Dieser Eingang liefert grundsätzlich die Zeitsteuerung, welche die Kanal-Eingabe/Ausgabe-Datenpuffer aktiviert und die grundsätzliche Zeitsteuerung in der Weise liefert, daß die Datenübertragung zu und von dem SSDA zeitlich entsprechend gesteuert wird·

Lesen/Schreiben (R/W) 18: Diese Eingabe dient dazu, die Richtung des Datenflusses zum SSDA zu steuern. Wenn R/W hochgelegt ist (MPU-Lesezyklus), werden die SSDA-Ausgangstreiber 12 (siehe Fig. 1) eingeschaltet, und das ausgewählte Register wird gelesen. Wenn R/W tiefgelegt ist, werden die SSDA-Ausgangstreiber abgeschaltet, und MPU schreibt in das ausgewählte Register ein. Deshalb wird das R/W-Signal dazu verwendet, innerhalb des SSDA die nur zum Lesen oder nur zum Schreiben bestimmten Register auszuwählen.

Chip-Auswahl (GS) 20: Dieser Eingang wird dazu verwendet, den SSDA zu adressieren. Der SSDA wird ausgewählt, wenn CS tiefgelegt ist. Datenübertragungen zu und von dem SSDA-Chip werden dann unter der Steuerung des Ε-Eingangs, des R/W-Eingangs und der Registerauswahl durchgeführt.

709819/0908

Registerauswahl (RS) 22: Eine logische "1" auf diesem Eingang wird dazu verwendet, das TX-Daten-FIFO-Register 30 oder das RX-Daten-lIFO-Register 62 auszuwählen. Eine logische 0 auf diesem Eingang wird dazu verwendet, die Steuerregister 70, 76 und 78, das Statusregister 100 und das Synchronisations-Koderegister 80 auszuwählen. Der R/W-Eingang wird in Verbindung mit der Registerauswahl dazu herangezogen, das nur zum Lesen oder nur zum Schreiben bestimmte Register in jedem Registerpaar auszuwählen.

Unterbrechungsanforderung (IRQ) 124: Dieser Ausgang unterbricht die MPü-Einheit, wenn beim logischen Status 0 die Anordnung derart getroffen ist, daß eine ODR-Funktion bei ähnlichen Anforderungsausgängen von anderen Chips in einem MPU-System vorhanden ist. Der IRQ-Ausgang bleibt auf einer logischen "0", solange die Unterbrechungsursache noch vorhanden ist und das entsprechende Unterbrechungsaktivierungs-Steuerbit innerhalb des SSDA-Chips gesetzt ist.

Takt-Eingänge:

Getrennte Eingänge sind auf dem SSDA-Chip für die Taktgebung

der gesendeten und der empfangenen Daten vorgesehen:

Sende-Takt (CTX) 46: Der Sendetakteingang wird für die Taktgebung der Übertragungsdaten verwendet. Der Übertragungsteil bewirkt, daß Daten auf einem negativen Übergang des Taktes ausgelöst werden.

Empfangs-Takt (CRX) 54: Ein Empfangstakteingang wird zur Synchronisation der Empfangsdaten verwendet. Der Takt und die Daten (RX Dateneingang 50) müssen extern synchronisiert werden. Der Empfänger tastet die Daten auf dem positiven Übergang des Taktes ab.

709819/030S

4ο

Serielle Eingabe/Ausgabe-Leitungen:

Empfangsdaten (RX-Daten) 50: Der Empfangsdateneingang liefert den Weg, auf welchem Daten in seriellem Format empfangen werden.

Übertragungsdaten (TX-Daten) 44: Der Übertragungsdatenausgang überträgt serielle Daten zu einem Modem oder einer dem SSDA zugeordneten peripheren Einheit.

Peripherie/Modem-Steuerung:

Der SSDA weist mehrere Eingänge und Ausgänge auf, welche in der Weise arbeiten, daß sie eine begrenzte Steuerung von zugehörigen peripheren Einheiten oder Modems ermöglichen.

Löschen zum Senden (GTS) 106: Der GTS-Eingang 106 liefert eine Echtzeitsperrung des Sendeteils, ohne daß der Inhalt des TX-Daten-FIFO JO gestört wird. Wenn der GTS-Eingang eine logische "1" ist, sperrt er den TDRA-Status und seine zugehörige Unterbrechung in beiden Synchronisationsbetriebsarten. TDRA wird durch den GTS-Eingang 106 im Parallel/Serien-Modus nicht beeinträchtigt.

Datenträgerabtastung (DGD) 108: Der DGD-Eingang, der auch als Empfänger_aktivierungseingang zu bezeichnen ist, liefert eine automatische Steuerung der Empfängerseite des seriellen Datensystems mittels der Systemgeräte. Der auf einer logischen "1" befindliche DGD-Eingang 108 sperrt den Empfängerteil, ausgenommen für das RX-Daten-FIB¹O-Register 62 und sein zugehöriges RDA-Statusbit· Wenn der DCD-Eingang 108 auf eine logische "1" geht, so führt dies zu der Speicherung des Ereignisses innerhalb von SSDA, um zu gewährleisten, daß das System das Auftreten eines Übergangs erkennt. Der DGD-Eingang liefert eine Zeichensynchronisations-Zeitsteuerung für den Datenempfang während des Parallel/Serien-Wandlervorganges. Der Empfänger wird aktiviert, und es werden Daten von

709819/0308

einem positiven Übergang des ersten vollen Taktzyklus des Empfängertaktes abgetastet. Danach erfolgt das Auslösen von DCD um eine Bitzeit später.

Synchronisationsanpass/Daten-Terminal-Bereitschaft (SM/DTR) 98: Der SM/DTR-Ausgang 98 liefert zwei zusätzliche Funktionen, welche von dem Status der PCM- und PC2-Steuerbits abhängt (Steuerregister 4h2)· Wenn der Synchronisationsanpass-Modus gewählt wird, liefert der Ausgang einen Impuls mit einer Breite von einem Bit, wenn ein Synchronisationskode abgetastet wird.

Übertrager-Fnterlauf (TUI¹) 126: Der TIIB¹-Ausgang zeigt das Auftreten einer Übertragung eines Füllzeichens in das Schieberegister 32 an, wenn das letzte Register im TX-Daten-FIK) 30 leer ist.

Rückstellen 72: Der Ruckste11-Eingang liefert ein Mittel, um SSDA von einem Gerät aus zurückzustellen. Im logischen Status "0" (aktiv) bewirkt der Rückstell-Eingang folgendes:

1) RX-Rückstellen und TX-Rückstellen (Steuerregister -;-1) werden gesetzt, wodurch bewirkt wird, daß sowohl der Empfängerais auch der Senderteil im Ruhezustand gehalten werden.

2) Der PC-Modus (Steuerregister fr 2.) wird ausgewählt, und der PC-Ausgang liegt auf einer logischen "1".

3) Ein Synchronisationsmodus wird ausgewählt (Steuerregister *$- 3) 4·) Das TDRA-Statusbit wird gesperrt (TDRA = logische "0").

Wenn Rückstellen auf eine logische "1" zurückkehrt (inaktiver Zustand), bleiben der Sender- und der Empfängerteil im rückgestellten Zustand, bis RX-Rückstellen und TX-Rückstellen über den Kanal programmgesteuert gelöscht werden.

709819/0908

Nachfolgend wird auf die SSDA-Register eingegangen.

Sieben Register im SSDA können über den Datenkanal 14 angesprochen werden (siehe Fig. 1). Die Register werden als
nur zum Lesen oder nur zum Schreiben bestimmte Register festgelegt, und zwar in Abhängigkeit von der Richtung der zur
Verfugung stehenden Information. Der Registerauswahleingang (RS) 22 wählt in jedem Status zwei Register aus, von denen eines nur zum Lesen und das andere nur zum Schreiben bestimmt ist. Der Lese/Schreib-(R/W)-Eingang 18 legt fest, welches der zwei ausgewählten Register tatsächlich angesprochen wird. Vier Register (2 nur zum Lesen und 2 nur zum Schreiben bestimmte Register) können über den Datenkanal zu jeder beliebigen Zeit adressiert werden. Die folgende Wahrheitstabelle legt diese Register fest sowie die erforderliche Adressierung. In dieser Tabelle beziehen sich die Bezeichnungen Clb6 und Clb7
auf das sechste bzw. das siebte Bit des Steuerregisters #1, und die Bezeichnung X bezieht sich auf einen unbeachtlichen Zustand. Es bedarf der Erwähnung, daß die Bits 6 und 7 des Steuerregisters jf1 zusätzliche Adressenkodes liefern, welche die indirekte Adressierung zusätzlicher Register unter Programmsteuerung ermöglichen.

Steuerregister #i(nur Schreiben) Statusregister (nur Lesen) Steuerregister # 2 (nur Schreiben) Steuerregister -·#= 3 (nur Schreiben) Synchronisations-Koderegister (nur

Schreiben)

Datenubertragungsregister (nur Schreiben) Datenempfangsregister (nur Lesen)

Eine Zusammenstellung bzw. Zusammenfassung der Arbeitsweise des SSDA, wie er oben durch die Arbeitsweise seiner internen Register beschrieben wurde, wird in den nachfolgenden Tabel-

709819/0908

R/W	RS	Glb6	Clb7
O	O	X	X
1	O	X	X
O	1	O	O
O	1	1	O
O	1	O	1
O	1	1	1
1	1	X	X

len gegeben, in welchen die Tabelle 1 eine Definition der direkt adressierten Register wiedergibt, während die Tabelle 2 eine Definition der indirekt adressierten Register wiedergibt und die Tabelle 3 zusätzliche Einzelheiten über die Programmierung der Wortlängen-Auswahlbits liefert, und zwar im Steuerregister 2, um verschiedene Wortlängen für den SSDA wahlweise zu programmieren.

Im Kopf der Tabelle Λ wird eine Bool'sche Bezeichnungsweise verwendet, um die Registeradresse in Form des logischen Status des RS-Eingangs 22 und des R/W-Eingangs 18 festzulegen (siehe Fig. 1). Beispielsweise zeigt die Bezeichnung RS.R/W an, daß der RS-Eingang auf einem logischen Pegel "1" ist, während gleichzeitig der R/W-Eingang auf einem logischen Pegel ¹¹O" ist. Eine ähnliche Bezeichnungsweise wird in der Tabelle 2 verwendet, um Registeradressen mit 6 Bit und mit 7 Bit beim Steuerregister 4f= 1 zu bezeichnen. Beispielsweise gibt die Bezeichnungsweise Glb6.01b7 an, daß im Steuerregister -^-1 das Bit 6 auf einem logischen Pegel ¹¹I" liegt und das Bit 7 auf einem logischen Pegel "0" ist.

709819/0908

DEFINITION

TABELLE 1
DIREKT ADRESSIERTEN

O
CO
O
CD

Register adresse	RS . R/W	RS . R/W	rs . r7w	RS . RW
Kanal- leitungs- Nummer		Empfangs- daten- Register	Steuer register- Nummer 1	Status register
	(nur Schreiben)	(nur Lesen)	(nur Schreiben)	(nur Lesen)

1
2

5
6

Daten-Bit O

Daten-Bit 1

(siehe Tabelle 2) Daten-Bit 2

Daten-Bit 3

Daten-Bit 4-

Daten-Bit 5

Daten-Bit 6

Daten-Bit 7

Rx-Rückstellen Tx-Rückstellen

Streifen RX
Synchronisationszeichen

Löschen
Synchronisation

Tx-Unterbrechung Aktivieren (TIE)

Rx-Unterbrechung Aktivieren (TIE)

Adressensteuerung # (ACI)

Adressensteuerung 2 (AC2)

Rx-Daten verfügbar (RDA)

Tx-Daten-Register verfügbar (TDRA)

DCD

CTS

Unterlauf (unfl)

Überlauf (OVRN)

Paritätsfehler (PE)

Unterbrechungs-

anforderung

(IRQ)

DEFINITION

INDIREKT ADRESSIERTEN REGISTER

Register- adresse	Steuer register ^2	^ClV °l^b7	^Gl^b6 * °l^b7	^Gl^b6 ' °l^b7
Register name - Kanalleitungs- Nummer	(nur Schreiben)	Steuer register " 3	Sync-Kode- Register	Übertragungs- daten- ReKister
	(nur Schreiben)	(nur Schreiben)	(nur Schreiben)

	0	PCI	Parallel/Seriell	Sync-Bit 0	Tx-Daten Bit O
709	1	PC2	1 Sync/2 Sync- Modus	Sync-Bit 1	Tx-Daten Bit 1
OO CD	2	1-Byte/2-Byte- Übertragung	löschen CTS	Sync-Bit 2	Tx-Daten Bit 2
O CD	3	Wort aus wahl i*= 1 (WS1)	löschen Unterlauf	Sync-Bit 3	Tx-Daten Bit 3
O 00	4	Wortauswahl 4r 2		Sync-Bit /I	Tx-Daten ■Rit- Ll
	5	Wortauswahl #3 (WS3)		*+ Sync-Bit 5	Tx-Daten Bit 5
	6	Tx-Sync-Kode ■κ-,-ΐ TTn f1		Sync-Bit	Tx-Daten "Bi +· fi
	7		O Sync-Bit 7	XJJ. O O Tx-Daten Bit 7
	Pehlerunterbrechungs- Aktivierung (EIE)

26A72A1

TABELLE 3 WORTLÄNGENAUSWAHL

WS₁ WS₂ WS₃ Wortlänge

0 0 0 6 Bits + gerade Parität

1 O O 6 Bits + ungerade Parität Ο1Ο7 Bits keine Parität 110 8 Bits keine Parität

0 0 17 Bits gerade Parität

IO17 Bits ungerade Parität

0 118 Bits gerade Parität

1118 Bits ungerade Parität

- Patentansprüclie 709819/0908

Leerseite

Claims

Patentansprüche

p Digitale Anordnung zur synchronen Datenübertragung mit einem Empfangsteil, einem Übertragungsteil, einem Steuerteil, welcher mit dem Empfangsteil und dem Übertragungsteil verbunden ist, und mit einem Zweirichtungs-Anpassteil, welcher mit dem Steuerteil verbunden ist, um eine Zweirichtungs-Verbindung zwischen einem externen Zweirichtungs-Datenkanal, welcher mit dem digitalen System verbunden ist, und dem Steuerteil ermöglicht, dadurch gekennzeichnet, daß ein Speicher (62,30) vorgesehen ist, bei welchem die zuerst eingegebenen Daten auch zuerst wieder ausgegeben werden, welcher zwischen dem Zweirichtungs-Anpassteil (12) und dem Empfangsteil (48) angeordnet ist, und daß ein Übertragungsteil (92) vorgesehen ist, welcher dazu dient, um die übertragenen und die empfangenen Daten auf dem externen Zweirichtungs-Datenkanal (14) sequentiell zu puffern.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein erstes Steuerregister (70) vorgesehen ist, um Daten von dem Zweirichtungs-Datenkanal (14) aufzunehmen, und zwar in Reaktion auf die Adressenauswahl des digitalen Systems, und daß weitere Register (76,78) vorgesehen sind, um Daten von dem Zweirichtungs-Datenkanal (14) in Reaktion auf ein zweites Adressenauswahlsignal aufzunehmen, welches an die digitale Anordnung angelegt wird, kombiniert mit zusätzlichen Adressenkodes, die im ersten Steuerregister (70) enthalten sind.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß das zweite Steuerregister (76) Information speichert, welche die Betriebsart des gesamten digitalen Systems festlegt, und daß die Information zusätzliche Adressenkodes enthält.

709819/0908
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein Synchronisationskoderegister (80) vorgesehen ist, welches programmgesteuert zu laden ist, um einen vorgegebenen Synchronisationskode zu speichern, und daß ein Komparator (92) vorgesehen ist, um den Synchronisationskode für die empfangenen Datenzeichen zu vergleichen, so daß ein empfangener Synchronisationskode ermittelt werden kann.
5- Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerteil (36) Steuerkodeinformation in einer I¹OIge der übertragenen Datenzeichen in der Weise einsetzt, daß eine programmgesteuerte Kodeauswahl erfolgt, wodurch der Steuerkode entweder ein Synchronisationskode ist oder durch eine Marke ersetzt wird.
6. Anordnung nach Anspruch 5» dadurch gekennzeichnet, daß der Steuerteil (36) einen Steuerkode in die Folge der übertragenen Datenzeichen einsetzt, sobald ein Unterlauf auftritt.
7. Anordnung nach Anspruch 4·, dadurch gekennzeichnet, daß eine Synchronisationsanpass-Ausgangsklemme (98) vorgesehen ist, welche mit einer Komparator-Logikschaltung (90) verbunden ist, um ein Ausgangssignal zu erzeugen, wenn ein empfangenes Datenzeichen und der Inhalt des Synchronisations-Koderegisters (80) identisch sind.
8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Unterbrechungs-Logikschaltung (11O) vorgesehen ist, um eine Unterbreehungsanforderung auf einer Unterbrechungsanforderungsklemme (124·) zu erzeugen, welche mit einem Mikroprozessor verbunden ist, der den Zweirichtungs-Datenkanal (14-) steuert.

70981Ö/090I