JP3454311B2 - バスシステム - Google Patents
バスシステムInfo
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- JP3454311B2 JP3454311B2 JP05949992A JP5949992A JP3454311B2 JP 3454311 B2 JP3454311 B2 JP 3454311B2 JP 05949992 A JP05949992 A JP 05949992A JP 5949992 A JP5949992 A JP 5949992A JP 3454311 B2 JP3454311 B2 JP 3454311B2
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- JP
- Japan
- Prior art keywords
- program
- buffer
- data
- bus line
- control data
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Selective Calling Equipment (AREA)
Description
【0001】
【産業上の利用分野】本発明は、例えばAVシステムに
用いて好適なバスラインシステムに関する。
用いて好適なバスラインシステムに関する。
【0002】
【従来の技術】AVシステムにおいては、VTR、LD
P(レーザーディスクプレーヤ)などの電子機器を1つ
のAVセンタで集中的に制御することができるようにな
されている。これにより、複数の機器を有機的に結合し
て使用することができるようになっている。例えば図3
に示すようにLDP4およびVTR3がD2Bバスライ
ン21を介してカスケードに接続され、LDP4により
ビデオディスクを再生し、その再生信号をVTR3に供
給して、ビデオテープにビデオディスクから再生した映
像信号を記録することが可能である。この記録動作は、
AVセンタ1において集中的に指令することができる。
P(レーザーディスクプレーヤ)などの電子機器を1つ
のAVセンタで集中的に制御することができるようにな
されている。これにより、複数の機器を有機的に結合し
て使用することができるようになっている。例えば図3
に示すようにLDP4およびVTR3がD2Bバスライ
ン21を介してカスケードに接続され、LDP4により
ビデオディスクを再生し、その再生信号をVTR3に供
給して、ビデオテープにビデオディスクから再生した映
像信号を記録することが可能である。この記録動作は、
AVセンタ1において集中的に指令することができる。
【0003】そして、AVセンタ1は所定のプログラム
の書き込まれた複数のモジュールからなるROM13が
内部バスライン22を介してCPU12とRAM14に
接続され、その内部バスライン22とD2Bバスライン
21との間に通信用IC18が接続され、AVセンタ1
と外部装置との間の制御を行うようになっている。
の書き込まれた複数のモジュールからなるROM13が
内部バスライン22を介してCPU12とRAM14に
接続され、その内部バスライン22とD2Bバスライン
21との間に通信用IC18が接続され、AVセンタ1
と外部装置との間の制御を行うようになっている。
【0004】なお、ROM13の内部にはTVを制御す
るためのTVメインルーチン、TVとD2Bバスライン
とのインターフェイスを制御するTV−D2Bインター
フェイスモジュール、TVモニタ/チューナ/AVコン
トローラの入出力切り換えを行うD2Bモジュール、D
2Bプロトコル制御を行うD2Bプロトコルモジュー
ル、D2B通信ICの制御を行うD2B通信IC制御モ
ジュールがあり、それぞれ、所定のプログラムが書き込
まれたモジュールとなっている。
るためのTVメインルーチン、TVとD2Bバスライン
とのインターフェイスを制御するTV−D2Bインター
フェイスモジュール、TVモニタ/チューナ/AVコン
トローラの入出力切り換えを行うD2Bモジュール、D
2Bプロトコル制御を行うD2Bプロトコルモジュー
ル、D2B通信ICの制御を行うD2B通信IC制御モ
ジュールがあり、それぞれ、所定のプログラムが書き込
まれたモジュールとなっている。
【0005】
【発明が解決しようとする課題】しかしながらこのよう
な従来のシステムは通信用IC18にフレームバッファ
18aを備えたものと、そうでないものがあり、このよ
うな異なる通信用ICと対応させるためにはその通信I
C毎にD2B通信IC制御モジュール内のプログラムを
変更する必要がある。すなわち、フレームバッファのな
いものを使用するとバイト単位の処理が必要となり、D
2B通信IC制御モジュールをそのように変更しなけれ
ばならなかった。
な従来のシステムは通信用IC18にフレームバッファ
18aを備えたものと、そうでないものがあり、このよ
うな異なる通信用ICと対応させるためにはその通信I
C毎にD2B通信IC制御モジュール内のプログラムを
変更する必要がある。すなわち、フレームバッファのな
いものを使用するとバイト単位の処理が必要となり、D
2B通信IC制御モジュールをそのように変更しなけれ
ばならなかった。
【0006】本発明はこのような状況に鑑みてなされた
もので、どのような仕様の通信用ICを使用してもプロ
グラム変更部分が少なくてすむようにしたものである。
もので、どのような仕様の通信用ICを使用してもプロ
グラム変更部分が少なくてすむようにしたものである。
【0007】
【課題を解決するための手段】本発明のバスシステム
は、プログラム制御用データを含む複数のプログラムデ
ータを記憶するプログラム記憶手段と、バスラインを介
して電子機器にプログラム制御用データを伝送する、バ
スラインに接続された伝送回路と、フレーム単位でプロ
グラム制御用データを仮想論理バッファに一時記憶し、
伝送回路より電子機器にプログラム制御用データを供給
する一時記憶手段と、プログラム記憶手段より一時記憶
手段へのプログラム制御用データの伝送を制御する第1
の制御部と、仮想論理バッファに所定のタイミングで割
り込みを行うことによって、プログラム制御用データを
仮想論理バッファより伝送回路へのビット単位での伝送
を制御する第2の制御部とを有する制御部とを備えるこ
とを特徴とする。
は、プログラム制御用データを含む複数のプログラムデ
ータを記憶するプログラム記憶手段と、バスラインを介
して電子機器にプログラム制御用データを伝送する、バ
スラインに接続された伝送回路と、フレーム単位でプロ
グラム制御用データを仮想論理バッファに一時記憶し、
伝送回路より電子機器にプログラム制御用データを供給
する一時記憶手段と、プログラム記憶手段より一時記憶
手段へのプログラム制御用データの伝送を制御する第1
の制御部と、仮想論理バッファに所定のタイミングで割
り込みを行うことによって、プログラム制御用データを
仮想論理バッファより伝送回路へのビット単位での伝送
を制御する第2の制御部とを有する制御部とを備えるこ
とを特徴とする。
【0008】バスラインは電子機器にカスケードに接続
される。伝送回路には、仮想論理バッファより伝送回路
へフレーム単位またはビット単位で伝送されるプログラ
ム制御用データを一時記憶するバッファが保持される。
される。伝送回路には、仮想論理バッファより伝送回路
へフレーム単位またはビット単位で伝送されるプログラ
ム制御用データを一時記憶するバッファが保持される。
【0009】
【作用】CPU12(第1の制御部)がROM13から
プログラム制御用データを読出し、内部バスライン22
を介してRAM14(仮想論理バッファ)にその読出し
たデータを記憶させ、CPU12(第2の制御部)がR
AM14に所定のタイミングで割り込みを行い、制御に
必要なデータをVTR3、LDP4等の電子機器に供給
する。
プログラム制御用データを読出し、内部バスライン22
を介してRAM14(仮想論理バッファ)にその読出し
たデータを記憶させ、CPU12(第2の制御部)がR
AM14に所定のタイミングで割り込みを行い、制御に
必要なデータをVTR3、LDP4等の電子機器に供給
する。
【0010】
【実施例】本発明のプログラム構成は通信のメインモジ
ュールであるROM13のD2B通信IC制御モジュー
ルから直接D2B通信IC18を制御するのではなく、
CPUが制御するRAM14の領域中に仮想論理バッフ
ァ、すなわちフレームバッファを設定し、仮想論理バッ
ファとして設定した部分を読み書きすることでプログラ
ム制御を行う。そして仮想論理バッファからD2B通信
IC18までの転送はタイマ割り込みを用い、D2B通
信における1フレーム転送の周期より短い周期で転送処
理することにより、D2B通信IC18の中のバッファ
のこぼれを防いでいる。
ュールであるROM13のD2B通信IC制御モジュー
ルから直接D2B通信IC18を制御するのではなく、
CPUが制御するRAM14の領域中に仮想論理バッフ
ァ、すなわちフレームバッファを設定し、仮想論理バッ
ファとして設定した部分を読み書きすることでプログラ
ム制御を行う。そして仮想論理バッファからD2B通信
IC18までの転送はタイマ割り込みを用い、D2B通
信における1フレーム転送の周期より短い周期で転送処
理することにより、D2B通信IC18の中のバッファ
のこぼれを防いでいる。
【0011】図1は本発明の一実施例を示すブロック図
であり、AVセンタ1はその内部に有する受光部11に
おいてリモコン2から赤外線等によって送信された信号
を受光し、遠隔制御されるようになっている。受光され
た信号はCPU12に供給されて解読され、ROM13
の内部に有する各モジュールから所定のデータを読出し
て、RAM14にそれを一時記憶させ、リモコン2によ
って指示された制御を行うようになっている。
であり、AVセンタ1はその内部に有する受光部11に
おいてリモコン2から赤外線等によって送信された信号
を受光し、遠隔制御されるようになっている。受光され
た信号はCPU12に供給されて解読され、ROM13
の内部に有する各モジュールから所定のデータを読出し
て、RAM14にそれを一時記憶させ、リモコン2によ
って指示された制御を行うようになっている。
【0012】この制御はチューナ15を動作させたり、
選択部16を切り換えてCRT17によって所定のモニ
タを行ったり、通信IC18を介してD2Bバスライン
21に制御信号を送出し、VTR3あるいはLDP4を
制御したりする。そして、通信IC18を制御するとき
は、RAM14の一部を仮想論理バッファ14aとして
使用し、そこにフレーム単位のデータを一時記憶し、そ
れをCPU12が所定のタイミングで割り込みによって
読み出し、読み出されたデータを通信IC18を介して
出力するようになっている。
選択部16を切り換えてCRT17によって所定のモニ
タを行ったり、通信IC18を介してD2Bバスライン
21に制御信号を送出し、VTR3あるいはLDP4を
制御したりする。そして、通信IC18を制御するとき
は、RAM14の一部を仮想論理バッファ14aとして
使用し、そこにフレーム単位のデータを一時記憶し、そ
れをCPU12が所定のタイミングで割り込みによって
読み出し、読み出されたデータを通信IC18を介して
出力するようになっている。
【0013】仮想論理バッファ14aから通信IC18
へのデータ転送あるいはその反対方向へのデータ転送は
ROM13からRAM14へのデータ転送時間より十分
短い時間でのタイマ割り込みするようにし、データを転
送すべきときに送るようになっている。
へのデータ転送あるいはその反対方向へのデータ転送は
ROM13からRAM14へのデータ転送時間より十分
短い時間でのタイマ割り込みするようにし、データを転
送すべきときに送るようになっている。
【0014】図2は図1の要部を示すブロック図であ
り、RAM14の仮想論理バッファ14aはマスタ送信
用バッファ14e、マスタ受信用バッファ14b、スレ
ーブ送信用バッファ14c、スレーブ受信用バッファ1
4dから構成されている。また、通信IC18において
もフレームバッファを有するときは、マスタ送信用バッ
ファ18e、マスタ受信用バッファ18b、スレーブ送
信用バッファ18c、スレーブ受信用バッファ18dか
ら構成される。
り、RAM14の仮想論理バッファ14aはマスタ送信
用バッファ14e、マスタ受信用バッファ14b、スレ
ーブ送信用バッファ14c、スレーブ受信用バッファ1
4dから構成されている。また、通信IC18において
もフレームバッファを有するときは、マスタ送信用バッ
ファ18e、マスタ受信用バッファ18b、スレーブ送
信用バッファ18c、スレーブ受信用バッファ18dか
ら構成される。
【0015】これらのバッファはAVセンタ1がマスタ
側になるときはマスタ用のバッファが使用され、スレー
ブ側になるときはスレーブ用のバッファが使用される。
なお、仮想論理バッファ14aにフレーム単位のデータ
が記憶されるので通信IC18はフレームバッファがあ
ってもなくても良く、ある場合は仮想論理バッファ14
aから通信IC18にフレーム単位あるいはビット単位
にデータを転送すれば良く、通信IC18内にフレーム
バッファが無い場合は仮想論理バッファ14aから通信
IC18にビット単位にデータを転送すれば良い。
側になるときはマスタ用のバッファが使用され、スレー
ブ側になるときはスレーブ用のバッファが使用される。
なお、仮想論理バッファ14aにフレーム単位のデータ
が記憶されるので通信IC18はフレームバッファがあ
ってもなくても良く、ある場合は仮想論理バッファ14
aから通信IC18にフレーム単位あるいはビット単位
にデータを転送すれば良く、通信IC18内にフレーム
バッファが無い場合は仮想論理バッファ14aから通信
IC18にビット単位にデータを転送すれば良い。
【0016】この場合、どのような形態になってもD2
B通信IC制御モジュールの変更は必要ないか、あるい
は変更するにしても極めて簡単な変更ですむ。例えば通
信IC18にフレームバッファがあってもビット単位で
データ転送をするならD2B通信IC制御モジュールの
変更は不要であり、フレーム単位に転送するなら、その
部分だけ変更すれば良い。
B通信IC制御モジュールの変更は必要ないか、あるい
は変更するにしても極めて簡単な変更ですむ。例えば通
信IC18にフレームバッファがあってもビット単位で
データ転送をするならD2B通信IC制御モジュールの
変更は不要であり、フレーム単位に転送するなら、その
部分だけ変更すれば良い。
【0017】
【発明の効果】以上説明したように本発明は、RAM中
に仮想論理バッファを設け、ROMからその仮想論理バ
ッファにデータを転送するようにしたので、ROMと仮
想論理バッファの間は常にフレーム単位のデータ転送を
行うことができるようになり、このためD2B通信IC
制御モジュールがICの形式に関わらず共通に使用でき
るという効果を有する。
に仮想論理バッファを設け、ROMからその仮想論理バ
ッファにデータを転送するようにしたので、ROMと仮
想論理バッファの間は常にフレーム単位のデータ転送を
行うことができるようになり、このためD2B通信IC
制御モジュールがICの形式に関わらず共通に使用でき
るという効果を有する。
【図1】本発明の一実施例の構成を示すブロック図
【図2】図1の要部の構成を示すブロック図
【図3】従来の一例の構成を示すブロック図
1 AVセンタ
2 リモコン
3 VTR
4 LDP
11 受光部
12 CPU
13 ROM
14 RAM
14a 仮想論理バッファ
15 チューナ
フロントページの続き
(56)参考文献 特開 昭58−168129(JP,A)
特開 昭60−263249(JP,A)
特開 昭61−288254(JP,A)
特開 昭62−155759(JP,A)
特開 平1−199255(JP,A)
特開 平2−112045(JP,A)
特開 平3−233745(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G06F 13/36 520
G06F 13/38 310
Claims (3)
- 【請求項1】 バスライン上のプログラム制御用データ
に基づいてそのバスラインに接続されている電子機器を
制御するバスシステムにおいて、 前記プログラム制御用データを含む複数のプログラムデ
ータを記憶するプログラム記憶手段と、 前記バスラインを介して前記電子機器に前記プログラム
制御用データを伝送する、前記バスラインに接続された
伝送回路と、 フレーム単位で前記プログラム制御用データを仮想論理
バッファに一時記憶し、前記伝送回路より前記電子機器
に前記プログラム制御用データを供給する一時記憶手段
と、 前記プログラム記憶手段より前記一時記憶手段への前記
プログラム制御用データの伝送を制御する第1の制御部
と、前記仮想論理バッファに所定のタイミングで割り込
みを行うことによって、前記プログラム制御用データを
前記仮想論理バッファより前記伝送回路へのビット単位
での伝送を制御する第2の制御部とを有する制御部と を
備えることを特徴とするバスシステム。 - 【請求項2】 前記バスラインは前記電子機器にカスケ
ードに接続されている ことを特徴とする請求項1に記載
のバスシステム。 - 【請求項3】 前記伝送回路は、前記仮想論理バッファ
より前記伝送回路へフレーム単位またはビット単位で伝
送される前記プログラム制御用データを一時記憶するバ
ッファを保持する ことを特徴とする請求項1に記載のバ
スシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05949992A JP3454311B2 (ja) | 1992-02-13 | 1992-02-13 | バスシステム |
US08/018,207 US5502823A (en) | 1992-02-13 | 1993-02-16 | Bus system with virtual logical buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05949992A JP3454311B2 (ja) | 1992-02-13 | 1992-02-13 | バスシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05225125A JPH05225125A (ja) | 1993-09-03 |
JP3454311B2 true JP3454311B2 (ja) | 2003-10-06 |
Family
ID=13115044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05949992A Expired - Fee Related JP3454311B2 (ja) | 1992-02-13 | 1992-02-13 | バスシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5502823A (ja) |
JP (1) | JP3454311B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4071887A (en) * | 1975-10-30 | 1978-01-31 | Motorola, Inc. | Synchronous serial data adaptor |
US4794386A (en) * | 1986-04-11 | 1988-12-27 | Profit Technology, Inc. | Data integrator for video display including windows |
US5276807A (en) * | 1987-04-13 | 1994-01-04 | Emulex Corporation | Bus interface synchronization circuitry for reducing time between successive data transmission in a system using an asynchronous handshaking |
US5208913A (en) * | 1988-06-22 | 1993-05-04 | Sharp Kabushiki Kaisha | Buffer memory for synchronizing data transmission and reception between two devices having mutually different operating speeds and operating methods therefor |
US5123107A (en) * | 1989-06-20 | 1992-06-16 | Mensch Jr William D | Topography of CMOS microcomputer integrated circuit chip including core processor and memory, priority, and I/O interface circuitry coupled thereto |
GB9027840D0 (en) * | 1990-12-21 | 1991-02-13 | D2B Systems Co Ltd | Video signal processing system and apparatus for use in such a system |
US5353415A (en) * | 1992-10-02 | 1994-10-04 | Compaq Computer Corporation | Method and apparatus for concurrency of bus operations |
-
1992
- 1992-02-13 JP JP05949992A patent/JP3454311B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-16 US US08/018,207 patent/US5502823A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5502823A (en) | 1996-03-26 |
JPH05225125A (ja) | 1993-09-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030626 |
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