JP3454311B2 - バスシステム - Google Patents
バスシステムInfo
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- JP3454311B2 JP3454311B2 JP05949992A JP5949992A JP3454311B2 JP 3454311 B2 JP3454311 B2 JP 3454311B2 JP 05949992 A JP05949992 A JP 05949992A JP 5949992 A JP5949992 A JP 5949992A JP 3454311 B2 JP3454311 B2 JP 3454311B2
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- Japan
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- program
- buffer
- data
- bus line
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Selective Calling Equipment (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えばＡＶシステムに
用いて好適なバスラインシステムに関する。
用いて好適なバスラインシステムに関する。
【０００２】
【従来の技術】ＡＶシステムにおいては、ＶＴＲ、ＬＤ
Ｐ（レーザーディスクプレーヤ）などの電子機器を１つ
のＡＶセンタで集中的に制御することができるようにな
されている。これにより、複数の機器を有機的に結合し
て使用することができるようになっている。例えば図３
に示すようにＬＤＰ４およびＶＴＲ３がＤ２Ｂバスライ
ン２１を介してカスケードに接続され、ＬＤＰ４により
ビデオディスクを再生し、その再生信号をＶＴＲ３に供
給して、ビデオテープにビデオディスクから再生した映
像信号を記録することが可能である。この記録動作は、
ＡＶセンタ１において集中的に指令することができる。
Ｐ（レーザーディスクプレーヤ）などの電子機器を１つ
のＡＶセンタで集中的に制御することができるようにな
されている。これにより、複数の機器を有機的に結合し
て使用することができるようになっている。例えば図３
に示すようにＬＤＰ４およびＶＴＲ３がＤ２Ｂバスライ
ン２１を介してカスケードに接続され、ＬＤＰ４により
ビデオディスクを再生し、その再生信号をＶＴＲ３に供
給して、ビデオテープにビデオディスクから再生した映
像信号を記録することが可能である。この記録動作は、
ＡＶセンタ１において集中的に指令することができる。
【０００３】そして、ＡＶセンタ１は所定のプログラム
の書き込まれた複数のモジュールからなるＲＯＭ１３が
内部バスライン２２を介してＣＰＵ１２とＲＡＭ１４に
接続され、その内部バスライン２２とＤ２Ｂバスライン
２１との間に通信用ＩＣ１８が接続され、ＡＶセンタ１
と外部装置との間の制御を行うようになっている。
の書き込まれた複数のモジュールからなるＲＯＭ１３が
内部バスライン２２を介してＣＰＵ１２とＲＡＭ１４に
接続され、その内部バスライン２２とＤ２Ｂバスライン
２１との間に通信用ＩＣ１８が接続され、ＡＶセンタ１
と外部装置との間の制御を行うようになっている。
【０００４】なお、ＲＯＭ１３の内部にはＴＶを制御す
るためのＴＶメインルーチン、ＴＶとＤ２Ｂバスライン
とのインターフェイスを制御するＴＶ−Ｄ２Ｂインター
フェイスモジュール、ＴＶモニタ／チューナ／ＡＶコン
トローラの入出力切り換えを行うＤ２Ｂモジュール、Ｄ
２Ｂプロトコル制御を行うＤ２Ｂプロトコルモジュー
ル、Ｄ２Ｂ通信ＩＣの制御を行うＤ２Ｂ通信ＩＣ制御モ
ジュールがあり、それぞれ、所定のプログラムが書き込
まれたモジュールとなっている。
るためのＴＶメインルーチン、ＴＶとＤ２Ｂバスライン
とのインターフェイスを制御するＴＶ−Ｄ２Ｂインター
フェイスモジュール、ＴＶモニタ／チューナ／ＡＶコン
トローラの入出力切り換えを行うＤ２Ｂモジュール、Ｄ
２Ｂプロトコル制御を行うＤ２Ｂプロトコルモジュー
ル、Ｄ２Ｂ通信ＩＣの制御を行うＤ２Ｂ通信ＩＣ制御モ
ジュールがあり、それぞれ、所定のプログラムが書き込
まれたモジュールとなっている。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
な従来のシステムは通信用ＩＣ１８にフレームバッファ
１８ａを備えたものと、そうでないものがあり、このよ
うな異なる通信用ＩＣと対応させるためにはその通信Ｉ
Ｃ毎にＤ２Ｂ通信ＩＣ制御モジュール内のプログラムを
変更する必要がある。すなわち、フレームバッファのな
いものを使用するとバイト単位の処理が必要となり、Ｄ
２Ｂ通信ＩＣ制御モジュールをそのように変更しなけれ
ばならなかった。
な従来のシステムは通信用ＩＣ１８にフレームバッファ
１８ａを備えたものと、そうでないものがあり、このよ
うな異なる通信用ＩＣと対応させるためにはその通信Ｉ
Ｃ毎にＤ２Ｂ通信ＩＣ制御モジュール内のプログラムを
変更する必要がある。すなわち、フレームバッファのな
いものを使用するとバイト単位の処理が必要となり、Ｄ
２Ｂ通信ＩＣ制御モジュールをそのように変更しなけれ
ばならなかった。
【０００６】本発明はこのような状況に鑑みてなされた
もので、どのような仕様の通信用ＩＣを使用してもプロ
グラム変更部分が少なくてすむようにしたものである。
もので、どのような仕様の通信用ＩＣを使用してもプロ
グラム変更部分が少なくてすむようにしたものである。
【０００７】
【課題を解決するための手段】本発明のバスシステム
は、プログラム制御用データを含む複数のプログラムデ
ータを記憶するプログラム記憶手段と、バスラインを介
して電子機器にプログラム制御用データを伝送する、バ
スラインに接続された伝送回路と、フレーム単位でプロ
グラム制御用データを仮想論理バッファに一時記憶し、
伝送回路より電子機器にプログラム制御用データを供給
する一時記憶手段と、プログラム記憶手段より一時記憶
手段へのプログラム制御用データの伝送を制御する第１
の制御部と、仮想論理バッファに所定のタイミングで割
り込みを行うことによって、プログラム制御用データを
仮想論理バッファより伝送回路へのビット単位での伝送
を制御する第２の制御部とを有する制御部とを備えるこ
とを特徴とする。
は、プログラム制御用データを含む複数のプログラムデ
ータを記憶するプログラム記憶手段と、バスラインを介
して電子機器にプログラム制御用データを伝送する、バ
スラインに接続された伝送回路と、フレーム単位でプロ
グラム制御用データを仮想論理バッファに一時記憶し、
伝送回路より電子機器にプログラム制御用データを供給
する一時記憶手段と、プログラム記憶手段より一時記憶
手段へのプログラム制御用データの伝送を制御する第１
の制御部と、仮想論理バッファに所定のタイミングで割
り込みを行うことによって、プログラム制御用データを
仮想論理バッファより伝送回路へのビット単位での伝送
を制御する第２の制御部とを有する制御部とを備えるこ
とを特徴とする。
【０００８】バスラインは電子機器にカスケードに接続
される。伝送回路には、仮想論理バッファより伝送回路
へフレーム単位またはビット単位で伝送されるプログラ
ム制御用データを一時記憶するバッファが保持される。
される。伝送回路には、仮想論理バッファより伝送回路
へフレーム単位またはビット単位で伝送されるプログラ
ム制御用データを一時記憶するバッファが保持される。
【０００９】
【作用】ＣＰＵ１２（第１の制御部）がＲＯＭ１３から
プログラム制御用データを読出し、内部バスライン２２
を介してＲＡＭ１４（仮想論理バッファ）にその読出し
たデータを記憶させ、ＣＰＵ１２（第２の制御部）がＲ
ＡＭ１４に所定のタイミングで割り込みを行い、制御に
必要なデータをＶＴＲ３、ＬＤＰ４等の電子機器に供給
する。
プログラム制御用データを読出し、内部バスライン２２
を介してＲＡＭ１４（仮想論理バッファ）にその読出し
たデータを記憶させ、ＣＰＵ１２（第２の制御部）がＲ
ＡＭ１４に所定のタイミングで割り込みを行い、制御に
必要なデータをＶＴＲ３、ＬＤＰ４等の電子機器に供給
する。
【００１０】
【実施例】本発明のプログラム構成は通信のメインモジ
ュールであるＲＯＭ１３のＤ２Ｂ通信ＩＣ制御モジュー
ルから直接Ｄ２Ｂ通信ＩＣ１８を制御するのではなく、
ＣＰＵが制御するＲＡＭ１４の領域中に仮想論理バッフ
ァ、すなわちフレームバッファを設定し、仮想論理バッ
ファとして設定した部分を読み書きすることでプログラ
ム制御を行う。そして仮想論理バッファからＤ２Ｂ通信
ＩＣ１８までの転送はタイマ割り込みを用い、Ｄ２Ｂ通
信における１フレーム転送の周期より短い周期で転送処
理することにより、Ｄ２Ｂ通信ＩＣ１８の中のバッファ
のこぼれを防いでいる。
ュールであるＲＯＭ１３のＤ２Ｂ通信ＩＣ制御モジュー
ルから直接Ｄ２Ｂ通信ＩＣ１８を制御するのではなく、
ＣＰＵが制御するＲＡＭ１４の領域中に仮想論理バッフ
ァ、すなわちフレームバッファを設定し、仮想論理バッ
ファとして設定した部分を読み書きすることでプログラ
ム制御を行う。そして仮想論理バッファからＤ２Ｂ通信
ＩＣ１８までの転送はタイマ割り込みを用い、Ｄ２Ｂ通
信における１フレーム転送の周期より短い周期で転送処
理することにより、Ｄ２Ｂ通信ＩＣ１８の中のバッファ
のこぼれを防いでいる。
【００１１】図１は本発明の一実施例を示すブロック図
であり、ＡＶセンタ１はその内部に有する受光部１１に
おいてリモコン２から赤外線等によって送信された信号
を受光し、遠隔制御されるようになっている。受光され
た信号はＣＰＵ１２に供給されて解読され、ＲＯＭ１３
の内部に有する各モジュールから所定のデータを読出し
て、ＲＡＭ１４にそれを一時記憶させ、リモコン２によ
って指示された制御を行うようになっている。
であり、ＡＶセンタ１はその内部に有する受光部１１に
おいてリモコン２から赤外線等によって送信された信号
を受光し、遠隔制御されるようになっている。受光され
た信号はＣＰＵ１２に供給されて解読され、ＲＯＭ１３
の内部に有する各モジュールから所定のデータを読出し
て、ＲＡＭ１４にそれを一時記憶させ、リモコン２によ
って指示された制御を行うようになっている。
【００１２】この制御はチューナ１５を動作させたり、
選択部１６を切り換えてＣＲＴ１７によって所定のモニ
タを行ったり、通信ＩＣ１８を介してＤ２Ｂバスライン
２１に制御信号を送出し、ＶＴＲ３あるいはＬＤＰ４を
制御したりする。そして、通信ＩＣ１８を制御するとき
は、ＲＡＭ１４の一部を仮想論理バッファ１４ａとして
使用し、そこにフレーム単位のデータを一時記憶し、そ
れをＣＰＵ１２が所定のタイミングで割り込みによって
読み出し、読み出されたデータを通信ＩＣ１８を介して
出力するようになっている。
選択部１６を切り換えてＣＲＴ１７によって所定のモニ
タを行ったり、通信ＩＣ１８を介してＤ２Ｂバスライン
２１に制御信号を送出し、ＶＴＲ３あるいはＬＤＰ４を
制御したりする。そして、通信ＩＣ１８を制御するとき
は、ＲＡＭ１４の一部を仮想論理バッファ１４ａとして
使用し、そこにフレーム単位のデータを一時記憶し、そ
れをＣＰＵ１２が所定のタイミングで割り込みによって
読み出し、読み出されたデータを通信ＩＣ１８を介して
出力するようになっている。
【００１３】仮想論理バッファ１４ａから通信ＩＣ１８
へのデータ転送あるいはその反対方向へのデータ転送は
ＲＯＭ１３からＲＡＭ１４へのデータ転送時間より十分
短い時間でのタイマ割り込みするようにし、データを転
送すべきときに送るようになっている。
へのデータ転送あるいはその反対方向へのデータ転送は
ＲＯＭ１３からＲＡＭ１４へのデータ転送時間より十分
短い時間でのタイマ割り込みするようにし、データを転
送すべきときに送るようになっている。
【００１４】図２は図１の要部を示すブロック図であ
り、ＲＡＭ１４の仮想論理バッファ１４ａはマスタ送信
用バッファ１４ｅ、マスタ受信用バッファ１４ｂ、スレ
ーブ送信用バッファ１４ｃ、スレーブ受信用バッファ１
４ｄから構成されている。また、通信ＩＣ１８において
もフレームバッファを有するときは、マスタ送信用バッ
ファ１８ｅ、マスタ受信用バッファ１８ｂ、スレーブ送
信用バッファ１８ｃ、スレーブ受信用バッファ１８ｄか
ら構成される。
り、ＲＡＭ１４の仮想論理バッファ１４ａはマスタ送信
用バッファ１４ｅ、マスタ受信用バッファ１４ｂ、スレ
ーブ送信用バッファ１４ｃ、スレーブ受信用バッファ１
４ｄから構成されている。また、通信ＩＣ１８において
もフレームバッファを有するときは、マスタ送信用バッ
ファ１８ｅ、マスタ受信用バッファ１８ｂ、スレーブ送
信用バッファ１８ｃ、スレーブ受信用バッファ１８ｄか
ら構成される。
【００１５】これらのバッファはＡＶセンタ１がマスタ
側になるときはマスタ用のバッファが使用され、スレー
ブ側になるときはスレーブ用のバッファが使用される。
なお、仮想論理バッファ１４ａにフレーム単位のデータ
が記憶されるので通信ＩＣ１８はフレームバッファがあ
ってもなくても良く、ある場合は仮想論理バッファ１４
ａから通信ＩＣ１８にフレーム単位あるいはビット単位
にデータを転送すれば良く、通信ＩＣ１８内にフレーム
バッファが無い場合は仮想論理バッファ１４ａから通信
ＩＣ１８にビット単位にデータを転送すれば良い。
側になるときはマスタ用のバッファが使用され、スレー
ブ側になるときはスレーブ用のバッファが使用される。
なお、仮想論理バッファ１４ａにフレーム単位のデータ
が記憶されるので通信ＩＣ１８はフレームバッファがあ
ってもなくても良く、ある場合は仮想論理バッファ１４
ａから通信ＩＣ１８にフレーム単位あるいはビット単位
にデータを転送すれば良く、通信ＩＣ１８内にフレーム
バッファが無い場合は仮想論理バッファ１４ａから通信
ＩＣ１８にビット単位にデータを転送すれば良い。
【００１６】この場合、どのような形態になってもＤ２
Ｂ通信ＩＣ制御モジュールの変更は必要ないか、あるい
は変更するにしても極めて簡単な変更ですむ。例えば通
信ＩＣ１８にフレームバッファがあってもビット単位で
データ転送をするならＤ２Ｂ通信ＩＣ制御モジュールの
変更は不要であり、フレーム単位に転送するなら、その
部分だけ変更すれば良い。
Ｂ通信ＩＣ制御モジュールの変更は必要ないか、あるい
は変更するにしても極めて簡単な変更ですむ。例えば通
信ＩＣ１８にフレームバッファがあってもビット単位で
データ転送をするならＤ２Ｂ通信ＩＣ制御モジュールの
変更は不要であり、フレーム単位に転送するなら、その
部分だけ変更すれば良い。
【００１７】
【発明の効果】以上説明したように本発明は、ＲＡＭ中
に仮想論理バッファを設け、ＲＯＭからその仮想論理バ
ッファにデータを転送するようにしたので、ＲＯＭと仮
想論理バッファの間は常にフレーム単位のデータ転送を
行うことができるようになり、このためＤ２Ｂ通信ＩＣ
制御モジュールがＩＣの形式に関わらず共通に使用でき
るという効果を有する。
に仮想論理バッファを設け、ＲＯＭからその仮想論理バ
ッファにデータを転送するようにしたので、ＲＯＭと仮
想論理バッファの間は常にフレーム単位のデータ転送を
行うことができるようになり、このためＤ２Ｂ通信ＩＣ
制御モジュールがＩＣの形式に関わらず共通に使用でき
るという効果を有する。
【図１】本発明の一実施例の構成を示すブロック図
【図２】図１の要部の構成を示すブロック図
【図３】従来の一例の構成を示すブロック図
１ ＡＶセンタ
２ リモコン
３ ＶＴＲ
４ ＬＤＰ
１１ 受光部
１２ ＣＰＵ
１３ ＲＯＭ
１４ ＲＡＭ
１４ａ 仮想論理バッファ
１５ チューナ
フロントページの続き
(56)参考文献 特開 昭58−168129（ＪＰ，Ａ)
特開 昭60−263249（ＪＰ，Ａ)
特開 昭61−288254（ＪＰ，Ａ)
特開 昭62−155759（ＪＰ，Ａ)
特開 平１−199255（ＪＰ，Ａ)
特開 平２−112045（ＪＰ，Ａ)
特開 平３−233745（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36 520
G06F 13/38 310
Claims (3)
- 【請求項１】 バスライン上のプログラム制御用データ
に基づいてそのバスラインに接続されている電子機器を
制御するバスシステムにおいて、 前記プログラム制御用データを含む複数のプログラムデ
ータを記憶するプログラム記憶手段と、 前記バスラインを介して前記電子機器に前記プログラム
制御用データを伝送する、前記バスラインに接続された
伝送回路と、 フレーム単位で前記プログラム制御用データを仮想論理
バッファに一時記憶し、前記伝送回路より前記電子機器
に前記プログラム制御用データを供給する一時記憶手段
と、 前記プログラム記憶手段より前記一時記憶手段への前記
プログラム制御用データの伝送を制御する第１の制御部
と、前記仮想論理バッファに所定のタイミングで割り込
みを行うことによって、前記プログラム制御用データを
前記仮想論理バッファより前記伝送回路へのビット単位
での伝送を制御する第２の制御部とを有する制御部と を
備えることを特徴とするバスシステム。 - 【請求項２】 前記バスラインは前記電子機器にカスケ
ードに接続されている ことを特徴とする請求項１に記載
のバスシステム。 - 【請求項３】 前記伝送回路は、前記仮想論理バッファ
より前記伝送回路へフレーム単位またはビット単位で伝
送される前記プログラム制御用データを一時記憶するバ
ッファを保持する ことを特徴とする請求項１に記載のバ
スシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05949992A JP3454311B2 (ja) | 1992-02-13 | 1992-02-13 | バスシステム |
| US08/018,207 US5502823A (en) | 1992-02-13 | 1993-02-16 | Bus system with virtual logical buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05949992A JP3454311B2 (ja) | 1992-02-13 | 1992-02-13 | バスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225125A JPH05225125A (ja) | 1993-09-03 |
| JP3454311B2 true JP3454311B2 (ja) | 2003-10-06 |
Family
ID=13115044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05949992A Expired - Fee Related JP3454311B2 (ja) | 1992-02-13 | 1992-02-13 | バスシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5502823A (ja) |
| JP (1) | JP3454311B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4071887A (en) * | 1975-10-30 | 1978-01-31 | Motorola, Inc. | Synchronous serial data adaptor |
| US4794386A (en) * | 1986-04-11 | 1988-12-27 | Profit Technology, Inc. | Data integrator for video display including windows |
| US5276807A (en) * | 1987-04-13 | 1994-01-04 | Emulex Corporation | Bus interface synchronization circuitry for reducing time between successive data transmission in a system using an asynchronous handshaking |
| US5208913A (en) * | 1988-06-22 | 1993-05-04 | Sharp Kabushiki Kaisha | Buffer memory for synchronizing data transmission and reception between two devices having mutually different operating speeds and operating methods therefor |
| US5123107A (en) * | 1989-06-20 | 1992-06-16 | Mensch Jr William D | Topography of CMOS microcomputer integrated circuit chip including core processor and memory, priority, and I/O interface circuitry coupled thereto |
| GB9027840D0 (en) * | 1990-12-21 | 1991-02-13 | D2B Systems Co Ltd | Video signal processing system and apparatus for use in such a system |
| US5353415A (en) * | 1992-10-02 | 1994-10-04 | Compaq Computer Corporation | Method and apparatus for concurrency of bus operations |
-
1992
- 1992-02-13 JP JP05949992A patent/JP3454311B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-16 US US08/018,207 patent/US5502823A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5502823A (en) | 1996-03-26 |
| JPH05225125A (ja) | 1993-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030626 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 7 |
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