DE2643987A1 - N-kanal-speicher-fet - Google Patents

N-kanal-speicher-fet

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DE2643987A1 DE19762643987 DE2643987A DE2643987A1 DE 2643987 A1 DE2643987 A1 DE 2643987A1 DE 19762643987 DE19762643987 DE 19762643987 DE 2643987 A DE2643987 A DE 2643987A DE 2643987 A1 DE2643987 A1 DE 2643987A1
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Description

SIEMENS AKTIENGESELLSCHAFT 3 Unser Zeichen
Berlin und München VPA 76 P 6 2 5 7 BRD
n-Kanal-Speicher^FET
Zusatz zu P 24 45 137.4-33 = VPA 74/6185 BRD
Die Erfindung betrifft eine Fortbildung einer speziellen Weiterbildung des Gegenstandes der Hauptanmeldung P 24 45 137.4-33, sowie die Fortbildung von Weiterbildungen dieser speziellen Weiterbildung. Diese spezielle Weiterbildung sowie Weiterbildung«^dieser speziellen Weiterbildung sind.insbesondere in weiteren Zusätzen zur Hauptanmeldung angegeben, wie im folgenden erläutert wird.
Die Erfindung betrifft nämlich einen n-Kanal-Speicher-FET mit wenigstens einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen, floatenden Speichergate, bei dem zur Umladung des Speichergate die Elektronen injizierende Kanalinjektion - d.h. Umladungdurch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drain-Richtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt wird, wobei die Kanalinjektion zum Programmieren, also Aufladen des Speichergate ausgenutzt wird, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt, wobei
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Be 15 EK / 27.9.1976 - 2 -
76P 6 2 57 BRD
ein zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate wirkt, wobei das Speichergate leitend mit einem leitenden Lappen, über den beim elektrisch gesteuerten Löschen die Entladung des Speichergate erfolgt, verbunden ist, wobei der Lappen zumindest
einen Teil eines zur Entladung des Speichergate dienenden Halbleiterbereiches bedeckt, und wobei der Lappen von dem durch ihn bedeckten Halbleiterbereich durch eine dünne Isolatorschicht getrennt ist.
10
Diese spezielle Weiterbildung des Gegenstandes der Hauptanmeldung ist insbesondere in folgenden weiteren, zur Hauptanmeldung eingereichten Zusatzanmeldungen angegeben:
P 25 13 207.4-33 = VPA 75 P 6039 BRD, vergl. dort Fig. 3; P 25 25 062.8-33 = VPA 75 P 6105 BRD, vergl. dort Fig. 3; P 26 13 846.5 = VPA 76 P 6090 BRD; · P 26 13 873.8 = VPA 76 P 6092 BRD;
P 26 13 895.4-33 = VPA 76 P 6O9I BRD.
Die Gegenstände dieser weiteren Zusatzanmeldungen weisen jedoch jeweils weitere Merkmale auf, weswegen die vorliegende Anmeldung als Zusatz zur Hauptanmeldung P 25, 45 137.4-33 angemeldet wurde. Insbesondere wird dort der Halbleiterbereich durch einen Hauptstrecken-Anschlußbereich, also durch die Source oder durch den Drain, gebildet. Die spezielle Weiterbildung, die durch die Erfindung fortgebildet wird, ist außerdem bereits in dem am 21. Aug. 1975 erteilten luxemburgischen Patent 72 605 beschrieben, welches zur Hauptanmeldung und zu einem Teil solcher weiteren Zusatzanmeldungen korrespondiert. _
Wie in den bereits zitierten Anmeldungen und im zitierten luxemburgischen Patent angegeben ist, dient der Lappen insbesondere zur Bekämpfung der Vergiftung des Isolators während der Löschung, d.h. während der Entladung, des in elektrischer Hinsicht floatenden Speichergate. Durch Anlegen einer Löschspannung zwischen dem Steuergate und dem vom Lappen bedeckten Halbleiterbereich - und evtl. durch zusätzliches gleichzeitiges Anlegen der Avalanche-
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_ χ Γ 76 F 6 ?. 5 7 BRD
Durchbruchspannung an den sperrenden pn-Übergang zwischen Substrat und dem betreffenden, vom Lappen bedeckten Halbleiterbereich - werden nämlich bisher im Speichergate gespeicherte Elektronen zum betreffenden Halbleiterbereich fließen und/oder es werden im auf Avalanche-Durchbruch belasteten pn-übergang aufgeheizte Löcher erzeugt, welche, vom Steuergatepotential und damit auch vom Speichergatepotential angesaugt, den Isolator durchdringen und so das Speichergate entladen können. Bei der Löschung fließen diese Entladungsströme durch andere Bereiche des Isolators, als bei der Programmierung die Aufladeströme. Diese Anbringung unterschiedlicher Isolatorbereiche für die Entladeströme einerseits und für die Aufladeströme andererseits bewirkt die relativ gute Konstanz der Löschmindestspannungen und Programmiermindestspannungen, also die vergiftungsarme Umladbarkeit des Speichergate.
Die Definition von Source und Drain entspricht hier der Source-Drain-Stromrichtung während des Programmierens. Eine "Bedeckung" zwischen Lappen einerseits und Halbleiterbereich andererseits liegt vor, falls der Abstand zwischen Lappen und dem betreffenden
Cu
Halbleiterbereich so gering ist, daß das Lappenpotential kapazitiv, also durch Influenz, die lappennahe Oberfläche dieses Halbleiterbereiches, insbesondere die dortige Ladungsdichte oder die Avalanche-Durchbruchspannung eines in Lappennähe angebrachten Substrat-Halbleiterbereich-pn-Uberganges, beeinflußt.
In der Hauptanmeldurg, Fig. 4, ist bereits eine Speichermatrix gezeigt, welche jeweils einen einzigen n-Kanal-Speicher-FET als Speicherzelle enthält. Die Steuergates der einzelnen n-Kanal-Speicher-FETs sind zeilenweise miteinander über Zeilenleitungen verbunden. Die Drains der n-Kanal-Speicher-FETs sind spaltenweise miteinander über Spaltenleitungen verbunden. Alle Sourcen der n-Kanal-Speicher-FETs der Matrix sind miteinander verbunden und außerdem an den gemeinsamen Schaltungspunkt So angeschlossen.
Zur Löschung eines in einer Matrix angebrachten η-Kanal-Speicher-FET sind mindestens zwei Ansteuerungen gleichzeitig notwendig, nämlich eine erste Ansteuerung über das Steuergate - in diesem
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_ rt 76 P 62 57 BRD
Matrixbeispiel also zeilenweise, sowie eine zweite Ansteuerung über den zum Löschen dienenden Halbleiterbereich - also bei diesem Matrixbeispiel über die Sourcen matrixweise oder über die Drains spaltenweise. An den durch beide Ansteuerungen angesteuerten Kreuzungspunkten wird der dort angebrachte n-Kanal-Speicher-FET gelöscht bzw. an den verschiedenen gleichzeitig zweifach angesteuerten Kreuzungspunkten werden die verschiedenen, jeweils dort angebrachten n-Kanal-Speicher-FETs gleichzeitig gelöscht. Hingegen wird keiner der nur durch eine der beiden An-Steuerungen angesteuerten n-Kanal-Speicher-FETs gelöscht, weil die an den übrigen Anschlüssen dieser n-Kanal-Speicher-FETs liegenden Potentiale die Löschung verhindern.
In einem Teil der zitierten, weiteren Zusatzanmeldungen und in dem luxemburgischen Patent ist bereits angegeben, daß - insbesondere bei n-Kanal-Speicher-FETs mit einem Enhancement-Typ-Kanalbereich - statt oder neben der Ausnutzung der Avalanche-Durchbruchspannung, d.h. des Avalance-Effektes, auch weitere Effekte, insbesondere der Fowler-Nordheim-Tunneleffekt und der Gate^j?berflächeneffekt, zur Löschung des aufgeladenen Speichergate ausgenutzt werden können. Hierzu ist eine Spannung entsprechender Polarität und Amplitude zwischen dem Steuergate und jenem Halbleiterbereich anzulegen, wohin die Entladung des Speichergate erfolgen soll, vgl. die weitere Zusatzanmeldung P 25 25 062.8 = 75 P 6105 und P 25 25 097.9 = 75 P 6106 bzw. die dazu korrespondierenden, beide am 29. Sept. 1975 erteilten luxemburgischen Patente 72 683 und 72 684.
Durch die US-PS 3 919 711, Fig. 2 bis 4 ist bereits ein (bevorzugt einen p-Kanal aufweisender) Speicher-FET vom Enhancement-Typ bekannt, der ein allseitig von einem Isolator umgebenes, floatendes Speichergate 20, aber kein Steuergate aufweist, vgl. Spalte 2, Zeile 44 bis 49. Der Kanalbereich ist nichtleitend bei entladenem Speichergate, aber leitend bei aufgeladenem Speichergate 20, vgl. Spalte 6, Zeilen 2 bis 20 (Die Aufladung erfolgt übrigens mittels des Avalanche-Effektes, vgl. Spalte 3, Zeilen 27 bis 44). Dies ist auch verständlich, da beim Lesen deutlich der aufgeladene
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■ - r- 76 P 6 257 BRD
Zustand vom entladenen Zustand unterschieden werden soll, wobei ein steuergateloser Speicher-FET vom Enhancement-Typ, der ja bei entladenem Speichergatezustand einen nichtleitenden Kanalbereich aufweist, im aufgeladenen Speichergatezustand dementsprechend einen leitenden Kanalbereich aufweisen muß - da sonst beim Lesen keine ausreichend großen Unterschiede bestehen.
Gemäß der Hauptanmeldung und deren Zusatzanmeldungen - und auch bei der Erfindung - ist jedoch ein n-Kanal-Speicher-FET anders betrieben: sein Speichergate ist im programmierten Zustand negativ statt positiv aufgeladen, wobei zur Aufladung die Kanalinjektion statt des Avalanche-Effektes ausgenutzt wird. Im programmierten Zustand ist also der Kanalbereich sogar besonders schlecht leitend oder sogar übermäßig gesperrt, da die negative Speichergateaufladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt. Außerdem wird bei der Erfindung von einem n-Kanal-Speicher-FET ausgegangen, der zusätzlich ein Steuergate aufweist, das kapazitiv auf das Speichergate wirkt, also eine beachtlich große Kapazität zum Speichergate hin aufweist. Das Steuergate gestattet, wie bereits in der Hauptanmeldung und deren Zusatzanmeldungen beschrieben ist, insbesondere beim Programmieren und Lesen besondere Betriebsweisen, sowie den Aufbau von Speichermatrizen, die nur einen einzigen FET pro Speicherzelle, nämlich allein den n-Kanal-Speicher-FET pro Speicherzelle, enthalten. Dies ist jedoch mit dem durch diese US-PS bekannten Steuergatelosen Speicher-FET nicht möglich - zusätzlich weil dieser Speicher-FET im programmierten Zustand leitend und im gelöschten Zustand nichtleitend ist und daher jeweils einen in Reihe liegenden weiteren gesteuerten FET pro Speicherzelle benötigt.
Das Speichergate 20 des durch diese US-PS bekannten Speicher-FET ist also im programmierten Zustand negativ aufgeladen, da er normalerweise einen p-Kanal aufweisen soll. Sobald ein η-Kanal vorgesehen wäre, müßte das Speichergate 20 gemäß Spalte 5, Zeilen 2 bis 9 im programmierten Zustand'positiv aufgeladen sein, weil sonst kein leitender η-Kanal entstehen würde.
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Dieser bekannte Speicher-FET ist mit elektrischen Mitteln loscftbar. Sein Speichergate 20 ist dazu mit einem leitenden Lappen 20* verbunden, über den die Entladung erfolgt, vgl. Spalte 3, Zeile 57 bis Spalte 4, Zeile 1 sowie den ABSTRACT dieser US-PS. Der - Lappen 20' bedeckt nicht einen der Hauptstrecken-Anschlußbereiche, also nicht die Source oder den Drain, sondern einen besonderen, davon isolierten Halbleiterbereich; nämlich den Umladebereich 23, der abseits von Source und Drain angebracht ist. Dieser Umladebereich 23 ist mit eigenen Potentialen versorgbar.
Bei der Entladung wird das bis dahin (bei p-Kahal negativ) aufgeladene Speichergate 20 über den Lappen 20' mittels des Umladebereichs 23 entladen, indem der Gateoberflächeneffekt, vgl. Spalte 4, Zeilen 49 bis 54 und/oder der Fowler-Nordheim-Tunneleffekt, vgl.
Spalte 3, Zeilen 53 bis 56, ausgenutzt wird.
Da bevorzugt ein p-Kanal verwendet wird, ist die Entladung eines n-Kanal-Speicher-FET nur am Rande betrachtet, vgl. Spalte 3, Zeilen 50 bis 52; Demnach wird dieser Steuergatelose n-Kanal-Speicher-FET, dessen Speichergate 20 bis dahin positiv aufgeladen war, durch eine positive Spannung an Source und/oder Drain gelöscht. Hierbei wird nämlich das ohnehin schon bisher positive Potential \ des Speichergate 20 weiter in positive Richtung verschoben, so j daß eine Entladung über den geerdeten Umladebereich 23 erfolgt,
vgl. Spalte 3, Zeilen 45 bis Spalte 4, Zeile 1. Bei Ausnutzung ! des Fowler-Nordheim-Tunneleffektes fließen also die entladenden
Elektronen vom Umladebereich 23 zum Lappen 20'. J)a.be.£ ist eine \
Löeheringektion zur positiven Aufladung des Speichergate eines i
steuergatelosen n-Kanal-Speicher-FET mittels Avalancje-Eff ekt nicht _ ■ möglich.
Bei der Erfindung wird ebenfalls von einem n-Kanal-Speicher-FET mit einem zum Löschen dienenden Lappen und mit einem - dem Umladebereich 23 entsprechenden, zum Löschen dienenden - Halbleiterbereich ausgegangen. Die Erfindung ist aber mit einem Steuergate und mit einem durch Kanalinjektion negativ aufladbaren Speichergate ausgestattet. Der erfindungsgemäße n-Kanal-Speicher-FET
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-sr- 7b P 62 5 7 BRD
weist nicht nur wegen seines Steuergate, wegen der Kanalinjektion und wegen seiner trotz η-Kanal negativen Aufladung einen abweichenden Aufbau und eine abweichende Betriebsweise auf. Auch der Lappen und der Halbleiterbereich v/eisen beim Löschen andere Wirkungen auf:
Bei der Erfindung fließen während der Entladung des Speichergate Elektronen vom Lappen zum Halbleiterbereich, falls der Fowler-Nordheim-Tunneleffekt ausgenutzt wird. Außerdem ist die das ιοί Ο sehen bewirkende Spannung zwischen Steuergate (z.B. negatives Potential oder Erdpotential) und Halbleiterbereich (z.B. positives Potential) anzulegen. Weil die Kapazität zwischen Steuergate und Speichergate viel größer als die Kapazität zwischen Source und Drain einerseits und Speichergate andererseits ist, kann die Löschspannung zwischen Steuergate und Halbleiterbereich besonders kleine Amplituden aufweisen, wobei der Kanal zwischen Source und Drain auch bei im Vergleich zum Substratpotential negativen Steuergatepotentialen nichtleitend bleibt.' Solche im Vergleich zum Substratpoteritial negativer Löschpotentiale an der n-dotierten Source und am η-dotierten Drain des durch die US-PS bekannten n-Kanal-Speicher-FET wären unmöglich, selbst wenn dieser bekannte n-Kanal-Speicher-FET, wie die Erfindung, ein negativ aufgeladenes Speichergate im programmierten Zustand aufweisen würde - die negativen Potentiale an Source und Drain würden nämlich die pn-Übergänge zwischen Substrat einerseits und Source und Drain andererseits durchlässig werden lassen. «£>uV^£. .^<n£Xe_ Λ^-1( u^ α-Α'»>**■«-
ι ι ο / Q
![Selbst wenn man also das Speichergate des bekannten, statt normaler Weise mit p-Kanal ausgestatteten, nun mit η-Kanal ausgestatteten, Steuergatelosen Speicher-FET völlig gegen die Lehre dieser US-PS wie bei der Erfindung negativ aufladen würde und dadurch ähnlich wie den erfindungsgemäßen n-Kanal-Speicher-FET betreiben wollte, wären also durch unterschiedliche Wirkungen Nachteile gegeben.
Die Aufgabe der Erfindung ist, die oben zitierte spezielle, niedrige Betriebsspannungen benötigende Weiterbildung des n-Kanal-
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Speicher-FET so fortzubilden, daß sie je nach Bedarf Un durch eine Steuergate/Halbleiterbereich-Spannung vergiftungsarm gelöscht werden kann, falls sie in einer Speichermatrix verwendet wird. Zur Löschung können am Halbleiterbereich andere Potentiale als an Source und Drain liegen. Die Erfindung gestattet also eine oft erwünschte Freiheit hinsichtlich der Zuführung der Potentiale an Source und Drain während der Löschung. Die Erfindung gestattet insbesondere, eine an sich zweidimensional aufgebaute Matrix, die zweidimensional programmiert und gelesen wird, auch so zu gestalten, daß sie beim Löschen einerseits-über die mit den Steuergates verbundenen Zeilenleitungen und andererseits über eine gleichsam dritte Dimension der Matrix angesteuert wird. Mit Hilfe der dritten Dimension ist es insbesondere möglich, stellenweise, oder nach sonstigen Weisen bestimmte Speicherzellen, gleichzeitig zu löschen; also Speicherzellen zu löschen, die jeweils nicht in einer gemeinsamen Spalte oder in einer gemeinsamen Zeile angebracht sind, sondern nach einem anderen Muster angebracht sind. So läßt es die Erfindung zu, eine Matrix aufzubauen, bei welcher jeweils alle -zweiten oder alle achten Speicherzellen einer Matrixzeile gleichzeitig gelöscht werden. Die Erfindung gestattet also, bei der Löschung statt der normalen zweidimensionalen Ansteuerung bei der Löschung\auch eine solche Ansteuerung zuzulassen, welche zwischen einer der beiden normalen Dimensionen der Matrix und einer gleichsam dritten Dimension erfolgt.
Der erfindungsgemäße n-Kanal-Speicher-FET soll zusätzlich dann, falls er nicht in einer Matrix, sondern als einzelner n-Kanal-Speicher-FET verwendet wird, ebenfalls zu seinem Halbleiterbereich vergiftungsarm gelöscht werden können, wobei an Source und Drain auch andere Potentiale als am Halbleiterbereich zugelassen werden können. Dabei soll die erfindungsgemäße Maßnahme zulassen, daß der erfindungsgemäße n-Kanal-Speicher-FET je nach Bedarf so dimensioniert werden und so betrieben werden kann, daß der Avalanche-Effekt und/oder der Fowler-Nordheim-Tunneleffekt und/oder der Gateoberflächeneffekt zur Löschung ausnutzbar ist.
Die Erfindung geht also von dem oben angegebenen speziellen, auch im Oberbegriff angegebenen n-Kanal-Speicher-FET aus. Die Lösung
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der erfindungsgemäßen Aufgabe wird dadurch ermöglicht, daß der Halbleiterbereich durch einen von den beiden Hauptstrecken-Anschlußbereichen isolierten Umladebereich gebildet wird.
Ein Nutzen ist schon in dem Fall gegeben, wenn in einer Schaltung nur ein einziger n-Kahal-Speicher FET angebracht ist. Die Erfindung läßt nämlich zu, daß der n-Kanal-Speicher-FET zum Umladebereich hin gelöscht wird, wobei gleichzeitig an der Source und am Drain vom Umladebereichpotential verschiedene Potentiale liegen. Dies gestattet eine besonders große Freiheit bei der Dimensionierung der Schaltung.
Aber auch in dem Fall, daß mehrere erfindungsgemäße n-Kanal-Speicher-FETs in einer Matrix angeordnet sind, sind besondere Vorteile erreichbar, auf die nun näher eingegangen werden soll:
Im folgenden werden jeweils die zum Löschen an den'Umladebereich bzw. an das Steuergate anzulegenden, zeitlich konstanten oder veränderlichen Potentiale kurz nur mit "Umladepotential" bzw. "Stewergatepotential" bezeichnet. Zur Löschung ist das gleichzeitige Anlegen beider Potentiale nötig, nämlich das Steuergatepotential . einerseits sowie das Umladepotential andererseits. Potentiale solcher Größe, die beim betreffenden n-Kanal-Speicher-FET keinen löschenden Effekt auslösen können, sondern vielleicht sogar die Löschung verhindern, werden wegen der Übersichtlichkeit im folgenden nicht erwähnt oder deutlich als solche bezeichnet..
Der erfindungsgemäße n-Kanal-Speicher-FET kann über den Lappen zum Umladebereich hin vergiftungsarm gelöscht werden, weil jener Isolatorbereich, über den die Aufladung des Speichergate erfolgt, verschieden und weit entfernt ist von jenem Isolatorbereich, über den die Entladung des Speichergate erfolgt. Sobald das Umladepotential und das Steuergatepotential an den in einer Matrix angebrachten, erfindungsgemäßen n-Kanal-Speicher-FET angelegt wird, erfolgt die Löschung zum Umladebereich hin. Da der erfindungsgemäße n-Kanal-Speicher-FET - so wie der in der Hauptanmeldung angegebene n-Kanal-Speicher-FET - jeweils in einer Matrixzelle, z.B.
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in einer Speicherzelle einer Speichermatrix, enthalten ist und da die Verbindungen der Steuergates untereinander sowie die Verbindungen der Umladebereiche untereinander in dieser Matrix weitgehend unabhängig voneinander, also weitgehend beliebig hergestellt werden können (wobei die Verbindungen, z.B. der Steuergates untereinander, einer Zeilenleitung oder Spaltenleitung entsprechen können, vgl. Fig. 4 der Hauptanmeldung, oder wobei diese Verbindungen auch andersartig, also weder zeilenweise noch spaltenweise, hergestellt sein können) ermöglicht die erfindungsgemäße Maßnahme, jeweils eine andere Gruppe von n-Kanal-Speicher-FETs und/oder eine andere Anzahl von n-Kanal-Speicher-FETs mit den betreffenden Potentialen, zum Zwecke der Löschung^lso der Entladung des bisher negativ aufgeladenen Speichergate, anzusteuern.
Je nach Art der hergestellten Verbindungen kann also jeweils eine andere Gruppe und/oder eine andere Anzahl von n-Kanal-Speicher-FETs gelöscht werden. Wegen der Möglichkeit, jeweils eine andere Gruppe und/oder eine andere Anzahl von n-Kanal-Speicher-FETs einer Matrix mit den Löschpotentialen anzusteuern, kann man demnach bestimmte der n-Kanal-Speicher-FETs aus der Summe aller n-Kanal-Speicher-FETs zur Löschung auswählen. Insbesondere kann das Steuergatepotential über eine andere Matrixdimension, z.B. über eine Matrixzeile, zugeführt werden als das Umladepotential. Insbesondere letzteres kann z.B. gleichsam über eine dritte Matrixdimension zugeführt werden, also nach einem komplizierterem Muster (z.B. an jeden η-ten FET, z.B. 2-ten oder 8-ten FET), falls man nicht nur eine spaltenweise oder zeilenweise Verdrahtung der Umladebereiche, also eine Ansteuerung der Umladebereiche über die zweite oder erste Matrixdimension, vorsehen will.
Man kann also gleichzeitig einen einzigen, oder jeweils bestimmte Gruppen von, oder alle n-Kanal-Speicher-FETs der Matrix durch die Wahl der Verdrahtung der Steuergates und der Umladebereiche ansteuern. Dadurch, daß man z.B. über die erste Matrixdimension, z.B. nur an eine Zeile des Matrix-Beispiels, das Steuergatepotential anlegt, sind insbesondere folgende Löschmöglichkeiten gege-
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ben: die Löschung nur eines einzigen Bits (im gewählten Matrixbeispiel insbesondere durch spaltenweise Verdrahtung der Umladebereiche), oder die Löschung aller Bits eines Wortes (insbesondere durch zeilenweise Verdrahtung der Umladebereiche) oder die Löschung bestimmter Stellen, z.B. der geradzahligen Stellen dieses Wortes (insbesondere durch Verbinden aller Umladebereiche von geradzahligen Stellen untereinander und gleichzeitig durch Verbinden aller Umladebereiche von ungeradzahligen Stellen untereinander).
Dadurch, daß man das Steuergatepotential zusätzlich jeweils an mehrere Zeilen statt nur an eine einzige Zeile anlegt, erfolgen in jeder dieser Zeilen gleichartige Löschungen, statt daß nur in einer einzigen Zeile derartige Löschungen erfolgen.
Die Erfindung wird anhand der Figuren 1 bis 4 weiter veranschaulicht, wobei
Fig. 1 schematisch das Schaltbild eines erfindungsgemäßen Ausführungsbeispiels, sowie die
Fig. 2 bis 4 verschiedene Herstellungsstufen eines auf einem Substratträger angebrachten integrierten Ausführungsbeispiels zeigen.
Bei dem in Fig. 1 gezeigten Schaltbild ist auf dem Substrat HT die Source-Drain-Hauptstrecke S-D des n-Kanal-Speicher-FET angebracht. Der n-Kanal-Speicher-FET weist ein allseitig von einem Iso-
L^ lator umgebenes und daher in elektrischer Hinsicht floatendes Speichergate G1* auf. Zum Aufladen des Speichergate G1 wird die - Elektronen in das Speichergate G1 injizierende, besonders niedrige Programmierspannungen erfordernde -Kanalin j ekticn ausgenutzt, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke S-D einwirkt. Ein zusätzliches, von •außen steuerbares Steuergate G2 ist vorgesehen, das kapazitiv auf das Speichergate G1 wirkt. Das Speichergate G1 ist mit einem leitenden Lappen L verbunden, über den bei elektrisch gesteuerter LS-schung die Entladung des Speichergate G1 erfolgt. Der Lappen L bedeckt einen Teil eines besonderen Umladebereichs BX, der von den beiden Anschlußbereichen S, D des n-Kanalspeicher-FETs isoliert
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ie Isolierist. Der Lappen L ist vom Umladebereich durch eine dünne schicht getrennt, weswegen er angenähert einem Kondensatorbelag entspricht.
vj.. S.
Zur Löschung legt man\eine den Fowler-Nordheim-Tunneleffekt auslö sende Spannung zwischen dem Steuergate G2 einerseits und dem Umladebereich BX andererseits an. OM* ·*«-*>«- 6-^t ^^HtZ^, USe,^*
Die Entladung des Speichergate erfolgt dann über den Lappen L ver giftungsarm und verlustarm .Vaer Fowler-Nordheim-Tunneleffekt gestattet, mit relativ niedrigen Steuergate-Umladebereich-Spannungen, bei gleichzeitig besonders niedrigen Entladeströmen, zu löschen.
Es handelt sich hier also um einen - otCLc-^ wegen der Ausnutzung der Kanalinjektion zur Programmierung sowie wegen der Ausnutzung der im aufgeladenen Zustand des Speichergate G1 hemmenden Wirkung statt unterstützender Wirkung auf den Source-Drain-Strom allgemein mit besonders geringem Aufwand, nämlich mit besonders geringen Spannungen und geringen Verlusten betreibbaren n-Kanal-Speicher-FET - trotz der relativ großen Freiheit bei der Wahl von Source- und Drainpotentialen während der Löschung.
Der betreffende n-Kanal-Speicher-FET ist zusätzlich auch leicht 2C herstellbar, wie anhand der Figuren 2 bis 4 im folgenden erläutert wird. Diese Figuren zeigen verschiedene Herstellungsschritte während der Herstellung eines solchen n-Kanal-Speicher-FET auf einem Halbleiter, z.B. auf Siliziumsubstrat HT.
Wie in Fig. 2 gezeigt ist, kann man auf dem Siliziumsubstrat HT z.B. zunächst die die Umrisse Di aufweisende Dickoxydschicht Du von z.B. 10 000 A Dicke erzeugen, wobei der Kanalbereich K weiterhin durch die unbedeckte ursprüngliche Oberfläche des Siliziumsubstats HT gebildet wird. Die Dickoxydschicht Du kann im Kanalbereich K, vgl. Fig. 2, eine Verengung V nahe am späteren Drain (D) erzeugen. Diese Verengung erleichtert später die Aufladung des Speichergate mittels Kanalinjektion, wie bereits im zitierten luxemburgischen Patent 72 605 = DT-OS 24 45 079 beschrieben ist.
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Anschließend kann man über den gesamten in Fig. 2 gezeigten Körper eine weitere Oxydschicht, nämlich eine erste Dünnoxydschicht, von z.B. 500 A Dicke im Kanalbereich K aufwachsen lassen, welche später insbesondere den Kanalbereich K vom Speichergate G1 trennen soll und welche im Bereich Du nachträglich die Dicke der Dickoxydschicht weiter vergrößert.
Auf diese erste Dünnoxydschicht kann -man anschließend eine Halbleiterschicht, also z.B. 2000 A dickes, η-dotiertes polykristallines Silizium, aufwachsen lassen. Durch anschließendes Ätzen kann man schon jetzt, vgl. Fig. 3 mit Fig. 2, die endgültige Form des Speichergate und des Lappen L erzeugen, welcher zusammen mit dem Speichergate G1 eine zusammenhängende leitende Schicht bildet. Diese zusammenhängende leitende Schicht ist im Bereich des Lappens L und des Kanalbereiches K bei diesem Beispiel jeweils nur durch die Dünnoxydschicht von dem darunter liegenden Siliziumsub-. strat HT getrennt. In den übrigen Bereichen ist diese zusammenhängende leitende Schicht jedoch zumindest weitgehend durch die Dickoxydschicht Du, vgl. Fig. 2, vom darunter liegenden Siliziumsubstrat HT getrennt. - Die in Fig. 3 gezeigten Hauptstrecken-Anschlußbereiche Source S und Drain D, sowie der Umladebereich BX und der zum benachbarten n-Kanal-Speicher-FET gehörende Umladebereich BX1, werden erst während eines späteren Herstellungsschrittes erzeugt. Diese Bereiche sind nur deswegen in Fig. 3 eingetragen, um, im Vergleich mit Fig. 2 und 1, die in Fig. 4 gezeigte, spätere Lage dieser Bereiche auch in Fig. 3 besser erkennen zu können.
Anschließend kann man auf dem gesamten in Fig. 3 gezeigten Körper eine zweite Dünnoxydschicht von z.B. 1000 A Dicke aufwachsen lassen, welche später insbesondere das Speichergate G1 von dem in Fig. 1 gezeigten, über dem Speichergate G1 angebrachten Steuergate G2 trennen soll.
Anschließend kann man auf die zweite Dünnoxydschicht eine weitere leitende Schicht, z.B. aus 2000 A dickem polykristallinen Silizium, aufwachsen lassen. Bei dem in Fig. 4 gezeigten Beispiel werden die Steuergates G2 mehrerer n-Kanal-Speicher-FETs zeilenweise durch
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eine zusammenhängende Steuergateschiene G2 · gebildet, welche nicht nur das Speichergate G1 bedeckt und damit dieses kapazitiv beeinflußt, sondern darüber hinaus auch weitere leitende Teile KL der mit dem Speichergate G1 zusammenhängenden leitenden Schicht G1/L bedeckt, vgl. Fig. 3. Dadurch ist die kapazitive Kopplung zwischen, vgl. Fig. 1, dem Speichergate G1 und dem Steuergate G2 bzw. zwischen, vgl. Fig. 4, dem Speichergate Giund der Steuergateschiene G2! besonders groß und dadurch sind die nötigen Betriebsspannungen entsprechend besonders klein, vgl. das zitierte luxemburgische Patent 72 605 = DT-OS 24 45 091.
Die Umrisse der in Fig. 4 gezeigten Steuergateschiene G2f - die in diesem Beispiel zeilenweise auch die Speichergates weiterer n-Kanal-Speicher-FETs, insbesondere von zur gleichen ^.t-lte. der Matrix gehörenden n-Kanal-Speicher-FETs, bedeckt - werden aus der zuletzt aufgewachsenen leitenden Schicht, durch Wegätzen aller übrigen Teile dieser Schicht, geformt. Bei dem in Fig. 4 gezeigten Beispiel wurde angenommen, daß bei dieser Formung die rechte Kante der Steuergateschiene G2' angenähert mit den rechten Kanten Di der Dickoxydschicht Du zusammenfällt; es wurde außerdem angenommen, daß die linke Kante der Steuergateschiene G2', insbesondere aufgrund von Justiertoleranzen, etwas rechts von den linken Kanten Di der Dickoxydschicht Du liegen würden.
Anschließend kann man mit Hilfe von Ionenimplantation die n-Dotierungen von Source S, Drain D und Umladebereich BX, sowie gleichzeitig eine η-Dotierung der Steuergateschiene G2 erzeugen. Hierzu können bei höheren Beschleunigungsspannungen, die auch mehr als 10OKeV entsprechen können, Donatoren, z.B. Phosphorionen, durch die beiden aufgebrachten Dünnoxydschichten hindurch in die betreffenden Substratbereiche S, D. BX implantiert werden, wobei teils das Speichergate G1 und dessen Lappen L, teils die rechte Kante der Steuergateschiene G21 als Maske für die Begrenzung der Bereiche S, D und BX dienen. Statt dessen könnte man auch vor der Implantation erst die Dünnoxydschichten - oder zumindest deren oberen Bereiche, z.B. die obere zweite Dünnoxydschicht - seitlich neben der Steuergateschiene G2f wegätzen und die Implantation durch die dünnere rest-
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liehe Dünnoxydschicht hindurch, oder bei völliger Wegätzung der Dünnoxydschichten unmittelbar auf die freiliegende Substratoberfläche, durchführen. Auch die.Grenze Di der Dickoxydschicht Du kann hier gleichzeitig als Maske wirken, vgl. den Umriß der Umladebereiche BX und BX1.
Statt mit Hilfe von Ionenimplantation die η-Dotierungen von S, D und BX herzustellen, kann man auch die Dünnoxydschichten über den betreffenden Bereichen S, D und BX zunächst lokal wegätzen und anschließend Donatoren in die dann frei liegenden, dortigen Siliziumsubstrat-Oberflächen HT diffundieren. Auch hierbei kann das Speichergate G1 zusammen mit seinem Lappen L, sowie die Steuergateschiene G2', sowie die Begrenzungen Di der Dickoxydschicht Du gleichzeitig als Maske für die Wegätzung der Dünnoxydschichten mit ausgenutzt werden.
Anschließend können noch die Verdrahtungen der verschiedenen Bereiche SJOBX hergestellt werden. Bei dem in Fig. 2 gezeigten Ausführungsbeispiel ist zusätzlich angenommen, daß die Source S eine durchgehende Schiene bildet, welche die Sourcen S von mehreren n-Kanal-Speicher-FETs, die in ,der gleichen Zeile angebracht sind, für sich bereits elektrisch leitend miteinander verbindet, so daß hierzu keine zusätzliche Verdrahtung nötig ist.
^ Obwohl also ursprünglich das erfindungsgemäße Ausführungsbeispiel scheinbar kompliziert aufgebaut aussieht, kann man trotzdem dieses Ausführungsbeispiel mit wenigen Herstellungsschritten bei sogar relativ großen Justiertoleranzen für die Justierung der Masken herstellen://insbesondere wird die Größe der Verengung V, vgl. Fig.2, bereits durch die die Dickoxidschicht Du erzeugende Maske mit hoher Präzission bestimmt, da alle Dickoxidschichten Du gleichzeitig mit ein und derselben Maske erzeugt werden können.//Die Justierung der Maske zur Formung der zusammenhängenden, das Speichergate G1 und den Lappen L enthaltenden leitenden Schicht kann mit relativ großer Justiertoleranz erfolgen, da die Verschiebung dieser Schicht, vgl. Fig. 4, nach oben oder nach unten, sowie nach
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links oder auch nach rechts in relativ großem Maße unkritisch ist. Alleine die Verschiebung nach rechts hat von diesen vier Verschiebungen noch die größte Bedeutung, weil die)Verengung V, vgl. Fig. 2, am Übergang zwischen Drain D und Kanalbereich K größer wird und damit die Kanalinjektion dementsprechend eine etwas höhere Source-Drain-Programmierspannung erfordert oder etwas erhöhte Zeitspannen für die vollständige Programmierung des Speichergate, d.h. Aufladung des Speichergate, erfordert. Aber auch diese Verschiebung nach rechts ist zumindest deswegen relativ harmlos, weil der Drain D dann entsprechend weit in den Bereich der Dickoxidschicht-Verengung V hinein reicht, nachdem das Speichergate G1 als Maske zur η-Dotierung des Drain D mit ausgenutzt wurde. Dadurch wird später die Kanalinjektion stets unterhalb des Speichergate G1 am drainnahen pn-Übergang in der Verengung V erfolgen, jedenfalls solange dort das Speichergate G1 statt der Steuergateschiene G21 als Maske wirkt.
Auch für die Justierung der die Steuergateschiene G2' formenden Maske sind relativ große Toleranzen zulässig:
Eine Verschiebung nach oben oder unten ist für diesen n-Kanal-Speicher-FET belanglos.
Eine Verschiebung nach rechts ist ebenfalls harmlos, zumindest solange der Lappen L1 noch nicht vollständig von der Steuergateschiene G21 bedeckt ist. Die Umrisse der Source S werden dort nämlich durch die Steuergateschiene G21 festgelegt, so daß noch immer eine Löschung des Speichergate G1 über den Lappen L1 möglich ist, solange die Steuergateschiene G2f nicht völlig den Lappen L1 bedeckt.
Eine Verschiebung der Steuergateschiene G2· nach links ist ebenfalls harmlos, solange die Steuergateschiene G21 - wie
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bereits erwähnt - das Speichergate G1 nicht so stark überlappt, daß der Drain-Kanalbereich-Übergang von der Steuergateschiene G21 statt von dem Speichergate G1 bestimmt ist. Gleichzeitig werden hierbei die Umrisse der Source S teilweise von den Umrissen Di der Dickoxidschicht Du, vgl. Fig. 2, im Bereich des Kanalbereiches K hingegen von der rechten Kante der Steuergateschiene G2' bestimmt.
Auch die Justierung zur Begrenzung des Drain D und des Umladebereichs BX ist mit reltiv hohen Toleranzen möglich: Beide Bereiche kannen gleichzeitig mit Hilfe einer Maske n-dotierty ob sie mit Hilfe von Ionenimplantation oder mit Hilfe von Diffusion erzeugt werden. Eine gleichzeitige Verschiebung dieser beiden Bereiche D, BX nach oben oder nach unten, sowie nach links oder nach rechts ist offensichtlich mit relativ hohen Toleranzen zulässig, vgl. Fig.
Die Verdrahtung der Anschlußbereiche D, S und der Umladebereiche BX, BX1 kannVjeweils in verschiedener Weise^folgen.
Insbesondere können z.B. die Drains D solcher n-Kanal-Speicher-FETs, die in einer Matrix angebracht sind, spaltenweise miteinander verbunden werden, vgl. das oben bereits angegebene Matrix-Beispiel. Gleichzeitig können die Umladebereiehe BX, wie bereits erwähnt, zwar auch zeilenweise oder spaltenweise untereinander verdrahtet werden. Statt dessen können diese Umladebereiche BX aber auch in anderer Weise statt zeilenweise oder spaltenweise miteinander verdrahtet werden, z.B. so, daß, pro 64 χ 64-Matrix mit acht 8-Bit-Bytes pro Zeile, acht getrennte Umladebereich-Sammelanschlüsse vorgesehen sind, von denen jeder Sammenanschluß jeweils nur mit einem einzigen Umladebereich BX der insgesamt acht Umladebereiche BX jedes Byte in jeder Zeile verbunden ist. Durch Anlegen des Steuergatepotentials an die Zeilenleitung, d.h. an die Steuergateschiene G21, und durch gleichzeitiges Anlegen des Umlade-
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potentials an einen der acht Umladebereich-Sammelanschlüsse kann man in diesem Falle jeweils eine bestimmte der acht Stellen in allen acht Bytes - oder bei Anlegen des Umladepotentials an alle acht Umladebereich-Sammelanschlüsse alle acht Stellen eines jeden der acht Bytes - jener Zeile löschen, die diese Steuergateschiene G21 steuert.
Die freie Wahl der Dimensionen der Matrix, die die Erfindung für die Verdrahtung der Umladebereiche BX - übrigens auch für die Sourcen S und für die Drains D - zuläßt, gestattet also sogar, die Sourcen, Drains und/oder die Umladebereiche BX jeweils über Dimensionen der Matrix anzusteuern, die weder der ersten noch der zweiten Matrixdimension entsprechen. Falls z.B. die verschiedenen Steuergateschienen G2f jeweils der ersten Matrixdimension entsprechen, und falls die Drains D jeweils spaltenweise verbunden sind und damit deren Verbindungen also der zweiten Matrixdimension entsprechen, dann kann,wie bereits detailliert beschrieben, man die Umladebereiche BX miteinander nach einem völlig anderem Verteilungsprinzip, statt spaltenweise oder zeilenweise, miteinander verdrahten und auf diese Weise gleichsam eine dritte Dimension der Matrix zur Ansteuerung der Umladebereiche BX ausnutzen.
Bisher wurde ein Ausführungsbeispiel beschrieben, bei dem die erste Dünnoxidschicht die Isolatorschicht zwischen dem Si« liziumsubstrat HT einerseits und dem Lappen L andererseits,
\eLZ-C
gleich dick ist wie^durch diese Dünnoxidschicht gebildete Isolatorschicht zwischen dem Substrat HT und dem Speichergate G1 im Kanalbereich K. Grundsätzlich kann man jedoch auch die den Lappen vom Substrat trennende Isolatorschicht anders, insbesondere dünner, als die das Speichergate G1 vom Kanalbereich K1 trennende Isolatorschicht machen. Je dünner die Isolatorschicht zwischen dem Lappen und dem Substrat ist, um so niedriger werden die Mindestlöschspannungen, welche, zur Entladung des Speichergate mittels des Fowler-Nordheim-Tunneleffektes, zuzuführen sind.
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Bei dem in Fig. 4 gezeigten Ausführungsbeispiel bedeckt das Speichergate nur einen ersten Teil des Kanalbereichs K, wo hingegen der zweite Teil des Kanalbereichs K zwar von der Steuergateschiene G21 bzw. vom Steuergate G2, aber nicht vom Speichergate G1 bedeckt wird. Wegen dieser Zweiteilung des Kanalbereiches K ist eine übermäßgige Löschung des Speichergate G1 zulässig, was für sich bereits bekannt ist. Durch die trapezförmige Formung dieses Kanalbereiches, vgl. Fig. 2, ist der Eigenwiderstand des zweiten Teils des Kanalbereiches bei leitendem Kanal besonders niedrig im Vergleich zum Eigenwiderstand des ersten Teils des Kanalbereiches. Selbst falls die Kanallänge zwischen Source und Drain relativ groß ist, bleibt der Eigenwiderstand des zweiten Kanalbereichteils klein und damit die zur Programmierung nötige Source-Drain-Spannung klein. Die drainseitige Vere ngung V dieses Trapezes kann man gleichzeitig als die Kanalinjektion fördernde Kanalinhomogenität mit ausnutzen.
Falls man das Speichergate G1 jedoch den gesamten Kanalbereich K zwischen Drain D und Source S bedecken läßt, kann man kleinere Kanalbereichlängen zwischen Source S und Drain D zulassen, ohne unzulässig geringe Justiertoleranzen für die Herstellung zu fordern. Je geringer die Länge des Kanalbereichs K ist, um so geringer wird die zur Programmierung notwendige Source-Drain-Programmierspannung. Auch der Spannungsbedarf zum Lesen zwischen Source S und Drain D ist bei verringerter Kanallänge kleiner. Die Löschung über den Lappen L ist bei völliger Bedeckung des Kanalbereiches durch das Speichergate ebenfalls vergiftungsfrei möglich. Eine trapezförmige Formung des Kanalbereiches ist auch hier günstig; dadurch erzeugt man einerseits die die Kanalinjektion fördernde Verengung V bzw. Kanalinhomogenität V; andererseits ist der Eigenwiderstand des Kanals trotz dieser Verengung V relativ klein im Vergleich zu einem überall nur die Breite V aufweisenden Kanal.
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Claims (5)

  1. - 3βΤ- 7SP 6 2 5 7 BRD
    Patentansprüche
    Λ») n-Kanal-Speicher-FET mit wenigsten einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen floatenden Speichergate, bei dem zur Umladung des Speichergate die Elektronen injizierende Kanalinjektion - das heißt Umladung durch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drain-Richtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt wird,
    wobei die Kanalinjektion zum Programmieren, also Aufladen des Speichergate ausgenutzt wird, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt,
    wobei ein zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate wirkt,
    wobei das Speichergate leitend mit einem leitenden Lappen, über den beim elektrisch gesteuerten Löschen die Entladung des Speichergate erfolgt, verbunden ist, wobei der Lappen zumindest einen Teil eines zur Entladung des Speichergate dienendem Halbleiterbereiches bedeckt und wobei der Lappen von] durch ihn bedeckten Halbleiterbereich durch eine dünne Isolatorschicht getrennt ist, nach Anmeldung P 24 45 137.4-33, insbesondere für Programmspeicher eines Fernsprech-Vermittlungssystems, dadurch gekennzeichnet ,
    daß der Halbleiterbereich (BX) durch einen von den beiden Hauptstrecken-Anschlußbereichen (S,D) isolierten Umladebereich (BX) gebildet wird.
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    ORIGINAL INSPECTED
    * 76 P 6 2 5 7 BRQ
  2. 2. n-Kanal-Speicher-FET nach Anspruch 1, dadurch gekennzeichnet,
    daß die Isolatorschicht, die den Lappen (L) vom durch ihn
    bedeckten Umladebereich (BX) trennt, dünner ist als die das Speichergate (G1) vom Kambereich (K) trennende Isolatorschicht.
  3. 3. n-Kanal-Speicher-FET nach Anspruch 1 oder 2, dadurch gekennzeichnet,
    daß das Speichergate (G1) nur einen ersten Teil des Kanalbereiches (K1) bedeckt und daß der zweite Teil des Kanalbereiches (K) zwar vom Steuergate (G2, G2')> aber nicht vom Speichergate (G1) bedeckt wird.
  4. 4. n-Kanal-Speieher-FET nach Anspruch 1 oder 2, dadurch gekennzeichnet ,
    daß das Speichergate (G1) den Kanalbereich (K) längs seiner gesamten Länge zwischen Source (S) und Drain (D) bedeckt.
  5. 5. n-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
    daß sein Kanalbereich (K) zumindest angenähert trapezförmig ist und daß die Schmalseite (V, Fig. 2) des Trapezes an den Drain (D) angrenzt.
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