DE2628532C2 - Halbleiteranordnung - Google Patents
HalbleiteranordnungInfo
- Publication number
- DE2628532C2 DE2628532C2 DE2628532A DE2628532A DE2628532C2 DE 2628532 C2 DE2628532 C2 DE 2628532C2 DE 2628532 A DE2628532 A DE 2628532A DE 2628532 A DE2628532 A DE 2628532A DE 2628532 C2 DE2628532 C2 DE 2628532C2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- charge
- electrodes
- electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 112
- 238000003860 storage Methods 0.000 claims description 54
- 230000005669 field effect Effects 0.000 claims description 28
- 239000002800 charge carrier Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 230000005855 radiation Effects 0.000 claims description 15
- 238000009826 distribution Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 7
- 230000005684 electric field Effects 0.000 claims description 6
- 230000001419 dependent effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 257
- 230000032258 transport Effects 0.000 description 102
- 238000001444 catalytic combustion detection Methods 0.000 description 63
- 239000000758 substrate Substances 0.000 description 39
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 20
- 229910052782 aluminium Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 239000004020 conductor Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 14
- 238000012545 processing Methods 0.000 description 13
- 238000011161 development Methods 0.000 description 12
- 230000018109 developmental process Effects 0.000 description 12
- 238000012546 transfer Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 230000001066 destructive effect Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 229910002056 binary alloy Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 210000003608 fece Anatomy 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 240000009023 Myrrhis odorata Species 0.000 description 1
- 235000007265 Myrrhis odorata Nutrition 0.000 description 1
- 235000012550 Pimpinella anisum Nutrition 0.000 description 1
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010351 charge transfer process Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000010871 livestock manure Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
Landscapes
- Power Engineering (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Non-Volatile Memory (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Semiconductor Memories (AREA)
Description
Die Erfindung bezieht sich auf eine Halbleiteranordnung, insbesondere zum Ladungstransport, entsprechend dem Oberbegriff des Patentanspruchs I.
Bei Anordnungen dieser Ari wird die informaliondarstellende Ladung zwischen Speicherstellen in einer
Halbleiterschicht über das Innere der Schicht transportiert. Die informationdarstellcnde Ladung besteht in der
Regel uus Majoritätsladungsträgern, d. h. Ladungsträgern, die in der Halbleiterschicht, wenn diese Schicht
elektrisch neutral ist, in der Mehrheit sind. Derartige ladungsgckoppelte Anordnungen werden auch als
»Bulk-CCD's« bezeichnet und unterscheiden sich von
sogenannten Oberflächen-CCD's (»Surfacc-CCD's«), in
denen der Ladungstransport zwischen Speicherstellen in der Nähe der Oberfläche einer Halbleiterschichl an
der Grenzfläche /.wischen Isolierschicht und Halbleiter
stattfindet. »Bulk-CCD's« weisen verschiedene Vorteile
auf. Der wichtigste dieser Vorteile ist, daß bei Ladungstransport zwischen angrenzenden Speicherstellen der
Transport des letzten Bruchteiles eines Ladungspakets in einem erheblichen Abstand von der Halbieiterschicht
in der Masse der Schicht erfolgt, in der die Driftfelder
beträchtlich höher als an der Grenzfläche zwischen Isolierschicht und Halbleiter sind. Dies ergibt viel kürzere
Übertragungszeiten. Da der Ladungstransport nicht an der Grenzfläche zwischen Halbleiter und Isolierschicht
stattfindet, üben die Oberflächenzustände keinen Ein
fluß auf den Ladungstransportgrad (»transfer efficien
cy«) aus, wie dies bei einer Oberflächen-CCD der Fall ist.
Zum Auslesen der Information, die durch ein Ladungspaket in einer ladungsgekoppelten Anordnung
dargestellt wird, sind verschiedene Strukturen bekannt und die Anwendung jeder dieser Strukturen hängt von
der Form der ladungsgekoppelt^ Anordnung, ihrer besonderen Anwendung und der Ladungsdetektionscmpfindlichkeit ab.
so Wenn also z. B. eine ladungsgckoppelte Anordnung
für Bildaufnahmezwecke bei einem niedrigen Lichtpegel ausgeführt ist, ist eine hohe Laöungsdetektionsempfindlichkeit eine wesentliche Anforderung. Diese Anforderung besteht auch bei bestimmten ladungsgekoppel-
ten Anordnungen zur Signalverarbeitung.
Bei Oberflächen-CCD's ist ein allgemein verwendetes Ladungsausleseglied der sogenannten »Floating gate
amplifier«. Diese Struktur umfaßt eine Feldeffekttransistorstruktur mit isolierter Gate-Elektrode in demselben
Halbleiterkörper wie der Transportkanal, über den die Signalladung transportiert wird. Die Source- und Drain-Gebiete des Transistors sind gegen den Signalladungsübcrtragungskanal isoliert. Das Gate des Transistors ist
elektrisch »floating« (schwebend) und enthält einen Teil,
der sich über dem Ladungstransportkanai erstreckt und
gegen diesen Kanal isoliert ist. Hinc Elektrode, die einen
Teil des Elcklrodcnsystcms bildet, das für den Ladungsübcrlragungsvorgang angebracht ist. ist über dem ober-
halb des Signalladungslransportkanals liegenden Teil
der »Floating gate« angeordnet und gegen diesen Teil isoliert. Das Potential der »Floating gate«-Elektrode
wird von darunterliegender Signalladung in dem Kanal über die kapazitive Kopplung zwischen dem »Floating
gate« und dem darunterliegenden Halbleiterüberflächengebiet, das die Signalladung enthält, moduliert. Diese
Modulation des Potentials des »Floating gate« wird wieder dazu verwendet, den Strom zwischen »Source«-
und »Drain«-Elektrode des Feldeffekttransistors mit isolierter Gate-Elektrode proportional zu modulieren.
Dieser Strom ist daher ein Maß für die Größe des Ladungspakets in der Nähe der Halbleiteroberfläche unter
dem betreffenden Teil des »Floating gate«. Der »Floating gate amplifier« hat den Vorteil, daß er ein nichtdestruktives
Auslescglicd ist und daß die Gesamtkapazität des »Floating gate« innerhalb angemessener Grenzen
gehalten werden kann. Zur Anwendung in einer »Bulk-CCD«,
wobei eine hohe Detektionsempfindlichkeit bei einem niedrigen Rauschpegel erforderlich ist, ist eine
»Floating gate amplificr«-Auslesestufc jedoch nicht ganz befriedigend, weil der größere Abstand zwischen
dem »Floating gate« und der Ladungsspeicherstelle im inneren der Schicht die Modulation des Potentials des
»Floating gate« durch die Ladungsträger herabgesetzt. Dadurch wird das Signal-Rausch-Verhältnis verschlechtert.
Eine andere Ladungsauslesestruktur, die bereits zur Anwendung in Oberflächen-CCD's vorgeschlagen wurde,
ist der sogenannte »Distributed floating gate amplifier«. Diese Struktur ist tatsächlich eine Reihe von
»Floating gate amplifiers«, die entlang eines Ladungstransportkanals angeordnet und mit additiven Ausgängen
versehen sind, welche entlang einer Hilfsladungstransportleitung angebracht sind, an deren Ende sich ein
Ausgangsverstärker befindet. Theoretisch ermöglicht der »Distributed floating gate amplifier« eine erhebliche
Verbesserung in dem Signal-Rausch-Verhältnis um einen Faktor gleich der Quadratwurzel der Anzahl der
Stufen gegenüber einem einstufigen »Floating gate amplifier«. Ein Nachteil ergibt sich aber dadurch, daß, weil
sich in jeder Stufe eine »Floating gate«-Elektrode befindet, die zwischen Isolierschichten vergraben ist, eine
unbestimmte Menge an fester Ladung an jedem Gate vorhanden sein wird. Es ist nicht gut möglich, die Herstellung
der Anordnung so zu kontrollieren, daß die Menge dieser festen Ladung für alle Gates gleich und
konstant ist. Eine Änderung in der Menge fester Ladung an den Gates der unterschiedlichen Stufen kann zu einer
Änderung in der Verstärkung der unterschiedlichen Stufen führen, was zur Folge hat, daß die Verbesserung
des Signal-Rausch-Verhältnisses im Vergleich zu einem einstufigen »Floating gaic amplifier« geringer ais der
genannte Faktor ist. Weiter wird eine derartige Struktur in der Regel mit einem Potentialunterschied zwischen
den »Floating gates« und der sich über Teilen der »Floating gates« erstreckenden und nominal gegen diese Teile
isolierten Elektroden betrieben. Infolge von Leckströmen zwischen dieser Elektrode und den »Floating
gates« wird die Ladung an den »Floating gates« sich mit der Zeit, gewöhnlich mit ungleichen Mengen, ändern.
Dies wird weitere Änderungen in der Verstärkung der unterschiedlichen Stufen ergeben. Wenn diese Struktur
bei einer »Bulk-CCD« verwendet wird, ist sie auch weniger
empfindlich infoige des größeren Abstandes zwischen den »Floating gates« und den Ladungsspeicherstellcn
im Inneren der Halbleiterschicht
Ein anderes Ausleseglicd für eine ladungsgekoppelte
Anordnung, in der die Ladung über das Innere der Halbleiterschicht transportiert wird, ist in der DE-OS
22 52 148 beschrieben. Dabei ist ein erstes höher dotiertes
Oberflächengebiet in der Nähe einer Taktelektrode am Ende eines Signalladungstransportkanals vorhanden.
Das erste höher dotierte Oberflächengebiet, das den gleichen Leitungstyp wie der Signalladungstransportkanal
aufweist, ist mit der Gate-Elektrode eines Feldeffekttransistors mit isolierter Gate-Elektrode verbunden,
die in dem Halbleiterkörper außerhalb des Signalladungstransportkanals angeordnet ist. Ein zweites
höher dotiertes Oberflächengebiet vom genannten gleichen Leitungstyp ist vorgesehen und eine weitere Elektrode
erstreckt sich über die ganze Breite des Kanals und überlappt den Raum zwischen den beiden höher
dotierten Oberflächengebieten. Beim Betrieb ist das genannte zweite höher dotierte Oberfiäehengebiet mit einem
Bezugspotential verbunden. In dieser Auslesestufe wird von einem Ladungspaket, das in den Schichtteil des
Halbleiterkörpers mit dem ersten höher dotierten Oberflächengebiet eingeführt wird, das Potential der
Gate-Elektrode des Transistors geändert, welches Potential seinerseits den Source-Drainstrom des Transistors
moduliert. Das erste und das zweite höher dotierte Oberflächengebiet und die weitere Elektrode bilden einen
Feldeffekttransistor vom Verarmungstyp (deep depletion), der zum Ableiten der Ladung angeordnet ist.
Diese Ladungsdetektionsstruktur hat den Nachteil, daß das erste höher dotierte Oberflächengebiet eine große
Kapazität aufweist, so daß die Potentialmodulation für ein gegebenes Ladungspaket verhältnismäßig klein ist.
Dies kann ein schlechtes Signal-Rausch-Verhältnis zur Folge haben. Beim Betrieb muß nach der Detektion
eines Ladungspakets, das in das erste höher dotierte Oberflächengebiet eingeführt ist, dieses Ladungspaket
über die Ladungsableitungsmittel entfernt werden, die durch die Feldeffekttransistorstruktur vom Verarmungstyp
gebildet werden. Diese Ladungsentfernung bringt ein zugehöriges Rauschen mit sich.
In den genannten, bekannten ladungsgekoppelten Anordnungen sind die Auslesemittel im allgemeinen an
oder nahe bei dem Ende einer Reihe von Ladungsspeicher- und -transportbits angeordnet. Für bestimmte Anwendungen
wird es aber vorteilhaft sein, eine ladungsgekoppelte Anordnung zu konstruieren, in der ein nichtdestruktives Auslesen gespeicherter Ladung bei einer
Anzahl der Bits in der Reihe möglich ist. Beispiele einer derartigen Anwendung sind eine abgezweigte Verzögerungsleitung
oder eine Speicheranordnung. Es ist also
so erwünscht, daß Auslesemittel an einer Anzahl von Bits in einer Ladungstransportleitung derart angeordnet
werden können, daß dabei die Auslesemittel die Abmessungen U6f LädüngSiranSpörilciiUng niCni cFiicbliCh
vergrößern. Bei der Speicheranwendung ist die Möglichkeit eines beliebigen Zugriffs zu allen Bits (Random
access) erwünscht.
In der DE-OS 23 59 720 ist eine Speicheranordnung beschrieben, in der »Random access« durch das Vorhandensein
einer der Basisstruktur einer Oberflächen-CCD zugesetzten Reihe von Feldeffekttransistoren erleichtert
wird. Das Auslesen einer derartigen Speicheranordnung kann aber Schwierigkeiten ergeben, weil die Source-
und Draingebiete der Feldeffekttransistorstruktur vom Verarmungstyp, die zu einem bestimmten Bit gehören,
sich nicht in unmittelbarer Nähe des Speicherbits befinden. Es können sich Reihenwiderstandsprobleme
beim Auslesen ergeben infolge der Tatsache, daß der Auslesestrom über die ganze Länge der CCD-Linie, in
der das bestimmte Bit vorhanden ist, fließt. Weiter ist
bei befriedigendem Betrieb der Speicher kein recht binäres System. Es werden Ladungspakete von zwei verschiedenen Größen benötigt, um eine »0« bzw. eine »1«
darzustellen.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung der eingangs genannten Art so auszugestalten, daß sie, bei gutem Signal-Rausch-Verhältnis,
einen möglichst kleinen Flächenbedarf hat.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen
Merkmale gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Eine Anordnung nach der Erfindung, die, wie nachstehend beschrieben werden wird, sofern es das nichtdestruktive Auslesen der durch ein sich im Inneren einer
Halbleiterschicht befindende Ladungspaket dargestellten Information anbelangt, verschiedene Formen aufweisen kann, unterscheidet sich darin von bekannten
Anordnungen, daß Verstärkungsmittel in Form des genannten Transistors innerhalb der Schicht vorhanden
sind, derart, daß eine hohe Ladungsdetektionsempfindlichkeit bei niedrigem Rauschpegel erzielt werden kann.
Die Anordnung kann mit einer verhältnismäßig niedrigen Eingangskapazität ausgeführt werden und bei den
Verstärkungsmitteln, die allgemein als »Floating surface amplifier« (FSA) bezeichnet werden können, können die
Potentiale gut definiert werden, derart, daß Unregelmäßigkeiten durch eine »Floating«-Elektrode und unbestimmte Mengen fester Ladung an dieser Elektrode
nicht auftreten. Dies im Gegensatz zu den bekannten »Floating gate amplification«-(FGA)-Stufen.
Eine Anordnung nach der Weiterbildung gemäß Anspruch 3 kann als eine iadungsgekoppelte Anordnung
betrachtet werden, die einen Halbleiterkörper mit einer Halbleiterschicht vom einen Leitungstyp und Mittel enthält, mit deren Hilfe die Halbleiterschicht örtlich ohne
Lawinenvervielfachung völlig erschöpft werden kann, um den Transport informationdarstellender Majoritätsladungsträger zwischen Speicherstellen über das Innere
der Schicht zu ermöglichen, wobei eine oder mehr der Speicherstellen je ein zugehöriges gesondertes Glied
zum Auslesen der genannten Information besitzen, wobei das oder jedes Ausleseglied eine Feldeffekttransistorstruktur mit isolierter Gate-Elektrode enthält, deren
Kanalgebiet sich an der Oberfläche der Hclbleiterschicht über der Speicherstelle und zwischen Source-
und Draingebieten vom entgegengesetzten Leitfähigkeitstyp befindet Dabei sind Mittel vorgesehen, mit deren Hilfe die Menge an Majoritätsladungsträgern an der
Speicherstelle zeitweilig auf das Innere der Schicht fcegrenzt werden kann, ohne daß diese gespeicherten Ladungsträger mit den beweglichen Ladungsträgern im
Transistorkanal gemischt werden.
Der Strom, der im Transistorkanal fließt, wenn die Gate-Elektrode auf einem gegebenen Potential gehalten wird, ist dabei von der Ladungsmenge an der genannten einen Speichersteile abhängig.
Durch die Anbringung der Auslesemittel oder -glieder in einer derartigen Ausführungsform einer ladungsgekoppelten Anordnung, die auch als »Bulk CCD« bezeichnet wird, kann die Ladungsdetektion mit einer erheblich höheren Empfindlichkeit und niedrigerem
Rauschpegel erzielt werden als mit den oben beschriebenen bekannten Mitteln möglich ist Insbesondere sind
die betreffenden Potentiale gut definiert und durch die Anbringung der Auslesemittel in dem Signalladungs
übertragungskanal wird eine niedrige Eingangskapazität erreicht. Weiter ergeben sich Vorteile hinsichtlich
des Raumbedarfs, da die Auslescmittel in dem Ladungstransportkanal angebracht werden. Die Mittel, durch
die der Transistor so angeordnet ist. können verhältnismäßig einfach sein, wie nachstehend beschrieben werden wird.
Die Weiterbildung gemäß Anspruch 4 hat den Vorteil, daß auf diese Weise die Auslescmittel vorlcilhaftcr-
weise in verschiedenen Formen angeordnet werden können. Dadurch, daß die Gebiete vom entgegengesetzten Leitungstyp gemäß der Weiterbildung nach Anspruch 6 angebracht werden, kann der Transistorkanal
leicht innerhalb des Teiles der Schicht angebracht wer
den, in dem sich der Signalladungstransportkanal befin
det, während außerdem eine Vereinfachung der Mittel zur Herstellung eines elektrischen Kontakts mit den
Source- und Draingebieten des Transistors erzielt werden kann.
Bei dieser Anordnung gemäß Anspruch 7 kann die Struktur verhältnismäßig einfach sein. Weiter kann die
Ladungsvcrarbeitungskapa/.ität (Charge handling capacity) der Anordnung auf einem hohen Wert gehalten
werden, wenn sie gemäß Anspruch 8 ausgebildet wird.
In diesem Zusammenhang sei auf die DE-OS 24 12 699
verwiesen, in der eine Iadungsgekoppelte Anordnung mit einem derartigen höher dotierten Oberflächenteil
beschrieben ist, in der der Ladungstransport über das Innere der Halblciterschicht erfolgt.
In einer Anordnung gemäß Anspruch 9 ist es meistens
erwünscht, alle Ladung eines bestimmten Ladungspakets unter den Transistorkanal der Auslesemittel zu führen. Dies wird durch die Weiterbildung gemäß Anspruch 10 erreicht. Durch eine derartige Konzentration
und Begrenzung des Ladungspakets kann eine hohe Empfindlichkeit der Auslesemittcl erhalten werden,
aber es leuchtet ein daß dies dann mit einer Beschränkung der Ladungsverarbcitungskapazität (Charge
handling capacity) der ladungsgekoppelten Anordnung
einhergeht.
Auch ist es erwünscht, die Majoritätsladungsträgcr in
einem Ladungspaket im Inneren der Schicht und den Oberflächenstrom im Transistorkanal der Auslesemittel
gleichzeitig auf denselben Teil des Teiles der Schicht zu
begrenzen, der zwischen dem inselförmigen Oberflächengebiet vom entgegengesetzten Leitungstyp und
dein genannten Oberflächengebiet vom entgegengesetzten Leitungstyp liegt, das die Halblciterschicht entlang der genannten einen Seite wenigstens teilweise Ia-
teral begrenzt.
Hs können verschiedene Strukturen zum Erhalten der
Ladungsführung und der Begrenzung der Ladung und des Oberflächenstroms verwendet werden. Vorzugsweise umfassen die genannten Mittel ein örtlich gcbilde-
tes höher dotiertes Oberflächengebiet vom einen Leitungstyp im genannten Teil der Schicht, der den Transistorkanal der Auslesemittel enthält. Dieses höher dotierte Oberflächengebiet kann z. B. durch Ionenimplantation gebildet werden.
Die genannten Mittel können auch eine Schirmelektrode umfassen, die sich über dem Teil der Schicht zwischen dem inselförmigen Oberflächengebiet vom entgegengesetzten Leitungstyp und der seitlichen Begrenzung der Halbleiterschicht entlang der der genannten
einen Seite gegenüberliegenden Seite befindet und gegen diesen Teil isoliert ist. Wenn die genannte seitliche
Begrenzung entlang der genannten einen Seite gegenüberliegenden Seite auch wenigstens teilweise durch ein
Oberflächengcbiet vom entgegengesetzten Leitungslyp
gebildet wird, ist es bei Anwendung einer derartigen Schirmelektrode möglich, daß die Anordnung mit den
zwei Obcrflächengebieten vom entgegengesetzten Leitungstyp die die Schicht wenigstens teilweise lateral begrenzen,
auf demselben Potential betrieben wird, oder daß die zwei genannten Oberflächengebiete als ein gemeinsames
Oberflächengebiet vom entgegengesetzten Leitungstyp vorhanden sind. Auf diese Weise kann die
erwünschte Wirkung erhalten werden, wenn die Halbleiterschicht eine verhältnismäßig dünne Halbleiterschicht
vom einen Leitungstyp ist, die sich auf einem Substrat vom entgegengesetzten Leitungstyp befindet,
wobei keine unerwünschten Effekte auftreten, wenn das gemeinsame Oberflächengebiet oder die beiden getrennten
Oberflächengebicle vom entgegengesetzten Leitungstyp mit dem Substrat kurzgeschlossen werden
würden. Bei einer anderen Ausführungsform wird ein insclförmiges Oberflächengebiet vom entgegengesetzten
Leitungstyp als Drain des Transistors verwendet und die Halbleiterschicht vom einen Leitungstyp die
sich auf einem Substrat vom entgegengesetzten Leitungstyp befindet, ist seitlich auf einander gegenüberliegenden
Seiten durch voneinander getrennte Oberflächengebiete vom entgegengesetzten Leitungstyp begrenzt,
die sich in der Schicht vom einen Leitungstyp aber nicht durch diese Schicht hindurch erstrecken. Eines
dieser beiden Oberflächengebiete wird als die Source-Elektrode verwendet und die Transistor-Gate-Elekirode
des Auslesegliedes erstreckt sich über wenigstens praktisch die ganze Breite der Schicht vom einen Leitungstyp.
Ein örtlich gebildetes höher dotiertes Oberflächengcbiet der genannten Schicht, das zwischen den
Source- und Drain-Elektroden liegt, bildet die Mittel für die Ladungsführung und die gleichzeitige Begrenzung
der Ladung und des Oberflächenstroms. Diese Ausführungsform erfordert verschiedene Spannungen an den
genannten zwei voneinander getrennten Oberflächengebicten und weist also Beschränkungen in bezug auf
die mindestzulässige Dicke der Schicht ohne Gefahr des genannten Kurzschlusses mit dem Substrat auf.
Bei Anwendung einer Struktur nach der genannten bevorzugten Ausführungsform, in der die Mittel für Ladungsführung
und gleichzeitige Begrenzung der Ladung und des Oberflächenstroms ein höher dotiertes
Oberflächengebiet vom einen Leitungstyp und eine Schirmelektrode enthalten, ist es möglich, eine Anordnung
für Betrieb mit dem inselförmigen Oberflächengebiet als Transistor-Source-Elektrode und dem Oberflächengebiet
vom entgegengesetzten Leitungstyp das wenigstens seitlich die Halbleiterschicht entlang der genannten
einen Seite begrenzt, als Drain-Elektrode, oder umgekehrt mit dieser. Gebieten als Transistor-Drainbzw,
als Transistor-Source-Elektrode, herzustellen. Um das Vorhandensein eines pn-Obergangs mit einer niedrigen
Durchschlagspannung zu vermeiden, erstreckt sich das örtlich gebildete höher dotierte Gebiet vom
einen Leitungstyp nicht ganz über die Breite des Schichtteiles, in dem sich der Transistorkanal befindet.
Bei einer Struktur, in der sich das höher dotierte Obernächengebiet in Berührung mit dem inselförmigen
Oberflächengebiet vom entgegengesetzten Leitungstyp erstreckt, aber sich zur Vermeidung eines derartigen
Übergangs mit niedriger Durchschlagspannung auf Abstand von dem Gebiet vom entgegengesetzten Leitungstyp
befindet, das die Schicht entlang der genannten einen Seite wenigstens teilweise seitlich begrenzt,
wird die Anordnung mit dem inselförmigen Oberflächengebiet als Source-Elektrode betrieben werden. In
einer Anordnung, in der das inseiförmige Oberflächengebiet als Drain-Elektrode verwendet werden muß,
wird das höher dotierte Oberflächengebiet aus demselben Grunde von dem inselförmigen Oberflächengebiet
getrennt sein, aber sich in Kontakt mit dem Gebiet vom entgegengesetzten Leitungstyp, das die Schicht entlang
der genannten einen Seite wenigstens teilweise seitlich begrenzt, erstrecken.
ίο Als Alternative für die Anwendung eines höher dotierten
Oberflächengebietes als Mittel zum Führen oder Leiten der Ladung und zur gleichzeitigen Begrenzung
der Ladung und des Oberflächenstroms kann ein örtlich vorhandener Teil der Halbleiterschicht mit einer größeis
ren Dicke verwendet werden.
Eine gemäß den Ansprüchen 14 und/oder 15 ausgebildete
Halbleiteranordnung läßt sich verhältnismäßig einfach herstellen, wobei die Schicht auf einem Substrat
vom entgegengesetzten Leitungstyp angebracht wird, aber die Struktur muß mit verschiedenen Potentialen an
den zwei Oberflächengebieten vom entgegengesetzten Leitungstyp betrieben werden, so daß die Mindestdicke
der Schicht vom einen Leitungstyp, die ohne Gefahr eines Auftretens eines Kurzschlusses der genannten
Oberflächengebiete mit dem Substrat gewählt werden kann, beschränkt ist Weiter werden die Oberflächengebiete
vom entgegengesetzten Leitungstyp, die die Halbleiterschicht wenigstens teilweise begrenzen, gewöhnlich
einen verhältnismäßig großen Flächeninhalt aufweisen und daher einen ziemlich großen Strom empfangen,
der durch die thermische Erzeugung von Ladungsträgern herbeigeführt wird. Dieser Strom wird ein zugehöriges
Rauschen aufweisen und also das Signal-Rausch-Verhältnis des Transistors des Auslesegliedes herabsetzen.
Mit der Weiterbildung gemäß Anspruch 18 ist es möglich, eine kompakte ladungsgekoppelte Anordnung
mit Bulktransport mit dem Vorteil eines nichtdestruktiven Auslesens von Ladungspaketen in situ in den aufein-
anderfoigenden Speicher- und Übertragungsbits zu erhalten.
Eine derartige Anordnung kann verschiedene Formen aufweisen und z. B. eine Anordnung für Signalverarbeitungszwecke,
eine Wiedergabeanordnung, eine Speicheranordnung, eine Bildaufnahmeanordnung oder
eine Bildverstärkeranordnung sein.
Wenn eine gemäß der Weiterbildung der Erfindung nach Anspruch 19 aufgebaute Anordnung eine einzige
Leitung enthält, kann diese für Betrieb als eine abgezweigte Verzögerungsleitung ausgebildet werden. Eine
so andere Möglichkeit ist die Anwendung einer linearen Reihe von Auslesemitteln längs einer Leitung mit additiven
Ausgängen, die längs einer Hilfsleitung angeordnet :tnH
Durch die Weiterbildungen der Erfindung gemäß den Ansprüchen 24 und 25 ist es möglich, die Periode, in der
ein Ladungspaket unter der Gate-Elektrode des Transistors der Auslesemittel vorhanden ist, unabhängig von
der zweiten Quelle von Taktspannungen zu steuern und auf diese Weise eine verhältnismäßig lange Verweilzeit
μ des Ladungspakets unter der Gate-Elektrode, z. B.
gleich dem Zwei- bis Dreifachen der Periode der Speicherzeit an einer der vorhergehenden Speicherstellen
unter den zu der genannten zweiten Quelle von Taktspannungen gehörigen Elektroden, zu erhalten.
Nachstehend werden, der Deutlichkeit der Beschreibung halber, bei gemäß der Weiterbildung der Erfindung
nach Anspruch 26 aufgebaute Anordnungen, die eine Gruppe von drei Elektroden enthalten, die beiden
Elektroden, die auf einander gegenüberliegenden Seiten
der Gate-Elektrode des Transistors liegen, als Eingangsund Ausgangselektrode bezeichnet, die zu den Ladungsauslesemitteln gehörea Die Weiterbildung entsprechend Anspruch 27 wird auch als »Two-ar.d-a-half-phase clocking« bezeichnet
Bei der Weiterbildung der Erfindung gemäß Anspruch 28 werden die Auslesemittel am Ende eines Signalladungstransportkanals angeordnet und die Ladungsableitungsmittel können eine ohmsche Verbindung mit der Halbleiterschicht vom einen Leitungstyp
enthalten.
Entsprechend der Weiterbildung der Erfindung gemäß Anspruch 29 können die Auslesemittel also an einer zwischenliegenden Stelle innerhalb eines Signaila·
dungstransportkanals angeordnet sein. Durch die Strukt'ir der Auslesemittel kann eine derartige zwischenliegende Anordnung leicht erzielt werden, ohne daß eine
erhebliche Vergrößerung der Oberfläche erforderlich ist. weil der Auslesetransistorkanal innerhalb desselben
Teiles des Halbleiterkörpers liegt, in dem sich der Signalladungstransportkanal befindet
Für Beirieb der ladungsgekoppelten Anordnung,
können bezüglich des Ladungstransports verschiedene Strukturen und Mittel verwendet werden; so kann die
Anordnung z. B. für Betrieb mit Zweiphasen-, Dreiphasen- oder Vierphasentaktspannungen ausgeführt werden.
Die Anwendung von Dreiphasentaktspannungcn und die geeignete Anordnung der Taktelektroden können in
einer ladungsgekoppelten Anordnung nach der Erfindung vorteilhaft sein, insbesondere wenn die Auslescmittel sich an einer zwischenliegenden Stelle entlang
einer Ladungstransportleitung befinden, weil es sehr gut möglich ist, die gewünschte Synchronisation /wischen
den Taktspannungen zu erhalten, wenn die genannte erste und die genannte zweite Taktspanungsqucllc verwendet werden. Die verschiedenen Verbindungen in der
Struktur können auch verhältnismäßig einfach sein und, wenn es bei einer bestimmten Ausführungsform ausreicht, daß die Verweilzeit der Ladung unter der Gate-Elektrode gleich der unter einer Taktelektrode ist, können die Eingangs- und Ausgangselektroden, die zu den
Auslesemitteln gehören, mit dem Hauptsystem von Taktelektroden verbunden werden oder von diesem System einen Teil bilden.
Eine Halbleiteranordnung nach der Erfindung braucht keine ladungsgekoppelte Anordnung zu sein,
sondern kann z. B. ein oder mehr Photodetektorclemcnte enthalten. In einer solchen Halbleiteranordnung nacl:
den Ansprüchen 32 und 33 kann eine hohe Dcteklionsempfindlichkeit für gespeicherte Ladung, die für die auf
das oder jedes Photodetektorelement, das in dem Halbleiterkörper angebracht ist, einfallende Strahlung repräsentativ ist, erhalten werden. Andere Strukturen für das
Photodetektorelement sind möglich, z. B. Strukturen, in denen das erste und das zweite Gebiet vom entgegengesetzten Leitungs'yp beide aus inselförmigen Obcrflächengebieten vom entgegengesetzten Leitungstyp bestehen, die sich in einem Teil der Schicht vom einen
Leitungstyp befindet, der lateral durch ein Gebiet, z. B. vom entgegengesetzten Leitungstyp, begrenzt wird, das
dazu dient, den genannten Teil der Schicht wenigstens teilweise gegen seine Umgebung zu isolieren.
Einige Ausführungsformen der Erfindung sind in den
Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigt
ίο
schematischen Schnitt zur Veranschar'jchurig der einer
Halbleiteranordnung nach der Erfindung zugrunde liegenden Prinzipien in bezug auf Struktur und Betrieb.
Fig.3 schematisch die Poicntialvertcilung in einem
Teil einer derartigen Anordnung.
F i g. 4 eine Draufsicht auf einen Teil einer ersten Ausführungsform einer Halbleiteranordnung nach der Erfindung, die eine ladungsgekoppclte Anordnung bildet,
wobei die Figur außerdem schematisch ein Schaltbild für die Anordnung darstellt.
Fig.5 und 6 Querschnitte längs der Linien V-V und
Vl-Vl der Fig.4,
F i g. 7 eine graphische Darstellung der Poleniialvertcilung in verschiedenen Teilen der Anordnung nach
den Fig.4 bis 6 /u verschiedenen Zeitpunkten beim Betrieb der Anordnung,
Fig.8 die Wellcnformen der verschiedenen Taktspannungen, die an die Elektroden der Anordnung nach
den F i g. 4 bis 7 angelegt werden.
F i g. 9 einen Querschnitt durch einen Teil einer anderen Ausführungsform, wobei die Anordnung cine Iadungsgekoppcllc Anordnung bildet, die für Bildaufnahmezwecke geeignet ist und die, abgesehen von den Mitteln, mit deren Hilfe die Ladung in die Halblcitcrschichl
eingeführt wird, im wesentlichen der Anordnung nach den F i g. 4 bis t ,gleich ist.
Fig. 10 eine Draufsicht auf einen Teil einer weiteren
Ausführungsfonn, die eine ladungsgckoppeltc Anordnung bildet, in der l^idungsauslcscmillcl an einer zwischcnlicgcndcn Stelle in einem Signalladungstransporikanal vorhanden sind,
F i g. 11 eine Draufsicht auf eine andere Ausführungsform, die eine ladungsgekoppclte Anordnung bildet, die
eine Struktur aufweist, die eine verhältnismäßig große Ladungsverarbcitungskapa/ilät liefert.
Fig. 12 einen Querschnitt längs der Linie XII-XII der
Fig.lt.
Fig. 13. 14 und Ii) Draufsichten auf Teile weiterer
Ausführungsformcn, die je eine ladungsgekoppelt An-Ordnung bilden,
Fig. Ib und 17 eine Draufsicht bzw. einen Querschnitt durch einen Teil einer anderen Halbleiteranordnung nach der Erfindung mit einem Photodetektor,
Fi g. 18 eine Draufsicht auf einen Teil einer ladungsgekoppelten Anordnung nach der Erfindung, die sich
zur Anwendung als abgezweigte Verzögerungsleitung eignet,
Fig. 19 und 20 Querschnitte längs der Linien XIX-XIX bzw. XX-XX der F ig. 18,
F i g. 21 eine Draufsicht auf einen Teil oincr anderen
ladungsgekoppelt Anordnung nach der Erfindung mit einem »Random aeeessw-Speiehcr,
Fig. 22 einen Querschnitt längs der Linie XXII-XXII in Fig. 21.
Fig. 23 eine Draufsicht auf eine andere ladungsgekoppelte Anordnung nach der Erfindung, die eine Bildaufnahmeanordnung bildet, und
Fig. 24 einen Querschnitt längs der Linie XXIV-XXIV in Fig. 23.
An Hand der F i g. 1 bis 3 weiden zunächst in großen
Zügen die Struktur und die Belriebsprin/ipicn beschrieben, die einer Anordnung nach der Erfindung zugrunde
liegen. Der Einfachheit halber isi die zu beschreibende Anordnung als eine ladimgsgckoppcllc Anordnung von
dem Typ dargestellt, in dein der l.adiing.sirunsporl /wischen Speicherstellen in einer Halblcitcrschichl über
das Innere der I lalblciicrschichi stattfindet. Wie nachstehend jedoch besehrieben wird, umfaßt die Erfindung
auch andere Strukturen der Anordnung, z. B. Photodetektoranordnungen mit einem oder mehreren Photodeteklorelementen, in der ein informationdarstellendes
Ladungspaket zu einer Speicherstelle im Inneren der Halbleiterschicht transportiert und zeitweilig an dieser
Stelle begrenzt werden kann, während ein Ausgangssignal, das für das Ladun."spaket repräsentativ ist, mit
Hilfe von Mitteln erhalten werden kann, die sich an der Oberfläche des oder jedes Teiles der Schicht befinden,
der eine derartige Speicherstelle enthält.
Die schematische Draufsicht und der Schnitt nach den
F i g. 1 und 2 zeigen einen Teil einer ladungsgekoppelten Anordnung mit einem Transportkanal, in dem informationsdarstellende elektrische Ladung zwischen Speicherstellen in einer Halbleiterschicht Ober das Innere
der Halbleiterschicht transportiert wird.
Die Anordnung enthält eine Halbleiterschicht I vom einen Leitungstyp, die sich auf einem Substrat 2, z. B.
einem isolierenden Substrat oder einem Substrat vom entgegengesetzten Leilungstyp, befindet. Die Schicht 1
wird seitlich an einander gegenüberliegenden Seitenrändern durch Gebiete 3 und 4, die zur seitlichen Begrenzung und teilweise zur Isolierung der Schicht gegen
ihre Umgebung dienen, können z. B. aus Isoliermaterial bestehen. Die Gebiete 3 und 4 können z. B. auch durch
Gebiete vom entgegengesetzten Leitungstyp gebildet werden, die sich wenigstens teilweise über die Dicke der
Halblciterschicht 1 von deren Oberfläche zu dem Substrat 2 erstrecken. Für den Fall, daß die genannten Gebiete vom entgegengesetzten Leitungstyp sich nur teilweise über die Dicke der Schicht erstrecken, wird die
Isolierung der Schicht 1 beim Betrieb durch Erschöpfungszonen vervollständigt, die sich zwischen den Gebieten 3,4 und dem Substrat erstrecken. Die Halbleiterschicht 1 weist eine derartige Dicke und Dotierung auf,
daß die Schicht völlig erschöpft werden kann, ohne daß Lawincnverviclfachung auftritt. An der Oberfläche der
Schicht 1 befindet sich ein Elektrodensystem, das eine Anzahl Gruppen in einer Reihe angeordneten Elektroden Φ\, Φι und Φ\ enthält, wobei die Elektroden
<PX (wobei x= 1,2 oder 3) miteinander zu Gruppen verbunden sind und zum Empfang von Dreiphascntaktspannungen dienen. Diese Elektroden Φ\, Φι und Φ\ erstrekkcn sich über die ganze Breite der Halbleitcrschicht.
Durch das Anlegen von Taktspannungen einer geeigneten Größe kann Ladung in Form von Majoritätsladungsträgern sequentiell /wischen zu den Elektroden
gehörigen Spcicherslcllen über das Innere der Halblciterschicht transportiert werden. Für eine vollständige
Beschreibung des Betriebsmodus und des dadurch erhaltenen Ladungstransports sei auf die bereits genannte
DE-OS 22 52 148 verwiesen. Die zu transportierende Ladung kann anfänglich in die Schicht mit verschiedenen Mitteln, je nach der Anwendung der Anordnung,
eingeführt werden. Die Anordnung kann z. B. als Aufnahmeanordnung ausgebildet werden, wobei die Majoritätsladungsträger durch das vorhandene elektrische
Feld voneinander getrennt werden, nachdem sie als Elektron-Loch-Paare durch die Absorption einfallender
Strahlung erzeugt worden sind. Eine andere Ausführungsform ist eine Anordnung für Signalverarbeitung,
/.. ß. eine Verzögerungsleitung, wobei die Majorilätsladungsträgcr in die Halbleiierschicht an einem Ende der
Schicht in der Nähe der ersten Gruppe von Elektroden Φ\, Φι, Φι injiziert werden. Da in einer Anordnung nach
der Erfindung, die eine ladungsgekoppeltc Anordnung bildet, die besondere Form der Ladungseingangsmittel
kein wesentliches Merkmal der Erfindung ist. sind die
genannten Eingangsmittel in F i g. 1 nicht dargestellt. In
F i g. 1 ist die Ladungstransporteinrichtung mit dem Pfeil 6 abgegeben. Auf der Isolierschicht 5, die sofort der
letzten Gruppe von Elektroden Φ{, Φ1, Φ$ folgt, befindet
sich eine weitere Gruppe, die aus drei weiteren Elektroden /. G und O besteht Diese Elektroden dienen auch
zum Empfang von Taktspcnnungen, aber vorzugsweise,
jedoch nicht notwendigerweise, aus einer anderen Taktspannungsquelle als für die Elektroden Φ>, Φι, Φ} ver-
wendet wird. Die Gruppe von Elektroden /. G und O
gehört zu Ladungsauslesemitteln, die nur schematisch dargestellt sind und eine Feldeffekttransistorstruktur
mit isolierter Gate-Elektrode enthalten. Diese Feldeffekttransistorstruktur enthält Source- und Draingebie-
ls te. die durch Oberflächengebiete vom entgegengesetzten Leitungstyp gebildet werden, die mit 5 und D in
F i g. 1 bezeichnet sind, während diese Struktur weitere eine Gate-Elektrode enthält, die durch die Elektrode G
gebildet wird. Die seitliche Ausdehnung der Gate-Elek
trade G ist außerhalb der Source- und Draingebiete mit
gestrichelten Linien angegeben, weil bei praktischen Ausführungsformen die Elektrodenstruktur verwickelter sein wird und, abhängig von der Lage und Form der
Source- und Draingebiete, weitere Elektroden vorhan
den sein können. So ist auch in F i g. 2 die seitliche Aus
dehnung der Gebiete 5 und D vom entgegengesetzten Leitungstyp, die die Source- und Drain-Elektroden des
Transistors bilden, mit gestrichelten Linien angegeben, weil in praktischen Ausführungsformen die Lage und
die Form dieser Gebiete in bezug auf die Gebiete 3 und
4 verschieden und auch verwickelter sein können. Die Pfeile 7 geben an, daß sich diese Gebiete S und D an
anderen Stellen befinden können. Weiter kann in gewissen Ausführungsformen wenigstens örtlich ein höher
dotiertes Oberflächengebiet vom einen Leitungstyp in dem Teil der Schicht vom einem Leitungstyp zwischen
den Gebieten S und D vom entgegengesetzten Leitungstyp vorhanden sein. Trotzdem kann an Hand der
Figuren eine Beschreibung des Betriebsprinzips der Ia
dungsgekoppelten Anordnung gegeben werden. Für die
Beschreibung der Wirkungsweise sei angenommen, daß die Schicht 1 eine η-leitende Schicht ist und die Gebiete
5
und D p-leitende Gebiete sind. Majoritätsladungsträger in der Schicht 1, d. h. Elektronen, werden über das
Innere der Schicht zwischen aufeinanderfolgenden Speichcrstellen, die zu den Elektroden Φ\, Φι, Φι gehören, durch das Anlegen geeigneter Dreiphasentaktspannungcn an die genannten Elektroden transportiert.
Nun sei der Fall betrachtet, in dem ein bestimmtes
so Ladungspaket von Elektronen über das Innere der
Schicht zu einer Speicherstelle unter der letzten Elektrode Φι sofort vor der Eingangselektrode / der Auslesemittel transportiert wird. Wenn das genannte Ladungspaket unter der letzten Elektrode Φι gespeichert
wird, werden die an die verschiedenen Elektroden angelegten Taktspannungen derart sein, daß die n-leitende
Schicht 1 unter den vorhergehenden beiden Elektroden Φ\, Φ2 und auch unter den folgenden zwei Elektroden /
und G der Auslesemittel völlig erschöpft ist. Beim Errei
chen der folgenden Phase der an die verschiedenen
Elektroden angelegten Taktspannungen wird das Ladungspaket bis unter die Eingangselektrode / transportiert werden und wird jedes Ladungspaket, das eher
unter der Ausgangselektrode O vorhanden war, in ge-
b·} wissen Ausführungsformen über Ladungsableitungsmittel (nicht dargestellt) oder in anderen Ausführungsformen zu der nächstfolgenden Stufe der Anordnung
transportiert werden, die in Fig. 1 schematisch durch
die gestrichelt dargestellten Elektroden Φ\\ Φι und Φ3'
angegeben ist Wenn also das Ladungspaket an einer Speicherstelle unter der Eingangselektrode / gespeichert ist, wird die η-leitende Schicht 1 unter den vorhergehenden Elektroden ^2 und &j und auch unter den s
folgenden zwei Elektroden G und O der Auslesemitte! völlig erschöpft sein. Beim Erreichen der folgenden Phase der an die verschiedenen Elektroden angelegten
Taktspannungen wird das Ladungspaket Ober das Innere der Schicht 1 bis unter die Gate-Elektrode G trans-
portiert und unter der genannten Gate-Elektrode G gespeichert werden, wobei die η-leitende Schicht unter der
Eingangs- und der Ausgangselektrode / und O auf einander gegenüberliegenden Seiten der Gaie-Elcktrode
während der Periode, in der das Ladungspaket unter der Gate-Elektrode G gespeichert ist, völlig erschöpft ist.
Dadurch, daß die Potentialverteilung in der n-leitenden
Schicht 1 während dieser Speicherperiede unter der Gate-Elektrode G derart geregelt wird, daß das Innere
der Schicht positiver als die entsprechenden Teile der Schicht unter den angrenzenden Elektroden /und O und
die Oberfläche der Schicht unter der Gate-Elektrode G
negativer als unter den angrenzenden Elektroden / und O ist, ist es möglich, gleichzeitig das gespeicherte Ladungspaket von Elektronen auf das Innere der Schicht
unter der Gate-Elektrode G und den Löchersirom auf
die Nähe der Oberfläche unter der Gate-Elektrode G zu
begrenzen, derart, daß, wenn der Transistor während der genannten Speicherperiode mit einem Potential an
der Gate-Elektrode betrieben wird, der Löcherstrom an der Oberfläche der Schicht im Transistorkanal zwischen
den Source- und Draingebieten Sund D von der Größe
des Ladungspakets im Inneren der Schicht gespeicherter Elektronen abhängig ist, während keine Mischung
der auf das Innere der Schicht begrenzten Elektronen im Ladungspaket mit den beweglichen Löchern im
Transistorkanal in der Nähe der Oberfläche auftritt. F i g. 2 zeigt schematisch die Elektronen im Ladungspaket im Innern der Schicht und, davon getrennt, die Löcher im Transistorkanal an der Oberfläche der Schicht.
F i g. 3 zeigt schematisch das Potential unier der Gate-Elektrode G mit einer vollen Linie und unter den Ein-
und Ausgangselektroden /und Omit einer gestrichelten Linie, beide als Funktion der Tiefe dvon der Oberfläche
der η-leitenden Schicht 1 her. Die verschiedenen Mittel, mit deren Hilfe die genannte Potentialverteilung erhalten werden kann, werden nachstehend an Hand verschiedener Ausführungsformen beschrieben. Hier werden zunächst die Mittel, mit deren Hilfe das Auslesen
eines Ladungspakets bewirkt wird, beschrieben. Die «1 Mittel zum Erzeugen der Taktspannung, die zu der Auslesestufe gehört, die die Gate-Elektrode G und die Ein-
und Ausgangselektroden / und O enthält, sind vorzugsweise derartig, daß während der ganzen Taktperiode
eine konstante Spannung an die Gate-Elektrode G angelegt wird und die Elektroden / und O zwischen zwei
verschiedenen Pegeln getaktet werden. Die Gale-Elektrode kann in bezug auf die Source-Elektrode vorgespannt werden, um einen gewünschten Ruhe- oder Einstellstrom zu erhalten, damit ein optimales Signal- w)
Rausch-Verhältnis erzielt wird.
Wenn der Transistor mit einem festen Potential betrieben wird, das an die Gate-Elektrode C angelegt
wird, werden beim Transport durch das Takten der verschiedenen Elektroden eines Ladungspakets von Elek- b5
ironen zu der Speicherstelle im Inneren der Schicht unter der Gate-Elektrode G eine größere Anzahl von Löchern aus der Source-Elektrode in den Transistorkanal
fließen als Kompensation für und im Gleichgewicht mit der Anzahl von Elektronen im Ladungspaket, weil das
Oberflächenpolential unter der Gate-Elektrode praktisch auf dem Source-Elektrodenpotential fixiert ist und
von dem Ladungspaket von Elektronen nicht negativer gemacht werden kann. Dementsprechend trill cine Erhöhung des Source-/Drainstroins auf. Der Source/
Drainstrom des Transistors wird also proportional mit der Menge Ladung in dem Ladungspaket, das zu der
Speicherstelle unter der Gate-Elektrode G transportiert wird, zunehmen. Auf diese Weise kann eine empfindliche Ladungsvcrstärkerstufe mit niedrigem Rauschpegel
innerhalb des Signalladungsübcrtragungskanals einer »bulk channek-Iadungsgekoppcltcn Anordnung erhalten werden.
In Fig.2 ist die Begrenzung des Ladungspakeis von
Elektronen bis unterhalb der Gate-Elektrode C schematisch mit einer Krejxzchenlinie angegeben, während
die Pfeile 8 andeuten, daß, gleich wie die Lage eines Transistorkanals verschieden sein kann (Pfeile 7), auch
das Gebiet, in dem das Ladungspakcl begrenzt wird, eine verschiedene Lage einnehmen kann. Obwohl die
beschriebene ladungsgekoppelt Anordnung für Betrieb mit Drciphascntaktspannungcn ausgeführt ist. die
den Hauptlaktclektroden zugeführt werden, um den Ladungstransport über das Innere der Schicht zu den Auslesemittcln zu bewirken, ist die Erfindung nicht auf eine
solche Dreiphasenanordnung beschränkt, und die neue Auslesestufe kann z.B. auch in Anordnungen verwendet
werden, die für Betrieb bei Zweiphasen- oder Vicrphasentaktspannungen an den Haupttaklcleklrodcn geeignet sind.
Eine erste Ausführungsform einer Anordnung nach der Erfindung wird nun an Hand der F i g. 4 bis 8 beschrieben. Diese Anordnung ist eine ladungsgekoppcltc
Anordnung der Form, in der die Ladung über das Innere einer Halbleiterschicht transportiert wird. In der dargestellten Form ist der Eingang für informationdarstcllcnde Ladung als ein elektrischer Eingang gezeichnet. Bei
einer ladungsgekoppelt^ Anordnung nach der Erfindung kann die Einführung informationdarstellcndcr Ladung auch mit optischen Mitteln erfolgen. Die Anordnung kann /.. B. als eine Bildaufnahmeanordnung ausgebildet werden. Gerade bei solchen Anordnungen, insbesondere für Bildaufnahme bei niedrigem Lichtniveau,
finden die neuen Auslescmiitcl der Anordnung eine besonders wichtige Anwendung. Wie bereits beschrieben
ist, sind die neuen Auslescmiltcl der Anordnung aber
auch für Indungsgckoppeltc Anordnungen für Signalverarbeitung von Bedeutung.
Die Anordnung nach den F i g. 4 bis 6 enthält ein p-leitendes Siliciumsubstrat 11 mit einem spezifischen Widerstand von etwa 30 Ω ■ cm und einer Dicke von etwa
200 μιη, auf dem eine aus n-leitendcm Silicium bestehende epilaktischc Schicht 12 mit einem spezifischen Widersiand von etwa 8 Ω · cm und einer Dicke von etwa
4 μιη erzeugt ist. Auf der oberen Fläche 13 der epitaktischen Schicht 12 befindet sich eine Isolierschicht 14 aus
Siliciumoxid. Ein ρ4 -dotiertes Gebiet 16 befindet sich an
der Oberfläche der n-lcitendcn epitaktischen Schicht und dient beim Betrieb teilweise dazu, die seitliche Begrenzung eines Teiles 17 der n-lcitenden epilaktischen
Schicht, innerhalb dessen der Signalladungslranspori
stattfindet, zu definieren. Parallel zu der Ladungsiransportrichtung, die mit dem Pfeil 18 angegeben ist, wird
der Signalladungsiibeririigungskanal also seitlich an einander gegenüberliegenden Rändern durch das ρ ' -Gebiet 16 begrenzt. Beim Betrieb ist der Teil 17 der n-!ci-
lcnden Schicht gegen seine Umgebung — mit Ausnahme der Mittel zum Einführen und Ableiten von Ladung
aus diesem Teil der Schicht, wie nachstehend beschrieben
wird — dadurch isoliert, daß der pn-Übergang zwischen
dem p-leitenden Substrat 11 und der n-leitenden
Schicht 12 und der pn-Übergang zwischen dem p+-Gebicl
16 und der η-leitenden Schicht 12 in der Sperrichtung vorgespannt werden. Außerhalb des ρ •"-Gebietes
16 befindet sich ein η + -Kontaktgebiet 32, das mit einem
Verbindungsleiter 19 versehen ist Der Einfachheit halber ist das n-Gebiet 32 als ein örtlich vorhandenes Oberflächengibiet
außerhalb des ρ ♦■-Gebietes 16 gezeichnet,
aber in der Praxis wird ein derartiges η+-Gebiet meistens
derart angeordnet werden, daß es sich praktisch völlig rings um das ρ'-Gebiet erstreckt und an allen
Stellen von diesem Gebiet getrennt ist Das η+ -Gebiet hat den Zweck, das Potential aller Teile der n-Ieitenden
Schicht 12 außerhalb des Teiles 17 der Schicht, der durch das ρ+-Gebiet 16 definiert wird, genau zu definieren,
so daß trotz des hohen spezifischen Widerstandes der Schicht 12 über dem pn-übergang zwischen dem
ρ * -Gebiet 16 und dem Teil der Schicht 12 außerhalb des
ρ+ -Gebietes 16 keine Spannung in der Durchlaßrichtung
auftreten wird.
Auf der Isolierschicht 14 befindet sich ein Elektrodensystem, das für den Transport informationdarstellender
Ladung über das Innere der Schicht zwischen Speicherstellen dient, die unter den einzelnen Elektroden des
Systems liegen und zu diesen Elektroden gehören. Dieses Elektrodensystem enthält eine Anzahl Gruppen von
Elektroden Φ\, Φι, Φι und Φα,, wobei die Elektroden Φχ
(wobei *= 1,2,3 oder 4 ist) in den verschiedenen Gruppen
miteinander verbunden sind. Diese miteinander verbundenen Elektroden werden mit einer Quelle von
Taktspannungen verbunden, die in Fig.4 schemalisch
mit CPi dargestellt ist. Die Elektroden Φ\, Φι, Φ^ und Φ4
jeder dieser Gruppen bestehen abwechselnd aus mit Phosphor dotiertem polykristallinem Silicium und Aluminium
und sind, wie in Fig.5 dargestellt ist, derart
angeordnet, daß die Elektroden Φι und Φα, die aus Aluminium
bestehen, sich auf Teilen der Isolierschicht befinden, deren Dicke größer als die der Teile ist, auf denen
sich die Elektroden Φι und Φ\ aus Polysilicium befinden.
Ferner sind in dieser Ausführungsform die langen Ränder der Aluminiumelektroden Φι und Φα derart
angebracht, daß sie die langen Ränder der Polysiliciumclcktrodcn
Φ\ und Φι überlappen und gegen diese isoliert
sind. In Fig.4 sind alle Aluminiumelektroden, einschließlich
der Elektroden Φ2 und Φα, und Vcrbindungsleitcr
mit vollen Linien und alle Polysiliciumclektrodcn, einschließlich der Elektroden Φ\ und Φι, mit Kreuzchenlinien
angegeben. In der Richtung senkrecht zu der Ladungstransportrichtung und parallel zu den einander
gegenüberliegenden Hauptflächen der n-leitenden Schicht 12 erstrecken sich die Elektroden Φι bis Φα
völlig über die ganze Breite des Teiles 17 der Schicht 12, der durch die einander gegenüberliegenden Teile des
ρ+ -Gebietes 16 definiert wird.
Der Einfachheit halber sind nur zwei vollständige Gruppen von Elektroden Φ\ bis Φα in F i g. 4 dargestellt,
und zwar die Gruppe, die sich in der Nähe der Ladungseingangsmittel befindet, und die Gruppe, die sich in der
Nahe der Ladungsauslesc- und -ausgangsmittel befindet.
Die Eingangsmitlel können jede für eine ladungsgekoppclte
Anordnung, in der die Ladung über das Innere der Nalblciterschichl transportiert wird, geeignete
Form aufweisen. Im vorliegenden Ausführungsbeispiel enthalten die Eingangsmittel ein η ' -Oberflächengebiet
20 mit einem Anschlußleiter 21 und in dessen Nähe liegende Elektroden 22 und 23 auf der Isolierschicht 14.
die aus Polysilicium bzw. Aluminium bestehen. Die angrenzenden langen Ränder der Elektroden 22 und 23,
gleich wie die angrenzenden langen Ränder der Aluminiumelektroden 23 und der Polysiliciumelektroden Φ%
der ersten Gruppe von Elektroden Φ\ bis Φα, überlappen
sich.
In der Ladungstransportrichtung, die mit dem Pfeil 18 angedeutet ist, befindet sich nach der letzten Elektrode Φα der letzten Gruppe Φ\ bis Φα ein weiteres Elektrodensystem, das auf der Isolierschicht angebracht ist und aus den Elektroden 25,26 und 27 besteht, die mit einer anderen Taktspannungsquelle CPz verbunden sind. Diese Elektroden entsprechen den Elektroden /, G bzw. O in F i g. 1. Dieses weitere Elektrodensystem enthält auch eine Schirmelektrode 28. In der Mittel des n-Ieitenden Signalladungsübertragungskanalgebietes 17 befindet sich ein inselförmiges p-leitendes Oberflächengebiet 29.
In der Ladungstransportrichtung, die mit dem Pfeil 18 angedeutet ist, befindet sich nach der letzten Elektrode Φα der letzten Gruppe Φ\ bis Φα ein weiteres Elektrodensystem, das auf der Isolierschicht angebracht ist und aus den Elektroden 25,26 und 27 besteht, die mit einer anderen Taktspannungsquelle CPz verbunden sind. Diese Elektroden entsprechen den Elektroden /, G bzw. O in F i g. 1. Dieses weitere Elektrodensystem enthält auch eine Schirmelektrode 28. In der Mittel des n-Ieitenden Signalladungsübertragungskanalgebietes 17 befindet sich ein inselförmiges p-leitendes Oberflächengebiet 29.
dessen Dotierung und Eindringtiefe in dieser Ausführungsform denen des linienförmigen ρ+-Gebietes 16
entsprechen. Die Elektrode 25, die eine Eingangselektrode der Auslesemittel bildet besteht aus Polysilicium
und erstreckt sich über die ganze Breite des Signalladungstransportkanals.
Die Elektrode 27, die eine Ausgangselcktrode der Auslesemittel bildet, besteht ebenfalls
aus Polysilicium und erstreckt sich über die ganze Breite desjenigen Teiles der η-leitenden Schicht 17, der
sich auf einer Seite des ρ+-Gebietes 29 zwischen diesem
jo ρ+ -Gebiet 29 und dem auf dieser Seite liegenden Teil
des ρf-Gebietes 16 befindet. Die Schirmelektrode 28,
die aus Aluminium besteht erstreckt sich völlig über die Breite desjenigen Teiles der η-leitenden Schicht 17. der
zwischen dem ρ+-Gebiet 29 und dem auf der gegenüberliegenden Seite befindlichen Teil des ρ+ -Gebietes
16 liegt. Mit einem geeigneten Potential an der Schirmelektrode 28 kann erreicht werden, daß die Ladungspakete,
wenn sie über das Innere der Schicht 17 zu dem Teil 31 der Schicht 16 transportiert werden müssen, der
sich zwischen den Elektroden 25 und 27 befindet, zu diesem Teil 31 geführt werden. Über dem Teil 31 der
η-leitenden Schicht befindet sich die Elektrode 26. Diese Elektrode besteht aus Aluminium und liegt auf der Isolierschicht
14.
Die angrenzenden langen Ränder der Elektroden Φα
und 25 überlappen sich, gleich wie die angrenzenden langen Ränder der Elektroden 25 und 26 und der Elektroden
25 und 28. Wie aus den F i g. 4 und 5 hervorgeht, überlappt die Elektrode 26 an einem Rande die Elektrode
27. Im Teil 31 der η-leitenden Schicht, der unter der Elektrode 26 und zwischen den einander zugekehrten
langen Rändern der Elektroden 25 und 27 liegt und der den Kanal für die zu ihm geführte Ladung bildet, die von
den Eingangsmitteln her transportiert worden ist, befindet sich ein höher dotiertes n+-Oberf'ächengebiet 33,
das z. B. durch Ionenimplantation gebildet wird. Dieses höher dotierte η-leitende Oberflächengebiet erstreckt
sich von dem p+-Gebiet 29 her über den Teil 31 der η-leitenden Schicht zu dem p+-Gebiet 16 hin, aber nicht
μ in Kontakt mit diesem Gebiet. Der Umfang des n-leitenden
Gebietes 33 ist mit einer ununterbrochenen punktierten Linie angegeben.
Beim Betrieb der Anordnung dienen die Elektroden 25, 26 und 27 für den Transport der Ladungspakete von
b5 der letzten Elektrode Φα nacheinander zu Stellen unter
den Elektroden 25,26 und 27 und zu den Ladungsableitungsmitteln.
Dazu werden an die Elektroden 25 und 27 geeignete Taktspannungen angelegt. In dieser Ausfüh-
rungsform bestehen die Ladungsableitungsmittel aus einem η+ -Oberflächengebiet 34 mit einem Anschlußleiter
35. Das Auslesen des Ladungspakets erfolgt, wenn sich ein Ladungspaket an einer Speicherstelle unter der
Elektrode 26 befindet. Beim Betrieb bildet das p + -Gebiet
29 das Source-Gebiet eines Feldeffekttransistors mit isolierter Gate-Elektrode vom Anreicherungstyp,
dessen Draingebiet durch das p+-Gebiet 16 gebildet wird. Die Gate-Elektrode wird durch die Aluminiumelektrode
26 gebildet. Eine ohmsche Verbindung mit
dem p+-Gebiet 16 ist über eine öffnung 36 in der Isolierschicht
14 und einen Anschlußleiter 37 hergestellt. Das Auslesen findet statt, während die Gate-Elektrode
26 auf einem konstanten Potential gehalten wird, und zwar derart, daß, sogar wenn kein Ladungspaket unter
der Gate-Elektrode anwesend ist, ein Ruhestrom zwischen dem Source- und dem Draingebiet fließen kann.
Das Vorhandensein des n-Gebietes 33 ergibt eine derartige Potentialverteilung, daß der Löcherstrom in der
Nähe der Oberfläche und das Ladungspaket von Elektronen im Inneren der Schicht gleichzeitig auf den Teil
der Schicht unter der Gate-Elektrode 26 begrenzt werden können, an dem das Gebiet 33 vorhanden ist, wobei
Mischung vermieden wird. Die Emission von Löchern aus dem Source-Gebiet 29 in den Oberflächenteil des
Teiles 31 der Schicht, in dem sich der Signalladungsübertragungskanal befindet, wird durch die negative
Vorspannung an der Gate-Elektrode 26 herbeigeführt, wodurch das Oberflächenpotential hier negativer wird,
während die erhöhte Dotierung das Innere der Schicht positiver macht. Der Abstand des n-Gebietes 33 von
dem angrenzenden Innenrand des p+-Gebietes 16, das die Drain des Transistors bildet, ist etwa 3 μπι. Diese
Trennung verhindert, daß der pn-Übergang, der das ρ'-Gebiet 16 umgibt, eine niedrige Durchschlagspannung
aufweist. Diese Trennung beeinträchtigt die Wirkung des Transistors nicht, weil unter den meisten Betriebsbedingungen
in dem nicht-implantierten Oberflächengebiet unter der Gate-Elektrode 26 Anhäufung von
Löchern infolge der negativen Vorspannung an der Gate-Elektrode 26 auftreten wird. Das nicht-implantierte
Gebiet wird dadurch effektiv eine Erweiterung des Draingebietes bilden. Die Elektronen in einem Ladungspaket werden, wenn sie zu der Speicherstclle im Inneren
der Schicht unter der Gate-Elektrode 26 transportiert werden, dafür sorgen, daß das Source-Gebiet eine größere
Anzahl von Löchern in den Transistorkanal emittiert, weil bei der konstanten Gate-Spannung das Oberflächenpotential
in dem Gebiet des Transitorkanais praktisch an das Source-Elektrodenpotential gebunden
sein wird. Es wird also eine Zunahme des Source-Drain-Elektrodenstroms auftreten, die von der Anzahl von
Elektronen in dem Ladungspaket abhängig sein wird.
F i g. 4 zeigt einen Widerstand R, der in den Reihenkreis zwischen der Source-Elektrode 38, die mit dem
p^-Source-EIektrodengebiet 29 verbunden ist, und der
Vorspannungsquelle von +5V aufgenommen ist Das Ausgangssignal dieser »floating surface«-Ladungsverstärkerstufe
(FSA) wird auf die dargestellte Weise bei O/P entnommen und die Änderung in dem Potential an eo
diesem Punkt, die durch die Ladungspakete bestimmt wird, die zeitweilig in dem Inneren der Schicht unter der
Gate-Elektrode gespeichert werden, bildet das Eingangssignal für eine äußere weitere Verstärkerstufe, die
beim Betrieb wie in F i g. 4 angedeutet, angeschlossen ist.
Die tatsächlichen an die verschiedenen Elektroden und Gebiete angelegten Potentiale werden nun beschrieben,
wobei alle Potentiale in bezug auf das Potential des p-leitcnden Substrats 11 angegeben werden, das
mit einem Punkt von Bezugspotential, z. B. Erde, verbunden ist. Die mit dem Teil der η-leitenden Schicht, der
außerhalb des ρ+ -Gebietes 16 liegt, verbundene F.lcktrodc
19 wird auf einem konstanten Potential von +5 V gehalten. Die Elektrode 35 am Ende des Signallaclungsübcrtragungskanals
jenseits der Auslescmiticl, die /.um
Ableiten der transportierten Ladung nach dem Auslesen derselben dient, wird auf einem konstanten Potential
von +15 V gehalten. Die Elektrode 37, die mil dem
p4-Gebiet 16 verbunden ist. das die Drain-Elcktrodc
des Transistors bildet, wird auf einem konstanten Potential von — 2 V gehalten. Die Schirmelektrode 28, die
zum Führen der Ladungspakctc zu dem Teil 31 der Schicht dient, wird auf demselben Potential wie das Substrat
gehalten. Diese Elektrode soll nie positiver als die vorhergehende Elektrode 25 sein.
Für die Einführung der Ladungspakete von Elektronen bestehen mit der dargestellten Struktur verschiedene
Möglichkeiten. Die Elektrode 21 kann, ausgenommen wenn ein Ladungspaket eingeführt wird, auf einem
Potential von +15 V gehalten werden. Bei einem digitalen Eingangssignal können die Elektroden 22 und 23 mit
den Taktclektrodenleitungen ^3 und Φ<
verbunden werden, während die Elektrode 21 impulsweise von 15 V auf
10 V und wieder auf 15 V gebracht werden kann, wobei bei jedem Impuls ein Ladungspaket eingeführt wird. Bei
einem analogen Eingangssignal und für gewisse Signalverarbeitungsanwendungen können die Elektroden 22
und 23 auf vielerlei Weise mit unabhängigen Impulsgeneratoren oder mit einer unabhängigen Gleichspannungsquclle
verbunden werden, wobei das analoge Signal der Elektrode 21 zugeführt werden kann. Die Vierphascntaktspannungen,
die von der mit dem Hauptclektrodensystem Φι bis Φ4 verbundenen Quelle geliefert
werden, liegen zwischen 0 V und 6 V. Die sogenannte »Two-and-a-half-phasew-Taktspannungen der anderen
Taktspannungsquelle, die mit den Elektroden 25 und 27 verbunden ist, liegen ebenfalls zwischen 0 V und 6 V,
wobei die Gate-Elektrode 26 auf einem konstanten Potential von -5 V gehalten wird.
Die Wellenformen der Taktspannungen werden nachstehend beschrieben, aber zunächst wird die Potentialverteilung
in dem n-lcitcndcn Schichtteil 17 unter verschiedenen Elektroden an Hand der F i g. 7 beschrieben.
In dieser Figur sind Poteniialwcrte als Ordinate
aufgetragen und sind weiter die Isolierschicht 14, der
n-leitendc Schichtteil 17 und das p-leitcnde Substrat 11
dargestellt. Die Kurve A bezeichnet die Polenlialverteilung
unter der Gate-Elektrode 26, wo sich das höher dotierte n-Gebiet 33 befindet; die Kurve B bezeichnet
die Potentialverteilung unter einer beliebigen Taktelcktrode, wenn diese ihr negativstes Potential, d. h. von 0 V,
aufweist, während die Kurve C die Potentialyertcilung unter einer beliebigen Taktelektrode bezeichnet, wenn
diese ihr positivstes Potential, d. h. von + 6 V, aufweist.
Aus dieser Figur ist ersichtlich, daß das Oberflächenpotential unter der Gate-Elektrode 26 am negativsten
ist und dadurch wird der Löcherstrom in der Nähe der
Oberfläche auf das Gebiet unter der Gate-Elektrode 26. wo sich das n-Gebiet 33 befindet, begrenzt. Es wird
weiter klar sein, daß die »Potcnlialmulde« unter der Gate-Elektrode 26 positiver als unter den benachbarten
Elektroden 25 und 27 ist, wenn sich die genannten Elektroden auf ihrem am wenigsten positiven Potential
(Kurve B) befinden, und negativer als unter den benachbarten
Elektroden 25 und 27 ist, wenn die genannten
Elektroden ihr positivstes Potential aufweisen (Kurve C). Dadurch kann der gewünschte Ladungstransport
der ladungsgekoppelten Anordnung stattfinden. Dieser Ladungstransport über das Innere der Schicht nacheinander unter den Elektroden 25, 26 und 27 erfolgt, ohne
daß die Elektronen eines Ladungspaketes, wenn es in der Nähe der »Potentialmulde« unter dcrGatc-Elektrode 26 gespeichert ist, mil den beweglichen Löchern im
Transislorkanal an der Oberfläche gemischt werden.
Fig.8 zeigt die Wellenformen der Taktspannungen.
Die an die Elektroden Φ\ bis Φι, angelegten Taktspannungen sind übliche Vicrphaseniaktspannungen, aber
die an die zu den Auslesemitteln gehörigen Elektroden 25 und 27 angelegten Taktspannungen weisen ein asymmetrisches Impulsbreitenverhältnis auf. Um die Verwcil/.eit eines Ladungspakets unter der Gate-Elektrode
26, in der das Auslesen stattfinden kann, möglichst lang zu machen, wird die Dauer, in der die Taklspannungen
von +6 V an die Eingangs- und Ausgangselektroden 25 und 27 der Auslesemittel angelegt werden, verhältnismäßig kurz gemacht. Auf diese Weise ist die Verweilzeit
unter der Gate-Elektrode 26 nahezu das Dreifache der Vcrweilzeit eines Ladungspakets unter einer beliebigen
Elektrode Φ\ bis Φα. Die Abtastzeit, in der das Ladungspaket von Elektronen an der Speicherstelle unter der
Gate-Elektrode 26 von den auf den Source/Drainstrom des Transistors ansprechenden Mitteln ausgelesen wird,
ist in F i g. 8 mit ts bezeichnet.
Nun werden einige Abmessungen der unterschiedlichen in der Anordnung nach den F i g. 4 bis 6 vorhandenen Gebiete und Schichten gegeben.
Die η-leitende epitaktische Schicht 12 weist eine Dikke von etwa 4 μιη auf und das p+-dotierte Gebiet 16
erstreckt sich in der Schicht bis zu einer Tiefe von etwa 2 μιη. Die 3reite des Signalübertragungskanals 17, d. h.
die Querabmessung senkrecht zu der Ladungstransportrichtung, kann z. B. 40 μπι betragen. In einer Richtung parallel zu der Ladungstransportrichtung sind die
Breiten der verschiedenen Elektroden wie folgt:
Taktelektroden Φ\ und Φ^= 10 μπι
Taktelektroden Φι und Φ*= 10 μπι
Eingangselektroden 22 und 23 ·» 10 μιη
Eingangselektrode 25
der Auslesemittel = 20 μιτι
Ausgangsclektrode 27
der Auslesemittel = 15 μιτι
Gate-Elektrode 26 = 25 μιη
Schirmelektrode 28 = 20 μηι
Die entsprechende Abmessung des n-Gebietes 33 ist etwa 15 μπι und seine Abmessung in einer Richtung
senkrecht zu der Ladungstransportrichtung ist etwa 10 μπι.
Es sei bemerkt, daß, weil die n-Ieitende Schicht nur
eine Dicke von 4 μιη und das p·* -Gebiet eine Tiefe von
2 μπι aufweist, sich die Möglichkeil ergibt, daß, wenn
diese Abmessungen während der Herstellung nicht genau beherrscht werden, das p+-Gebiet 16 direkt mit
dem p-leitenden Substrat 11 verbunden sein kann, wodurch sein Potential fest auf Erdpotential liegt. Dies
kann das Anlegen entsprechend positiverer Spannungen an alle anderen Elektroden notwendig machen, damit die Beeinträchtigung der Wirkung der Anordnung
praktisch vermieden oder beschränkt wird.
Diese Ausführungsform schafft eine nichtdestruktive Ausleseverstärkerstufe mit einem niedrigen Rauschpegel und einer hohen Ansprechgeschwindigkeit. Die Ein
gangskapazität ist niedrig und die Verstärkerstufe ist innerhalb des Signalladungsübertragungskanals angeordnet. Es leuchtet ein, daß weil das Ladungspaket zu
dem Teil 31 der η-leitenden Schicht geführt werden muß, wobei dieser Teil in einem Querschnitt in einer
Ebene senkrecht zu der Ladungstransportrichtung eine Oberfläche aufweist, die etwas kleiner als die I lullte der
Oberfläche des entsprechenden Querschnittes des Hauptteilcs des Signalladungstransportkanals unter den
ίο Taktelektroden Φ\ bis Φί, ist, die Ladungsverarbeitungskapazität der Anordnung für eine vorgegebene Oberfläche des Teiles 17 der η-leitenden Schicht kleiner als
ohne das Vorhandensein der Ausleseverstärkerstufe ist. Dagegen wird mit dem neuen Ausleseladungsverstärker
ein sehr gutes Signal-Rausch-Verhältnis erhalten.
Selbstverständlich ist es möglich, durch eine Abwandlung, bei der die Schirmelektrode 28 weggelassen und
auf jeder Seite des p+-Souree-Gebietes 23 ein Gebiet 33
gebildet wird, eine Ausführungsform zu erhalten, in der
das Ladungspaket geteilt und unter zwei Transistor-Gate-Elektroden transportiert wird, die über dem n-leitenden Schichtteil 17 auf einander gegenüberliegenden Seiten des p+-Source-Gebietes 29 liegen. Dies bedeutet
aber, daß zwei Verstärkerstufen vorhanden sind, die die
verwendeten Stufen aufweisen und parallel betrieben
werden, so daß die Eingangskapazität höher und somit
die Empfindlichkeit niedriger ist.
nun an Hand der Fig.9 beschrieben. Diese Ausführungsform ist eine Abwandlung der an Hand der F i g. 4
bis 6 beschriebenen Ausführungsform und unterscheidet sich darin von der dieser Ausführungsform, daß es
sich um eine ladungsgekoppelte Anordnung handelt, die
für Bildaufnahme geeignet ist, wobei die Ladung über
das innere der Halbleiterschicht transportiert wird. Bei dieser Anordnung weicht die Struktur im wesentlichen
nur von der nach den F i g. 4 bis 6 ab, sofern es die Mittel anbelangt, mit deren Hilfe informationdarstellende La
dung in die n-Ieitende Schicht eingeführt wird. Fig.9
zeigt einen Querschnitt durch einen Teil der Anordnung längs einer Ebene parallel zu der Ladungstransportrichtung und in der Nähe zweier einander gegenüberliegender Enden des Ladungstransportkanals. Elektroden und
Gebiete in F i g. 9, die denen in den F i g. 4 bis 6 entsprechen, sind mit den gleichen Bezugsziffern bezeichnet.
Die Anordnung enthält ein p-leitendes Substrat mit einem spezifischen Widerstand von etwa 30 Ω · cm und
einer Dicke von etwa 200 μιη, auf dem sich eine n-leiten
de epitaktische Schicht mit einem spezifischen Wider
stand von etwa 8 Ω · cm und einer Dicke von etwa 4 μιη
befindet. An den Enden des Ladungstransportkanals befindet sich ein p+-Gebiet 16 mit der auch in der Anordnung nach den F i g. 4 bis 6 angewandten Form.
Es gibt keine gesonderten Eingangselektroden in der Bildaufnahme-CCD nach F i g. 9 und die erste Taktelektrode Φ\, die sich über die Breite des Ladungstransportkanals erstreckt, erstreckt sich neben und parallel zu
dem Teil des p+-Gebietes, der am Ende des Kanals liegt.
Beim Betrieb wird die obere Fläche der Anordnung beleuchtet und wird mit Hilfe geeigneter optischer Mittel eine Szene abgebildet Auf die obere Fläche einfallende Photonen können in den Teil 17 der n-Halbleiterschicht durch die halbdurchlässigen Polysiliciumelektro-
den Φ\ und Φζ eindringen. Während dieses Vorgangs
wird mindestens eine jeder Gruppe von Elektroden Φ\ bis Φ* auf 0 V gehalten, während mindestens eine andere Elektrode in jeder Gruppe der genannten Elektroden
auf +6 V gehalten wird.
Photonen, die in den Teil 17 der η-leitenden Schicht eindringen und innerhalb der völlig erschöpften Teile
der η-leitenden Schicht oder innerhalb des zu dem pn-Übergang zwischen dem η-leitenden Schichtteil und
dem p-leitenden Substrat gehörigen Erschöpfungsgebietes absorbiert werden, werden Elektron-Loch-Paare
liefern. Diese Elektron-Loch-Paare werden durch das vorhandene elektrische Feld voneinander getrennt, wobei
die Löcher zu dem Substrat und die Elektronen zu den ein maximales Potential aufweisenden Stellen in der
η-leitenden Schicht fließen. Über eine bestimmte Bildaufnahmeperiode, z. B. 40 msec, wird ein Ladungsmuster,
das für die von der aufzunehmenden Szene herrührende Strahlung repräsentativ ist, in Form einer Anzahl
vergrabener Ladungspakete aufgebaut, die sich unter je einer auf +6 V gehaltenen Elektrode oder Gruppe von
Elektroden befinden. Diese informationdarsteliende Ladung wird über das Innere des Teiles 17 der n-!eitenden
Schicht mit Hilfe geeigneter Taktspannungen transporiert, die an die Elektroden Φ\ bis Φα angelegt werden,
bis die Ladung die Auslesemittel erreicht, die praktisch mit den an Hand der F i g. 4 bis 6 beschriebenen Auslesemittel
identisch sind. Es gibt verschiedene Möglichkeiten zum Synchronisieren der Bildaufnahmeperioden
und der Ladungstransportperioden und zum Durchführen der seriellen Auslesung der Ladungspakete und es
leuchtet ein, daß verwickeitere Ausführungsformen von Bildaufnahmeanordnungen möglich sind, wobei das informationdarstellende
Ladungsmuster, das an Speicherstellen, die über ein zweidimensionales Gebiet verteilt
sind, erzeugt ist, sequentiell zu Auslesemitteln transportiert wird. Ir. all diesen Ausführungsformen werden die
Auslesemittel in bezug auf Struktur und Betrieb grundsätzlich praktisch gleich denen der F i g. 9 sein.
Eine Weiterbildung der Erfindung wird an Hand der Fig. 10 näher beschrieben. Diese Ausführungsform ist
eine weitere Abwandlung der Ausführungsform, die zuvor an Hand der Fig.4 bis 6 beschrieben wurde. In
dieser Ausführungsform sind Mittel vorhanden, mit deren Hilfe die Ladungspakete nach Auslesung über das
Innere der Schicht zu einem anderen Teil der halbleiterschicht über zu einem weiteren Elektrodensystem
gehörige Speicherstellen transportiert werden können. Diese Ausführungsform weist also eine nichtdestruktive
Auslesestufe auf, in der die Ladungspakete, statt abgeführt zu werden, nachdem sie ausgelesen worden sind,
wie dies bei der Ausführungsform nach den F i g. 4 bis 6 der Fall isu weiter über das Innere der Schicht zu einem
anderen Teil der Schicht transportiert werden. Entsprechende Teile und Elektroden sind in den Fig.4 und 10
mit den gleichen Bezugsziffern bezeichnet Die Anordnung nach Fig. 10 weicht auch insofern ab, daß ein
Dreiphasensystem für den Ladungstransport zu den Auslesemitteln hm und von diesen Mittel ab vorhanden
ist. In diesem Dreiphasensystem bestehen die Taktelektroden Φ,, Φ2 und Φ3 in jeder Gruppe aus mit Phosphor
dotiertem polykristallinem Silicium, wobei sie alle gegeneinander isoliert und in verschiedenen Abständen
von der Siliciumoberfläche angeordnet sind, wobei ihre aneinander grenzenden Ränder sich überlappen. Die
Elektroden Φ\ liegen der Siliciumoberfläche am nächsten,
während die Elektroden Φ$ von dieser Oberfläche
am weitesten entfernt sind. Wie in der Draufsicht nach F i g. 10 dargestellt ist, sind die Auslesemittel in der Ladungstransportrichtung
nach einer Taktelektrode Φζ einer Gruppe und vor einer Taktelektrode Φ\ der nächstfolgenden
Gruppe angeordnet. In dieser Ausführungsform erstrecken sich die drei Elektroden 25, 26 und 27,
die eine Fortsetzung des Ladungstransportkanals zwischen der genannten Taktelektrode Φι der vorangehenden
Gruppe und der genannten Taktclektrode Φ\ der folgenden Gruppe definieren, alle von dem p+-!nsclgebiet
29 her in der gleichen Richtung. Die Elektrode 25, die der Elektrode / in F i g. 1 entspricht, und die Elektrode
27, die der Elektrode O in F i g. 1 entspricht, bestehen
beide aus Polysiücium und befindet sich auf den gleichen
ίο Pegeln über der Siliciumoberfläche wie die Taktelektroden
Φι bzw. Φ\. Die Elektrode 26, die die Gate-Elektrode
des Auslcsetransistors bildet, besteht aus Aluminium und überlappt an ihren einander gegenüberliegenden
Längsrändern die Ränder der Polysiliciumelektrodcn 25 und 27. Eine Schirmelektrode 41, die ebenfalls aus PoIysilicium
besteht und sich auf demselben Pegel über der Siliciumoberfläche wie die Taktclektrode Φι befindet,
erstreckt sich über der n-ieitendcn Schicht auf der gegenüberliegenden Seite des pf-lnsclgebieles 29. Diese
Elektrode ist mit einem langen Rand versehen, der die Taktelektrode S^, die den Auslesemitteln vorangeht,
überlappt, während sie weiter mit einem anderen langen Rand versehen ist, der die Taktelektrode Φ\, die den
Auslesemitteln folgt, überlappt. Die Aluminiumelektrode 42 bildet eine ohmsche Verbindung mit dem ρ' -Inselgebiel
29.
Die Wirkungsweise der Anordnung nach Fig. 10 kann der Anordnung nach den F i g. 4 bis 6 völlig analog
sein, wobei die Elektroden 25 und 27 mit einer gesonderten Quelle von Taktspannungen verbunden sind, um die
Verwcilzeit der Ladungspakete unter der Gate-Elektrode 26 möglichst lang zu machen. Wenn es für das Auslesen
genügt, daß die Verweilzeit eines Ladungspakets unter der Gate-Elektrode 26 gleich der Vcrweil/.eit eines
Ladungspakets unter einer der Taktelektrodcn Φ\ bis Φι ist, können die Elektroden 25 und 27 mit denselben
gemeinsamen Leitungen wie die Elektroden Φ, bzw. die Elektroden Φι verbunden werden.
Fig. 11 und 12 zeigen eine Draufsicht auf bzw. einen Schnitt durch einen Teil einer anderen Ausführungsform einer Halbleiteranordnung nach der Erfindung. Diese Ausführungsform besteht gleichfalls aus einer ladungsgekoppelten Anordnung, in der der Ladungstransport über das Innere der Halbleiterschicht erfolgt und die neuen Auslesemittel an einer Zwischenstelle in dem Signalladungstransportkanal zwischen zwei Gruppen von Taktelektroden angebracht sind. Die Anordnung benutzt ein Dreiphasensystem für den Ladungstransport der bereits für die vorhergehende Auslührungsform beschriebene Form, d. h. unter Verwendung von Taktelektroden in Gruppen von drei Elektroden Φ\, Φι und Φζ. die alle aus Polysiücium bestehen. In jeder Gruppe sind die Elektroden Φ\, Φι bzw. Φ3 in reihenmäßig zunehmenden Abständen von der Siliciumobcrfläehe gelegen. Die den Elektroden / und O in Fi g. 1 entsprechenden Elektroden 45 und 47 bestehen gleichfalls aus Polysiiicium und befinden sich auf demselben Pegel wie die Taktelektroden Φι bzw. Φζ. Die Taktelektrodc 46 in dieser Ausführungsform besteht auch aus Polysilicium und liegt auf demselben Pegel wie die Taktelekiroden Φι. Weiter überlappt die Gate-Elektrode 46 den ganzen Umfang eines inselförmigen p+'Oberflachcngcbictes 49 und erstreckt sich über die ganze Breite des Teiles der n-leitendcn Schicht, der von einander gcgcnüberliegenden Teilen eines gemeinsamen p+-Gebietes 16 begrenzt wird. Eine ohmsche Verbindung ist mit dem pH-Gebiet über einen Anschlußleiter 50 hergestellt.
In dieser Anordnung befindet sich an der Oberfläche
Fig. 11 und 12 zeigen eine Draufsicht auf bzw. einen Schnitt durch einen Teil einer anderen Ausführungsform einer Halbleiteranordnung nach der Erfindung. Diese Ausführungsform besteht gleichfalls aus einer ladungsgekoppelten Anordnung, in der der Ladungstransport über das Innere der Halbleiterschicht erfolgt und die neuen Auslesemittel an einer Zwischenstelle in dem Signalladungstransportkanal zwischen zwei Gruppen von Taktelektroden angebracht sind. Die Anordnung benutzt ein Dreiphasensystem für den Ladungstransport der bereits für die vorhergehende Auslührungsform beschriebene Form, d. h. unter Verwendung von Taktelektroden in Gruppen von drei Elektroden Φ\, Φι und Φζ. die alle aus Polysiücium bestehen. In jeder Gruppe sind die Elektroden Φ\, Φι bzw. Φ3 in reihenmäßig zunehmenden Abständen von der Siliciumobcrfläehe gelegen. Die den Elektroden / und O in Fi g. 1 entsprechenden Elektroden 45 und 47 bestehen gleichfalls aus Polysiiicium und befinden sich auf demselben Pegel wie die Taktelektroden Φι bzw. Φζ. Die Taktelektrodc 46 in dieser Ausführungsform besteht auch aus Polysilicium und liegt auf demselben Pegel wie die Taktelekiroden Φι. Weiter überlappt die Gate-Elektrode 46 den ganzen Umfang eines inselförmigen p+'Oberflachcngcbictes 49 und erstreckt sich über die ganze Breite des Teiles der n-leitendcn Schicht, der von einander gcgcnüberliegenden Teilen eines gemeinsamen p+-Gebietes 16 begrenzt wird. Eine ohmsche Verbindung ist mit dem pH-Gebiet über einen Anschlußleiter 50 hergestellt.
In dieser Anordnung befindet sich an der Oberfläche
der η-leitenden Schicht 12, die auf dem p-leitenden Substrat liegt, ein höher dotiertes η-leitendes Oberflächengebiet
52. Diese n-leitcnde Oberflächenschicht 52 ergibt eine Verbesserung in der l.adungsvernrbciiungskapa/iliii
einer liidungsgckoppcltcn Anordnung, in der der I .adungstransport
über das Innere der Halbleitcrschicht staltfindet. Für eine vollständige Beschreibung der günstigen
Wirkung einer derartigen Anordnung sei auf die bereits genannte DE-OS 23 59 720 verwiesen. Die n-leilende
Oberflächenschicht 52 erstreckt sich über die ganze Oberfläche der η-leitenden Schicht, die durch das
ρ' -Gebiet 16 begrenzt wird, mit Ausnahme des p+-Gebicls
49. Diese Anordnung hat im Vergleich zu den vorher beschriebenen Ausführungsformen insofern eine
einfachere Struktur, daß keine zusätzlichen örtlichen nleitenden Gebiete erforderlich sind, um die gewünschte
Potential verteilung unter der Transistor-Gate-Elektrode zur Begrenzung des Transistorstroms zu erzielen,
während keine zusätzlichen Elektroden benötigt werden, um die Ladung über einen besonderen Weg in die
n-lcitende Schicht einzuführen. Auch diese Anordnung enthält eine empfindliche Ladungsausleseverslärkerstufe,
in der alle Potentiale gut definiert sind. Wegen der größeren Oberfläche der Gate-Elektrode bei einem gegebenen
Querschnitt des Hauptteiles des Ladungstransportkanals und der dadurch bestimmten Ladungsverarbeitungskapazität
kann die Empfindlichkeit etwas geringer als bei den vorhergehenden Ausführungsformen
sein. Die Wirkung der Ladungsausleseverstärkermittel wird aber zum Auslesen mittlerer und großer Mengen
Ladung wenigstens ebenso gut wie die einer bekannten »Floating gate amplifierw-Anordnung sein. Die Herstellung
dieser Anordnung ist verhältnismäßig einfach, wobei die beschriebenen Probleme der Reproduzierbai keil
und Stabilität nicht auftreten, weil es keine »floating« Elektroden mit unbestimmten Ladungsmengen
daraufgibt.
Beim Betrieb der Anordnung nach den F i g. 11 und 12
ändern sich die an die Hauptelektroden Φ\ bis Φ3 angelegten
Spannungen zwischen +5 V und —5 V. Das die Transistor-Drain-Elektrode bildende ρ+ -Gebiet 16 befindet
sich auf —5 V in bezug auf das Substrat. Das die Transistor-Source-Elektrodc bildende p+-Gebiet 49 ist
über einen Widersland R mit einer Vorspannungsquelle
von +5 V verbunden und das Ausgangssignai O/P wird
auf die in F i g. 11 dargestellte Weise entnommen. Die an
die Elektroden 45 und 47 angelegten Taktspannungen variieren zwischen +5V und —5 V, wobei die Gate-Elektrode
46 auf Erdpotential gehalten wird.
Es dürfte einleuchten, daß in einem Signalladungstransportkanal mehr als eine Ladungsauslesestufe der in
F i g. 11 und 12 dargestellten Form vorhanden sein können.
Ferner können die Auslesemittel statt in der Mitte eines Signaüadungstransportkanals, wie in den F i g.! 1
und 12, auch am Ende eines solchen Kanals sofort vor den Ladungsabführungsmitieln liegen, wie dies z. B. in
der an Hand der Fig.4 bis 6 beschriebenen Ausführungsform
der Fall ist. Bei einer Abwandlung der in den F i g. 11 bis 12 dargestellten Anordnung ist das n-leilende
Oberflächengebiet 52 weggelassen. In diesem Falle ist die Ladungsverarbeitungskapazität bei einem gegebenen
durch das p+-Gebiet 16 begrenzten Querschnitt der η-leitenden Schicht niedriger. Bei einer anderen Abwandlung
der Ausführungsform nach F i g. 11 und 12
sind zur Vereinfachung der Struktur und der Wirkung die Elektroden 45 und 47 mit denselben Leitungen wie
die Taktelektroden Φ\ bzw. Φι verbunden. Dadurch
wird aber die Verweilzeit der Ladung unter der Gate-Elektrode 46 verkürzt, so daß das Signal-Rausch-Verhältnis
kleiner wird.
In den bisher beschriebenen Ausführungsformen ist eines der ersten und zweiten Gebiete vom entgegt-ngesel/.ten
Leitfähigkeitstyp, die die Source- und Druin-Elektroden
des Auslesetransistors bilden, ein inselförmiges pH -Oberflächengebiet, das innerhalb des Teiles der
Schicht liegt, der den Signalladungstransportkanal enthält, wobei das andere der senannten ersten und zweiten
Gebiete vom entgegengesetzten Leitungstyp durch ein ρ+-Oberflächengebiet gebildet wird, das entlang einer
seitlichen Begrenzung des Kanals liegt Für den Auslesetransistor wird also nur ein zusätzlicher ρ+ -Gebiet
benötigt. In großen Zügen werden weitere Ausführungsformen,
wobei andere Möglichkeiten zur Bildung der Transistorgebiete verwendet werden, und vor allem
Formen beschrieben, in denen keine zusätzlichen ρ+-Gebiete erzeugt und in denen zwei zusätzliche
ρ + -Gebiete verwendet werden.
In der Draufsicht nach Fig. 13 wird der Teil 17 der
n-lcitenden epitaktischen Schicht entlang einander gegenüberliegender
langer Ränder, die sich in einer Richtung parallel zu der Ladungstransportrichtung erstrekken,
seitlich durch gesonderte ρ+-Gebiete 61 und 62 begrenzt, die nicht miteinander verbunden sind. Diese
p+-Gebiete 61 und 62 erstrecken sich nur teilweise durch die epitaktische Schicht hindurch. Die aus Polysi-Iicium
bestehenden Elektroden 63 und 65, die von der Siliciumoberfläche getrennt sind, entsprechen den Elektroden
/ und O in F i g. 1. Die Elektrode 64 besteht aus Aluminium und bildet die Gate-Elektrode des Auslesetransistors.
Beim Betrieb wird die Source-Elektrode des Auslesetransistors durch das ρ+-Gebiet 62 und die
Drain-Elektrode durch das p+-Gebiet 61 gebildet. Ein stellenweise erzeugtes höher dotiertes n-leitendes
Oberflächengebiet 66 befindet sich im Transistorkanal unter der Gate-Elektrode 64 und grenzt an das
p+-Source-Elektrodengebiet 62, aber ist von dem p+-Drain-Elektrodengebiet 61 getrennt. Das Gebiet 66
dient dazu, die gewünschte Potentialverteilung unter der Gate-Elektrode 64 zu erzielen, damit die gewünschte
Transistorwirkung erhalten wird, wobei das gespeicherte Ladungspaket auf das Innere des Teiles 17 der
η-leitenden Schicht begrenzt ist, ohne daß Mischung der Elektronen im gespeicherten Ladungspaket mit den beweglichen
Löchern im Transistorkanal auftritt Die Wirkungsweise dieser Anordnung ist gleich der der Anordnung
nach den F i g. 4 bis 6. Die an die (nicht dargestellten) Haupttaktelektroden angelegten Taktspannungen
variieren zwischen OV und +6 V und die an die Elektroden 63 und 65 angelegten Taktspannungen variieren
ebenfalls zwischen 0 V und +6 V, wobei alle hier angegebenen Spannungen auf das Potential des p-leitenden
Substrsts, das normalerweise an Erd^otentis! üe^t bezogen
sind. Das ρ+-Gebiet 62, das die Source-Elektrode bildet, ist über einen Widerstand an eine Quelle von
+ 5 V angeschlossen, während das p+-Gebiet 61 das die Drain-Elektrode bildet, auf -2 V gehalten wird. Die
Gate-Elektrode 64 wird auf einem konstanten Potential
ω von —5 V gehalten. Diese Anordnung kann derart ausgebildet
werden, daß die Auslesestufe nach F i g. 13 sich an einer Zwischenstelle längs eines Signalladungstransportkanals
oder am Ende eines Signalladungstransportkanals sofort vor Ladungsableitungsmitteln befindet
Die Anordnung kann z. B. für Betrieb in dem Zwei-, Drei- oder Vierphasenmodus in bezug auf den Ladungstransport eingerichtet werden.
F i g. 14 zeigt eine Draufsicht auf einen Teil einer An-
F i g. 14 zeigt eine Draufsicht auf einen Teil einer An-
Ordnung, in der sowohl die Source- als auch die Drain-Elekirodengebiete des Ausle-eiransistors als gesonderte inselförmige p+-Oberflächengebiete in dem CCD-Kanalgebiet angeordnet sind. Diese Anordnung enthält
ein p+-Oberflächengebiet 16. das sich nur teilweise
durch die epitaktische Schicht hindurch erstreckt wie dies in der Anordnung nach den F i g. 4 bis 6 der Fall ist,
und das einander gegenüberliegende Teile besitzt, die den Teil 17 der η-leitenden Schicht seitlich begrenzen.
Die Transistor-Source- und -Drain-Elektrodengebiete werden durch inselförmige p+Oberflächengebiete 71
und 72 mit Anschlußleitern 73 bzw. 74 gebildet An der Stelle des Transistorkanalgebietes befinden sich ein höher dotiertes n+-Oberflächengebiet 75, das an das
p+'Source-Elektrodengebiet 71 grenzt und das von
dem p+-Drain-Elektrodengebiet 72 getrennt ist Das Gebiet 75 dient dazu, die gewünschte Potentialverteilung unter der Transistor-Gate-Elektrode 77 zu erzielen, wie sie für die beabsichtigte Transistorwirkung:, wobei das gespeicherte Ladungspaket auf das Innere des
η-leitenden Teiles 17 der Schicht begrenzt wird, ohne daß die Elektronen im gespeicherten Ladungspaket mit
den beweglichen Löchern im Transistorkanal gemischt werden, verlangt wird. Die Elektroden 78 und 79 bestehen aus Polysilicium und entsprechen den Elektroden /
und O in F i g. 1, wobei die Elektrode 78 derart angeordnet wird, daß sie an die letzte Elektrode einer Gruppe
von Taktelektroden grenzt die für die Ladungsspeicherung und den Ladungstransport zu den Ladungsausilesemitteln dienen. Die aus Aluminium bestehenden Schirmelektroden 81 und 82 befinden sich auf der Isolierschicht
und grenzen an die Elektrode 78. Sie liegen über jenen Teilen der η-leitenden Schicht, in die die Ladung nicht
eindringen soll. Diese Teile liegen zwischen den ρ+-Gebteten 71,72 und den benachbarten Teilen des p+-Gebietes 16.
Beim Betrieb der Anordnung nach Fig. 14 wird das
ρ+-Gebiet 16, gleich wie die Schirmelektroden 81 und 82. auf Substratpotential gehalten. Die an die Haupttaktelektroden für die Ladungsspeicherung und dem Ladungstransport über das innere der Schicht längs des
Transportkanals angelegten Taktspannungen variieren zwischen 0 V und +6 V. Die Anordnung kann z. B. für
Betrieb in einem Zwei-, Drei- oder Vierphasenmodus eingerichtet werden. Die an die Elektroden 78 und 79
angelegten Spannungen variieren zwischen 0 V und + 6 V, wobei die Gate-Elektrode 77 auf einem konstanten Potential von -5 V gehalten wird. Die Drain-Elektrode 74 wird auf -2 V gehalten und die Source-Elektrode 73 ist über einen Widerstand, einem dessen Enden
das Ausgangssignal entnommen wird, mit einer Spcisequelle von +5 V verbunden.
Eine weitere Ausführungsform wird an Hand der Fig. 15 beschrieben. Darin wird ein einziges zusätzliches p+-Gebiet beim Betrieb als Transistor-Drain- Elektrode benutzt. In dieser Anordnung ist der Teil 17 der
η-leitenden Schicht in Richtung des Ladungstransports entlang einander gegenüberliegender langer Ränder
seitlich von gesonderten p+-Oberflächengebicten 91 und 92 begrenzt die sich nur teilweise durch die epitaktische Schicht hindurch erstrecken. Im Betriebszustand
bildet das Gebiet 92 die Source-Elektrode des Transistors, wobei die Drain-Elektrode des Transistors durch
ein inselförmiges ρ+ -Oberflächengebiet 93 mit einem
Anschlußleiter 94 gebildet wird. Die aus Polysilicium bestehenden Elektroden 95 und 96 entsprechen den
Elektroden / und O in F i g. 1 und befinden sich in der Ladungstransportrichtung auf einander gegenüberliegenden Seiten der Transislor-Gate-£lektrode 97. Ein
örtlich gebildetes höher dotiertes η-leitendes Oberflächengebiet 98 befindet sich unter der Gate-Elektrode 97
und erstreckt sich derart, daß es an das Source-Elektros dengebiet 92 grenzt und von dem Drain-Elektrodengebiet 93 getrennt ist Mit diesem Obcrfiächengebiel 98
wird erreicht, daß. obwohl die Elektrode 97 stets negativer als die angrenzenden Elektroden 95 und 96 ist das
Potential im Inneren der Schicht unter der Elektrode 97
derartig ist, daß dort unter Einfluß der angelegten Taktspannungen Ladungspakctc eingeführt und bcgrcn/t
werden können und daß die Ladungspakete nicht unter denjenigen Teil der Elektrode 97 gelangen werden, an
dem kein höher dotiertes Gebiet 98 vorhanden ist.
is Beim Betrieb ist die mit dem ρ' -Gebiet 92 verbundene Source-Elektrode mit einer Spannungsquelle von
+ 2 V verbunden und wird das ρ'-Gebiet 91 auf —5 V
gehalten. An die (nicht dargestellten) Haupttaktelektroden werden Taktspannungen angelegt die zwischen 0 V
und +6 V variieren, während an die Elektroden 95 und 96 Taktspannungen angelegt werden, die zwischen 0 V
und +6V variieren. Die Drain-Elektrode 94 ist über einen Widerstand mit einer Quelle von —8 V verbunden
und die Gate-Elektrode 97 wird auf -5 V gehalten. In
dieser Ausfüh-ungsfonn und auch in der an Hand der
Fig. 13 beschriebenen Ausführungsform besteht beim Betrieb ein Spannungsunterschied zwischen verschiedenen ρ+ -Gebieten, die auch zur Isolierung des Halbleiterschichtteiles, in dem sich der Ladungstransportkanal
befindet verwendet werden. Daher können Beschränkungen in bezug auf die mindestzulässige Dicke der
η-leitenden Schicht bestehen. Die Möglichkeit einer Verbindung zwischen einem derartigen p+-Oberflächengebict und dem p-Ieitenden Substrat, auf dem die
3S η-leitende Schicht vorhanden ist. muß vermieden wer-,
den.
Es ist einleuchtend, daß für den Fachmann im Rahmen der Erfindung viele Abwandlungen der bisher beschriebenen ladungsgekoppelten Anordnungen möglich sind.
Für die für Bildaufnahmezwecke bestimmten Anordnungen kann, statt die Struktur für den Empfang einfallenden Lichtes oder von Strahlung auf der Seite, auf der
sich die Taktelektroden befinden, anzupassen, die Struktur derart ausgebildet werden, daß sie für den Empfang
von Licht oder Strahlung auf der Substratscite geeignet
ist, wobei das Substrat eine genügend kleine Dicke aufweist.
In allen beschriebenen Ausführungsformen ist der Signalladungstransportkanal mit einer praktisch gleich-
mäßigen Breite dargestellt. Erwünschtenfalls kann der Signalladungstransportkanal aber eine örtliche Variation in der Breite in der Nähe des Auslesetransistors
aufweisen, um das zusätzlich gebildete Gebiet oder die zusätzlichen Gebiete vom entgegengesetzten Leitungs
typ, die eines oder beide Transistor-Sourcc- und -Drain-
Elcklrodcngebiete bilden, unterzubringen.
Beim Betrieb der an Hand der F i g. 4 bis 6 und der
Fig. 10 beschriebenen Ausführungsformcn wird das ρ+ -leitende inselförmige Oberfliichengcbict als Transi
tor-Sourcc-IEIektrodengebiet verwendet, wobei das
ρ+ -Gebiet 16 das seitlich den Signalladungstransportkanal begrenzt, als Drain-F.lcklrodengebiel verwendet
wird. Bei Abwandlungen dieser Strukturen, in denen die
höher dotierten n-Gebicte auch an das ρ'-Gebiet 16
b5 grenzen, ist es möglich, die Source- und Drain-Elektrodengebiete und die daran angelegten Spannungen untereinander zu verwechseln.
das Ausgangssignal von einem Punkt zwischen der Transislor-Source-Eleklrodc und einem Bclastungswidcrsliind in dem Reihenkreis zwischen der Source-EIektrode und einer Gleichslromvorspannungsquelle abgeleitet und dann einem äußeren Verstärker zugeführt
wird. Andere Anordnungen zum Ableiten des Ausgangssignals sind aber auch möglich; z. B. kann statt
eines derartigen Widerstandes in Reihe mit dem Auslesetransistor der Hauptstromweg eines anderen Feldeffekttransistors mit isolierter Gate-Elektrode verwendet
werden, der in demselben Halbleiterkörper angebracht ist. Weiter ist es möglich, die Anordnung derart zu betreiben oder zu bilden, daß die Gate-Elektrode und die
Drain-Elektrode des Auslesetransistors dauernd miteinander verbunden sind, wobei in den beschriebenen Beispielen das an die Gate- und Drain-Elektrode angelegte
gemeinsame Potential den Wert aufweist, der für das Potential der Gate-Elektrode angegeben ist.
Eine Weiterbildung einer Halbleiteranordnung nach der Erfindung wird an Hand der Fig. 16 und 17 beschrieben. F i g. 17 zeigt einen Querschnitt längs der Linie XVII-XVIl durch die Draufsicht nach F i g. 16. Diese
Anordnung enthält ein Photodetektorelement mit einem p-leitenden Substrat 101 und einer η-leitenden epitaktischen Schicht 102, wobei das Substrat und die epitaktische Schicht je eine Dicke und eine Dotierung aufweisen, die praktisch denen der an Hand der F i g. 4 bis 6
beschriebenen Ausführungsform entsprechen. Auf der Oberfläche 103 der epitaktischen Schicht 102 befindet
sich eine Isolierschicht 104. Ein ρ4 -Oberflächengebiet
106 erstreckt sich in der epitaktischen Schicht 102, aber nicht durch diese Schicht hindurch. Dieses ρ+-Oberflächengebiet 106 hat eine geschlossene Konfiguration, mit
Ausnahme einer kleinen öffnung 107 mit einer Breite von einigen μπι. Ein inselförmiges ρ+-Gebiet 108 mit
einer entsprechenden Dotierung und Dicke befindet sich innerhalb des ρ + -Gebietes 106. Auf der Oberfläche
der Isolierschicht 104 liegt ein Elektrodensystem, das aus zwei Elektroden 120 und 121 besteht, die beide aus
mit Phosphor dotiertem polykristallinen! Silicium bestehen und sich auf verschiedenen Pegeln über der Siliciumoberfläche erstrecken, wobei die Elektrode 120 der
Siliciiimoberfläche näher als die Elektrode 121 liegt. Die Polysiliciumelektrode 120 hat eine praktisch rechteckige Konfiguration, derart, daß ihr Innenumfang den Außenumfang des inselförmigen p+-Gebietes 108 überlappt und daß der Außenumfang rechteckig gestaltet ist,
mit Ausnahme des Teiles, der einen Auslcsclcitcr bildet. Die Polysiliciumelektrode 121 hat ebenfalls eine praktisch rechteckige Konfiguralion, wobei ihr Außenumfang den Innenumfang des p+-Gebietes 106 überlappt
und ihr Innenumfang den Hauptteil des Außenumfangs der Polysiliciumelektrodc 120 überlappt. Die Elektroden 120, 121 bilden ein Paar sich überlappender Ladungsübcrtragungselektroden. Die ρ+-Gebiete 106 und
108 bilden die Source- und Drain-Elektroden eines Feldeffekttransistors mit isolierter Gate-Elektrode, dessen
Ladungstransportelektroden 120, 121 zusammen zugleich Teile der Gate-Elektrode bilden. Das ρ' -Gebiet
108 ist mit einem Anschlußleiter 112 und das ρ+ -Gebiet
106 ist mit einem Anschlußleiter 113 versehen. In der Nähe der Unterbrechung 107 in dem p+-Gebiet 106
befindet sich ein η' -Oberflächengebiet 114 in der n-lcitcnden epitaktischen Schicht 102, das mit einem Anschlußleiter 115 verschen ist.
Die Wirkung der Anordnung als Photodelcktorelemenl wird nachstehend beschrieben. Die einfallende
Strahlung wird auf die obere Fläche gerichtet und die
halbdurchiässigcn Polysiliciumelektroden 120, 121 sind
derart ausgeführt, daß sie Strahlung in dem Wellonlän
genbcrcich, für den die Anordnung empfindlich sein muß, durchlassen. Während der Detektionsperiodc ist
der Teil der epitaktischen Schicht unter den Elektroden 120 und 121. der sich innerhalb des ρ+-Gebietes 106
befindet, völlig erschöpft und gegen die Umgebung isoliert Dies wird durch das Anlegen von Potentialen (die
alle in bezug auf das an Erdpotential liegende p-leitende
ίο Substrat angegeben sind) von +10 V an den Leiter 115,
von -5 V an den Leiter 113 und von —5 V an die Elektrode 121 erreicht während die Elektrode 120 auf Substratpotential (0 V) gehalten wird. Elektron-Loch-Paare,
die bei Absorption der einfallenden Strahlung innerhalb
des völlig erschöpften Teiles der Schicht 102 oder des
Erschöpfungsgebietes im Substrat 101 unter dem genannten Teil der Schicht erzeugt werden, werden durch
das elektrische Feld voneinander getrennt wobei die Löcher zu dem p-leitenden Substrat und die Elektronen
zu den Potentiaimaxima im Inneren der n-leitenden Schicht 102 fließen. Dadurch, daß die innere Elektrode
120 ein positiveres Potential als die äußere Elektrode
121 aufweist, werden die Streufelder (fringing fields) in der epitaktischen Schicht jene Elektronen, die unter der
Elektrode 121 erzeugt sind, zu einer Stelle im Inneren der Schicht unter der inneren Elektrode 120 treiben. Mit
Ausnahme eines kleinen Prozentsatzes an Elektronen, der dadurch verloren geht, daß er über die öffnung 107
in dem ρ+-Gebiet 106 zu dem nichterschöpften Teil der
η-leitenden Schicht verschwindet, werden die durch Absorption der einfallenden Strahlung erzeugten freien
Elektronen schließlich unter der Elektrode 120 gesammelt und im Inneren der η-leitenden Schicht 102 begrenzt werden. Während dieser Bildaufnahmeperiode
ist das Gebiet 108, das die Transistor-Source-Elektrode bildet, mit einer Quelle von +5V über einen Widerstand R verbunden. Der Hauptstrom des Transistors,
der die Source- und Drain-Elektrode durchfließt, wird zunehmen, je nachdem mehr Elektronen in die Schicht
eingeführt werden und sich in der Speicherstelle unter der Elektrode 120 ansammeln, die einen Teil der Gate-Elektrode des Transistors bilden. Da das Oberflächenpotential mit dem Source-Elektrodenpotential gekoppelt ist, werden mehr Löcher in den Transistorkanal
eingeführt werden als Kompensation für die zugenommene Elektronenkonzentration im Inneren der Schicht
unter der Elektrode 120. Über eine bestimmte Periode wird der Transistorstrom bei einfallender Strahlung, wie
beschrieben, zunehmen, und dieser Strom wird ein Maß
für die Gesamtmenge in dieser Periode einfallender
Strahlung sein. Am Ende einer Teilbildperiode wird die äußere Elektrode 121 zeitweilig auf +1 V gebracht, um
die untere der Elektrode 120 gespeicherten Elektronen zu entfernen. Die Elektronen werden zu einer Stelle
unter der Elektrode 121 transportiert, von der sie über die öffnung 107 in dem ρ+ -Gebiet 106 entfernt werden,
weil das Potential der η-leitenden Schicht außerhalb des p + -Gebietes 106 positiver als das innerhalb des genannten Gebietes ist. Wenn das an die Elektrode 121 ange-
bO legte Potential wieder auf —5 V gebracht wird, beginnt
eine neue Teilbildperiode und wird aufs neue ein Bild aufgenommen, wie beschrieben ist.
Es ist einleuchtend, daß eine Anzahl derartiger Photodetektorclemente in einem gemeinsamen Halbleiter-
b5 körper gebildet werden können, wobei den einzelnen
Elementen Ausgänge zugeordnet sind. Weiter ist es auch möglich, in einer derartigen Struktur mit einer Anzahl von Photodetektorelementen elektrolumineszie-
rende oder andere Wiedergabemittel in Reihe mit dem Source- und Drain-Elektrodeniereis jedes Auslesetransistors
anzuordnen.
Weitere Ausführungsformen der Erfindung werden nun beschrieben, wobei die Anordnungen nach diesen
Ausführungsformen aus ladungsgekoppelten Anordnungen mit Bulktransport bestehen, die Auslesemiite!
mit Feldeffekttransistoren mit isolierten Gate-Elektroden an je einer Anzahl aufeinanderfolgender Ladungsspeicher- und -Übertragungsbits einer Ladungstransportleitung
enthalten.
Die in den Fig. 18 bis 20 dargestellte Anordnung ist
eine BuIk-CCD, in der jede einer Anzahl aufeinanderfolgender Ladungsspeicher- und -Transportstufen (Bits) in
einer einzigen Ladungsspeicher- und -Iransportleitung gesondert mittels gesonderter Ladungsauslesemittel zugänglich
ist, die eine Feldeffekttransis'orstmktur mit
isolierter Gate-Elektrode enthalten. In den rein schema
tischen Zeichnungen haben die verschiedenen Schraffuren und Linienformen die gleiche Bedeutung wie in den
obenbeschriebenen Figuren. Der Deutlichkeit halber sind nur zwei Ladungsspeicher- und-transportstufen
(Bits) dargestellt, aber es leuchtet ein, daß die Anordnung eine Vielzahl, in diesem Falle z. B. hundert, Ladungsspeicher·
und -transportstufen in einer ein/igen Leitung enthält.
Die Anordnung enthält ein p-leitendes Siliciumsubstrat
2Cl mit einem spezifischen Widersland von etwa 30 Ω · cm und einer Dicke von etwa 200 μπι mit darauf
einer η-leitenden aus Silicium bestehenden epitaktischen Schicht 202 mit einem spezifischen Widerstand
von etwa 8 Ω · cm und einer Dicke von etwa 4 μηι. Auf
der oberen Fläche 203 der epitaktischen Schicht 202 befindet sich Isoliermaterial 204, das aus Siliciumoxidschichtteilen
verschiedener Dicken besteht. In der epitaktischen Schicht 202 befindet sich ein ρf-dotiertes
Oberflächengebiet mit parallel verlaufenden streifenförmigen Teilen 206, die dazu dienen, die Grenzen eines
Ladungstransportkanals 207 in dem η-leitenden Material der Schicht 202 in einer Richtung parallel zu der
Ladungstransportrichtung, die mit dem Pfeil in Fig. 19
angegeben ist, zu definieren. Beim Betrieb ist der Teil 207 der η-leitenden Schicht gegen seine Umgebung isoliert,
ausgenommen, daß Mittel zum Einführen und Ableiten von Ladung aus diesem Teil der Schicht vorgesehen
sind. Diese Isolierung wird dadurch bewirkt, daß der pn-übergang zwischen dem p-leitenden Substrat 201
und der η-leitenden Schicht 202 und der pn-Übcrgang zwischen dem ρ+ -Gebiet 206 und der n-leilcndcn
Schicht 202 in der Sperrichtung vorgespannt werden, derart, daß das Erschöpfungsgebiet, das zu dem letzteren
Übergang gehört, sich wenigstens bis zu dem Erschöpfungsgebiet erstreckt, das zu dem genannten pn-Übergang
zwischen dem Substrat und der epitaktischen Schicht gehört. Der Einfachheit halber sind weitere Verbindungen
mit der η-leitenden Schicht außerhalb der Teile 207. die von dem p4-Gebiet 206 begrenzt sind,
nicht dargestellt. Auf den Isolierschichtteilen befindet sich ein Elektrodensystem, das zur kapazitiven Erzeugung
elektrischer Felder für den Transport informationdarstellender Ladung über das Innere der Halblcitcrschicht
angebracht ist. Dieses Elektrodensystem enthält eine Anzahl Gruppen von Elektroden Φ\, Φι, Φι. Die
nahe beieinanderliegenden Ränder der Elektroden Φ\ und Φι überlappen sich, gleich wie die nahe beicinanderliegcndcn
Ränder der Elektroden Φι und Φ\ und die
nahe beicinanderliegenden Ränder der Elektroden Φ\
und Φ\. In der Richtung senkrecht zu der l.adungsiransportrichtung
und parallel zu den einander gegenüberliegenden Hauptflächcn der n-leilendcn Schicht 202 erstrecken
sich die Elektroden Φ\, Φι und Φι völlig über
die ganze Breite des Teiles 2C7 der Schicht 202, der
ϊ durch die einander gegenüberliegenden streifenförmigen
Teile des p4 -Gebietes 206 definiert ist Die Elektroden
Φι sind dauernd miteinander verbunden und bestehen aus dotierten polykristallinen Siliciumschichl!eilen,
die sich auf einem ersten Pegel auf dem Isoliermaterial 204 befinden. Die Elektroden Φ>
sind dauernd miteinander verbunden und bestehen aus dotierten polykristallinen
Siliciumschichllcilen, die sich auf einem /.weiten Pegel
auf dem Isoliermaterial 204 befinden und die die Elektroden Φι auf dem ersten Pegel überlappen. Die
Elektroden Φ2 können dauernd miteinander verbunden oder gesondert zugänglich sein, je nach der Betriebsphase,
wie nachstehend beschrieben werden wird. Sie bestehen aus Aluminiuinschichtteilcn, die sich auf
einem höheren Pegel auf dem Isoliermaterial 204 befinden
und die die Elektroden Φ\ und Φζ überlappen.
Innerhalb des Teiles 207 der Schicht 202 befinden sich
ρ' -dotierte insclförmigc Obcrflächengcbictc 209, wobei
eines dieser Gebiete 209 für jede Gruppe von drei Ladungslransportclektrodcn Φι, Φ\ und Φι vorgesehen
ist. Die ρ> -Gebiete 209, die in der vorliegenden Ausführungsform
zentral innerhalb des Teiles 207 liegen, weisen die gleiche Dotierung und Tiefe wie das ρ * -Gebiet
206 auf. in der Ladungstransportrichtung weisen sie dieselben
Abmessungen wie die zugehörigen Elektroden Φϊ auf und fluchten sie praktisch mit diesen Elektroden
Φι. Im Isoliermaterial 204 sind zentral über den ρΗ -Gebieten
209 Kontaktfenster 210 vorhanden, über die die Elektroden Φι mit den ρ' -dotierten Gebieten 209 verbunden
sind.
In dem n-lcitcndcn Schichtteil 207 befinden sich weiter
Oberflächengebietc 211, die mit durch Ionenimplantation
angebrachten Donatorvcriinrcinigungcn höher
dotiert sind und die dazu dienen, wie bereits an Hand vorhergehenden Ausführungsformen beschrieben ist,
die Potcntialverteilung in dem Schichtteil 207 derart zu beeinflussen, daß die Speicherung durch Elektronen
dargestellter Information im Inneren des genannten Schichtteils 207 unter einer Elektrode Φι unter den höher
dotierten Oberflächenteilcn 211 konzentriert wird.
Die durch Ionenimplantation angebrachte Donatorkonzentration ist derart lokalisiert, daß in Richtung des Ladungstransports
die Gebiete 211 sich nur bis zu den einander gegenüberliegenden getrennten Rändern der
Elektroden Φ\ und Φ\ erstrecken. In einer Richtung parallcl
zu der Oberfläche der Schicht 202 und senkrecht zu der Ladungslransportrichtung ist die durch Ionen implantierte
Donalorkonzentration derart lokalisiert, dall sich die Gebiete 211 nur bis zu den gegenüberliegenden
Rändern des ρ ' -Gebietes 206 und der ρ4 -Gebiete 209
v> erstrecken.
Ladungstranspori von Elektronen kann über das Innere
der Schicht durch das Anlegen geeigneter Taktspannungen
an die Elektroden Φ\, Φι und Φ] bewirkt
werden. Im vorliegenden Beispiel wird die sogenannte »Two-and-a-half-phase clocking« angewandt, wobei die
Elektroden Φι während des Ladungstransporis auf einer
konstanten Spannung von 0 V gehalten werden, während die an die Elektroden Φ\ und Φ\ angelegten
Taktspannungen zwischen +5 V und + 15 V variieren.
b5 Das Substrat liegt an Erdpolcntial und über eine (nicht
dargestellte) Verbindung mit dem Teil 207 der n-leilendcn Schicht 202 wird ein Potential von + 15 V angelegt.
Das ρ ' -Gebiet 206 wird auf einem konstanten Potential
von +5 V gehalten.
In den vorliegenden Ausführungsformen bildet das ρ' -Gebiet 206 das gemeinsame Source-Elektrodengebiet
für eine Anzahl von Feldeffekttransistorstrukturen mil isolierter Gate-Elektrode. Die Drain-Elektrodengebieie
werden durch die einzelnen insclförmigen ρ * -Gebielc
209 gebildet Wenn zu einem beliebigen Zeilpunkt in der Taktsequenz ein informationdarstellendcs Ladungspaket
von Elektronen sich unter einer Elektrode Φι befindet und. wie beschrieben, bis unter den höher
dotierten Teil 211 im η-leitenden Schichitcil 207 begrenzt
ist, kann ein Signal, das für die Größe des genannten
Ladungspakets repräsentativ ist, über den Hauptslromweg der zu dieser Elektrode Φι gehörigen
Transislorstruktur erhalten werden. In der vorliegenden
Ausführungsform sind die Gate-Elektroden der Transisiorslrukturen,
die durch die Elektroden Φι gebildet werden, mil den Drain-Elektrodcngebicten verbunden,
die durch die p1 -Gebiete 209 gebildet werden. Beim
Auslesen eines derartigen Ladungspak?ts von Elektronen wird bei einem festen Potential an der durch die
Elektrode Φϊ gebildeten Gate-Elektrode die Größe des
Transistor-Oberflächcnsiroins von Löchern zwischen
der durch das Gebiet 206 gebildeten Source-Elcktrode und dem betreffenden Drain-Eleklrodengebict 209
durch die Größe des Uidungspukets von Elektronen
bestimmt werden, das im Inneren des n-lcitcnden Schichtteils 207 unter dem Transistorkanal gespeichert
ist. Die Stelle, an der das Ladungspaket gespeichert ist, liegt genau unter den beiden durch Ionenimplantation
erhaltenen höher dotierten Oberflächengebieten 211 der betreffenden Transistorstruktur.
Im Zusammenhang mit dem Auslesen sind die Elektroden
Φι je für sich über geeignete Schaltmittel zugänglich,
wobei die betreffende Elektrode Φι mit einem
festen Potential von 0 V über einen Widerstand R verbunden wird. Für Betrieb als abgezweigte Verzögerungsleitung
wird ein bestimmtes Ladungspaket an jedem einer Anzahl aufeinanderfolgender CCD-Transporlbils
während des Durchgangs durch den CCD-Kanal von dem Eingang zu dem Ausgang niehtdeslrukliv
ausgelesen, wobei das genannte Auslesen mittels der Auslcscmittel mit Fcldcffekltransislorsiruklur an jedem
der Bits verwirklicht wird.
Es leuchtet ein, daß die Anbringung der Auslcsemittcl mit Fcldeffekttransislorslruktur in jedem Hit der CCD-Leitung
einfach und leicht erfolgen kann. In der zuletzt beschriebenen Ausführungsform ist jede Auslesetransislorstruklur
derart ausgebildet, daß das Transistor-Drain-Elcktrodengebiet mit der zugehörigen Transistor-Gate-Elektrode
verbunden ist. Dies ist jedoch nicht wesentlich. Die Struktur kann derart abgeändert werden,
daß eine gesonderte Verbindung mit jedem der Transistor-Source- und -Drain-Elektrodengebiete vorhanden
ist. )ede der Strukturen mit je für sich zugänglichen Source- und Drain-Hlektrodengcbieten, wie oben
beschrieben, kann dazu verwendet werden. Weiter können die obenbeschriebenen alternativen Mittel dazu benutzt
werden, das informationdarstellcndc Ladungspaket im Inneren der Schicht auf eine Stelle zu begrenzen,
die genau unter dem darüberlicgendcn Transislorkanal liegt. In einem praktischen Beispiel, bei dem keine zusätzlichen
höher dotierten Oberflächengebictc zum Erhalten der gewünschten Begrenzung des CCD-Ladungspakets
erforderlich sind, weisen die Transislor-Gate-Eleklroden,
die auch eine Gruppe von Taktclcktrodcn bilden, eine mittlere öffnung auf, über die die
Verbindung mit einem inselförmigen Oberfliichengebiet
hergestellt werden kann, das das Transislor-Source-Elektrodengebiet bildet. Dies entspricht einer Anpassung
der in den Fig. 11 und 12 dargestellten Struktur,
derart, daß eine Struktur mit Ausiesung in mehreren Stufen erhalten wird. Dabei sei bemerkt, daß es nicht
notwendig ist, eine gesonderte Taktspannungsquelle für di: Auslesestufen zu verwenden. In jedem Bit können
die Ein- und Ausgangselektroden sowie die Gate-Elektrode einfach durch die üblichen Taktelektroden gebildet
werden.
Es dürfte einleuchten, daß, wie bereits beschrieben, das Vorhandensein nichtdestruktiver Auslesemittel in
jedem CCD-Bit in einer CCD-Leitung einer BuIk-CCD für viele Anwendungen verlangt wird. Derartige Anis
Wendungen beschränken sich nicht auf Signalverarbeitung, bei der nur eine Umwandlung elektrischer Signale
i<i ein Paket von Majoritätsladungsträgern an einem
Eingang der CCD-Leitung und eine anschließende Rückverwandlung in ein elektrisches Signal an dem
Ausgang der CCD-Leitung stattfindet. Denn die neuen Auslescmittcl können dazu benutzt werden, CCD-Bits,
ungeachtet der Stellen, an denen sie angeordnet sind, zugänglich zu machen, und zwar auch zeitlich getrennt
oder gleichzeitig. Ein Beispiel des ersten Falles getrenntcr Zugänglichkeit ist der Gebrauch der Anordnung in
einem Speicher, bei dem die Information, die in Form diskreter Ladungspakete in jedem Bit gespeichert werden
muG, zunächst an dem CCD-Eingang durch Umwandlung elektrischer Signale eingeführt und dann in
jedem Bit mit Hilfe der normalen CCD-Transportwirkung angebracht wird. Der andere Betriebsmodus, bei
dem alle Bits gleichzeitig ausgelesen werden, kommt z. B. in einer Wiedergabeanordnung vor, bei der Ladungsinformation,
die zunächst in jedes Bit der CCD-
J5 Leitung eingeführt worden ist, in ein z. B. sichtbares
Strahlungsmuster mit Hilfe von Mitteln umgewandelt wird, die mit dem Hauptstromweg jedes Auslesetransistorkanals
in Reihe geschaltet sind. Für eine vollständige Beschreibung der Mittel, mit denen ein derartiges
Strahlungsmuster mit clektrolumineszierender.i Material erzeugt werden kann, das mit dem Hauptstromweg
einer Fcldeffckttransistorstruktur vom Verarmungstyp in Reihe geschaltet ist, die jedem Bit einer Oberflächen-CCD
zugeordnet wird, sei auf die bereits erwähnte DE-OS 23 59 720 verwiesen. Es sei aber bemerkt, daß die in
der vorliegenden Anmeldung beschriebenen Strukturen im Vergleich zu den in der genannten DE-OS 23 59 720
beschriebenen Strukturen wichtige Vorteile aufweisen, z. B. was die Gedrängtheit der Anordnung und den für
den Auslesctransistorkanal benötigten Raum anbelangt. Weiter ist auch die Betriebsgeschwindigkeit der jetzt
beschriebenen Auslesemittel größer.
Eine andere Anwendungsmöglichkeit einer Anordnung, in der eine Anzahl Bits in einer CCD-Leitung je
für sich zugänglich sind, ist die Anwendung in einer Aufnahmeanordnung, in der die Ladungspakete in demselben
Halbleiterkörper erzeugt werden, in dem die CCD-Leitung gebildet ist, z. B. mit der normalen CCD-Bildaufnahmewirkung.
Die Ladungspakete können
bo dann ausgelesen werden, ohne daß sie zuerst zu Auslesemitteln
am Ende der CCD-Leitung transportiert werden, wie dies bei den bekannten CCD-Bildaufnahmeanordnungcn
der Fall ist. Dies ist ein Beispiel einer optischen »random acces« Speichervorrichtung. Eine derar-
h5 ugc Vorrichtung in Form eines photoempfindlichen
»Random access«-Speichers kann bei der Erkennung optischer Symbole verwendet werden. Eine weitere Abwandlung
ist die, bei der die Aufnahme einer Szene oder
eines optischen Eingangssignals einer anderen Fornn mit
über eine Eingangsstufe in die CCD-Leitung eingeführter elektrischer Signalinformation verschachtelt wird.
Ein anderer möglicher Anwendungsbereich liegt in der Bildverstärkung und in diesem Zusammenhang sei
auch auf die vorgenannte DE-OS 23 59 720 verwiesen.
Die einfache CCD-Leitungsstruktur, die in den Fig. 18 bis 20 dargestellt ist, und die beschriebenen Abwandlungen
derselben können leicht zur Bildung einer Mehrleitungsanordnung mit einer Reihe oder Matrix
von je für sich zugänglichen CCD-Bits angepaßt werden. Eine derartige Anordnung kann auf verschiedene
Weise aufgebaut werden, je nach der betreffenden Anwendung, wobei die erwähnten Verweisungen auf die
verschiedenen Anwendungen der einfachen Leitungsstruktur entsnrechend Anwendun*7 findnn kennen Insbesondere
für Speicher- oder Wiedergabezweckc kann die Anordnung gedrängt sein und wesentliche Vorteile
bieten.
Eine Ausführungsform einer Speichervorrichtung mit beliebigem Zugriff (RAM) wird nun an Hand der
Fig.21 und 22 beschrieben. Diese Vorrichtung basiert auf der einfachen Leitungsstruktur nach den Fig. 18 bis
20 und enthält eine Reihe oder Matrix, in der jedes »Speicher«-Bit je für sich durch x.y-Adressiermittel zugänglich
ist. In den F i g. 21 und 22 sind Schichtteile und Gebiete, die denjenigen Teilen entsprechen, die in der
einfachen Anordnung nach den Fig. 18 bis 20 vorhanden sind, mit den gleichen Bezugsziffern bezeichnet.
Die Anordnung nach den F i g. 21 und 22 enthält eine Anzahl CCD-Leitungen, die in der x-Richtung parallel
zueinander angeordnet sind, derart, daß in der y-Riehtung die CCD-Bits in Spalten angeordnet sind. Die Taktelektroden
Φι, Φι und Φι sind allen CCD-Lcitungcn
gemeinsam und Information in Form von Ladungspaketen von Elektronen, die an Eingangsstufen an einem
Ende jeder CCD-Leitung eingeführt werden, können also gleichzeitig entlang der verschiedenen Leitungen
getaktet werden. Statt eines einzigen ρ λ -Obcrflächcingebietes,
d. h. eines Gebietes, wie das Gebiet 206 in der Ausführungsform nach den Fig. 18 bis 20, zur seitlichen
Begrenzung der CCD-Kanäle und zur Bildung eines Teiles der Isolierung derselben beim Betrieb ist in der
vorliegenden Ausführungsform eine Anzahl ρ · -Oberflächengebiete
für diesen Zweck vorgesehen. In den Fig. 21 und 22 sind solche p+-Gebiete mit 215,216 und
217 bezeichnet. Diese p+-Gebiete können alle für den
Ladungstransportteil beim Betrieb der Anordnung miteinander verbunden werden und sind je für sich für den
Teil des Betriebes zugänglich, in dem das Auslesen des Speichers stattfindet. Auch die Elektroden Φι können
alle für den Ladüngstrarisport miteinander verbunden
werden und sind je für sich während des Auslesens zugänglich. Der Ladungstransport erfolgt beim Beirieb,
wie in der vorhergehenden Ausführungsform beschrieben ist, mit der Maßgabe, daß die Begrenzung der gespeicherten
Elektronen auf nur einen bestimmten Teil des CCD-Kanals während der Zeit, in der sie sich unter
einer Gate-Elektrode Φ2 befinden, hier dem Wunsch
angepaßt ist. die ünienförmigen ρ+-Gebiete, die die
CCD-Kanäle begrenzen, wie die p+-Gebietc 215, 216,
217, als Transistor-Source-Elektrodengebiete zu verwenden.
Nun sei ein beliebiges Speicherbett betrachtet, /_ B. das Speicherbit links oben in Fig.21. Dieses Speicherbit
wird durch Teile von drei aneinander grenzenden Elektroden Φ,. Φ2, Φι und den Teil 207 der n-leitenden
epitaktischen Schicht 202 gebildet, der unter den genannten
Elcktrodenteilen und zwischen den ρ'-Gebieten
215 und 216 liegt. Zu diesem Speicherbit gehört das Transistor-Drain-Elektrodcngcbiet 209, das zentral in
dem genannten Teil 207 der cpilaktischcn Schicht liegt. In diesem Bit muß Information in Form von Elektronen
im Inneren des Schichtteilcs 207 unter der Elektrode Φι
gespeichert werden. Für das Auslesen ist sichcrgestclll, daß das ρ ' -Gebiet 215 für die ^-Adressierung der Τπιη-si.storslruktiircn
verwendet wird, die zu zwischen den ρ · -Gebieten 215 und 216 liegenden Speicherbits in der
CCD-Lcitung gehören, daß das ρ'-Gebiet 216 für die
^-Adressierung der Transistorsliuklurcn verwendet wird, die zu den zwischen den ρ' -Gebieten 216 und 217
liegenden Speicherbits in der CCD-Lcitung gehören, usw. In all diesen Fällen bildet das betreffende p1 -Gcbiei
2!5, 2!6 oder 2!7 die Transistor-Sourcc-Elcklrodc
und bildet das betreffende ρ · -Gebiet 209 die Transistor-Drain-Eleklrodc.
Für jedes der Gebiete 215, 216 oder 217, das als Sourcc-Elcktrodcngcbiet dient, muß
also sichergestellt werden, daß der Strom nur in der gewünschten Richtung, und /war nur zu dem betreffenden
Drain-Elcklrodcngebicl fließen wird. Dies wird dadurch erreicht, daß. statt in jedem Bit zwei höher dotierte
Oberflächengebiete 211 anzubringen, wie in der vor-
2·) hergehenden Ausführungsform, nun nur ein einziges höher
dotierles Oberflächengcbiet 211 angebracht wird.
Dieses Gebiet 211, das also auch dazu dient, das Ladungspakct
bis unter nur einen Teil der Elektrode Φ2 zu
begrenzen, ist auf jener Seite des mittleren Drain-Klck-
jo trodengebictes 209 angeordnet, die dem zugehörigen
ρ'-Gebiet, das entlang einer lateralen Grenze des
CCD-Kanals liegt, zugekehrt ist, wobei dieses ρ'Gebiet das Sourcc-Elcktrodcngcbicl bilden muß. Auf der
anderen Seite des mittleren Drain-F.lcktrodengcbietcs
j<> 209 sind Mittel zur Erhöhung der Schwellwertspannung
vorgesehen, um zu vermeiden, daß Strom zwischen dem Drain-Elcktrodcngcbiet und dem ρ'Gebiet fließt, das
entlang der anderen lateralen Grenze des CCD-Kanals liegt. In der vorliegenden Ausführungsform bestehen
die Mittel zur Erhöhung der Schwellwerlspannung aus Teilen 219 der Isolierschicht mit einer größeren Dicke.
Diese Teile 219, auf denen sich die Elektroden Φ2 befinden,
sind in der Draufsicht nach F i g. 21 schraffiert dargestellt. Die Grenzen höher dotierter Oberflächengc-
v, biete 211 sind mit gestrichelten Linien angedeutet.
In dem betrachteten Speicherbit, das links oben in
F i g. 21 dargestellt ist, wird also das Source-Elektrodcngcbiet
der Auslesetransislorslruktur durch das ρ'-Gebiet
215 und das Drain-Elcktrodengcbict durch das ρ' -Gebiet 209 gebildet. Der Transislorkanal wird in
dem höher dotierten Gebiet 211 gebildet, das zugleich
Ladungspaket von Elektronen unter der Elektrode Φ2
gespeichert werden kann.
Beim Betrieb der Speicheranordnung werden die Iinicnförmigen
ρ *-Gebiete während des Ladungsiransports zum Einschreiben der Speicherinformation auf
Erdpotenlial gehalten. Bei Anwendung der sogenannten »Two-and-a-half-phase clocking« variieren die an die
bo Elektroden Φ\ und Φζ angelegten Potentiale zwischen
+ 5 V und +15 V, wobei die Elektroden Φ2 auf Erdpotential
gehalten werden. Das Substrat 201 befindet sich auf Erdpotential und über (nicht dargestellte) Verbindungen
mit den Teilen 207 der n-lcitenden epitaktischen
Schicht, in denen sich die CCD-Kanäle befinden, wird ein Potential von +15 V angelegt. Zum Auslesen werden
die je für sich zugänglichen linienförmigcn ρ' -Gebiete,
wie die Gebiete 215, 216 und 217 in Fig.21, für
die ^-Adressierung und die je für sich zugänglichen
Elektroden Φι für die x-Adrcssierung verwendet. Zum
Beispiel wird für das Auslesen der Information in dem .Speicherbit, das links oben in F i g. 21 dargestellt ist, an
das p*-Gcbiet 215 ein Potential von +5V angelegt, während alle anderen parallel verlaufenden ρ' -Gebiete
auf 0 V gehalten werden und gegen das ρ <-Gebiet 215
isoliert sind. Das über einen Bclastungswiderstand R an die betreffenden Elektrode Φ2, die die Transistor-Gate-Elcktrode
bildet, angelegte Potential ist 0 V, während alle anderen Elektroden Φι auf 0 V gehalten werden und
gegen die genannte betreffende Elektrode Φ2 isoliert
sind. Beim Auslesen eines einzelnen Speicherbits kann auf die angegebene Weise ein verstärktes Ausgangssignal
V„„, erhallen werden.
Es ist einleuchtend, daß die Anordnung weiter an den Enden der CCD-Kanäle Mittel enthalt, durch die wiihrend
des Auslesevorgangs die isolierung der CCD-Kanäle z. B. mit Hilfe von Erschöpfungsgebietcn erhalbcn
bleibt, die unter negativ vorgespannten MOS-Elcktrodcn
gebildet werden, die sich quer über den CCD-Kanälen erstrecken.
In der an Hand der Fig.21 und 22 bcschrcibencn
Speichervorrichtung ist die Abmessung der Speicherzellen verhältnismäßig klein, wobei der Teilungsabstand
in beiden Richtungen 25 μιη beträgt. Dies ist mit den
üblichen Speicherschaltungen von dem Typ vergleichbar, der einen Transistor mit einer Silicium-Gale- Elektrode
und eine Inversionsschichtkapazität pro Bit enthält. Bei der beschriebenen Struktur kann aber leicht
eine Verkleinerung der Abmessungen erhalten werden, was den Vorteil mit sich bringt, daß eine derartige Verkleinerung
nicht mit einer Verringerung des Ausgangsstroms einhergeht, der von den Auslesemitteln mit Feldeffekttransistor
mit isolierter Gate-Elektrode geliefert wird. Denn die Verkleinerung der Abmessung des Ladungspakets
wird durch die Abnahme der Gute-Elektrodenkapazität ausgeglichen, während die Verkleinerung
der Breite der Gate-Elektrode des Transistors durch die Verkleinerung der Länge der Gate-Elektrode
ausgeglichen wird. Bei Anwendung von z. B. Elektronen- oder Röntgenlithographie kann also ein Speicher
mit einer sehr hohen Packungsdichte hergestellt werden.
Die hier beschriebenen Speicheranordnungen bilden eine Verbesserung der vorgenannten Speicheranordnung
nach der DE-OS 23 59 720. In diesen Anordnungen kann ein recht binäres System verwendet werden, weil
es nicht notwendig ist, Hintergrundladung zum Erhalten einer guten Transportwirkung zu benutzen. Bei einer
bevorzugten Ausführungsform des Betriebs der Anordnung nach den F i g. 21 und 22 werden die Aluminiumeickirodcn
Φχ während des Schreib- sowie des Ausiesevorgangs
auf einer konstanten Spannung von 0 V gehalten. Während eines Auslesevorgangs sind die Transistoren
nichtleitend, wenn die Source- sowie die Drain-Elektrode auf Erdpotential gehalten werden, und werden
die Transistoren nur leitend, wenn eine positive Spannung von +5 V an das betreffende p+-Gebiet 215,
für das beschriebene Speicherbit angelegt wird und wenn ein Ladungspaket (Elektronen) unter dem Transistorkanal
vorhanden ist. Auf diese Weise gibt die Anoder Abwesenheit eines Stroms an dem Ausgang die
An- oder Abwesenheit von Ladung in dem adressierten Bit an, was der Bezeichnung einer »1« bzw. »0« entspricht
Für die beschriebene Speicheranordnung, in der eine Anzahl Bulk-CCD-Leitungen angeordnet sind, um eine
zweidimensionale Matrix von Speicherbits zu bilden, die mit je Auslesemitteln mit einer Feldeffekttransistorstruktur,
die in dem Bit integriert ist, versehen sind, bestehen verschiedene Anwendungsmöglichkeiten. In einer
derartigen Speichervorrichtung kann auch analoge Information gespeichert werden und ausgelesen werden.
Es leuchtet ein, daß viele Abwandlungen der beschriebenen Speicheranordnung möglich sind. Zum Beispiel
kann die Struktur auf entsprechende Weise wie an Hand der F i g. 18 bis 20 beschrieben, angepaßt werden
und können verschiedene Merkmale, die die obenbeschriebene Ausführungsformen aufweisen, zur Verwendung
kommen. Zum Beispiel können andere Mittel angewandt werden, um unter bestimmten Elektroden die
Begrenzung der Ladungspakete im Inneren der Schicht auf nur einen Teil des Gesamigebieies des Schichtteiies,
in dem der CCD-Kanal gebildet ist, zu erhalten. Die Anordnung kann derart angepaßt werden, daß ein
»Random access«-CCD-Speicher erhalten wird, in dem der Ladungstransport über das Innere der Halbleiterschicht
mit z. B. Zweiphasen-, üblicher Dreiphasen- oder Vierphasen-uClocking« durchgeführt wird. Ferner wird
in der Ausführungsform nach den Fig.21 und 22 die gewünschte Richtung des Transistorstroms dadurch erhalten,
daß örtlich die Schwellwertspannung in der Nähe eines Oberflächenteiles jedes Speicherbits durch Anwendung
eines Isolierschichtteiles mit einer größeren Dicke erhöht wird. Auch andere Mittel, die mit der Erzielung
der gewünschten Potentialverteilungen in der Schicht zum Erhalten der gewünschten Ladungsbegrenzung
kompativel sind, können für diesen Zweck Anwendung finden. In der an Hand der Fig.21 und 22 beschriebenen
Ausführungsform liefert die Kombination des einzigen höher dotierten durch Ionenimplantation
erhaltenen Oberflächengebietes 211 und des dickeren isolierenden Teiles 219 unter einer Elektrode Φι, die auf
einander gegenüberliegenden Seiten des p+-Drain-Elcktrodengebietes
209 gelegen sind, einen Unterschied der Oberflächenpotentiale in den zugehörigen Teilen
der Schicht 207, wodurch für die Transistorwirkung nur in einem Teil, und zwar im Oberflächenteil des Gebietes
211, Inversion auftritt, während zugleich ein Unterschied der Potentiale in den zugehörigen inneren Teilen
der Schicht 207 erhalten wird, wodurch für die Begrenzung des Ladungspakets (Elektronen) ein innerer Teil,
und zwar der sofort unter dem Gebiet 211 liegende innere Teil, positiver als der andere innere Teil ist Diese
Anforderung kann auch auf andere Weise erfüllt werden, z. B. wenn verschiedene Ionenimplantationsschritte
in den zwei verschiedenen Oberflächenteilen durchgeführt werden, von denen einer eine tiefe Implantation
ist, um das innere der Schicht positiver zu machen mit einer verhältnismäßig geringen Erhöhung der Schwellwertspannung,
während der andere Schritt eine untiefe Implantation mit einer hohen Konzentration ist, um eine
verhältnismäßig starke Erhöhung der Schwellwertspannung zu erhalten, ohne daß das Potential im Inneren der
Schicht wesentlich geändert wird. Erwünschtenfalls
ω können derartige Mittel zur Steuerung der Schwellwertspannung
und der Ladungsbegrenzung in allen bereits beschriebenen Ausführungsformen verwendet
werden.
In den schematisch gezeichneten F i g. 21 und 22 sind die dickeren Siliciumoxidschichtteile 219 mit in Richtung des Ladungstransports verlaufenden Grenzlinien angegeben, die mit den Rändern der p+-Drain-Elektrodengebiete 209 und den linienförmigen ρ+-Gebieten
In den schematisch gezeichneten F i g. 21 und 22 sind die dickeren Siliciumoxidschichtteile 219 mit in Richtung des Ladungstransports verlaufenden Grenzlinien angegeben, die mit den Rändern der p+-Drain-Elektrodengebiete 209 und den linienförmigen ρ+-Gebieten
215, 216,217 zusammenfallen. In der Praxis werden die
dickeren Oxidschichtteile die Ränder der genannten ρ+ -Gebiete etwas überlappen.
Eine weitere Ausführungsform einer ladungsgekoppelten Anordnung wird nun an Hand der F i g. 23 und 24
beschrieben. Diese Anordnung ist eine Bildwiedcrgabcanordnung, in der an den Eingängen einer Anzahl parallel
geschalteter vergrabener CCD-Leitungen Videosignale in Ladungspakete umgewandelt werden, die mit
Hilfe von Taktspannungen über die CCD-Leitungen zu Speicherzellen transportiert werden, an jeder von denen
mit Hilfe von Flüssigkristallen eine sichtbare Wiedergabe mit einer für das gespeicherte Ladungspaket
repräsentative Intensität erhalten wird, wobei die Flüssigkristalle in der Nähe der betreffenden Speicherstelle
angeordnet sind. Die Struktur jeder der CCD-Leitungen
IO
15
1st gleich äerdir an Han Jde7 Fl glSbis 20 beschriebenen
Ausführungsform, wobei entsprechende Teile und Gebiete mit den gleichen Bezugsziffern bezeichnet sind.
In dieser Anordnung, in der der Halbleiterkörper gleichfalls aus Silicium besteht, werden die Taktelektroden Φι
und Φι durch dotierte polykristalline Siliciumschichttei-Ie
gebildet, wobei sich diese Elektroden in einer Richtung senkrecht zu den Bulk-CCD-Leitungen erstrecken
und auf diese Weise allen CCD-Leitungen gemeinsame Taktelektroden bilden. Die Taktelektroden Φ2 werden
durch Aluminiumschichtteile 231 von etwa 20μπιχ25μπι gebildet, wobei die genannten Schichtteile
als Inseln vorhanden sind und einen Kontakt mit p+-Drain-Elektrodengebieten 209 der Auslesetransistoren
bilden. Die Isolierung der CCD-Kanäle 207 in der epitaktischen Schicht wird mit ρ+-Gebieten 206 erhalten,
die im vorliegenden Beispiel eine Breite von etwa 10 μιτι aufweisen und alle miteinander verbunden sind.
Die Oberseite der Elektroden Φχ und Φ3 ist mit Isoliermaterial
232 überzogen. Auf der Oberseite des Isoliermaterials und auf der Oberseite der Aluminiumelektrodenschichtteile
231 befindet sich eine Schicht aus Flüssigkristallmaterial 234 mit einer verhältnismäßig niedrigen
lateralen Leitfähigkeit und einer verhältnismäßig hohen transversalen Leitung. Die Oberseite der Flüssigkristallschicht
234 grenzt an eine Glasplatte 236, die auf der Unterseite mit einer halbdurchlässigen Elektrodenschicht
235 aus Metalloxid, ζ. B. Zinnoxid, überzogen ist.
In einem möglichen Betriebsmodus wird für den Ladungstransport
die sogenannte »Two-and-a-half phase clocking« verwendet und wird für die Wiedergabe ein
festes negatives Potential von z. B. -10 V an die Metalloxidelektrodenschicht
235 und ein festes positives Potential von z. B. +5 V an die p+-Gebiete 206 angelegt.
Dies bedingt das Potential der Aluminiumelektrodenschichtteile Φ2 in Übereinstimmung mit der Tatsache,
uSu u£r Strom durch die Transisiörkariiüe gleich den
Strom durch die zugehörigen Wiedergabeelemente sein muß. Das Substrat 201 liegt an Erdpotential, wobei das
an den Teil der η-leitenden Schicht, in dem sich die CCD-Kanäle befinden, angelegte Potential +15 V beträgt.
Die an die Elektroden Φι und Φ3 angelegten Taktspannungen
für die Ladungsübertragung über die CCD-Leitungen in den inneren Teilen 207 der Schicht variie- ω
ren zwischen 0 und +10 V.
In dieser Anordnung hat jeder Auslesetransistor der zu der Elektrode Φί jedes CCD-Speicherbits gehört, ein
Source-Elektrodengebiet, das durch die p<
-Zonen 206 gebildet wird, ein zentral liegendes p+-Drain-Elcktrodengebiet
209 und ein Kanalgebiet, das zwei Teile aufweist, die sich auf einander gegenüberliegenden Seiten
des Drain-Elektrodengebietes 209 erstrecken. Die Gate-Elektroden werden durch die Aluminiumclcklroden
Φ2 gebildet, die mit den betreffenden Drain-F.lcktrodengebieten
209 verbunden sind. Unter der Elektrode Φι jedes CCD-Transportbils befinden sich zwei
durch Ionenimplantation erhaltene höhere dotierte Obcrflächengcbietc 211. Diese Gebiete 211 dienen zum
Konzentrieren der Elektronen eines gespeicherten Ladungspakets bis unter den Teilen des Transislorkanalgebictes.
Auslesen in Form der Erzeugung einer sichtbaren Wiedergabe in jedem Wicdergabeclemcnt, das in dem
Flüssigkristallmaterial in Reihe mit den Transistor-Drain-Kleklrodengebieten
209 angeordnet ist, wird dadurch erhalten, daß die Ladungspakete, wenn sie sich
unter den geeigneten Elektroden Φ2 befinden, dort während
einer.P^iodejvexweUen,.di_c,la|igjm Vergleich zu
der Periode ist. in der der Ladungstransport durchgeführt wird.
Es ist einleuchtend, daß viele weitere Abwandlungen möglich sind. So kann z. B. stall des Flüssigkristallmaterials,
das in der Anordnung nach den F i g. 23 und 24 für die Wiedergabe verwendet wird, auch elektrolumincszicrendes
Material verwendet werden. Für die Halblciterschichl,
in der die Speicherung von Ladung und der Ladungsiransport stattfinden, können andere Materialien
als Silicium verwendet werden. Weiter können die Leitungstypen der verschiedenen Gebiete und Schichten
alle umgekehrt werden.
In den an Hand der F ig. 18 bis 20, Fig. 21 und 22 und
Fig.23 und 24 beschriebenen Ausführungsformen isl
bei jedem Auslesetransistor die Gate-Elektrode mit dem Drain-Elcktrodengcbiet verbunden. Andere Strukturen
können aber gebildet werden, in denen die Transistor-Drain-Elektroden
jedes Ladungsspeicher- und -transportbits je für sich zugänglich sind.
Bei den Strukturen der an Hand der Fig. 18 bis 20
beschriebenen Form und der Form nach den Fig.21
und 22 können mit Hilfe einer weiteren Ladungstransportlcitung
summierende Ausgänge erzielt werden. Mit derartigen Mitteln und den verschiedenen Signalverarbeitungstechniken
haben Anordnungen nach der Erfindung auch Anwendungsmöglichkeiten, in denen analoge
Signale verwendet werden.
Es leuchtet ein, daß die Halbleitcranordnungen nach
der Erfindung durch übliche Techniken hergestellt werden können und daß viele der Ausführungsformen der
beschriebenen ladungsgckoppelten Anordnungen ohne oder nahezu ohne zusätzliche Bcarbeitungssehrittc im
Vergleich zu der Herstellung der bisher üblichen Iadungsgckoppellen
Anordnungen erhalten werden können.
Hierzu i3 Blatt Zeichnungen
Claims (33)
1. Halbleiteranordnung, insbesondere zum Ladungstransport, mit einem Halbleiterkörper mit ei- s
ner Halbleiterschicht (1) vom einen Leitungstyp, in der der Transport informationsdarstellender Majoritätsladungsträger zu einer oder mehreren Speicherstellen über das Innere der Halbleiterschicht
möglich ist und mindestens eine Speicherstelle für die Majoritätsladungsträger vorhanden ist, bei der
gespeicherte Information mit Hilfe eines Feldeffekttransistors (S, D, G) mit isolierter Güte-Elektrode
(C) ausgelesen werden kann, dadurch gekennzeichnet, daß das Kanalgebiet des Feldeffekt-
transistors sich an der Oberfläche der Halbleiterschicht Ober der Speicherstelle und zwischen Source- und Draingebieten vom entgegengesetzten Leitungstyp befindet, daß Mittel vorhanden sind, durch
die die Menge an Majoritätsladungsträgern an der Speicherstelle zeitweilig auf das Innere der Halbleiterschicht begrenzt werden kann, ohne daß diese
gespeicherten Ladungsträger mit den beweglichen Ladungsträgern im Transistorkanal gemischt werden, und daß die Gate-Elektrode des Feldeffckttran-
sistors beim Auslesen auf einem bestimmten Potential gehalten werden kann, derart, daß der Strom im
Transistorkanal von der Ladungsmenge an der Speicherstelle abhängig ist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß Mittel vorgesehen sind, um die
Halbleiterschicht (1) gegen ihre Umgebung zu isolieren, daß auf mindestens einer Seite der Halbleiterschicht (1) ein Elektrodensystem zur kapazitiven Erzeugung elektrischer Felder in der Halbleiterschicht
vorhanden ist, mit deren Hilfe die informationsdarstellenden Majoritätsladungsträger über das Innere
der Schicht transportiert werden können und daß die Gate-Elektrode (G) des Feldeffekttransistors einen Teil des Elektrodensystems bildet.
3. Halbleiteranordnung nach Anspruch I oder 2, dadurch gekennzeichnet, daß die Anordnung eine
ladungsgekoppelte Anordnung ist, die mindestens eine Ladungstransportleitung enthält, in der Majoritätsladungsträger zwischen aufeinanderfolgenden
Speicherstellen in der Leitung über das Innere der
Halbleiterschicht (1) in einer lateralen Richtung (6) parallel zu den beiden einander gegenüberliegenden
Hauptfiächen der Schicht (1) transportiert werden können, wobei zu mindestens einer der Speicherstellen eine Feldeffekttransistorstruktur (5,7,6) mit isolierter Gate-Elektrode gehört, die das Auslesen der
Information in der Schicht ermöglicht.
4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß mindestens eines der Oberflächengebiete vom entgegengesetzten Leitungstyp,
die die Source- und Drain-Elektrodengebiete (16,26) der Feldeffekttransistorstruktur (16, 29, 26) bilden,
ein Gebiet ist, das zu Mitteln (16) zur Isolierung der Halbleiterschicht (17) gegen ihre Umgebung gehört. t>o
5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß in einer Richtung quer zu der
Ladungstransponrichtung (18) die Halbleiierschicht (17) wenigstens teilweise auf einer Seite lateral von
einem Oberflächengebiet (16) vom entgegcngeset/.- ν>
ten Leitungstyp begrenzt wird, wobei dieses Gebiet eines der genannten ersten und zweiten Gebiete (16,
29) bildet, die die Source- und Drain-Elektroden der
Feldeffekttransistorstruktur(16,29,26) bilden.
6. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß das andere (29) der genannten
Gebiete (16, 29) vom entgegengesetzten Leitungstyp durch ein inselförrnigc-s Oberflächengebict (29)
gebildet wird, das sich in der Schicht (17) vom einen Leitungstyp befindet und von dieser Schicht umgeben ist.
7. Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, daß sich die Transistor-Gate-Elektrode (46) quer über die ganze Breite der Halbleiterschicht (17) erstreckt und den ganzen Umfang des
inselförmigen Oberflächengebietes (29) vom entgegengesetzten Leitungstyp überlappt
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Halbleiterschicht (17) vom
einen Leitungstyp einen höher dotierten Oberflächenteil (52) enthält, der sich über die ganze Schicht
(17) erstreckt
9. Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet daß sich der Transistorkanal über
nur einen Teil (31) der Breite der Halbleiterschicht (17) erstreckt, der sich zwischen dem inselförmigen
Oberflächengebiet (29) vom entgegengesetzten Leitungstyp und dem Oberflächengebiet (16) vom entgegengesetzten Leitungstyp befindet, das die HaIbleitcrschicht auf der genannten einen Seite wenigstens teilweise lateral begrenzt.
10. Halbleiteranordnung nach Anspruch 9, dadurch gekennzeichnet, daß Mittel (28,33) vorhanden
sind, durch die die über das Innere der Halblciterschicht (17) transportierte Ladung zu dem Inneren
jenes Teiles (31) geführt werden kann, der den Transistorkanal enthält und zwischen dem inselförmigen
Oberflächengebiet (29) vom entgegengesetzten Lcitungslyp und dem genannten Oberflächengebict (16)
vom entgegengesetzten Leitungstyp liegt, das die Halblcilcrschicht (17) auf einer Seile wenigstens teilweise laterial begrenzt, und durch die zugleich die
Majoritätsladungsträger in einem Ladungspaket im Inneren des genannten Teiles (31) der Schicht (17)
sowie die beweglichen Ladungsträger, die an der Oberfläche des genannten Teiles (31) der Schicht
(17) zwischen den Source- und Drain-Elektrodengebieten (16, 29) fließen, auf denselben Teil des genannten Teiles (31) der Schicht (17) begrenzt werden
können.
11. Halbleiteranordnung nach Anspruch 10, dadurch gekennzeichnet, daß die genannten Mittel (28,
33) ein örtlich gebildetes höher dotiertes Oberflächengebiet (33) vom einen Leitungstyp im genannten Teil (31) der Schicht (17) enthalten.
12. Halbleiteranordnung nach Anspruch 10, dadurch gekennzeichnet, daß die genannten Mittel (28,
33) ein örtlich gebildetes höher dotiertes Oberflächengebiet (33) vom einen Leitungstyp im genannten Teil (31) der Schicht (17) und eine Schirmelektrode (28) enthalten, die sich über einem Teil der
Schicht befindet und gegen diesen Teil isoliert ist. der zwischen dem inselförmigen Oberflächengebict
(29) vom entgegengesetzten Lcitungslyp und der seitlichen Begrenzung der Halbleiierschicht (17) entlang der der genannten einen Seile gegenüberliegenden Seite liegt.
13. Halbleiteranordnung nach einem der Ansprüche b bis 12, dadurch gekennzeichnet, daß in einer
Richtung quer zu der Ludungstransportrichiung (18) die Halbleiterschicht (17) wenigstens teilweise seil-
lieh entlang beider Seilen von einem gemeinsamen
Oberflächengebici (16) vom entgegengesetzten Leitungstyp
begrenzt wird, welches eines der Source- und Drain- Elektrodengebiete bildet
14. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Halbleiterschicht (17)
in einer Richtung quer zu der Ladungstransportrichtung seitlich entlang einander gegenüberliegender
Seiten von zwei Oberflächcngebieten (61, 62) vom entgegengesetzten Leitungstyp begrenzt wird, die
die genannten Gebiete bilden, durch die die bource- und Drain-Elektrodengebiete des Transistors gebildet
werden, wobei die Gate-Elektrode (64) sich über die ganze Breite der Halbleiterschicht zwischen den ·
genannten Oberflächengebieten (61, 62) erstreckt und daß Mittel (63,65,66) vorhanden sind, durch die
die gespeicherten Ladungsträger im Inneren der Schicht (17) und der Oberflächenstrom des Transistors
gleichzeitig auf einen Teil der Schicht (17) unter der Gate-Elektrode (64) begrenz* werden.
15. Halbleiteranordnung nach Anspruch 14, dadurch gekennzeichnet daß die Mittel zum Erreichen
der genannten Begrenzung ein höher dotiertes Obcrflächengebiet (66) vom einen Leitungstyp enthalten,
das in dem genannten Teil der Schicht (17) unter der Gate-Elektrode (64) liegt.
16. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die beiden Transistor-Source-
und -Drain-Eleklrodengebiete (71, 72) vom entgegengesetzten Leitungstyp sich völlig innerhalb
der Schicht (17) vom einen Leitungstyp befinden, wobei Mittel (75, 78, 79, 81, 82) vorhanden sind,
durch die die über das Innere der Schicht zu dem Inneren des Teiles der Schicht (17) zwischen den
genannten Gebieten (71,72) vom entgegengesetzten Leitungstyp transportierte Ladung geführt werden
kann, und zugleich der Oberflächenstrom des Transistors und die gespeicherte Ladung im Inneren der
Schicht (17) auf den die Schicht begrenzt wird, die zwischen den genannten Gebieten (71,72) vom entgegengesetzten
Leitfähigkeitstyp liegt.
17. Halbleiteranordnung nach Anspruch 16, dadurch gekennzeichnet, daß die genannten Mittel ein
höher dotiertes Oberflächengebiet (75), das in dem genannten Teil der Schicht (17) liegt, und mindestens
eine Schirmelektrode (81,82) enthalten.
18. Halbleiteranordnung nach einem oder mehreren
der Ansprüche 3 bis 17, dadurch gekennzeichnet, die Ausleicmittel (206,209, φ) mit einem Transistor
mit isolierter Gate-Elektrode sich an jedem einer Anzahl aufeinanderfolgender Ladungsspeichc.-- und
-transportbits der Ladungstransportleitung befinden (Fig. 18).
19. Halbleiteranordnung nach Anspruch 18, dadurch gekennzeichnet, daß sie mindesiens eine einzelne
Ladungstransportleitung mit einer eigenen zugehörigen Gruppe von Elektroden (Φ\, Φι, Φι), an
die Spannungen angelegt werden können, die den Ladungstransport bewirken.
20. Halbleiteranordnung nach Anspruch 18, da- to durch gekennzeichnet, daß sie eine Anzahl paralleler
Ladungslransportleitungen mit Gruppen von Elektroden
(Φι, Φϊ, Φι) enthält, an die Spannungen angelegt
werden können, die den Ladungstransport bewirken, wobei diese Gruppen einer Anzahl von Ladungslransportleitungen
gemeinsam sind.
21. Halbleiteranordnung nach Anspruch 20, dadurch gekennzeichnet, daß die Ladungsspeicherund-transportbits
in der Anzahl von Leitungen eine Anzahl von Speicherzellen enthalten, in denen für
jede Speicherzelle eigene zugehörige Auslesemitte! mit einer Feldeffekttransistorstmktur (215,209, Φ2)
mit isolierter Gate vorhanden sind, während weiter Mittel vorgesehen sind, durch die ein beliebiger Zugriff
zu der Information in den Speicherzellen über die genannten Auslesemittel mit einer Feldeffekttransistorstruktur
mit isolierter Gate-Elektrode erhalten werden kann (F i g. 21).
22. Halbleiteranordnung nach Anspruch 21, dadurch gekennzeichnet daß Mittel vorhanden sind,
die zu dem Teil der Halbleiterschicht gehören, in dem eine Speicherzelle mit zugehörigem Transistor
(215,216,217,209, Φ2) angeordnet ist und durch die
die Potentialverteilung sowohl an der Oberfläche der Schicht (207) wie auch im Inneren der Schicht
gesteuert werden kann, um die Begrenzung eines Ladungspakets von Msjoritätsladungsträgern im Inneren
der Schicht unter und justiert in Bezug auf einen ersten Oberflächenteil, über dem sich die
Transistor-Gate-Elektrode (Φ2) befindet und in dem
der Transistorkanalstrom fließt, zu erhalten, und um das Fließen von Transistorstrom in einem zweiten
Oberflächenteil, über dem sich die Transistor-Gate-Elektrode (0*2) befindet, durch Erhöhung der
Schwellwertspannung zu verhindern.
23. Halbleiteranordnung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet daß die Anordnung
eine Bildwiedergabeanordnung ist, wobei Mittel vorhanden sind, durch die Videoeingangssignale
in ein Ladungsmuster umgewandelt werden können, das in Form von Majoritätsladungsträgern
über das Innere der Schicht (202) zu den Ladungsspeicher- und -transportbits mit eigenen zugeordneten
Transistorstrukturen (206,209,211) mit isolierter
Gate-Elektrode transportiert werden kann, während Wiedergabemittel (234, 235, 236) in Reihe mit den
Hauptstromwegen der genannten Transistoren (206, 209,211) angeordnet sind, um ein Ausgangssignal zu
erhalten, das für die Ladungsmenge repräsentativ ist, die sich an den betreffenden Speicherstellen befindet.
24. Halbleiteranordnung nach einem oder mehreren der Ansprüche 3 bis 17, dadurch gekennzeichnet,
daß ein Elektrodensystem (Φ\, Φι, Φι, 25,26,27) zur
kapazitiven Erzeugung elektrischer Felder in der Halbleiterschicht (17) zum Bewirken des Ladungstransports eine Gruppe von Elektroden (25, 26, 27)
enthält, die je für sich den Ladungsauslesemitteln zugeordnet sind, wobei zu dieser Gruppe die Gate-Elektrode
(26) der einen Teil dieser Auslesemittel bildenden Feldeffekttransistorstruktur (16, 29, 26)
mit isolierter Gate-Elektrode gehört.
25. Halbleiteranordnung nach Anspruch 24, dadurch gekennzeichnet, daß Mittel vorhanden sind,
durch die die genannte Gruppe von Elektroden (25, 26, 27) gesondert mit einer ersten Taktspannungsquelle
(CPt) verbunden werden können und andere für den Ladungstransport angebrachte Gruppen
von Elektroden (Φ\, Φι, &j) mit einer zweiten Taktspannungsquelle
(CPi) verbunden werden können.
26. Halbleiteranordnung nach Anspruch 25, dadurch gekennzeichnet, daß die genannte zu den Ladungsauslesemitteln
gehörige Gruppe von Elektroden (25, 26, 27) aus drei Elektroden besteht, von denen sich in der Ladungstransportrichtung (18) die
Gate-Elektrode (2fi) zwischen den anderen beiden
Elektroden (25,27) befindet.
27. Halbleiteranordnung nach Anspruch 26, dadurch gekennzeichnet, daß Mittel vorhanden sind,
durch die die Gate-Elektrode an ein Bezugspotential angelegt werden kann.
28. Halbleiteranordnung nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, daß in der
Ladungstransportrichtung (18) nach der letzten Elektrode (27) der genannten Gruppe von Elektroden (25, 26, 27), die je für sich den Auslesemitteln
zugeordnet sind, Ladungsableitmittel (34, 3S) angeordnet sind.
29. Halbleiteranordnung nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, daß in der
Ladungstransportrichtung nach der letzten Elektrode (47) der genannten Gruppe von Elektroden (45,
46,47), die je für sich den Auslesemitteln zugeordnet sind, ein weiteres Elektrodensystem {Φ\, Φι, Φι) für
den weiteren Transport der Ladung über das Innere der Schicht (17) zu einem dritten Teil der Schicht
angeordnet ist.
30. Halbleiteranordnung nach einem der Ansprüche 25 bis 29, dadurch gekennzeichnet, daß Mittel
vorhanden sind, durch die die Elektroden, die der Gruppe von Elektroden vorangehen, die zu den Auslesemitteln gehören, mit einer Dreiphasen taktspannungsquelle verbunden werden können.
31. Halbleiteranordnung nach Anspruch 30, dadurch gekennzeichnet, daß die genannten vorangehenden Elektroden (Φ\, Φι, Φι) in Gruppen von drei
angeordnet sind und in jeder Gruppe die drei Elektroden aus polykristallinem Silizium bestehen und
durch Isolierschichtteile mit verschiedenen Dicken von der Oberfläche der Halbleiterschicht (17) getrennt sind (F i g. 12).
32. Halbleiteranordnung nach Anspruch 2, die mindestens ein Photodetektorelement enthält, dadurch gekennzeichnet, daß ein erstes Gebiet (108)
der Source- und Drain-Elektrodengebiete (108) vom entgegengesetzten Leitungstyp in der Schicht (102)
vom einen Leitungstyp lateral von einem zweiten Gebiet (106) der Source- und Drain-Elektrodengebiete (108,106) vom entgegengesetzten Leitungstyp
umgeben ist, daß Mittel (120, 121) vorhanden sind, die ermöglichen, daß Strahlung in einem Erschöpfungsgebiet absorbiert werden kann, das sich wenigstens über die ganze Dicke der Schicht (102) erstreckt und sich in dem Teil dieser Schicht, der zwischen dem genannten ersten (108) und dem genannten zweiten (106) Gebiet vom entgegengesetzten
Leitungstyp liegt befindet, daß das Elektrodensystem wenigstens zwei Elektroden (120,121) enthält
die über dem genannten Teii der Schicht (102) liegen und zusammen voneinander getrennte Teile der
Transistor-Gate-Elektrode bilden, und daß Mittel (107,114,116) zum Ableiten von Majoritätsladungsträgern vorhanden sind, um durch Strahlung erzeugte freie Majoritätsladungsträger aus dem genannten
Teil der Schicht (102) zu entfernen, nachdem diese in dem Inneren der Schicht gesammelt und unter einer
(120) der zu dem genannten Elektrodensystem gehörigen Elektroden (120,121) gespeichert worden sind.
33. Halbleiteranordnung nach Anspruch 32, dadurch gekennzeichnet daß zu den genannten Mitteln (107, 114, 116) zum Ableiten von Majoritätsladungsträgern eine öffnung (107) in dem zweiten Gebiet (108) vom entgegengesetzten Leitungslyp gehört, die einen engen Kanal vom einen Leiiungstyp
in der Schicht (102) bildet, der von dem genannten Teil der Schicht, der zwischen dem ersten (108) und
dem zweiten (106) Gebiet vom entgegengesetzten Leitungstyp liegt, zu einem weiteren Teil der Schicht
(102) der außerhalb des zweiten Gebietes (106) vom entgegengesetzten Leitungsiyp liegt, und zu einer
leitenden Verbindung (114, 115) führt, die mit dem
genannten weiteren Teil der Schicht verbunden ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB27093/75A GB1548877A (en) | 1975-06-26 | 1975-06-26 | Semiconductor devices |
GB4889475 | 1975-11-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2628532A1 DE2628532A1 (de) | 1977-02-10 |
DE2628532C2 true DE2628532C2 (de) | 1985-03-07 |
Family
ID=26258625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2628532A Expired DE2628532C2 (de) | 1975-06-26 | 1976-06-25 | Halbleiteranordnung |
Country Status (12)
Country | Link |
---|---|
US (1) | US4074302A (de) |
JP (2) | JPS5217772A (de) |
AU (1) | AU504261B2 (de) |
CA (1) | CA1078516A (de) |
CH (1) | CH613308A5 (de) |
DE (1) | DE2628532C2 (de) |
ES (1) | ES449176A1 (de) |
FR (1) | FR2334172B1 (de) |
GB (1) | GB1548877A (de) |
IT (1) | IT1063691B (de) |
NL (1) | NL7606746A (de) |
SE (1) | SE410911B (de) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5462462U (de) * | 1977-10-11 | 1979-05-01 | ||
US4166223A (en) * | 1978-02-06 | 1979-08-28 | Westinghouse Electric Corp. | Dual field effect transistor structure for compensating effects of threshold voltage |
US4223329A (en) * | 1978-06-30 | 1980-09-16 | International Business Machines Corporation | Bipolar dual-channel charge-coupled device |
US4672645A (en) * | 1978-10-23 | 1987-06-09 | Westinghouse Electric Corp. | Charge transfer device having an improved read-out portion |
US4559638A (en) * | 1978-10-23 | 1985-12-17 | Westinghouse Electric Corp. | Charge transfer device having an improved read-out portion |
US4227201A (en) * | 1979-01-22 | 1980-10-07 | Hughes Aircraft Company | CCD Readout structure for display applications |
CA1164562A (en) * | 1980-10-08 | 1984-03-27 | Manabu Itsumi | Semiconductor memory device |
US4693561A (en) * | 1985-12-23 | 1987-09-15 | The United States Of America As Represented By The Secretary Of The Army | Amorphous silicon spatial light modulator |
JPH04133336A (ja) * | 1990-09-25 | 1992-05-07 | Mitsubishi Electric Corp | 電荷転送装置 |
JPH04148536A (ja) * | 1990-10-12 | 1992-05-21 | Sony Corp | 転送電荷増幅装置 |
JP3036175B2 (ja) * | 1991-11-11 | 2000-04-24 | 日本電気株式会社 | 電荷転送装置 |
JP2780564B2 (ja) * | 1992-05-20 | 1998-07-30 | 日本電気株式会社 | 電荷転送装置 |
US5331165A (en) * | 1992-12-01 | 1994-07-19 | Ball Corporation | Split event reduced x-ray imager |
US5436476A (en) * | 1993-04-14 | 1995-07-25 | Texas Instruments Incorporated | CCD image sensor with active transistor pixel |
JP2696057B2 (ja) * | 1993-05-11 | 1998-01-14 | ニチモウ株式会社 | 穀類を原料とした生成物の製造方法 |
US5369047A (en) * | 1993-07-01 | 1994-11-29 | Texas Instruments Incorporated | Method of making a BCD low noise high sensitivity charge detection amplifier for high performance image sensors |
US5357128A (en) * | 1993-08-27 | 1994-10-18 | Goldstar Electron Co., Ltd. | Charge detecting device |
JP3031815B2 (ja) * | 1994-04-01 | 2000-04-10 | シャープ株式会社 | 電荷検出素子及びその製造方法並びに電荷転送検出装置 |
WO1996000452A2 (en) * | 1994-06-23 | 1996-01-04 | Philips Electronics N.V. | Charge coupled device, and imaging device comprising such a charge coupled device |
JP2816824B2 (ja) * | 1995-09-11 | 1998-10-27 | エルジイ・セミコン・カンパニイ・リミテッド | Ccd固体撮像素子 |
AU7370496A (en) * | 1995-09-29 | 1997-04-17 | Analog Devices, Inc. | Semiconductor charge potential wells with integrated diffusions |
US5838034A (en) * | 1996-12-10 | 1998-11-17 | National Science Council | Infrared optical bulk channel field effect transistor for greater effectiveness |
DE19941148B4 (de) * | 1999-08-30 | 2006-08-10 | Infineon Technologies Ag | Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung |
ES2339643T3 (es) * | 2003-09-02 | 2010-05-24 | Vrije Universiteit Brussel | Detector de radiacion electromagnetica asistido por corriente de portadores mayoritarios. |
US8906563B2 (en) | 2011-11-04 | 2014-12-09 | Fluidic, Inc. | Internal convection cell |
DE102012206089B4 (de) | 2012-03-15 | 2017-02-02 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleiterstruktur, verfahren zum betreiben derselben und herstellungsverfahren |
US10262902B2 (en) * | 2015-10-02 | 2019-04-16 | National Institute Of Advanced Industrial Science And Technology | Multiplexer and integrated circuit using the same |
US11018387B2 (en) | 2016-07-22 | 2021-05-25 | Form Energy, Inc. | Moisture and carbon dioxide management system in electrochemical cells |
CN109728020A (zh) * | 2018-12-29 | 2019-05-07 | 中国电子科技集团公司第四十四研究所 | 一种三相驱动结构ccd的水平区结构及其驱动电路 |
CN112420808A (zh) * | 2020-11-10 | 2021-02-26 | 浙江大学杭州国际科创中心 | 石墨烯/硅基体沟道电子倍增电荷耦合器件及其读出方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3739240A (en) * | 1971-04-06 | 1973-06-12 | Bell Telephone Labor Inc | Buried channel charge coupled devices |
NL176406C (nl) * | 1971-10-27 | 1985-04-01 | Philips Nv | Ladingsgekoppelde halfgeleiderinrichting met een halfgeleiderlichaam bevattende een aan een oppervlak grenzende halfgeleiderlaag en middelen om informatie in de vorm van pakketten meerderheidsladingsdragers in te voeren in de halfgeleiderlaag. |
US4032952A (en) * | 1972-04-03 | 1977-06-28 | Hitachi, Ltd. | Bulk charge transfer semiconductor device |
GB1457253A (en) * | 1972-12-01 | 1976-12-01 | Mullard Ltd | Semiconductor charge transfer devices |
NL181766C (nl) * | 1973-03-19 | 1987-10-16 | Philips Nv | Ladingsgekoppelde halfgeleiderschakeling, waarbij pakketten meerderheidsladingsdragers door een halfgeleiderlaag evenwijdig aan de halfgeleiderlaag kunnen worden overgedragen. |
JPS5028281A (de) * | 1973-07-13 | 1975-03-22 | ||
US3987475A (en) * | 1975-11-10 | 1976-10-19 | Northern Electric Company Limited | Nondestructive charge sensing in a charge coupled device |
-
1975
- 1975-06-26 GB GB27093/75A patent/GB1548877A/en not_active Expired
-
1976
- 1976-05-19 US US05/688,008 patent/US4074302A/en not_active Expired - Lifetime
- 1976-06-22 AU AU15118/76A patent/AU504261B2/en not_active Expired
- 1976-06-22 NL NL7606746A patent/NL7606746A/xx not_active Application Discontinuation
- 1976-06-23 SE SE7607216A patent/SE410911B/xx unknown
- 1976-06-23 ES ES449176A patent/ES449176A1/es not_active Expired
- 1976-06-23 CA CA255,478A patent/CA1078516A/en not_active Expired
- 1976-06-23 IT IT7624659A patent/IT1063691B/it active
- 1976-06-25 DE DE2628532A patent/DE2628532C2/de not_active Expired
- 1976-06-25 JP JP51074573A patent/JPS5217772A/ja active Granted
- 1976-06-25 CH CH819976A patent/CH613308A5/xx not_active IP Right Cessation
- 1976-11-26 FR FR7635732A patent/FR2334172B1/fr not_active Expired
-
1981
- 1981-04-07 JP JP5129881A patent/JPS56162870A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
CA1078516A (en) | 1980-05-27 |
JPS56162870A (en) | 1981-12-15 |
JPS5217772A (en) | 1977-02-09 |
GB1548877A (en) | 1979-07-18 |
FR2334172A1 (fr) | 1977-07-01 |
DE2628532A1 (de) | 1977-02-10 |
AU1511876A (en) | 1978-01-05 |
IT1063691B (it) | 1985-02-11 |
AU504261B2 (en) | 1979-10-11 |
US4074302A (en) | 1978-02-14 |
CH613308A5 (de) | 1979-09-14 |
FR2334172B1 (fr) | 1984-03-23 |
JPS5711506B2 (de) | 1982-03-04 |
ES449176A1 (es) | 1977-12-01 |
NL7606746A (nl) | 1976-12-28 |
SE7607216L (sv) | 1976-12-27 |
SE410911B (sv) | 1979-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2628532C2 (de) | Halbleiteranordnung | |
DE3104489C2 (de) | ||
DE2213765C3 (de) | Bildaufnahmevorrichtung mit einem Feldeffekttransistor als Sensor | |
DE2735651C2 (de) | ||
DE2712479C2 (de) | ||
DE2930402A1 (de) | Ladungs-transfervorrichtung | |
DE2802987A1 (de) | Festkoerper-abbildungsvorrichtung | |
DE2439799A1 (de) | Ladungsgekoppelte anordnung | |
DE2412699A1 (de) | Halbleiteranordnung | |
DE2359720C2 (de) | ||
DE3345176C2 (de) | Festkörper-Bildsensor | |
DE2852592A1 (de) | Bildabfuehlvorrichtung | |
DE3345239C2 (de) | ||
DE2623541A1 (de) | Bildaufnahmeanordnung | |
DE2736734A1 (de) | Schaltung mit photoempfindlicher anordnung | |
DE2252148C3 (de) | Ladungsgekoppelte Halbleiteranordnung und Verfahren zu ihrem Betrieb | |
DE2638976A1 (de) | Ladungsuebertragungsanordnung | |
DE2504088A1 (de) | Ladungsgekoppelte anordnung | |
DE2933412B2 (de) | Festkörper-Abbildungsvorrichtung | |
DE2734409C3 (de) | Bildaufnahmegerät in CCD-Bauweise | |
DE3938302C2 (de) | ||
DE2445490A1 (de) | Ladungskopplungs-abbildungssystem | |
DE69410147T2 (de) | Ladungsgekoppelte Anordnung | |
DE3402017A1 (de) | Bildaufnahmeanordnung | |
DE3213408A1 (de) | Ladungsgekoppelte anordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
D2 | Grant after examination | ||
8380 | Miscellaneous part iii |
Free format text: DER VERTRETER IST NACHZUTRAGEN DAVID, G., PAT.-ASS., 2000 HAMBURG |
|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |