JP3031815B2 - 電荷検出素子及びその製造方法並びに電荷転送検出装置 - Google Patents

電荷検出素子及びその製造方法並びに電荷転送検出装置

Info

Publication number
JP3031815B2
JP3031815B2 JP6065203A JP6520394A JP3031815B2 JP 3031815 B2 JP3031815 B2 JP 3031815B2 JP 6065203 A JP6065203 A JP 6065203A JP 6520394 A JP6520394 A JP 6520394A JP 3031815 B2 JP3031815 B2 JP 3031815B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
charge
conductivity type
gate electrode
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6065203A
Other languages
English (en)
Other versions
JPH07273315A (ja
Inventor
恭志 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP6065203A priority Critical patent/JP3031815B2/ja
Priority to US08/284,928 priority patent/US5464997A/en
Priority to KR1019940021383A priority patent/KR0177046B1/ko
Priority to US08/445,304 priority patent/US5593910A/en
Publication of JPH07273315A publication Critical patent/JPH07273315A/ja
Application granted granted Critical
Publication of JP3031815B2 publication Critical patent/JP3031815B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76816—Output structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電荷結合素子（ＣＣ
Ｄ）等を用いた電荷転送素子の電荷検出素子及びその製
造方法並びに電荷転送検出装置に関する。
【０００２】
【従来の技術】ＣＣＤなどの電荷転送素子はイメージセ
ンサ等に広く使われている。特に、埋め込みチャネル型
ＣＣＤは、信号電荷が半導体表面から離れて転送され、
表面の影響を受け難いため、転送効率が高い。したがっ
て、実用されている電荷転送素子のほとんどがこのタイ
プである。このような電荷転送素子の信号電荷を電圧信
号に変換する電荷検出素子としては、種々のものが提案
されている。
【０００３】最も一般的な電荷検出素子は、図１０に示
す浮遊拡散層（ＦＤＡ）型のものである。このＦＤＡ型
の電荷検出素子は、図１０（ａ）に示すように、クロッ
クパルスφ１が与えられる電荷転送素子１００の最終部
に出力ゲート（ＯＧ）部１０１が設けられ、更にこのＯ
Ｇ部１０１の電荷転送方向側に浮遊拡散層（ＦＤ）部１
０２、リセットゲート（φR）部１０３およびリセット
ドレイン（ＲＤ）部１０４が電荷転送方向の順に設けら
れており、ＦＤ部１０２はソースフォロワ回路ドライバ
トランジスタ（ＴD）のゲートに接続された構成となっ
ている。
【０００４】この電荷検出素子にあっては、信号電荷Ｑ
sigが出力ゲート部１０１を越えてＦＤ部１０２に到達
すると、ＦＤ部１０２自身、ＦＤ部１０２に接続された
配線、及びＴDのゲート等の容量ＣFDにより、信号電荷
Ｑsigは、 Ｖsig＝Ｑsig／ＣFD … （１） で表される電圧に変換される。この電圧がソースフォロ
ワ回路により電流増幅され、つまり低インピーダンス化
され、外部へ出力される。前記ＦＤ部１０２の信号電荷
は、転送周期毎にリセットゲート部１０３を介してリセ
ットドレイン部１０４へ排出される。換言すれば、ＦＤ
部１０２の電位は、転送周期毎にリセットドレイン電圧
にリセットされる。
【０００５】しかしながら、ＦＤＡ型の電荷検出素子に
は以下の問題がある。即ち、ＦＤ部１０２の電位は、図
１０（ｂ）に示すように、リセット動作時に、リセット
ゲート部１０３のチャネル熱雑音等によりリセットドレ
イン電位Ｂから多少のズレ（ΔＶa）を生じ、リセット
ノイズが発生する。また、ＦＤ部１０２の容量ＣFDは、
ＦＤ部１０２の接合容量、配線容量、およびドライバト
ランジスタ（ＴD）のゲート容量等の種々のものが加わ
って構成されているため、その低減化には限界がある。
従って、前記（１）式で表される電圧変換のゲインは、
余り大きくできないという問題があった。
【０００６】上記問題を改善する手法として、以下の電
荷検出素子が提案されている。その電荷検出素子は、図
１１に示す浮遊ゲート（ＦＧＡ）型のものである。ＦＧ
Ａ型の電荷検出素子は、図１１（ａ）に示すように、電
荷転送素子１００の中間部に浮遊ゲート（ＦＧ）１１０
が設けられ、このＦＧ１１０がソースフォロワ回路ドラ
イバトランジスタ（ＴD）のゲートに接続された構成と
なっている。
【０００７】この電荷検出素子にあっては、図１１
（ｂ）に示すように、信号電荷ＱsigがＦＧ１１０の下
に転送されてくると、ＱsigによりＦＧ１１０の電位が
変調され、それがソースフォロワ回路より外部へ出力さ
れる。なお、ＦＧ１１０はバイアス電極（ＶB）と容量
的に結合している。
【０００８】したがって、ＦＧＡ型の電荷検出素子によ
る場合には、リセットゲート部が省略されてチャネル熱
雑音の発生がないためにリセットノイズの発生を防止で
きる。しかし、ＦＧ１１０の電位が容量的に制御される
のみであるためドリフト等を防止できず、安定性に欠け
るという難点がある。また、ＦＧＡ型の電荷検出素子に
おいては、上述したＦＤＡ型の電荷検出素子と同様に、
電荷を電圧に変換する電荷電圧変換部と、この電荷電圧
変換部により得られた電圧信号を低インピーダンス化す
る電流増幅部とが別々に構成されているために、ＦＧ自
信の容量、配線容量およびドライバトランジスタゲート
容量が加算され、低容量化が困難で高ゲイン化に制限が
あった。
【０００９】そこで、近年では、電荷電圧変換部と電流
増幅部とを別々に構成することなく、同一平面上に形成
した増幅回路一体型の電荷検出素子が提案されている。
【００１０】その第１の例として、図１２に示す浮遊表
面検出器（Ｆｌｏａｔｉｎｇ Ｓｕｒｆａｃｅ Ｄｅｔ
ｅｃｔｏｒ：ＦＳＤ）が提案されている（Ｒ．Ｊ．Ｂｒ
ｅｗｅｒ，”Ａ Ｌｏｗ Ｎｉｓｅ ＣＣＤ Ａｍｐｌ
ｉｆｉｅｒ”，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．
６１０−６１２，Ｄｅｃ．１９７８．）。図１２（ａ）
はその平面図を示し、図１２（ｂ）は転送方向のポテン
シャル分布を、図１２（ｃ）はＶGゲート部１２０の断
面図を、図１２（ｄ）は図１２（ｃ）のＡ−Ａ部におけ
る深さ方向のポテンシャル分布を示す。
【００１１】この電荷検出素子は、図１２（ａ）および
（ｃ）に示すように、上述した埋め込みチャネル型ＣＣ
ＤのＦＧＡ検出器におけるフローティングのＦＧではな
く、ＤＣ電位が与えられるＶGゲート部１２０を有し、
また、ＶGゲート部１２０の直下のチャネルは転送部と
同じ埋め込みチャネルを有する。更に、該チャネルの転
送方向に直交する両側にＰ+層よりなるソース部１２１
とドレイン部１２２が設けられている。
【００１２】上記ＶGゲート部１２０の電圧を適当に設
定することにより、ＶGゲート部１２０の直下の半導体
表面に反転層よりなるチャネルが形成され、前記ソース
部１２１およびドレイン部１２２と組み合わせてＰ−Ｍ
ＯＳトランジスタが形成される。ＶGゲート部１２０の
下の埋め込みチャネルに信号電荷が蓄積すると、表面チ
ャネル電位が変化するため、その量を検出し出力とす
る。即ち、図１２（ａ）に示すように、前記Ｐ−ＭＯＳ
トランジスタのドレイン部１２２を負電源（例えば−１
５Ｖ）に、ソース部１２１を抵抗１２３を介して正電源
（例えば＋１５Ｖ）に接続し、ソース電位（ＶS）をバ
ッファアンプ１２４を介して出力する。
【００１３】これにより、ＶGゲート部１２０の下の埋
め込みチャネルを電荷電圧変換部とし、ＶGゲート部１
２０の下の表面チャネル並びに両側のＰ+層、つまりソ
ース部１２１およびドレイン部１２２を電流増幅部とす
る増幅回路一体型の電荷検出素子が構成される。
【００１４】増幅回路一体型の電荷検出素子の第２の例
として、Ｆｌｏａｔｉｎｇ Ｗｅｌｌ Ａｍｐ．（ＦＷ
Ａ）型の電荷検出素子が、第３の例としてＦｌｏａｔｉ
ｎｇＳｕｒｆａｃｅ Ａｍｐ．（ＦＳＡ）型の電荷検出
素子が提案されている（松長、”ＣＣＤ用高感度電荷検
出器”テレビジョン学会技術報告 ＩＰＵ’８９−３
０，Ｄｅｃ．，１９８９．）。図１４にＦＷＡ型の電荷
検出素子を、図１３にＦＳＡ型の電荷検出素子を示す。
【００１５】ＦＷＡ型、ＦＳＡ型の電荷検出素子は共
に、ｎ層からなる半導体層１３０、１４０から十分離れ
た位置に前述のＦＳＤ型の電荷検出素子と同様のゲート
１３１、１４１を設けると共に、半導体層１３０、１４
０に接近した位置に別のフローティングゲート１３２、
１４２を設け、信号蓄積部の容量を大幅に低減すること
により高感度化を図っている。なお、Ｐ−ＭＯＳトラン
ジスタのチャネルは、ＦＳＡ型の電荷検出素子ではＦＳ
Ｄ型の電荷検出素子と同様に半導体層１３０の表面であ
り、ＦＷＡ型の電荷検出素子では埋め込みチャネル下の
Ｐウェル１４５である。
【００１６】これにより、ＦＷＡ型、ＦＳＡ型の電荷検
出素子とも、検出部であるフローティングゲート１３
２、１４２の下のｎ層（半導体層）１３０、１４０を電
荷電圧変換部としてある。また、ＦＳＡ型の電荷検出素
子では検出部の表面チャネルと両側Ｐ+領域１３３、１
３４とを電流増幅部とし、ＦＷＡ型の電荷検出素子では
検出部のＰウェル１４５と両側Ｐ+領域１４３、１４４
とを電流増幅部として、増幅回路一体型の電荷検出素子
が構成される。
【００１７】増幅回路一体型の電荷検出素子の第４の例
として、環状接合ゲート（ＲＪＧ）型の電荷検出素子も
提案されている（森本他、”環状接合ゲート型低雑音Ｃ
ＣＤ電荷検出器”、１９８９年テレビジョン学会全国大
会、§２−８．）。この電荷検出素子は、図１５に示す
ように、ＦＷＡ型の電荷検出素子のゲートを無くした構
造であり、かつＰ+領域からなるソース部１５１を検出
部の中央に配置している。これにより、検出部の表面に
存在するｎ層１５２を電荷電圧変換部とし、検出部のＰ
ウェル１５３、中央のソース部１５１および周辺のＰ+
領域からなるドレイン部１５４をそれぞれ電流増幅部と
する、増幅回路一体型の電荷検出素子が構成される。
【００１８】
【発明が解決しようとする課題】しかしながら、上記Ｆ
ＳＤ、ＦＷＡ、ＦＳＡ、およびＲＪＧの各型電荷検出素
子にも、リニアリティーやノイズに関して次のような問
題がある。
【００１９】［リニアリティー］まず、深さ方向のみ考
えた１次元構造を考える。ＦＳＤ型の電荷検出素子で
は、図１２（ｄ）に示すように、信号電荷蓄積部Ｓの表
面側および基板側各々の空間電荷層の厚みをｄ1および
ｄ2とすると（ゲート絶縁膜の厚みは半導体相当に換
算）、Ｐ−ＭＯＳトランジスタである検出部で検出され
る表面ポテンシャルＶsの信号電荷ΔＱs（信号電荷Ｑ
sigの変化分）による変化ΔＶsは、単位面積当りのゲー
ト絶縁膜容量をＣ0、信号電荷蓄積領域面積をＡsとし
て、次式にて表される。
【００２０】 ΔＶs＝ｄ2／（ｄ1＋ｄ2）・（ΔＱs／Ｃ0Ａs） … （２） ここでは、Ｃ0、Ａsは一定と考えているから、ｄ1《ｄ2
であればΔＶsはΔＱsにほぼ比例する。
【００２１】ＦＳＡ型の電荷検出素子も同様に、図１３
（ｂ）に示すように空間電荷層厚ｄ1、ｄ2を定義する
と、Ｐ−ＭＯＳトランジスタで検出される表面ポテンシ
ャルＶsの信号電荷ΔＱsによる変化ΔＶsは上記（２）
式で表され、ｄ1《ｄ2であればΔＶsはΔＱsにほぼ比例
する。
【００２２】ＦＷＡ型の電荷検出素子の場合には、図１
４（ｂ）に示すように空間電荷層厚ｄ1、ｄ2、ｄ3（ｄ3
は、信号電荷蓄積部Ｓの基板側であって、ポテンシャル
の最浅部から基板までの空間電荷層の厚みである。）を
定義すると、Ｐ−ＭＯＳトランジスタで検出されるｐウ
エル１４５のポテンシャルＶsの信号電荷ΔＱsによる変
化は、次式で表される。但し、Ａsは信号電荷蓄積領域
面積、Ｋ1、Ｋ2は比例係数である。
【００２３】 Ｖs＝Ｋ1・（ｄ3）2 Δｄ3＝Ｋ2・ｄ1／（ｄ1＋ｄ2）・（ΔＱs／Ａs） … （３） すなわち、ｄ3の変化量Δｄ3は、信号電荷変化量ΔＱs
にほぼ比例するが、Ｖsの変化量は信号電荷変化量に比
例しない。
【００２４】ＲＪＧ型の電荷検出素子の場合、ＦＷＡ型
の電荷検出素子のゲート電極を十分離したと考えられ、
前記（３）式でｄ1》ｄ2とすれば、同じ状態となる。即
ち、Ｖsの変化量は信号電荷変化量に比例しない。
【００２５】以上より、深さ方向のみ考えた１次元構造
で考えても、ＦＷＡ型およびＲＪＧ型の電荷検出素子は
リニアリティーが良くないことが判明する。
【００２６】実際には、深さ方向以外に平面方向も考慮
した、２次元ないし３次元構造で考える必要がある。そ
の場合を以下に述べる。
【００２７】信号電荷蓄積時の検出部のポテンシャル分
布を転送方向に模式的に描くと、図１２（ｂ）に示すよ
うに検出部で深く周辺領域が浅い、箱型のポテンシャル
井戸を形成している。しかし、実際には、ポテンシャル
井戸の形成は、図１６（ｂ）の実線で示すように、周辺
がフリンジ電界効果により緩やかな変化を示す丸底型と
なる。これを２次元効果と称する。この２次元効果は、
転送方向に直交する方向に関しても言えるから、結局３
次元的な凹面ポテンシャル分布となる。即ち、この場合
には３次元効果とも言える。以上の理由から、信号電荷
を蓄積する領域の面積は一定とならず、電荷の増大につ
れて広がる。なお、図１６（ｂ）の破線は箱型のポテン
シャル井戸を示している。また、図１６（ａ）は、ポテ
ンシャル井戸と対応する位置関係で検出部の構成を示し
ている。
【００２８】ところで、前記２次元効果を引き起こすフ
リンジ電界効果は、信号電荷が半導体表面から離れた所
に蓄積する埋め込みチャネル型の方が、信号電荷が半導
体表面に蓄積する表面チャネル型に比べて信号電荷とゲ
ート電極との容量結合が弱くなるため、はるかに強く現
れる。
【００２９】上述した従来の増幅回路一体型の電荷検出
素子は、ＦＳＤ型、ＦＷＡ型、ＦＳＡ型およびＲＪＧ型
とも全て、信号電荷を蓄積する場所が通常の転送部と同
じであり、半導体表面から離れた埋め込みチャネル型で
ある。すなわち、従来の増幅回路一体型の電荷検出素子
では、前記２次元効果によってもリニアリティーは大き
く劣化する。
【００３０】［ノイズ］前記各タイプの増幅回路一体型
の電荷検出素子は、リセット動作、即ち検出部から信号
電荷を排出した時には、その排出場所の埋め込みチャネ
ルが完全に空乏化する。これによりリセットノイズは無
くなる。一方、電流増幅部については、ＦＷＡ型、ＲＪ
Ｇ型の電荷検出素子ではＰ−ＭＯＳトランジスタのチャ
ネルがｐウエル、すなわち埋め込みチャネル型となるか
ら、界面準位による影響を受けず低ノイズであるが、Ｆ
ＳＤ型およびＦＳＡ型の電荷検出素子ではＰ−ＭＯＳト
ランジスタのチャネルが半導体表面となり、界面準位に
よる影響を受けて高ノイズとなる。
【００３１】以上の説明より、従来の増幅回路一体型の
電荷検出素子においては、ＦＳＤ型およびＦＳＡ型で
は、１次元効果によるリニアリティーは良いものの、ノ
イズが高くなる。ＦＷＡ型およびＲＪＧ型では、ノイズ
は低いものの、１次元効果によるリニアリティーが悪
い。更に、いずれのタイプも２次元効果によりリニアリ
ティーは劣化する。
【００３２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、高感度であると共に高精
度のリニアリティーが得られ、しかも低ノイズである、
増幅回路一体型の電荷検出素子及び電荷転送検出装置を
提供することを目的とする。他の目的は、検出部の表面
チャネルの端とゲート電極の端とを一致させることがで
きる電荷検出素子の製造方法を提供する。
【００３３】
【課題を解決するための手段】本発明の電荷検出素子
は、第１極性の信号電荷を受け取り、該信号電荷を電圧
信号に変換する電荷検出素子であって、該電荷検出素子
は、チャンネル電荷の極性が第２極性である第１導電型
のＭＯＳトランジスタを備え、該ＭＯＳトランジスタ
は、第２導電型の半導体基板と、該半導体基板の表層部
分に形成される該第１導電型の第１半導体層と、該第１
半導体層の表層部分に設けられ、該ＭＯＳトランジスタ
のドレインおよびソースのうちの一方となる該第１導電
型の第１不純物領域と、該第１不純物領域と離間して設
けられ、該ＭＯＳトランジスタのドレインおよびソース
のうちの他方となる該第１導電型の第２不純物領域と、
該第１不純物領域の端と該第２不純物領域の端とによっ
て画定されるチャンネル領域と、該チャンネル領域の上
部に第１絶縁膜を介して設けられたゲート電極とを含
み、該ＭＯＳトランジスタの該第１半導体層と該第１絶
縁膜との界面の該第１半導体層表面に蓄積された信号電
荷により、該ＭＯＳトランジスタの特性に変化を与える
ことによって信号電荷量を検出する構成とし、そのこと
により上記目的が達成される。前記第２導電型の半導体
基板と前記第１導電型ＭＯＳトランジスタのドレインと
に所定の電圧を印加することによって、該半導体基板と
前記第１半導体層との界面に存在する接合を逆バイアス
し、前記ゲート電極に所定の電圧を印加して該第１半導
体層の内部にチャンネルを形成し、該ＭＯＳトランジス
タのソースと電源とを負荷を介して接続することによっ
て、信号電荷量を検出する構成となっており、該信号電
荷量が所定の範囲内である場合には、該第１半導体層が
中性化してチャネルポテンシャルの変化がなくなること
がないように、該ゲート電極に印加される所定の電圧
と、該第１半導体層に印加される所定の電圧と、該半導
体基板に印加される所定の電圧とがそれぞれ設定されて
もよい。前記第１半導体層の表層部分に設けられ、前記
チャンネル領域に隣接する第２導電型の第２半導体層
と、該第２半導体層の上部に第２絶縁膜を介して設けら
れ、該チャンネル領域への信号電荷の入力を制御する入
力ゲート電極とを含む電荷入力部を設けて成ってもよ
い。前記電荷入力部に隣接して、前記第１不純物領域を
離間対向させて２つ設け、該２つの第１不純物領域の中
間に、前記電荷入力部と離間した前記第２不純物領域を
設けていてもよい。前記第２導電型の半導体基板と前記
第１導電型ＭＯＳトランジスタのドレインとに所定の電
圧を印加することによって、該半導体基板と前記第１半
導体層との界面に存在する接合を逆バイアスし、前記ゲ
ート電極に所定の電圧を印加して該第１半導体層の内部
にチャンネルを形成し、該ＭＯＳトランジスタのソース
と電源とを負荷を介して接続し、前記入力ゲート電極に
所定の電圧を印加することによって、信号電荷量を検出
する構成となっており、該信号電荷量が所定の範囲内で
ある場合には、該第１半導体層が中性化してチャネルポ
テンシャルの変化がなくなることがないように、該ゲー
ト電極に印加される所定の電圧と、該第１半導体層に印
加される所定の電圧と、該半導体基板に印加される所定
の電圧とがそれぞれ設定されていてもよい。前記第１半
導体層の表層部分に形成され、前記チャンネル領域に隣
接する第２導電型の第３半導体層であって、かつ、前記
第２半導体層と離間して設けられた第２導電型の第３半
導体層と、その上部に第３絶縁膜を介して設けられたリ
セットゲート電極とからなるリセットゲート部を有し、
該第２半導体層と該第３半導体層とは第２導電型の領域
で連結されていない。前記第２導電型の半導体基板と前
記第１導電型ＭＯＳトランジスタのドレインとに所定の
電圧を印加することによって、該半導体基板と前記第１
半導体層の界面に存在する接合を逆バイアスし、前記ゲ
ート電極に所定の電圧を印加して、該第１半導体層の内
部にチャンネルを形成し、該ＭＯＳトランジスタのソー
スと電源とを負荷を介して接続し、前記電荷入力部の入
力ゲート電極と、前記リセット部のリセットゲート電極
とに所定の電圧を印加することによって、信号電荷量を
検出し、該信号電荷量が所定の範囲内である場合には、
該第１半導体層が中性化してチャネルポテンシャルの変
化がなくなることがないように、該ゲート電極に印加さ
れる所定の電圧と、該第１半導体層に印加される所定の
電圧と、該半導体基板に印加される所定の電圧とがそれ
ぞれ設定されていてもよい。前記信号電荷の転送領域と
前記ＭＯＳトランジスタのチャネル領域とが、前記第１
半導体層の深さ方向に離間しており、かつ、該信号電荷
の転送方向と該ＭＯＳトランジスタのチャンネル方向と
が、交差していてもよい。前記電荷入力部に隣接して、
前記第１不純物領域を離間対向させて２つ設け、前記電
荷入力部及び前記２つの第１不純物領域によって囲まれ
る領域の中央部に前記第２不純物領域を設けていてもよ
い。前記ゲート電極の形状が前記第２不純物領域を囲む
形状であってもよい。本発明の電荷検出素子の製造方法
は、第１導電型の第１半導体層と、第１絶縁膜と、ゲー
ト電極とを含み、チャンネル電荷の極性が第２極性であ
る第１導電型のＭＯＳトランジスタを備え、該ＭＯＳト
ランジスタの該第１半導体層と該第１絶縁膜との界面の
該第１半導体層表面に蓄積された信号電荷により、該Ｍ
ＯＳトランジスタの特性に変化を与えることによって信
号電荷量を検出する構成とした電荷検出素子の製造方法
であって、第２導電型の半導体基板の上に該第１導電型
の該第１半導体層を形成する第１の工程と、該第１半導
体層の表層部分に、該ＭＯＳトランジスタのドレインお
よびソースのうちの一方となる第１導電型の第１不純物
領域を形成する第２の工程と、該第１不純物領域の端と
該ＭＯＳトランジスタのドレインおよびソースのうちの
他方となる該第１導電型の第２不純物領域の端とによっ
て画定されるチャンネル領域の上部に該第１絶縁膜を介
して該ゲート電極を形成する第３の工程と、該第１不純
物領域とは離間した該第１半導体層の表層部分に、該第
２不純物領域を形成する第４の工程と、該ゲート電極を
マスクとして、該第２導電型の不純物を該第１半導体層
の表層部分に導入することによって、該第２導電型の第
２半導体層と該第２導電型の第３半導体層とを、該ゲー
ト電極に対して、自己整合的に形成する第５の工程とを
包含し、上記工程順序で実施しており、そのことにより
上記目的が達成される。本発明の電荷検出素子の製造方
法は、第１導電型の第１半導体層と、第１絶縁膜と、ゲ
ート電極とを含み、チャンネル電荷の極性が第２極性で
ある第１導電型のＭＯＳトランジスタを備え、該ＭＯＳ
トランジスタの該第１半導体層と該絶縁膜との界面の第
１半導体層表面に蓄積された信号電荷により、該ＭＯＳ
トランジスタの特性に変化を与えることによって信号電
荷量を検出する構成とした電荷検出素子の製造方法であ
って、第２導電型の半導体基板の上に該第１導電型の該
第１半導体層を形成する第１の工程と、該第１半導体層
の表層部分に、該ＭＯＳトランジスタのドレインおよび
ソースのうちの一方となる第１導電型の第１不純物領域
を形成する第２の工程と、該第１半導体層の表層部分
に、第２導電型の第４半導体層を形成する第３の工程
と、該第４半導体層の上部の一部に第２絶縁膜を介して
入力ゲート電極とリセットゲート電極とを形成する第４
の工程と、該入力ゲート電極とリセットゲート電極とを
マスクとして、該第１導電型の不純物を該第４半導体層
に導入することによって、第２導電型の第２半導体層
と、該第２導電型の第３半導体層と、該第２半導体層の
端と該第３半導体層の端とによって画定される該第１導
電型の第２チャンネル領域とを、該入力ゲート電極及び
リセットゲート電極に対して、自己整合的に形成する第
５の工程と、該第１不純物領域の端と該ＭＯＳトランジ
スタのドレインおよびソースのうちの他方となる該第１
導電型の第２不純物領域の端とによって画定される第１
チャンネル領域の上部に該第１絶縁膜を介して該ゲート
電極を形成する第６の工程と、該第１不純物領域とは離
間した該第１半導体層の表層部分に、該第２不純物領域
を形成する第７の工程と、を包含し、上記工程順序で実
施しており、そのことにより上記目的が達成される。本
発明の電荷転送検出装置は、電荷転送素子と、該電荷転
送素子によって転送された信号電荷を受け取り、該信号
電荷を電圧信号に変換する電荷検出素子とを備え、該電
荷検出素子は、上述した構成を有する電荷検出素子であ
り、そのことにより上記目的が達成される。前記電荷転
送素子及び前記電荷検出素子が、同一の半導体基板上に
形成されていてもよい。
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【作用】本発明にあっては、検出部が、基板上に形成さ
れた半導体層の表面層を電荷電圧変換部とし、該半導体
層自体を埋め込みチャネルとするＭＯＳ構造トランジス
タを電流増幅部とした構造である。つまり、本発明の電
荷検出素子は増幅回路一体型のものが構成される。
【００４９】このような本発明の電荷検出素子におい
て、ＭＯＳトランジスタのゲート電圧、半導体層の電
圧、基板の電圧の３電圧の関係を調整しており、その結
果、ＭＯＳトランジスタの埋め込みチャネル部分を流れ
る電流が、ＭＯＳトランジスタの表面に蓄積された信号
電荷量に基づいて変化し、信号電荷量が検出される。こ
のため、深さ方向で考えた場合、信号電荷を電圧に変換
するゲインはほぼ一定となって良好なリニアリティーが
得られ、更に２次元効果も信号電荷が表面に蓄積される
ため抑えられて、一層良好なリニアリティーが得られ
る。
【００５０】また、検出部であるＭＯＳトランジスタ表
面に蓄積した信号電荷はリセット動作時完全に排出され
るため、リセットノイズは原理的に無い。更に、電流増
幅を行うＭＯＳトランジスタのチャネルは埋め込み型と
なるため、電流増幅部のノイズも抑えられる。更に、Ｍ
ＯＳトランジスタの検出部面積を適当に選択すれば、電
荷を電圧に変換するゲインを十分大きくすることが可能
であり、かつ扱える信号量も十分確保することが可能と
なる。また、そのための製造は容易である。
【００５１】また、本発明の電荷転送検出装置は、この
ような電荷検出素子を電荷転送素子と同一の基板上に形
成して得られ、その電荷検出素子においても同様の作用
を有する。
【００５２】本発明の電荷検出素子の製造方法による場
合には、検出部ゲート電極の端と、電荷入力部の不純物
領域の端部またはリセットゲート部の不純物領域の端部
とを、自己整合的に形成することによって両者を一致さ
せることができる。
【００５３】
【実施例】以下本発明の実施例を図面を用いて具体的に
説明する。
【００５４】図１は本実施例にかかる電荷検出素子を示
すものであり、図１（ａ）はその電荷検出素子の平面図
を示し、図１（ｂ）及び図１（ｃ）はそれぞれ図１
（ａ）におけるＡ−Ａ部及びＢ−Ｂ部の断面図を示す。
なお、図１（ａ）で破線は下側電極、実線は上側電極を
示す。この電荷検出素子は、ＣＣＤ転送部の最終部分で
あり、転送クロックφ1が与えられる転送クロック部５
０の下流側に設けられており、入力ゲート信号ＯＧが与
えられる電荷入力部１０、検出部ゲート信号ＶGが与え
られる検出部２０、リセットゲート信号φRが与えられ
るリセットゲート部３０、およびリセットドレイン信号
ＲＤが与えられるリセットドレイン部４０が、転送方向
の順に配置されている。なお、電荷入力部１０は、本実
施例では、ＣＣＤ転送部において出力されるクロックφ
1に基づいたクロッキングの影響の防止と電荷の逆流の
防止とのため設けているが、必ずしも必須のものではな
い。例えば、ＣＣＤ転送部の出力段に、上記電荷入力部
１０に相当するものが備わっている等の場合には、電荷
検出素子にクロッキングの影響や電荷の逆流が生じない
ため、電荷入力部１０の形成を省略することができる。
【００５５】また、図１（ｂ）に示すように、ｎ型基板
１の上に第１半導体層としてのｐウェル２が形成され、
該ｐウェル２上に第２半導体層としてのｎ層３および第
３半導体層としてのｎ+層４が形成されている。さら
に、その上に絶縁膜（図示せず）を介して前記各部のゲ
ート電極が形成されている。具体的には、転送クロック
部５０については、ゲート電極５１、５２が形成され、
電荷入力部１０については入力ゲート電極１１が、検出
部２０についてはゲート電極２１が、リセットゲート部
３０についてはリセットゲート電極３１が形成されてい
る。したがって、転送チャネルは、検出部２０はｎ層が
無い表面チャネル構造部となっており、転送クロック部
５０、電荷入力部１０およびリセットゲート部３０は電
子を信号電荷とする埋め込みチャネル構造部となってい
る。
【００５６】さらに、図１（ｃ）に示すように、検出部
２０の中央部にはＰ+拡散層からなるソース部２２が形
成され、その周辺の素子分離領域にはＰ+層からなるド
レイン部２３が形成されている。これらソース部２２、
ドレイン部２３および絶縁膜を介して設けられたゲート
電極２１によりＰ−ＭＯＳトランジスタが形成されてい
る。なお、ｎ型基板１には正電圧ＶBが、ｐウェル２に
は素子分離領域（Ｐ+層）であるドレイン部２３を介し
て接地電圧（０Ｖ）が印加されている。本発明において
は、ソース部２２の電位を特定の電位に固定しないで浮
遊状態としておく必要があるが、このためには、図１
（ａ）、（ｃ）に示すようにソース部２２をドレイン部
２３で囲む構造のものが作り易く、また、この構造にお
いてはゲート電極２１の形状をソース部２２を囲む環状
のものがチャンネル領域を広くとることができるため、
電荷検出感度を上げることができる。
【００５７】このように構成された本実施例の電荷検出
素子において、ｐ層、ｎ層の濃度分布及びクロック電圧
φ1（Ｌ）、φ1（Ｈ）、ゲート電圧ＶGを適当に選べ
ば、埋め込みチャネル構造部及び表面チャネル構造部の
各々における深さ方向ポテンシャル分布を図２（ａ）に
示すようにすることができる。この場合、各ゲート電極
１１等の下での最深ポテンシャル点φｍ（Ｌ）、φｍ
（Ｈ）、φｓ等を水平方向にプロットした分布図は図２
（ｂ）に示すようになる。従って、検出部２０に蓄積し
た信号電荷Ｑsigは、完全にリセットドレイン部４０へ
排出することができ、リセットノイズを無くすことが可
能となる。
【００５８】図３は、検出部２０の深さ方向ポテンシャ
ル分布図である。信号電荷（電子）は、半導体層と絶縁
膜との界面に蓄積する。また、図３をＰ−ＭＯＳトラン
ジスタの埋め込みチャネルとしてみれば、チャネルポテ
ンシャルはＶSとなり、ＶSは信号電荷量Ｑsigに依存し
て変化する。つまり、ソース部２２とドレイン部２３と
の間の埋め込みチャネル部分を流れる電流が、検出部２
０の表面に蓄積された信号電荷量Ｑsigに基づいて変化
する。
【００５９】従って、図１（ａ）に示すように、ドレイ
ン部（Ｐ+層）２３は接地し、ソース部（Ｐ+拡散層）２
２は正孔に対して定電流源となる負荷を介して正電源
（Ｖ0 D）に接続すれば、ソース電位は前記チャネルポテ
ンシャルＶSに一致するから、これを出力信号とするこ
とができる。実際には、信号電荷なしの時からのＶSの
変化分△ＶSが正味の信号となる。また、上記Ｐ−ＭＯ
Ｓトランジスタは埋め込みチャネル動作であるため、半
導体と絶縁膜との界面の影響を受けることが無く、低ノ
イズな動作となる。従って、上述したようにリセットノ
イズを無くすことができることと合わせ、本電荷検出素
子では極めて低ノイズな動作が実現される。
【００６０】検出部２０の動作においては、上述したよ
うに、ソース部２２とドレイン部２３との間の埋め込み
チャネル部分を流れる電流が、検出部２０の表面に蓄積
された信号電荷量Ｑsigに基づいて変化させるべく、ゲ
ート電圧ＶG、ｐウェル電圧ＶPW（＝０Ｖ）、基板電圧
ＶBの３電圧の関係が重要である。即ち、図４に示すよ
うに、ｐウェル電圧ＶPWに対してゲート電圧ＶGおよび
基板電圧ＶBの値が適性ならば、ポテンシャル分布は同
図（ａ）に示すように通常の信号電荷量では〜とな
り、ｐウェルが中性化しＶSの変化がなくなるのは、極
めて大きな信号電荷量の場合のみとなる。一方、ｐウ
ェル電圧ＶPWに対しゲート電圧ＶGは適性でも基板電圧
ＶBが低過ぎる場合、およびゲート電圧ＶGも基板電圧Ｖ
Bも低過ぎる場合において通常の信号電荷量、つまり
、であるときを図４（ｂ）および（ｃ）に示すが、
図４（ａ）の場合に比べてより低い信号電荷量でｐウェ
ルが中性化してＶSの変化がなくなる。即ち、図４
（ｄ）に示すように、信号に対する検出部のダイナミッ
クレンジが低下する。具体的には、信号電荷量Ｑsigに
比例して変化する△ＶSの範囲が、図（ａ）の場合より
も図（ｂ）の場合、図（ｂ）の場合よりも図（ｃ）の場
合が各々小さくなる。
【００６１】したがって、本発明においては、ゲート電
圧ＶG、ｐウェル電圧ＶPW（＝０Ｖ）、基板電圧ＶBの３
電圧の関係を調整することにしており、その結果、ソー
ス部２２とドレイン部２３との間の埋め込みチャネル部
分を流れる電流が、検出部２０の表面に蓄積された信号
電荷量Ｑsigに基づいて変化し、信号電荷量を検出する
ようにしている。
【００６２】次に、前記ＶSと信号電荷量Ｑsigとの定量
的関係を以下に説明する。
【００６３】ここで、絶縁膜誘電率：ε0、半導体誘電
率：εsとして、絶縁膜厚ｄ0の等価的厚さｄ1をｄ1＝
（εs／ε0）・ｄ0、ｐウエル内のポテンシャルの底の
表面側の位置をｄ2、基板側の位置をｄ3とする（図３参
照）。また、単位面積当りのゲート容量をＣ0（＝ε0／
ｄ0）、信号電荷蓄積領域面積をＡsとすると、信号電荷
量Ｑsigの変化△Ｑsによるチャネルポテンシャルの変化
△ＶSは、 △ＶS＝Ｇ・（△Ｑs／Ｃ0Ａs） 但し、Ｇ＝ｄ3／（ｄ1＋ｄ2＋ｄ3） … （４） となる。
【００６４】一般に、ｄ3》ｄ1、ｄ2であるから、Ｇは
１に近い一定値と近似でき、図５に示すように△ＶSは
△Ｑsにほぼ比例する。
【００６５】以上のことを検証するため、下記のような
具体例を考える。但し、半導体の材質はＳｉとする。
【００６６】 ｎ型基板濃度ＮB＝２×１０14ｃｍ-3 ｐウェル濃度ＮP＝５×１０15ｃｍ-3 ｐウェル厚 ＸP＝１．８μｍ 絶縁膜厚 ｄO＝８０ｎｍ・・・（５） このとき、基板電圧ＶB＝１０Ｖ、ゲート電圧ＶG＝１５
Ｖとし、信号密度をｑsig（＝Ｑsig／ＳG）とすると、
ｑsig＝０の時には、 φS＝１２．０１Ｖ （但し、φSは図２（ａ）を参照） ＶS＝３．５５Ｖ ｄ1＝０．２４μｍ ｄ2＝１．２９μｍ ｄ3＝６．８７μｍ …（６） となる。また、ｑsig＝１０12ｅｌ／ｃｍ2の時には、 φS＝８．３０Ｖ ＶS＝０．４６Ｖ ｄ1＝０．２４μｍ ｄ2＝１．２４μｍ ｄ3＝８．２５μｍ …（７） となる。
【００６７】従って、上記（４）式で１次元効果のリニ
アリティーを定める定数Ｇを求めると、 ｑsig＝０の時にはＧ＝０．８２、 ｑsig＝１０12ｅｌ／ｃｍ2の時には０．８５ ・・・（８） となり、リニアリティーは実用上問題無いレベルとな
る。
【００６８】また、検出部２０のゲート面積ＳGをＳG＝
１０μｍ2とし、信号電子数をＮsig｛＝Ｑsig／ｑ
（ｑ：電子電荷量）｝とすると、ｑ／（Ｃ0Ａs）＝３８
μＶ／ｅｌとなるから、 △ＶS／Ｎsig＝３１〜３２μＶ／ｅｌ …（９） となり、ＦＤＡ型の電荷検出素子で現在到達しているゲ
インの最高レベルである１５〜２０μＶ／ｅｌと比べて
も非常に高いゲインが得られる。
【００６９】以上では１次元効果のみを考慮したが、実
際には２次元効果も考慮する必要がある。即ち、（４）
式におけるＡsは一定とは見なせず、信号電荷量に依存
して変化する。しかし、本発明では、信号電荷は半導体
表面に蓄積する表面チャネル構造である。したがって、
前記２次元効果は、埋め込みチャネル構造に比べれば、
大幅に抑制される。
【００７０】図６は、これを模式的に示す図である。即
ち、本実施例の電荷検出素子における検出部２０の下
は、図６（ａ）に示すように表面チャネルであるから、
図６（ｂ）に示すようにポテンシャルの底は平になっ
て、２次元効果は抑制される。よって、このことから理
解されるように、本発明は従来技術に比べてリニアリテ
ィーは優れることになる。
【００７１】本発明では、信号電荷が検出部２０のみ表
面を転送される。以下に、このことに関して検討する。
【００７２】まず、電荷取り残しについて考えると、表
面準位Ｎｓｓにトラップされた電荷が時刻ｔまでに放出
される放出電荷量Ｎ（ｔ）は下記（１０）式で表される
｛Ｃ．Ｈ．Ｓｅｑｕｉｎ ａｎｄ Ｍ．Ｆ．Ｔｏｍｐ
ｓｅｔｔ，”ＣｈａｒｇｅＴｒａｎｓｆｅｒ Ｄｅｖｉ
ｃｅｓ”，Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ，１９７５；
日本語版 武石，香山監訳「電荷転送デバイス」近代科
学社 １９７８）（§ＩＶ−Ｂ−５，（４．５９）
式｝。
【００７３】 Ｎ（ｔ）＝ｋ・Ｔ・Ａs・Ｎｓｓ・ｌｎ（ｔ／ｔ0） ｔ0＝８×１０-12ｓｅｃ … （１０） 但し、ｋは定数 Ｔは絶対温度 電荷の取り残しは、信号期間と無信号期間との繰り返し
において、無信号期間の長さに依存する。無信号期間が
１０サイクル継続した場合の放出電荷量Ｎを上記（１
０）式より求める。現在の半導体技術では、Ｎｓｓは１
０9ｃｍ-2ｅＶ-1のオーダーであるため、Ｎｓｓを５×
１０9ｃｍ-2ｅＶ-1とし、またＡｓ＝１０μｍ2とする
と、その放出電荷量はＮ（１０Ｔｃ）−Ｎ（Ｔｃ）≒３
０ｅｌとなる。これは、通常の信号電荷量である〜１０
4ｅｌに比べて無視できる程度である。但し、上記Ｔｃ
は、転送クロック周期である。
【００７４】次に、表面転送によるノイズについて考え
る。Ｎｓｓによる転送ノイズ△Ｎｓｓは、転送回数が１
信号パケットにつき１回であるから、次式で表される
｛前記の文献における§ＩＶ−Ｃ−１，（４．７３）
式｝。
【００７５】 △Ｎｓｓ＝√（ｋ・Ｔ・Ａs・Ｎｓｓ・ｌｎ２） …（１１） ＮｓｓおよびＡsを前記と同様の値とすると、転送ノイ
ズ△Ｎｓｓは、△Ｎｓｓ≒３ｅｌとなる。一般に表面チ
ャネル型の電流増幅回路で発生するノイズは数１０ｅｌ
であるから、転送ノイズは十分小さい値である。
【００７６】したがって、本発明による場合には、高感
度であると共に高精度リニアリティーであり、しかも低
ノイズである、増幅回路一体型の電荷検出素子の提供が
可能となる。
【００７７】次に、本発明にかかる電荷検出素子の製造
方法について説明する。
【００７８】ここで、図１（ｂ）に示すｎ層３の端と検
出部２０のゲート電極２１の端とは一致する必要があ
る。そのため、本素子ではｎ層３を検出部２０のゲート
電極２１と自己整合させることにより作製するのが望ま
しい。また、Ｐ−ＭＯＳトランジスタのソース部２２と
ドレイン部２３との作製工程を通常のＣＣＤ製造プロセ
スに加える必要がある。
【００７９】図７は、本発明の電荷検出素子の製造方法
の１実施例を工程断面図にて示したものである。ここ
で、図７（１ａ）、（２ａ）、（３ａ）、（４ａ）は図
１（ａ）におけるＡ−Ａ断面に関するものであり、図７
（１ｂ）、（２ｂ）、（３ｂ）、（４ｂ）は図１（ａ）
におけるＢ−Ｂ断面に関するものである。
【００８０】まず、図７（１ａ），（１ｂ）に示すよう
に、ｎ基板１の上にｐウェル２を形成し、その後、窒化
膜６１をパターン形成する。
【００８１】次いで、窒化膜６１をマスクとしてイオン
注入を行い、高濃度Ｐ+層６２を形成する。このＰ+層６
２は、Ｐ−ＭＯＳトランジスタのドレイン部２３とな
る。
【００８２】次に、図７（２ａ），（２ｂ）に示すよう
に、前記窒化膜６１を用いてＬＯＣＯＳ酸化膜を形成
し、その後、窒化膜６１を除去する。
【００８３】次いで、ゲート絶縁膜（図示せず）を形成
し、その上に検出部２０のゲート電極２１を形成する。
【００８４】次に、ゲート電極２１の上にレジストパタ
ーン６４を形成し、ゲート電極２１およびレジストパタ
ーン６４をマスクとしてイオン注入を行い、ｎ層３を形
成する。これにより、検出部２０はｐウェル２のまま残
り、隣接するｎ層３の端と検出部２０のゲート電極２１
の端とを一致させることができる。このため、検出部２
０の電極端にポテンシャルのバリヤやディップが発生す
ることを抑制でき、取り残しのない信号電荷転送を達成
できる。
【００８５】次に、図７（３ａ），（３ｂ）に示すよう
に、転送クロック部５０の上に電極５２を形成し、その
後、電極５１、１１、３１を形成する。続いて、電極３
１の一部を覆ってレジストパターン６８を形成し、電極
１１、２１、３１、５１、５２及びレジストパターン６
８をマスクとしてイオン注入し、Ｐ−ＭＯＳトランジス
タのソース部（Ｐ+層）２２を形成する。
【００８６】次に、図７（４ａ），（４ｂ）に示すよう
に、ソース部（Ｐ+層）２２を覆うようにレジストパタ
ーン７０を形成すると共に上記レジストパターン６８を
除去する。
【００８７】次に、電極１１、２１、３１、５１、５２
及びレジストパターン７０をマスクとしてイオン注入
し、リセットドレイン部４０のｎ+層４を形成する。
【００８８】このようにして、ｎ層３の端と検出部２０
のゲート電極２１の端とが一致した電荷検出素子が作製
される。また、そのような電荷検出素子と、その上流側
の電荷転送素子とが同一基板上に設けられた電荷転送検
出装置が作製される。上記電荷検出素子における各層の
具体例としては、前記（５）式の形成条件をベースにｎ
層３のポテンシャル関係を、 φ1（Ｌ）＝０Ｖの時、φｍ＝７．１Ｖ，ＶS＝１．４Ｖ φ1（Ｈ）＝５Ｖの時、φｍ＝１１．８Ｖ，ＶS＝５．４Ｖ・・・（１２） とすれば、ｎ層３は次の条件となるように形成する。
【００８９】 ｎウェル濃度 ＮN＝８×１０16ｃｍ-3 ｎウェル厚 ＸN＝０．２５μｍ・・・（１３） 図７（５）は、これを示す図である。つまり、検出部２
０ではｎ基板１とｐウェル２との境界ｘpよりｎ基板１
側ではＮBの濃度であり、ｐウェル２側ではＮP（＞
ＮB）の濃度である。一方、転送部５０ではｎ基板１と
ｐウェル２との境界ｘpよりｎ基板１側ではＮBの濃度で
あり、ｐウェル２側では深さＸNからｘpまではｐ型で濃
度ＮPであり、更に深さが０からＸNまではｎ層３とな
り、その濃度ＮNはＮPよりも高濃度となっている。な
お、上記条件は、上述した図７の製造工程（１ａ）、
（１ｂ）〜（４ａ）、（４ｂ）により容易に形成できる
値である。
【００９０】次に、本発明の電荷検出素子の製造方法に
関し、他の実施例を説明する。
【００９１】図８は、他の実施例の工程断面図を示す。
図７と同様に、図１（ａ）におけるＡ−Ａ断面及びＢ−
Ｂ断面について別々に示す。
【００９２】先ず、図８（１ａ），（１ｂ）に示すよう
に、ｎ基板１の上にｐウェル２を形成し、その後、窒化
膜６１をパターン形成する。
【００９３】次いで、窒化膜６１をマスクとしてイオン
注入を行い、高濃度Ｐ+層６２を形成する。このＰ+層６
２はＰ−ＭＯＳトランジスタのドレイン部２３となる。
【００９４】次に、図８（２ａ），（２ｂ）に示すよう
に、前記窒化膜６１を用いてＬＯＣＯＳ酸化膜６３を形
成し、その後、窒化膜６１を除去する。
【００９５】次いで、イオン注入によりｎ層６４を形成
する。
【００９６】次に、図８（３ａ），（３ｂ）に示すよう
に、ゲート絶縁膜（図示せず）を形成し、その上に電極
５１、５２、１１ａおよび３１ａを形成する。続いて、
電極３１ａの一部を覆ってレジストパターン８を形成す
る。
【００９７】次に、電極５１、５２、１１ａおよび３１
ａ並びにレジストパターン８をマスクとしてｐ型不純物
６５をイオン注入する。これにより、検出部２０は、そ
れまでｎ層６４であった箇所が打ち消されてｐ型とな
り、これ以降に形成される検出部２０のゲート電極２１
ａの端と隣接するｎ層６４の端とを一致させることが可
能となる。
【００９８】次に、図８（４ａ），（４ｂ）に示すよう
に、上記検出部２０のゲート電極２１ａを形成する。続
いて、そのゲート電極２１ａとレジストパターン８をマ
スクとしてイオン注入し、Ｐ−ＭＯＳトランジスタのソ
ース部（Ｐ+層）２２を形成する。
【００９９】次に、レジストパターン８を除去し、ま
た、ソース部（Ｐ+層）２２を覆うレジストパターン２
０を形成する。
【０１００】最後に、図８（５ａ），（５ｂ）に示すよ
うに、５１、５２、１１ａ、２１ａおよび３１ａ並びに
レジストパターン２０をマスクとしてイオン注入し、リ
セットドレイン部４０のｎ+層４を形成する。
【０１０１】このようにして、ｎ層３の端と検出部２０
のゲート電極２１ａの端とが一致した電荷検出素子が作
製される。また、そのような電荷検出素子と、その上流
側の電荷転送素子とが同一基板上に設けられた電荷転送
検出装置が作製される。上記電荷検出素子における各層
の具体例としては、ＣＣＤ部は前記（５）式及び（１
１）式の形成条件とし、検出部２０は下記のように
（５）式条件をベースに表面側の濃度を高くする。
【０１０２】 ｐウェルＩ濃度 Ｎp1＝５×１０15ｃｍ2 ｐウェルＩ接合深さ ｘp1＝１．８μｍ ｐウェルII濃度 ＮP2＝３×１０16ｃｍ2 ｐウェルII接合深さ ｘP2＝０．３μｍ …（１４） これを図９に実線で示す。
【０１０３】このとき、基板電圧ＶB＝１０Ｖ，ゲート
電圧ＶG＝２０Ｖとすると、ｑsig＝０の時には、 φS＝１４．２１Ｖ ＶS＝３．９８Ｖ ｄ1＝１．５４μｍ ｄ2＝６．７２μｍ …（１５） となり、ｑsig＝１０12ｅｌ／ｃｍ2の時には、 φS＝１０．５０Ｖ ＶS＝０．９０Ｖ ｄ1＝１．４９μｍ ｄ2＝８．１２μｍ …（１６） となる。
【０１０４】従って、ゲインＧは（４）式により、ｑ
sig＝０の時にはＧ＝０．８１となり、ｑsig＝１０12ｅ
ｌ／ｃｍ2の時にはＧ＝０．８４となり、リニアリティ
ーは実用上問題無いレベルとなる。
【０１０５】また、検出部のゲート面積ＳGをＳG＝１０
μｍ2とすると、 △ＶS／Ｎsig＝３１〜３２μＶ／ｅｌ …（１７） となる。即ち、前記条件（５）式の場合とほぼ同じ結果
が得られる。図９に示すようにするための条件は、前記
製造工程（１ａ）、（１ｂ）〜（５ａ）、（５ｂ）によ
り容易に形成できる値である。
【０１０６】上記実施例ではソース部２２とドレイン部
２３との関係は、それを平面的に見ると図１７（ａ）に
示すようになっているが、本発明はこの場合に限定され
ない。たとえば、ソース部２２が２つのドレイン部２３
の中央に位置する必要は必ずしもなく、一方のドレイン
部２３に寄っていてもよい。また、図１７（ｂ）に示す
ように、ドレイン部２３が１箇所に存在し、そのドレイ
ン部２３と離隔してソース部２２が設けられた構成とす
ることができる。この場合においても、ドレイン部２３
とソース部２２との位置関係は任意に設計できる。な
お、このようなソース部２２とドレイン部２３との関係
において、図４に示した中性化した部分が実質的に検出
する箇所に存在しなければ、検出に余り影響が及ばな
い。したがって、上述したゲート電圧ＶG、ｐウェル電
圧ＶPW（＝０Ｖ）、基板電圧ＶBの３電圧の関係は、厳
密性が若干緩和され、中性化した部分が、例えば図１７
（ａ）および（ｂ）に破線にて示す箇所に存在するよう
な程度でもよい。
【０１０７】ｐウェル電圧ＶPWを固定（０Ｖ）した場
合、ｐウェルの空乏化領域は表面側からはゲート電圧Ｖ
Gの増大に伴って拡大し、基板側からは基板電圧ＶBの増
大に伴って拡大し、両側の空乏化領域がつながった状態
（これをパンチスルー状態と称する）を本発明では用い
る。信号電荷量の増大は表面側空乏化領域を縮小するか
ら、信号電荷量が実用上最大レベルまで蓄積した状態で
ｐウェルがパンチスルーするようにゲート電圧ＶG、基
板電圧ＶBを決定する。但し、ゲート電圧ＶG、基板電圧
ＶBは相互に関連するため設定の仕方は一義的ではな
く、種々の場合が可能である。
【０１０８】なお、以上の説明においては信号電荷を電
子とするｎ型埋め込みチャネルＣＣＤの場合について述
べたが、正孔を信号電荷とするｐ型埋め込みチャネルの
場合についても、極性を逆にすることで同様に形成でき
ることは明らかである。図１８はこの場合の実施例を示
す。この図１８において、図１と同様な部分には同一番
号を付している。
【０１０９】
【発明の効果】以上詳述したように本発明の電荷検出素
子によれば、信号電荷がＭＯＳトランジスタの半導体と
絶縁膜との界面に蓄積し、その下のチャネル電位を変調
するため、深さ方向で考えた場合、信号電荷を電圧に変
換するゲインはほぼ一定となって良好なリニアティーが
得られ、更に２次元効果も信号電荷が表面に蓄積される
ため抑えられて、一層良好なリニアティーが得られる。
また、検出部であるＭＯＳトランジスタ表面に蓄積した
信号電荷はリセット動作時完全に排出されるため、リセ
ットノイズは原理的に無い。更に、電流増幅を行うＭＯ
Ｓトランジスタのチャネルは埋め込み型となるため、電
流増幅部のノイズも抑えられる。更に、電流増幅回路が
検出部と一体化されているため配線部や別個の駆動トラ
ンジスタが無く、検出容量が小さいため、高い変換ゲイ
ンを得ることもでき、かつ扱える信号量も十分確保する
ことができる。更に、このような電荷検出素子と電荷転
送素子との基板を共用させることにより、同一基板上に
電荷検出素子と電荷転送素子とが設けられた電荷転送検
出装置を提供できる。
【０１１０】また、本発明の電荷検出素子の製造方法に
よる場合には、検出部であるＭＯＳトランジスタのゲー
ト電極の端と、入力ゲート部の不純物層の端部またはリ
セットゲート部の不純物層の端部を、自己整合的に形成
することにより一致させることができる。
【図面の簡単な説明】
【図１】本発明による電荷検出素子の実施例を示す図
で、（ａ）はその電荷検出素子の平面図、（ｂ）及び
（ｃ）はその電荷検出素子の断面図を示す。
【図２】図１の電荷検出素子におけるポテンシャル分布
を示す図で、（ａ）は深さ方向の分布図、（ｂ）は転送
方向の分布図である。
【図３】図１の電荷検出素子における検出部の深さ方向
ポテンシャル分布を示す図である。
【図４】本発明において、ＭＯＳトランジスタの半導体
層と絶縁膜との界面に蓄積された信号電荷により、ＭＯ
Ｓトランジスタの特性に変化が与えられ、これにより信
号電荷量を検出するための原理説明図であり、（ａ）は
ｐウェル電圧に対してゲート電圧および基板電圧の値が
適性な場合のポテンシャル分布を示し、（ｂ）はｐウェ
ル電圧に対しゲート電圧は適性でも基板電圧が低過ぎる
場合のポテンシャル分布、（ｃ）はｐウェル電圧に対し
ゲート電圧も基板電圧も低過ぎる場合のポテンシャル分
布を示し、（ｄ）は各図において信号に対する検出部の
ダイナミックレンジを示す図である。
【図５】本発明の電荷検出素子における電荷電圧変換の
特性を示す図である。
【図６】本発明の電荷検出素子において２次元効果を抑
えられることを示す図で、（ａ）は断面図、（ｂ）はポ
テンシャル分布図である。
【図７】本発明の電荷検出素子の製造方法を示す工程図
である。
【図８】本発明の電荷検出素子の他の製造方法を示す工
程図である。
【図９】本発明の電荷検出素子における電荷電圧変換の
特性を示す図である。
【図１０】従来のＦＤＡ型の電荷検出素子を示す図で、
（ａ）は平面図、（ｂ）は転送方向のポテンシャル分布
を示す図である。
【図１１】従来のＦＧＡ型の電荷検出素子を示す図で、
（ａ）は平面図、（ｂ）は転送方向のポテンシャル分布
を示す図である。
【図１２】従来のＦＳＤ型の電荷検出素子を示す図で、
（ａ）は平面図、（ｂ）は転送方向のポテンシャル分布
を示す図、（ｃ）は断面図、（ｄ）は深さ方向のポテン
シャル分布を示す図である。
【図１３】従来のＦＳＡ型の電荷検出素子を示す図で、
（ａ）は断面図、（ｂ）は深さ方向のポテンシャル分布
を示す図である。
【図１４】従来のＦＷＡ型の電荷検出素子を示す図で、
（ａ）は断面図、（ｂ）は深さ方向のポテンシャル分布
を示す図である。
【図１５】従来のＲＪＧ型の電荷検出素子を示す断面図
である。
【図１６】従来の電荷検出素子における問題点を示す図
で、（ａ）は断面図、（ｂ）はポテンシャル分布を示す
図である。
【図１７】本発明のＭＯＳトランジスタのソース部とド
レイン部との関係を示す図で、（ａ）は図１の場合の平
面図、（ｂ）は他の変形例を示す平面図である。
【図１８】本発明の他の実施例に係る電荷検出素子を示
す図で、（ａ）はその電荷検出素子の平面図、（ｂ）及
び（ｃ）はその電荷検出素子の断面図を示す。
【符号の説明】
１ ｎ型基板 ２ ｐウェル ３ ｎ層 ４ ｎ+層 １０ 電荷入力部 １１ 入力ゲート電極 ２０ 検出部 ２１、２１ａ ゲート電極 ２２ ソース部 ２３ ドレイン部 ３０ リセットゲート部 ３１、３１ａ ゲート電極 ４０ リセットドレイン部 ５０ 転送クロック部 ５１、５２ ゲート電極 ６１ 窒化膜 ６２ 高濃度Ｐ+層 ６４、６８、７０ レジストパターン

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１極性の信号電荷を受け取り、該信号
    電荷を電圧信号に変換する電荷検出素子であって、 該電荷検出素子は、チャンネル電荷の極性が第２極性で
    ある第１導電型のＭＯＳトランジスタを備え、 該ＭＯＳトランジスタは、 第２導電型の半導体基板と、 該半導体基板の表層部分に形成される該第１導電型の第
    １半導体層と、 該第１半導体層の表層部分に設けられ、該ＭＯＳトラン
    ジスタのドレインおよびソースのうちの一方となる該第
    １導電型の第１不純物領域と、 該第１不純物領域と離間して設けられ、該ＭＯＳトラン
    ジスタのドレインおよびソースのうちの他方となる該第
    １導電型の第２不純物領域と、 該第１不純物領域の端と該第２不純物領域の端とによっ
    て画定されるチャンネル領域と、 該チャンネル領域の上部に第１絶縁膜を介して設けられ
    たゲート電極と を含み、 該ＭＯＳトランジスタの該第１半導体層と該第１絶縁膜
    との界面の該第１半導体層表面に蓄積された信号電荷に
    より、該ＭＯＳトランジスタの特性に変化を与えること
    によって信号電荷量を検出する構成とした電荷検出素
    子。
  2. 【請求項２】 前記第２導電型の半導体基板と前記第１
    導電型ＭＯＳトランジスタのドレインとに所定の電圧を
    印加することによって、該半導体基板と前記第１半導体
    層との界面に存在する接合を逆バイアスし、 前記ゲート電極に所定の電圧を印加して該第１半導体層
    の内部にチャンネルを形成し、 該ＭＯＳトランジスタのソースと電源とを負荷を介して
    接続することによって、信号電荷量を検出する構成とな
    っており、 該信号電荷量が所定の範囲内である場合には、該第１半
    導体層が中性化してチャネルポテンシャルの変化がなく
    なることがないように、該ゲート電極に印加される所定
    の電圧と、該第１半導体層に印加される所定の電圧と、
    該半導体基板に印加される所定の電圧とがそれぞれ設定
    されている、請求項１に記載の電荷検出素子。
  3. 【請求項３】 前記第１半導体層の表層部分に設けら
    れ、前記チャンネル領域に隣接する第２導電型の第２半
    導体層と、該第２半導体層の上部に第２絶縁膜を介して
    設けられ、該チャンネル領域への信号電荷の入力を制御
    する入力ゲート電極とを含む電荷入力部を設けて成る請
    求項１に記載の電荷検出素子。
  4. 【請求項４】 前記電荷入力部に隣接して、前記第１不
    純物領域を離間対向させて２つ設け、該２つの第１不純
    物領域の中間に、前記電荷入力部と離間した前記第２不
    純物領域を設けている請求項３に記載の電荷検出素子。
  5. 【請求項５】 前記第２導電型の半導体基板と前記第１
    導電型ＭＯＳトランジスタのドレインとに所定の電圧を
    印加することによって、該半導体基板と前記第１半導体
    層との界面に存在する接合を逆バイアスし、 前記ゲート電極に所定の電圧を印加して該第１半導体層
    の内部にチャンネルを形成し、 該ＭＯＳトランジスタのソースと電源とを負荷を介して
    接続し、前記入力ゲート電極に所定の電圧を印加するこ
    とによって、信号電荷量を検出する構成となっており、 該信号電荷量が所定の範囲内である場合には、該第１半
    導体層が中性化してチャネルポテンシャルの変化がなく
    なることがないように、該ゲート電極に印加される所定
    の電圧と、該第１半導体層に印加される所定の電圧と、
    該半導体基板に印加される所定の電圧とがそれぞれ設定
    されている、請求項３に記載の電荷検出素子。
  6. 【請求項６】 前記第１半導体層の表層部分に形成さ
    れ、前記チャンネル領域に隣接する第２導電型の第３半
    導体層であって、かつ、前記第２半導体層と離間して設
    けられた第２導電型の第３半導体層と、その上部に第３
    絶縁膜を介して設けられたリセットゲート電極とからな
    るリセットゲート部を有し、該第２半導体層と該第３半
    導体層とは第２導電型の領域で連結されていない、請求
    項３に記載の電荷検出素子。
  7. 【請求項７】 前記第２導電型の半導体基板と前記第１
    導電型ＭＯＳトランジスタのドレインとに所定の電圧を
    印加することによって、該半導体基板と前記第１半導体
    層の界面に存在する接合を逆バイアスし、 前記ゲート電極に所定の電圧を印加して、該第１半導体
    層の内部にチャンネルを形成し、 該ＭＯＳトランジスタのソースと電源とを負荷を介して
    接続し、 前記電荷入力部の入力ゲート電極と、前記リセット部の
    リセットゲート電極とに所定の電圧を印加することによ
    って、信号電荷量を検出し、 該信号電荷量が所定の範囲内である場合には、該第１半
    導体層が中性化してチャネルポテンシャルの変化がなく
    なることがないように、該ゲート電極に印加される所定
    の電圧と、該第１半導体層に印加される所定の電圧と、
    該半導体基板に印加される所定の電圧とがそれぞれ設定
    されている、請求項６に記載の電荷検出素子。
  8. 【請求項８】 前記信号電荷の転送領域と前記ＭＯＳト
    ランジスタのチャネル領域とが、前記第１半導体層の深
    さ方向に離間しており、かつ、該信号電荷の転送方向と
    該ＭＯＳトランジスタのチャンネル方向とが、交差して
    いる請求項６または７に記載の電荷検出素子。
  9. 【請求項９】 前記電荷入力部に隣接して、前記第１不
    純物領域を離間対向させて２つ設け、前記電荷入力部及
    び前記２つの第１不純物領域によって囲まれる領域の中
    央部に前記第２不純物領域を設けている請求項６に記載
    の電荷検出素子。
  10. 【請求項１０】 前記ゲート電極の形状が前記第２不純
    物領域を囲む形状である請求項９に記載の電荷検出素
    子。
  11. 【請求項１１】 第１導電型の第１半導体層と、第１絶
    縁膜と、ゲート電極とを含み、チャンネル電荷の極性が
    第２極性である第１導電型のＭＯＳトランジスタを備
    え、該ＭＯＳトランジスタの該第１半導体層と該第１絶
    縁膜との界面の該第１半導体層表面に蓄積された信号電
    荷により、該ＭＯＳトランジスタの特性に変化を与える
    ことによって信号電荷量を検出する構成とした電荷検出
    素子の製造方法であって、 第２導電型の半導体基板の上に該第１導電型の該第１半
    導体層を形成する第１ の工程と、 該第１半導体層の表層部分に、該ＭＯＳトランジスタの
    ドレインおよびソースのうちの一方となる第１導電型の
    第１不純物領域を形成する第２の工程と、該第１不純物領域の端と該ＭＯＳトランジスタのドレイ
    ンおよびソースのうちの他方となる該第１導電型の第２
    不純物領域の端とによって画定されるチャンネル領域の
    上部に該第１絶縁膜を介して該ゲート電極を形成する第
    ３の 工程と、該第１不純物領域とは離間した該第１半導体層の表層部
    分に、該第２不純物領域を形成する第４の 工程と、 該ゲート電極をマスクとして、該第２導電型の不純物を
    該第１半導体層の表層部分に導入することによって、該
    第２導電型の第２半導体層と該第２導電型の第３半導体
    層とを、該ゲート電極に対して、自己整合的に形成する
    第５の工程とを包含し、上記工程順序で実施する、電荷
    検出素子の製造方法。
  12. 【請求項１２】 第１導電型の第１半導体層と、第１絶
    縁膜と、ゲート電極とを含み、チャンネル電荷の極性が
    第２極性である第１導電型のＭＯＳトランジスタを備
    え、該ＭＯＳトランジスタの該第１半導体層と該絶縁膜
    との界面の第１半導体層表面に蓄積された信号電荷によ
    り、該ＭＯＳトランジスタの特性に変化を与えることに
    よって信号電荷量を検出する構成とした電荷検出素子の
    製造方法であって、 第２導電型の半導体基板の上に該第１導電型の該第１半
    導体層を形成する第１の工程と、 該第１半導体層の表層部分に、該ＭＯＳトランジスタの
    ドレインおよびソースのうちの一方となる第１導電型の
    第１不純物領域を形成する第２の工程と、該第１半導体層の表層部分に、第２導電型の第４半導体
    層を形成する第３の工程と、 該第４半導体層の上部の一部に第２絶縁膜を介して入力
    ゲート電極とリセットゲート電極とを形成する第４の工
    程と、 該入力ゲート電極とリセットゲート電極とをマスクとし
    て、該第１導電型の不純物を該第４半導体層に導入する
    ことによって、第２導電型の第２半導体層と、該第２導
    電型の第３半導体層と、該第２半導体層の端と該第３半
    導体層の端とに よって画定される該第１導電型の第２チ
    ャンネル領域とを、該入力ゲート電極及びリセットゲー
    ト電極に対して、自己整合的に形成する第５の工程と、 該第１不純物領域の端と該ＭＯＳトランジスタのドレイ
    ンおよびソースのうちの他方となる該第１導電型の第２
    不純物領域の端とによって画定される第１チャンネル領
    域の上部に該第１絶縁膜を介して該ゲート電極を形成す
    る第６の工程と、 該第１不純物領域とは離間した該第１半導体層の表層部
    分に、該第２不純物領域を形成する第７の工程と、 を包含し、上記工程順序で実施する、電荷検出素子の製
    造方法。
  13. 【請求項１３】 電荷転送素子と、 該電荷転送素子によって転送された信号電荷を受け取
    り、該信号電荷を電圧信号に変換する電荷検出素子とを
    備え、 該電荷検出素子は、請求項１に記載の電荷検出素子であ
    る、電荷転送検出装置。
  14. 【請求項１４】 前記電荷転送素子及び前記電荷検出素
    子が、同一の半導体基板上に形成されている請求項１３
    に記載の電荷転送検出装置。
JP6065203A 1994-04-01 1994-04-01 電荷検出素子及びその製造方法並びに電荷転送検出装置 Expired - Fee Related JP3031815B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP6065203A JP3031815B2 (ja) 1994-04-01 1994-04-01 電荷検出素子及びその製造方法並びに電荷転送検出装置
US08/284,928 US5464997A (en) 1994-04-01 1994-08-02 Charge detection device, a method for producing the same, and a charge transfer and detection apparatus including such a charge detection device
KR1019940021383A KR0177046B1 (ko) 1994-04-01 1994-08-27 전하검출소자, 그의 제조방법 및 이 전하검출소자를 포함하는 전하전송 및 검출장치
US08/445,304 US5593910A (en) 1994-04-01 1995-05-19 Charge detection device, a method for producing the same, and a charge transfer and detection apparatus including such a charge detection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6065203A JP3031815B2 (ja) 1994-04-01 1994-04-01 電荷検出素子及びその製造方法並びに電荷転送検出装置

Publications (2)

Publication Number Publication Date
JPH07273315A JPH07273315A (ja) 1995-10-20
JP3031815B2 true JP3031815B2 (ja) 2000-04-10

Family

ID=13280131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6065203A Expired - Fee Related JP3031815B2 (ja) 1994-04-01 1994-04-01 電荷検出素子及びその製造方法並びに電荷転送検出装置

Country Status (3)

Country Link
US (2) US5464997A (ja)
JP (1) JP3031815B2 (ja)
KR (1) KR0177046B1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449377B1 (en) 1995-05-08 2002-09-10 Digimarc Corporation Methods and systems for watermark processing of line art images
US6122403A (en) 1995-07-27 2000-09-19 Digimarc Corporation Computer system linked by using information in data objects
US6760463B2 (en) 1995-05-08 2004-07-06 Digimarc Corporation Watermarking methods and media
US6807534B1 (en) * 1995-10-13 2004-10-19 Trustees Of Dartmouth College System and method for managing copyrighted electronic media
US7047241B1 (en) 1995-10-13 2006-05-16 Digimarc Corporation System and methods for managing digital creative works
US6868497B1 (en) 1999-03-10 2005-03-15 Digimarc Corporation Method and apparatus for automatic ID management
JP2001237408A (ja) * 2000-02-22 2001-08-31 Sharp Corp 固体撮像装置およびその製造方法
US8055899B2 (en) 2000-12-18 2011-11-08 Digimarc Corporation Systems and methods using digital watermarking and identifier extraction to provide promotional opportunities
US7266704B2 (en) 2000-12-18 2007-09-04 Digimarc Corporation User-friendly rights management systems and methods
US6590238B1 (en) * 2002-02-12 2003-07-08 Eastman Kodak Company Image sensor having a capacitance control gate for improved gain control and eliminating undesired capacitance
US9349411B2 (en) * 2002-07-16 2016-05-24 Digimarc Corporation Digital watermarking and fingerprinting applications for copy protection
CN100362642C (zh) * 2004-06-28 2008-01-16 中芯国际集成电路制造(上海)有限公司 同时测多个金属-氧化物-半导体器件热载流子的测试结构
JP5284911B2 (ja) * 2009-08-31 2013-09-11 日立オートモティブシステムズ株式会社 静電容量型物理量センサ及び角速度センサ
DE102012206089B4 (de) 2012-03-15 2017-02-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterstruktur, verfahren zum betreiben derselben und herstellungsverfahren

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1548877A (en) * 1975-06-26 1979-07-18 Mullard Ltd Semiconductor devices
US4672645A (en) * 1978-10-23 1987-06-09 Westinghouse Electric Corp. Charge transfer device having an improved read-out portion
JP2666928B2 (ja) * 1987-07-13 1997-10-22 株式会社東芝 電荷転送素子の出力検出器
JPS6436073A (en) * 1987-07-31 1989-02-07 Toshiba Corp Manufacture of semiconductor device
US5286669A (en) * 1989-07-06 1994-02-15 Kabushiki Kaisha Toshiba Solid-state imaging device and method of manufacturing the same
JP2707784B2 (ja) * 1990-03-10 1998-02-04 日本電気株式会社 電荷転送装置
JPH04148536A (ja) * 1990-10-12 1992-05-21 Sony Corp 転送電荷増幅装置
JPH04260370A (ja) * 1991-02-14 1992-09-16 Sony Corp 固体撮像装置
JP3036175B2 (ja) * 1991-11-11 2000-04-24 日本電気株式会社 電荷転送装置
US5369047A (en) * 1993-07-01 1994-11-29 Texas Instruments Incorporated Method of making a BCD low noise high sensitivity charge detection amplifier for high performance image sensors
US5357128A (en) * 1993-08-27 1994-10-18 Goldstar Electron Co., Ltd. Charge detecting device
US5341008A (en) * 1993-09-21 1994-08-23 Texas Instruments Incorporated Bulk charge modulated device photocell with lateral charge drain

Also Published As

Publication number Publication date
JPH07273315A (ja) 1995-10-20
US5464997A (en) 1995-11-07
KR0177046B1 (ko) 1999-03-20
US5593910A (en) 1997-01-14

Similar Documents

Publication Publication Date Title
JP3031815B2 (ja) 電荷検出素子及びその製造方法並びに電荷転送検出装置
US7075575B2 (en) Gated vertical punch through device used as a high performance charge detection amplifier
US5369047A (en) Method of making a BCD low noise high sensitivity charge detection amplifier for high performance image sensors
JPH09246514A (ja) 増幅型固体撮像装置
JPH11274450A (ja) 固体撮像装置
US7230289B2 (en) Solid-state imaging device and method of manufacturing the same
US11552116B2 (en) Image sensors with multi-channel type transistors
JP2003234496A (ja) 固体撮像装置およびその製造方法
KR20010061353A (ko) 씨모스 이미지센서 및 그 제조방법
KR100261349B1 (ko) 신호 전하를 제어하는 트랜지스터를 갖는 증폭형 고체촬상소자 및 그의 제조방법
JP3621273B2 (ja) 固体撮像装置およびその製造方法
JPH077146A (ja) 電荷検出装置
JP7414726B2 (ja) 半導体素子および半導体装置
JPH07106553A (ja) 固体撮像素子
JPH05291550A (ja) 固体撮像装置及びその製造方法
JP2006351729A (ja) 接合形電界効果トランジスタ及びその製造方法並びに固体撮像装置
JPH03261172A (ja) 固体撮像素子
US6437378B1 (en) Charge coupled devices including charge signal amplifiers therein
JP3084034B2 (ja) 半導体装置
JP2585893B2 (ja) 固体撮像素子の出力装置
CN117203774A (zh) Soi-jfet像素及其制造方法
JPH09237887A (ja) 半導体装置
JP2910648B2 (ja) 固体撮像装置
JP2885296B2 (ja) 電荷転送素子
KR100724144B1 (ko) 고체촬상소자의 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000127

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080210

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090210

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees