JP3031815B2 - 電荷検出素子及びその製造方法並びに電荷転送検出装置 - Google Patents
電荷検出素子及びその製造方法並びに電荷転送検出装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Description
【0001】
【産業上の利用分野】本発明は、電荷結合素子(CC
D)等を用いた電荷転送素子の電荷検出素子及びその製
造方法並びに電荷転送検出装置に関する。
D)等を用いた電荷転送素子の電荷検出素子及びその製
造方法並びに電荷転送検出装置に関する。
【0002】
【従来の技術】CCDなどの電荷転送素子はイメージセ
ンサ等に広く使われている。特に、埋め込みチャネル型
CCDは、信号電荷が半導体表面から離れて転送され、
表面の影響を受け難いため、転送効率が高い。したがっ
て、実用されている電荷転送素子のほとんどがこのタイ
プである。このような電荷転送素子の信号電荷を電圧信
号に変換する電荷検出素子としては、種々のものが提案
されている。
ンサ等に広く使われている。特に、埋め込みチャネル型
CCDは、信号電荷が半導体表面から離れて転送され、
表面の影響を受け難いため、転送効率が高い。したがっ
て、実用されている電荷転送素子のほとんどがこのタイ
プである。このような電荷転送素子の信号電荷を電圧信
号に変換する電荷検出素子としては、種々のものが提案
されている。
【0003】最も一般的な電荷検出素子は、図10に示
す浮遊拡散層(FDA)型のものである。このFDA型
の電荷検出素子は、図10(a)に示すように、クロッ
クパルスφ1が与えられる電荷転送素子100の最終部
に出力ゲート(OG)部101が設けられ、更にこのO
G部101の電荷転送方向側に浮遊拡散層(FD)部1
02、リセットゲート(φR)部103およびリセット
ドレイン(RD)部104が電荷転送方向の順に設けら
れており、FD部102はソースフォロワ回路ドライバ
トランジスタ(TD)のゲートに接続された構成となっ
ている。
す浮遊拡散層(FDA)型のものである。このFDA型
の電荷検出素子は、図10(a)に示すように、クロッ
クパルスφ1が与えられる電荷転送素子100の最終部
に出力ゲート(OG)部101が設けられ、更にこのO
G部101の電荷転送方向側に浮遊拡散層(FD)部1
02、リセットゲート(φR)部103およびリセット
ドレイン(RD)部104が電荷転送方向の順に設けら
れており、FD部102はソースフォロワ回路ドライバ
トランジスタ(TD)のゲートに接続された構成となっ
ている。
【0004】この電荷検出素子にあっては、信号電荷Q
sigが出力ゲート部101を越えてFD部102に到達
すると、FD部102自身、FD部102に接続された
配線、及びTDのゲート等の容量CFDにより、信号電荷
Qsigは、 Vsig=Qsig/CFD … (1) で表される電圧に変換される。この電圧がソースフォロ
ワ回路により電流増幅され、つまり低インピーダンス化
され、外部へ出力される。前記FD部102の信号電荷
は、転送周期毎にリセットゲート部103を介してリセ
ットドレイン部104へ排出される。換言すれば、FD
部102の電位は、転送周期毎にリセットドレイン電圧
にリセットされる。
sigが出力ゲート部101を越えてFD部102に到達
すると、FD部102自身、FD部102に接続された
配線、及びTDのゲート等の容量CFDにより、信号電荷
Qsigは、 Vsig=Qsig/CFD … (1) で表される電圧に変換される。この電圧がソースフォロ
ワ回路により電流増幅され、つまり低インピーダンス化
され、外部へ出力される。前記FD部102の信号電荷
は、転送周期毎にリセットゲート部103を介してリセ
ットドレイン部104へ排出される。換言すれば、FD
部102の電位は、転送周期毎にリセットドレイン電圧
にリセットされる。
【0005】しかしながら、FDA型の電荷検出素子に
は以下の問題がある。即ち、FD部102の電位は、図
10(b)に示すように、リセット動作時に、リセット
ゲート部103のチャネル熱雑音等によりリセットドレ
イン電位Bから多少のズレ(ΔVa)を生じ、リセット
ノイズが発生する。また、FD部102の容量CFDは、
FD部102の接合容量、配線容量、およびドライバト
ランジスタ(TD)のゲート容量等の種々のものが加わ
って構成されているため、その低減化には限界がある。
従って、前記(1)式で表される電圧変換のゲインは、
余り大きくできないという問題があった。
は以下の問題がある。即ち、FD部102の電位は、図
10(b)に示すように、リセット動作時に、リセット
ゲート部103のチャネル熱雑音等によりリセットドレ
イン電位Bから多少のズレ(ΔVa)を生じ、リセット
ノイズが発生する。また、FD部102の容量CFDは、
FD部102の接合容量、配線容量、およびドライバト
ランジスタ(TD)のゲート容量等の種々のものが加わ
って構成されているため、その低減化には限界がある。
従って、前記(1)式で表される電圧変換のゲインは、
余り大きくできないという問題があった。
【0006】上記問題を改善する手法として、以下の電
荷検出素子が提案されている。その電荷検出素子は、図
11に示す浮遊ゲート(FGA)型のものである。FG
A型の電荷検出素子は、図11(a)に示すように、電
荷転送素子100の中間部に浮遊ゲート(FG)110
が設けられ、このFG110がソースフォロワ回路ドラ
イバトランジスタ(TD)のゲートに接続された構成と
なっている。
荷検出素子が提案されている。その電荷検出素子は、図
11に示す浮遊ゲート(FGA)型のものである。FG
A型の電荷検出素子は、図11(a)に示すように、電
荷転送素子100の中間部に浮遊ゲート(FG)110
が設けられ、このFG110がソースフォロワ回路ドラ
イバトランジスタ(TD)のゲートに接続された構成と
なっている。
【0007】この電荷検出素子にあっては、図11
(b)に示すように、信号電荷QsigがFG110の下
に転送されてくると、QsigによりFG110の電位が
変調され、それがソースフォロワ回路より外部へ出力さ
れる。なお、FG110はバイアス電極(VB)と容量
的に結合している。
(b)に示すように、信号電荷QsigがFG110の下
に転送されてくると、QsigによりFG110の電位が
変調され、それがソースフォロワ回路より外部へ出力さ
れる。なお、FG110はバイアス電極(VB)と容量
的に結合している。
【0008】したがって、FGA型の電荷検出素子によ
る場合には、リセットゲート部が省略されてチャネル熱
雑音の発生がないためにリセットノイズの発生を防止で
きる。しかし、FG110の電位が容量的に制御される
のみであるためドリフト等を防止できず、安定性に欠け
るという難点がある。また、FGA型の電荷検出素子に
おいては、上述したFDA型の電荷検出素子と同様に、
電荷を電圧に変換する電荷電圧変換部と、この電荷電圧
変換部により得られた電圧信号を低インピーダンス化す
る電流増幅部とが別々に構成されているために、FG自
信の容量、配線容量およびドライバトランジスタゲート
容量が加算され、低容量化が困難で高ゲイン化に制限が
あった。
る場合には、リセットゲート部が省略されてチャネル熱
雑音の発生がないためにリセットノイズの発生を防止で
きる。しかし、FG110の電位が容量的に制御される
のみであるためドリフト等を防止できず、安定性に欠け
るという難点がある。また、FGA型の電荷検出素子に
おいては、上述したFDA型の電荷検出素子と同様に、
電荷を電圧に変換する電荷電圧変換部と、この電荷電圧
変換部により得られた電圧信号を低インピーダンス化す
る電流増幅部とが別々に構成されているために、FG自
信の容量、配線容量およびドライバトランジスタゲート
容量が加算され、低容量化が困難で高ゲイン化に制限が
あった。
【0009】そこで、近年では、電荷電圧変換部と電流
増幅部とを別々に構成することなく、同一平面上に形成
した増幅回路一体型の電荷検出素子が提案されている。
増幅部とを別々に構成することなく、同一平面上に形成
した増幅回路一体型の電荷検出素子が提案されている。
【0010】その第1の例として、図12に示す浮遊表
面検出器(Floating Surface Det
ector:FSD)が提案されている(R.J.Br
ewer,”A Low Nise CCD Ampl
ifier”,IEDM Tech.Dig.,pp.
610−612,Dec.1978.)。図12(a)
はその平面図を示し、図12(b)は転送方向のポテン
シャル分布を、図12(c)はVGゲート部120の断
面図を、図12(d)は図12(c)のA−A部におけ
る深さ方向のポテンシャル分布を示す。
面検出器(Floating Surface Det
ector:FSD)が提案されている(R.J.Br
ewer,”A Low Nise CCD Ampl
ifier”,IEDM Tech.Dig.,pp.
610−612,Dec.1978.)。図12(a)
はその平面図を示し、図12(b)は転送方向のポテン
シャル分布を、図12(c)はVGゲート部120の断
面図を、図12(d)は図12(c)のA−A部におけ
る深さ方向のポテンシャル分布を示す。
【0011】この電荷検出素子は、図12(a)および
(c)に示すように、上述した埋め込みチャネル型CC
DのFGA検出器におけるフローティングのFGではな
く、DC電位が与えられるVGゲート部120を有し、
また、VGゲート部120の直下のチャネルは転送部と
同じ埋め込みチャネルを有する。更に、該チャネルの転
送方向に直交する両側にP+層よりなるソース部121
とドレイン部122が設けられている。
(c)に示すように、上述した埋め込みチャネル型CC
DのFGA検出器におけるフローティングのFGではな
く、DC電位が与えられるVGゲート部120を有し、
また、VGゲート部120の直下のチャネルは転送部と
同じ埋め込みチャネルを有する。更に、該チャネルの転
送方向に直交する両側にP+層よりなるソース部121
とドレイン部122が設けられている。
【0012】上記VGゲート部120の電圧を適当に設
定することにより、VGゲート部120の直下の半導体
表面に反転層よりなるチャネルが形成され、前記ソース
部121およびドレイン部122と組み合わせてP−M
OSトランジスタが形成される。VGゲート部120の
下の埋め込みチャネルに信号電荷が蓄積すると、表面チ
ャネル電位が変化するため、その量を検出し出力とす
る。即ち、図12(a)に示すように、前記P−MOS
トランジスタのドレイン部122を負電源(例えば−1
5V)に、ソース部121を抵抗123を介して正電源
(例えば+15V)に接続し、ソース電位(VS)をバ
ッファアンプ124を介して出力する。
定することにより、VGゲート部120の直下の半導体
表面に反転層よりなるチャネルが形成され、前記ソース
部121およびドレイン部122と組み合わせてP−M
OSトランジスタが形成される。VGゲート部120の
下の埋め込みチャネルに信号電荷が蓄積すると、表面チ
ャネル電位が変化するため、その量を検出し出力とす
る。即ち、図12(a)に示すように、前記P−MOS
トランジスタのドレイン部122を負電源(例えば−1
5V)に、ソース部121を抵抗123を介して正電源
(例えば+15V)に接続し、ソース電位(VS)をバ
ッファアンプ124を介して出力する。
【0013】これにより、VGゲート部120の下の埋
め込みチャネルを電荷電圧変換部とし、VGゲート部1
20の下の表面チャネル並びに両側のP+層、つまりソ
ース部121およびドレイン部122を電流増幅部とす
る増幅回路一体型の電荷検出素子が構成される。
め込みチャネルを電荷電圧変換部とし、VGゲート部1
20の下の表面チャネル並びに両側のP+層、つまりソ
ース部121およびドレイン部122を電流増幅部とす
る増幅回路一体型の電荷検出素子が構成される。
【0014】増幅回路一体型の電荷検出素子の第2の例
として、Floating Well Amp.(FW
A)型の電荷検出素子が、第3の例としてFloati
ngSurface Amp.(FSA)型の電荷検出
素子が提案されている(松長、”CCD用高感度電荷検
出器”テレビジョン学会技術報告 IPU’89−3
0,Dec.,1989.)。図14にFWA型の電荷
検出素子を、図13にFSA型の電荷検出素子を示す。
として、Floating Well Amp.(FW
A)型の電荷検出素子が、第3の例としてFloati
ngSurface Amp.(FSA)型の電荷検出
素子が提案されている(松長、”CCD用高感度電荷検
出器”テレビジョン学会技術報告 IPU’89−3
0,Dec.,1989.)。図14にFWA型の電荷
検出素子を、図13にFSA型の電荷検出素子を示す。
【0015】FWA型、FSA型の電荷検出素子は共
に、n層からなる半導体層130、140から十分離れ
た位置に前述のFSD型の電荷検出素子と同様のゲート
131、141を設けると共に、半導体層130、14
0に接近した位置に別のフローティングゲート132、
142を設け、信号蓄積部の容量を大幅に低減すること
により高感度化を図っている。なお、P−MOSトラン
ジスタのチャネルは、FSA型の電荷検出素子ではFS
D型の電荷検出素子と同様に半導体層130の表面であ
り、FWA型の電荷検出素子では埋め込みチャネル下の
Pウェル145である。
に、n層からなる半導体層130、140から十分離れ
た位置に前述のFSD型の電荷検出素子と同様のゲート
131、141を設けると共に、半導体層130、14
0に接近した位置に別のフローティングゲート132、
142を設け、信号蓄積部の容量を大幅に低減すること
により高感度化を図っている。なお、P−MOSトラン
ジスタのチャネルは、FSA型の電荷検出素子ではFS
D型の電荷検出素子と同様に半導体層130の表面であ
り、FWA型の電荷検出素子では埋め込みチャネル下の
Pウェル145である。
【0016】これにより、FWA型、FSA型の電荷検
出素子とも、検出部であるフローティングゲート13
2、142の下のn層(半導体層)130、140を電
荷電圧変換部としてある。また、FSA型の電荷検出素
子では検出部の表面チャネルと両側P+領域133、1
34とを電流増幅部とし、FWA型の電荷検出素子では
検出部のPウェル145と両側P+領域143、144
とを電流増幅部として、増幅回路一体型の電荷検出素子
が構成される。
出素子とも、検出部であるフローティングゲート13
2、142の下のn層(半導体層)130、140を電
荷電圧変換部としてある。また、FSA型の電荷検出素
子では検出部の表面チャネルと両側P+領域133、1
34とを電流増幅部とし、FWA型の電荷検出素子では
検出部のPウェル145と両側P+領域143、144
とを電流増幅部として、増幅回路一体型の電荷検出素子
が構成される。
【0017】増幅回路一体型の電荷検出素子の第4の例
として、環状接合ゲート(RJG)型の電荷検出素子も
提案されている(森本他、”環状接合ゲート型低雑音C
CD電荷検出器”、1989年テレビジョン学会全国大
会、§2−8.)。この電荷検出素子は、図15に示す
ように、FWA型の電荷検出素子のゲートを無くした構
造であり、かつP+領域からなるソース部151を検出
部の中央に配置している。これにより、検出部の表面に
存在するn層152を電荷電圧変換部とし、検出部のP
ウェル153、中央のソース部151および周辺のP+
領域からなるドレイン部154をそれぞれ電流増幅部と
する、増幅回路一体型の電荷検出素子が構成される。
として、環状接合ゲート(RJG)型の電荷検出素子も
提案されている(森本他、”環状接合ゲート型低雑音C
CD電荷検出器”、1989年テレビジョン学会全国大
会、§2−8.)。この電荷検出素子は、図15に示す
ように、FWA型の電荷検出素子のゲートを無くした構
造であり、かつP+領域からなるソース部151を検出
部の中央に配置している。これにより、検出部の表面に
存在するn層152を電荷電圧変換部とし、検出部のP
ウェル153、中央のソース部151および周辺のP+
領域からなるドレイン部154をそれぞれ電流増幅部と
する、増幅回路一体型の電荷検出素子が構成される。
【0018】
【発明が解決しようとする課題】しかしながら、上記F
SD、FWA、FSA、およびRJGの各型電荷検出素
子にも、リニアリティーやノイズに関して次のような問
題がある。
SD、FWA、FSA、およびRJGの各型電荷検出素
子にも、リニアリティーやノイズに関して次のような問
題がある。
【0019】[リニアリティー]まず、深さ方向のみ考
えた1次元構造を考える。FSD型の電荷検出素子で
は、図12(d)に示すように、信号電荷蓄積部Sの表
面側および基板側各々の空間電荷層の厚みをd1および
d2とすると(ゲート絶縁膜の厚みは半導体相当に換
算)、P−MOSトランジスタである検出部で検出され
る表面ポテンシャルVsの信号電荷ΔQs(信号電荷Q
sigの変化分)による変化ΔVsは、単位面積当りのゲー
ト絶縁膜容量をC0、信号電荷蓄積領域面積をAsとし
て、次式にて表される。
えた1次元構造を考える。FSD型の電荷検出素子で
は、図12(d)に示すように、信号電荷蓄積部Sの表
面側および基板側各々の空間電荷層の厚みをd1および
d2とすると(ゲート絶縁膜の厚みは半導体相当に換
算)、P−MOSトランジスタである検出部で検出され
る表面ポテンシャルVsの信号電荷ΔQs(信号電荷Q
sigの変化分)による変化ΔVsは、単位面積当りのゲー
ト絶縁膜容量をC0、信号電荷蓄積領域面積をAsとし
て、次式にて表される。
【0020】 ΔVs=d2/(d1+d2)・(ΔQs/C0As) … (2) ここでは、C0、Asは一定と考えているから、d1《d2
であればΔVsはΔQsにほぼ比例する。
であればΔVsはΔQsにほぼ比例する。
【0021】FSA型の電荷検出素子も同様に、図13
(b)に示すように空間電荷層厚d1、d2を定義する
と、P−MOSトランジスタで検出される表面ポテンシ
ャルVsの信号電荷ΔQsによる変化ΔVsは上記(2)
式で表され、d1《d2であればΔVsはΔQsにほぼ比例
する。
(b)に示すように空間電荷層厚d1、d2を定義する
と、P−MOSトランジスタで検出される表面ポテンシ
ャルVsの信号電荷ΔQsによる変化ΔVsは上記(2)
式で表され、d1《d2であればΔVsはΔQsにほぼ比例
する。
【0022】FWA型の電荷検出素子の場合には、図1
4(b)に示すように空間電荷層厚d1、d2、d3(d3
は、信号電荷蓄積部Sの基板側であって、ポテンシャル
の最浅部から基板までの空間電荷層の厚みである。)を
定義すると、P−MOSトランジスタで検出されるpウ
エル145のポテンシャルVsの信号電荷ΔQsによる変
化は、次式で表される。但し、Asは信号電荷蓄積領域
面積、K1、K2は比例係数である。
4(b)に示すように空間電荷層厚d1、d2、d3(d3
は、信号電荷蓄積部Sの基板側であって、ポテンシャル
の最浅部から基板までの空間電荷層の厚みである。)を
定義すると、P−MOSトランジスタで検出されるpウ
エル145のポテンシャルVsの信号電荷ΔQsによる変
化は、次式で表される。但し、Asは信号電荷蓄積領域
面積、K1、K2は比例係数である。
【0023】 Vs=K1・(d3)2 Δd3=K2・d1/(d1+d2)・(ΔQs/As) … (3) すなわち、d3の変化量Δd3は、信号電荷変化量ΔQs
にほぼ比例するが、Vsの変化量は信号電荷変化量に比
例しない。
にほぼ比例するが、Vsの変化量は信号電荷変化量に比
例しない。
【0024】RJG型の電荷検出素子の場合、FWA型
の電荷検出素子のゲート電極を十分離したと考えられ、
前記(3)式でd1》d2とすれば、同じ状態となる。即
ち、Vsの変化量は信号電荷変化量に比例しない。
の電荷検出素子のゲート電極を十分離したと考えられ、
前記(3)式でd1》d2とすれば、同じ状態となる。即
ち、Vsの変化量は信号電荷変化量に比例しない。
【0025】以上より、深さ方向のみ考えた1次元構造
で考えても、FWA型およびRJG型の電荷検出素子は
リニアリティーが良くないことが判明する。
で考えても、FWA型およびRJG型の電荷検出素子は
リニアリティーが良くないことが判明する。
【0026】実際には、深さ方向以外に平面方向も考慮
した、2次元ないし3次元構造で考える必要がある。そ
の場合を以下に述べる。
した、2次元ないし3次元構造で考える必要がある。そ
の場合を以下に述べる。
【0027】信号電荷蓄積時の検出部のポテンシャル分
布を転送方向に模式的に描くと、図12(b)に示すよ
うに検出部で深く周辺領域が浅い、箱型のポテンシャル
井戸を形成している。しかし、実際には、ポテンシャル
井戸の形成は、図16(b)の実線で示すように、周辺
がフリンジ電界効果により緩やかな変化を示す丸底型と
なる。これを2次元効果と称する。この2次元効果は、
転送方向に直交する方向に関しても言えるから、結局3
次元的な凹面ポテンシャル分布となる。即ち、この場合
には3次元効果とも言える。以上の理由から、信号電荷
を蓄積する領域の面積は一定とならず、電荷の増大につ
れて広がる。なお、図16(b)の破線は箱型のポテン
シャル井戸を示している。また、図16(a)は、ポテ
ンシャル井戸と対応する位置関係で検出部の構成を示し
ている。
布を転送方向に模式的に描くと、図12(b)に示すよ
うに検出部で深く周辺領域が浅い、箱型のポテンシャル
井戸を形成している。しかし、実際には、ポテンシャル
井戸の形成は、図16(b)の実線で示すように、周辺
がフリンジ電界効果により緩やかな変化を示す丸底型と
なる。これを2次元効果と称する。この2次元効果は、
転送方向に直交する方向に関しても言えるから、結局3
次元的な凹面ポテンシャル分布となる。即ち、この場合
には3次元効果とも言える。以上の理由から、信号電荷
を蓄積する領域の面積は一定とならず、電荷の増大につ
れて広がる。なお、図16(b)の破線は箱型のポテン
シャル井戸を示している。また、図16(a)は、ポテ
ンシャル井戸と対応する位置関係で検出部の構成を示し
ている。
【0028】ところで、前記2次元効果を引き起こすフ
リンジ電界効果は、信号電荷が半導体表面から離れた所
に蓄積する埋め込みチャネル型の方が、信号電荷が半導
体表面に蓄積する表面チャネル型に比べて信号電荷とゲ
ート電極との容量結合が弱くなるため、はるかに強く現
れる。
リンジ電界効果は、信号電荷が半導体表面から離れた所
に蓄積する埋め込みチャネル型の方が、信号電荷が半導
体表面に蓄積する表面チャネル型に比べて信号電荷とゲ
ート電極との容量結合が弱くなるため、はるかに強く現
れる。
【0029】上述した従来の増幅回路一体型の電荷検出
素子は、FSD型、FWA型、FSA型およびRJG型
とも全て、信号電荷を蓄積する場所が通常の転送部と同
じであり、半導体表面から離れた埋め込みチャネル型で
ある。すなわち、従来の増幅回路一体型の電荷検出素子
では、前記2次元効果によってもリニアリティーは大き
く劣化する。
素子は、FSD型、FWA型、FSA型およびRJG型
とも全て、信号電荷を蓄積する場所が通常の転送部と同
じであり、半導体表面から離れた埋め込みチャネル型で
ある。すなわち、従来の増幅回路一体型の電荷検出素子
では、前記2次元効果によってもリニアリティーは大き
く劣化する。
【0030】[ノイズ]前記各タイプの増幅回路一体型
の電荷検出素子は、リセット動作、即ち検出部から信号
電荷を排出した時には、その排出場所の埋め込みチャネ
ルが完全に空乏化する。これによりリセットノイズは無
くなる。一方、電流増幅部については、FWA型、RJ
G型の電荷検出素子ではP−MOSトランジスタのチャ
ネルがpウエル、すなわち埋め込みチャネル型となるか
ら、界面準位による影響を受けず低ノイズであるが、F
SD型およびFSA型の電荷検出素子ではP−MOSト
ランジスタのチャネルが半導体表面となり、界面準位に
よる影響を受けて高ノイズとなる。
の電荷検出素子は、リセット動作、即ち検出部から信号
電荷を排出した時には、その排出場所の埋め込みチャネ
ルが完全に空乏化する。これによりリセットノイズは無
くなる。一方、電流増幅部については、FWA型、RJ
G型の電荷検出素子ではP−MOSトランジスタのチャ
ネルがpウエル、すなわち埋め込みチャネル型となるか
ら、界面準位による影響を受けず低ノイズであるが、F
SD型およびFSA型の電荷検出素子ではP−MOSト
ランジスタのチャネルが半導体表面となり、界面準位に
よる影響を受けて高ノイズとなる。
【0031】以上の説明より、従来の増幅回路一体型の
電荷検出素子においては、FSD型およびFSA型で
は、1次元効果によるリニアリティーは良いものの、ノ
イズが高くなる。FWA型およびRJG型では、ノイズ
は低いものの、1次元効果によるリニアリティーが悪
い。更に、いずれのタイプも2次元効果によりリニアリ
ティーは劣化する。
電荷検出素子においては、FSD型およびFSA型で
は、1次元効果によるリニアリティーは良いものの、ノ
イズが高くなる。FWA型およびRJG型では、ノイズ
は低いものの、1次元効果によるリニアリティーが悪
い。更に、いずれのタイプも2次元効果によりリニアリ
ティーは劣化する。
【0032】本発明は、このような従来技術の課題を解
決すべくなされたものであり、高感度であると共に高精
度のリニアリティーが得られ、しかも低ノイズである、
増幅回路一体型の電荷検出素子及び電荷転送検出装置を
提供することを目的とする。他の目的は、検出部の表面
チャネルの端とゲート電極の端とを一致させることがで
きる電荷検出素子の製造方法を提供する。
決すべくなされたものであり、高感度であると共に高精
度のリニアリティーが得られ、しかも低ノイズである、
増幅回路一体型の電荷検出素子及び電荷転送検出装置を
提供することを目的とする。他の目的は、検出部の表面
チャネルの端とゲート電極の端とを一致させることがで
きる電荷検出素子の製造方法を提供する。
【0033】
【課題を解決するための手段】本発明の電荷検出素子
は、第1極性の信号電荷を受け取り、該信号電荷を電圧
信号に変換する電荷検出素子であって、該電荷検出素子
は、チャンネル電荷の極性が第2極性である第1導電型
のMOSトランジスタを備え、該MOSトランジスタ
は、第2導電型の半導体基板と、該半導体基板の表層部
分に形成される該第1導電型の第1半導体層と、該第1
半導体層の表層部分に設けられ、該MOSトランジスタ
のドレインおよびソースのうちの一方となる該第1導電
型の第1不純物領域と、該第1不純物領域と離間して設
けられ、該MOSトランジスタのドレインおよびソース
のうちの他方となる該第1導電型の第2不純物領域と、
該第1不純物領域の端と該第2不純物領域の端とによっ
て画定されるチャンネル領域と、該チャンネル領域の上
部に第1絶縁膜を介して設けられたゲート電極とを含
み、該MOSトランジスタの該第1半導体層と該第1絶
縁膜との界面の該第1半導体層表面に蓄積された信号電
荷により、該MOSトランジスタの特性に変化を与える
ことによって信号電荷量を検出する構成とし、そのこと
により上記目的が達成される。前記第2導電型の半導体
基板と前記第1導電型MOSトランジスタのドレインと
に所定の電圧を印加することによって、該半導体基板と
前記第1半導体層との界面に存在する接合を逆バイアス
し、前記ゲート電極に所定の電圧を印加して該第1半導
体層の内部にチャンネルを形成し、該MOSトランジス
タのソースと電源とを負荷を介して接続することによっ
て、信号電荷量を検出する構成となっており、該信号電
荷量が所定の範囲内である場合には、該第1半導体層が
中性化してチャネルポテンシャルの変化がなくなること
がないように、該ゲート電極に印加される所定の電圧
と、該第1半導体層に印加される所定の電圧と、該半導
体基板に印加される所定の電圧とがそれぞれ設定されて
もよい。前記第1半導体層の表層部分に設けられ、前記
チャンネル領域に隣接する第2導電型の第2半導体層
と、該第2半導体層の上部に第2絶縁膜を介して設けら
れ、該チャンネル領域への信号電荷の入力を制御する入
力ゲート電極とを含む電荷入力部を設けて成ってもよ
い。前記電荷入力部に隣接して、前記第1不純物領域を
離間対向させて2つ設け、該2つの第1不純物領域の中
間に、前記電荷入力部と離間した前記第2不純物領域を
設けていてもよい。前記第2導電型の半導体基板と前記
第1導電型MOSトランジスタのドレインとに所定の電
圧を印加することによって、該半導体基板と前記第1半
導体層との界面に存在する接合を逆バイアスし、前記ゲ
ート電極に所定の電圧を印加して該第1半導体層の内部
にチャンネルを形成し、該MOSトランジスタのソース
と電源とを負荷を介して接続し、前記入力ゲート電極に
所定の電圧を印加することによって、信号電荷量を検出
する構成となっており、該信号電荷量が所定の範囲内で
ある場合には、該第1半導体層が中性化してチャネルポ
テンシャルの変化がなくなることがないように、該ゲー
ト電極に印加される所定の電圧と、該第1半導体層に印
加される所定の電圧と、該半導体基板に印加される所定
の電圧とがそれぞれ設定されていてもよい。前記第1半
導体層の表層部分に形成され、前記チャンネル領域に隣
接する第2導電型の第3半導体層であって、かつ、前記
第2半導体層と離間して設けられた第2導電型の第3半
導体層と、その上部に第3絶縁膜を介して設けられたリ
セットゲート電極とからなるリセットゲート部を有し、
該第2半導体層と該第3半導体層とは第2導電型の領域
で連結されていない。前記第2導電型の半導体基板と前
記第1導電型MOSトランジスタのドレインとに所定の
電圧を印加することによって、該半導体基板と前記第1
半導体層の界面に存在する接合を逆バイアスし、前記ゲ
ート電極に所定の電圧を印加して、該第1半導体層の内
部にチャンネルを形成し、該MOSトランジスタのソー
スと電源とを負荷を介して接続し、前記電荷入力部の入
力ゲート電極と、前記リセット部のリセットゲート電極
とに所定の電圧を印加することによって、信号電荷量を
検出し、該信号電荷量が所定の範囲内である場合には、
該第1半導体層が中性化してチャネルポテンシャルの変
化がなくなることがないように、該ゲート電極に印加さ
れる所定の電圧と、該第1半導体層に印加される所定の
電圧と、該半導体基板に印加される所定の電圧とがそれ
ぞれ設定されていてもよい。前記信号電荷の転送領域と
前記MOSトランジスタのチャネル領域とが、前記第1
半導体層の深さ方向に離間しており、かつ、該信号電荷
の転送方向と該MOSトランジスタのチャンネル方向と
が、交差していてもよい。前記電荷入力部に隣接して、
前記第1不純物領域を離間対向させて2つ設け、前記電
荷入力部及び前記2つの第1不純物領域によって囲まれ
る領域の中央部に前記第2不純物領域を設けていてもよ
い。前記ゲート電極の形状が前記第2不純物領域を囲む
形状であってもよい。本発明の電荷検出素子の製造方法
は、第1導電型の第1半導体層と、第1絶縁膜と、ゲー
ト電極とを含み、チャンネル電荷の極性が第2極性であ
る第1導電型のMOSトランジスタを備え、該MOSト
ランジスタの該第1半導体層と該第1絶縁膜との界面の
該第1半導体層表面に蓄積された信号電荷により、該M
OSトランジスタの特性に変化を与えることによって信
号電荷量を検出する構成とした電荷検出素子の製造方法
であって、第2導電型の半導体基板の上に該第1導電型
の該第1半導体層を形成する第1の工程と、該第1半導
体層の表層部分に、該MOSトランジスタのドレインお
よびソースのうちの一方となる第1導電型の第1不純物
領域を形成する第2の工程と、該第1不純物領域の端と
該MOSトランジスタのドレインおよびソースのうちの
他方となる該第1導電型の第2不純物領域の端とによっ
て画定されるチャンネル領域の上部に該第1絶縁膜を介
して該ゲート電極を形成する第3の工程と、該第1不純
物領域とは離間した該第1半導体層の表層部分に、該第
2不純物領域を形成する第4の工程と、該ゲート電極を
マスクとして、該第2導電型の不純物を該第1半導体層
の表層部分に導入することによって、該第2導電型の第
2半導体層と該第2導電型の第3半導体層とを、該ゲー
ト電極に対して、自己整合的に形成する第5の工程とを
包含し、上記工程順序で実施しており、そのことにより
上記目的が達成される。本発明の電荷検出素子の製造方
法は、第1導電型の第1半導体層と、第1絶縁膜と、ゲ
ート電極とを含み、チャンネル電荷の極性が第2極性で
ある第1導電型のMOSトランジスタを備え、該MOS
トランジスタの該第1半導体層と該絶縁膜との界面の第
1半導体層表面に蓄積された信号電荷により、該MOS
トランジスタの特性に変化を与えることによって信号電
荷量を検出する構成とした電荷検出素子の製造方法であ
って、第2導電型の半導体基板の上に該第1導電型の該
第1半導体層を形成する第1の工程と、該第1半導体層
の表層部分に、該MOSトランジスタのドレインおよび
ソースのうちの一方となる第1導電型の第1不純物領域
を形成する第2の工程と、該第1半導体層の表層部分
に、第2導電型の第4半導体層を形成する第3の工程
と、該第4半導体層の上部の一部に第2絶縁膜を介して
入力ゲート電極とリセットゲート電極とを形成する第4
の工程と、該入力ゲート電極とリセットゲート電極とを
マスクとして、該第1導電型の不純物を該第4半導体層
に導入することによって、第2導電型の第2半導体層
と、該第2導電型の第3半導体層と、該第2半導体層の
端と該第3半導体層の端とによって画定される該第1導
電型の第2チャンネル領域とを、該入力ゲート電極及び
リセットゲート電極に対して、自己整合的に形成する第
5の工程と、該第1不純物領域の端と該MOSトランジ
スタのドレインおよびソースのうちの他方となる該第1
導電型の第2不純物領域の端とによって画定される第1
チャンネル領域の上部に該第1絶縁膜を介して該ゲート
電極を形成する第6の工程と、該第1不純物領域とは離
間した該第1半導体層の表層部分に、該第2不純物領域
を形成する第7の工程と、を包含し、上記工程順序で実
施しており、そのことにより上記目的が達成される。本
発明の電荷転送検出装置は、電荷転送素子と、該電荷転
送素子によって転送された信号電荷を受け取り、該信号
電荷を電圧信号に変換する電荷検出素子とを備え、該電
荷検出素子は、上述した構成を有する電荷検出素子であ
り、そのことにより上記目的が達成される。前記電荷転
送素子及び前記電荷検出素子が、同一の半導体基板上に
形成されていてもよい。
は、第1極性の信号電荷を受け取り、該信号電荷を電圧
信号に変換する電荷検出素子であって、該電荷検出素子
は、チャンネル電荷の極性が第2極性である第1導電型
のMOSトランジスタを備え、該MOSトランジスタ
は、第2導電型の半導体基板と、該半導体基板の表層部
分に形成される該第1導電型の第1半導体層と、該第1
半導体層の表層部分に設けられ、該MOSトランジスタ
のドレインおよびソースのうちの一方となる該第1導電
型の第1不純物領域と、該第1不純物領域と離間して設
けられ、該MOSトランジスタのドレインおよびソース
のうちの他方となる該第1導電型の第2不純物領域と、
該第1不純物領域の端と該第2不純物領域の端とによっ
て画定されるチャンネル領域と、該チャンネル領域の上
部に第1絶縁膜を介して設けられたゲート電極とを含
み、該MOSトランジスタの該第1半導体層と該第1絶
縁膜との界面の該第1半導体層表面に蓄積された信号電
荷により、該MOSトランジスタの特性に変化を与える
ことによって信号電荷量を検出する構成とし、そのこと
により上記目的が達成される。前記第2導電型の半導体
基板と前記第1導電型MOSトランジスタのドレインと
に所定の電圧を印加することによって、該半導体基板と
前記第1半導体層との界面に存在する接合を逆バイアス
し、前記ゲート電極に所定の電圧を印加して該第1半導
体層の内部にチャンネルを形成し、該MOSトランジス
タのソースと電源とを負荷を介して接続することによっ
て、信号電荷量を検出する構成となっており、該信号電
荷量が所定の範囲内である場合には、該第1半導体層が
中性化してチャネルポテンシャルの変化がなくなること
がないように、該ゲート電極に印加される所定の電圧
と、該第1半導体層に印加される所定の電圧と、該半導
体基板に印加される所定の電圧とがそれぞれ設定されて
もよい。前記第1半導体層の表層部分に設けられ、前記
チャンネル領域に隣接する第2導電型の第2半導体層
と、該第2半導体層の上部に第2絶縁膜を介して設けら
れ、該チャンネル領域への信号電荷の入力を制御する入
力ゲート電極とを含む電荷入力部を設けて成ってもよ
い。前記電荷入力部に隣接して、前記第1不純物領域を
離間対向させて2つ設け、該2つの第1不純物領域の中
間に、前記電荷入力部と離間した前記第2不純物領域を
設けていてもよい。前記第2導電型の半導体基板と前記
第1導電型MOSトランジスタのドレインとに所定の電
圧を印加することによって、該半導体基板と前記第1半
導体層との界面に存在する接合を逆バイアスし、前記ゲ
ート電極に所定の電圧を印加して該第1半導体層の内部
にチャンネルを形成し、該MOSトランジスタのソース
と電源とを負荷を介して接続し、前記入力ゲート電極に
所定の電圧を印加することによって、信号電荷量を検出
する構成となっており、該信号電荷量が所定の範囲内で
ある場合には、該第1半導体層が中性化してチャネルポ
テンシャルの変化がなくなることがないように、該ゲー
ト電極に印加される所定の電圧と、該第1半導体層に印
加される所定の電圧と、該半導体基板に印加される所定
の電圧とがそれぞれ設定されていてもよい。前記第1半
導体層の表層部分に形成され、前記チャンネル領域に隣
接する第2導電型の第3半導体層であって、かつ、前記
第2半導体層と離間して設けられた第2導電型の第3半
導体層と、その上部に第3絶縁膜を介して設けられたリ
セットゲート電極とからなるリセットゲート部を有し、
該第2半導体層と該第3半導体層とは第2導電型の領域
で連結されていない。前記第2導電型の半導体基板と前
記第1導電型MOSトランジスタのドレインとに所定の
電圧を印加することによって、該半導体基板と前記第1
半導体層の界面に存在する接合を逆バイアスし、前記ゲ
ート電極に所定の電圧を印加して、該第1半導体層の内
部にチャンネルを形成し、該MOSトランジスタのソー
スと電源とを負荷を介して接続し、前記電荷入力部の入
力ゲート電極と、前記リセット部のリセットゲート電極
とに所定の電圧を印加することによって、信号電荷量を
検出し、該信号電荷量が所定の範囲内である場合には、
該第1半導体層が中性化してチャネルポテンシャルの変
化がなくなることがないように、該ゲート電極に印加さ
れる所定の電圧と、該第1半導体層に印加される所定の
電圧と、該半導体基板に印加される所定の電圧とがそれ
ぞれ設定されていてもよい。前記信号電荷の転送領域と
前記MOSトランジスタのチャネル領域とが、前記第1
半導体層の深さ方向に離間しており、かつ、該信号電荷
の転送方向と該MOSトランジスタのチャンネル方向と
が、交差していてもよい。前記電荷入力部に隣接して、
前記第1不純物領域を離間対向させて2つ設け、前記電
荷入力部及び前記2つの第1不純物領域によって囲まれ
る領域の中央部に前記第2不純物領域を設けていてもよ
い。前記ゲート電極の形状が前記第2不純物領域を囲む
形状であってもよい。本発明の電荷検出素子の製造方法
は、第1導電型の第1半導体層と、第1絶縁膜と、ゲー
ト電極とを含み、チャンネル電荷の極性が第2極性であ
る第1導電型のMOSトランジスタを備え、該MOSト
ランジスタの該第1半導体層と該第1絶縁膜との界面の
該第1半導体層表面に蓄積された信号電荷により、該M
OSトランジスタの特性に変化を与えることによって信
号電荷量を検出する構成とした電荷検出素子の製造方法
であって、第2導電型の半導体基板の上に該第1導電型
の該第1半導体層を形成する第1の工程と、該第1半導
体層の表層部分に、該MOSトランジスタのドレインお
よびソースのうちの一方となる第1導電型の第1不純物
領域を形成する第2の工程と、該第1不純物領域の端と
該MOSトランジスタのドレインおよびソースのうちの
他方となる該第1導電型の第2不純物領域の端とによっ
て画定されるチャンネル領域の上部に該第1絶縁膜を介
して該ゲート電極を形成する第3の工程と、該第1不純
物領域とは離間した該第1半導体層の表層部分に、該第
2不純物領域を形成する第4の工程と、該ゲート電極を
マスクとして、該第2導電型の不純物を該第1半導体層
の表層部分に導入することによって、該第2導電型の第
2半導体層と該第2導電型の第3半導体層とを、該ゲー
ト電極に対して、自己整合的に形成する第5の工程とを
包含し、上記工程順序で実施しており、そのことにより
上記目的が達成される。本発明の電荷検出素子の製造方
法は、第1導電型の第1半導体層と、第1絶縁膜と、ゲ
ート電極とを含み、チャンネル電荷の極性が第2極性で
ある第1導電型のMOSトランジスタを備え、該MOS
トランジスタの該第1半導体層と該絶縁膜との界面の第
1半導体層表面に蓄積された信号電荷により、該MOS
トランジスタの特性に変化を与えることによって信号電
荷量を検出する構成とした電荷検出素子の製造方法であ
って、第2導電型の半導体基板の上に該第1導電型の該
第1半導体層を形成する第1の工程と、該第1半導体層
の表層部分に、該MOSトランジスタのドレインおよび
ソースのうちの一方となる第1導電型の第1不純物領域
を形成する第2の工程と、該第1半導体層の表層部分
に、第2導電型の第4半導体層を形成する第3の工程
と、該第4半導体層の上部の一部に第2絶縁膜を介して
入力ゲート電極とリセットゲート電極とを形成する第4
の工程と、該入力ゲート電極とリセットゲート電極とを
マスクとして、該第1導電型の不純物を該第4半導体層
に導入することによって、第2導電型の第2半導体層
と、該第2導電型の第3半導体層と、該第2半導体層の
端と該第3半導体層の端とによって画定される該第1導
電型の第2チャンネル領域とを、該入力ゲート電極及び
リセットゲート電極に対して、自己整合的に形成する第
5の工程と、該第1不純物領域の端と該MOSトランジ
スタのドレインおよびソースのうちの他方となる該第1
導電型の第2不純物領域の端とによって画定される第1
チャンネル領域の上部に該第1絶縁膜を介して該ゲート
電極を形成する第6の工程と、該第1不純物領域とは離
間した該第1半導体層の表層部分に、該第2不純物領域
を形成する第7の工程と、を包含し、上記工程順序で実
施しており、そのことにより上記目的が達成される。本
発明の電荷転送検出装置は、電荷転送素子と、該電荷転
送素子によって転送された信号電荷を受け取り、該信号
電荷を電圧信号に変換する電荷検出素子とを備え、該電
荷検出素子は、上述した構成を有する電荷検出素子であ
り、そのことにより上記目的が達成される。前記電荷転
送素子及び前記電荷検出素子が、同一の半導体基板上に
形成されていてもよい。
【0034】
【0035】
【0036】
【0037】
【0038】
【0039】
【0040】
【0041】
【0042】
【0043】
【0044】
【0045】
【0046】
【0047】
【0048】
【作用】本発明にあっては、検出部が、基板上に形成さ
れた半導体層の表面層を電荷電圧変換部とし、該半導体
層自体を埋め込みチャネルとするMOS構造トランジス
タを電流増幅部とした構造である。つまり、本発明の電
荷検出素子は増幅回路一体型のものが構成される。
れた半導体層の表面層を電荷電圧変換部とし、該半導体
層自体を埋め込みチャネルとするMOS構造トランジス
タを電流増幅部とした構造である。つまり、本発明の電
荷検出素子は増幅回路一体型のものが構成される。
【0049】このような本発明の電荷検出素子におい
て、MOSトランジスタのゲート電圧、半導体層の電
圧、基板の電圧の3電圧の関係を調整しており、その結
果、MOSトランジスタの埋め込みチャネル部分を流れ
る電流が、MOSトランジスタの表面に蓄積された信号
電荷量に基づいて変化し、信号電荷量が検出される。こ
のため、深さ方向で考えた場合、信号電荷を電圧に変換
するゲインはほぼ一定となって良好なリニアリティーが
得られ、更に2次元効果も信号電荷が表面に蓄積される
ため抑えられて、一層良好なリニアリティーが得られ
る。
て、MOSトランジスタのゲート電圧、半導体層の電
圧、基板の電圧の3電圧の関係を調整しており、その結
果、MOSトランジスタの埋め込みチャネル部分を流れ
る電流が、MOSトランジスタの表面に蓄積された信号
電荷量に基づいて変化し、信号電荷量が検出される。こ
のため、深さ方向で考えた場合、信号電荷を電圧に変換
するゲインはほぼ一定となって良好なリニアリティーが
得られ、更に2次元効果も信号電荷が表面に蓄積される
ため抑えられて、一層良好なリニアリティーが得られ
る。
【0050】また、検出部であるMOSトランジスタ表
面に蓄積した信号電荷はリセット動作時完全に排出され
るため、リセットノイズは原理的に無い。更に、電流増
幅を行うMOSトランジスタのチャネルは埋め込み型と
なるため、電流増幅部のノイズも抑えられる。更に、M
OSトランジスタの検出部面積を適当に選択すれば、電
荷を電圧に変換するゲインを十分大きくすることが可能
であり、かつ扱える信号量も十分確保することが可能と
なる。また、そのための製造は容易である。
面に蓄積した信号電荷はリセット動作時完全に排出され
るため、リセットノイズは原理的に無い。更に、電流増
幅を行うMOSトランジスタのチャネルは埋め込み型と
なるため、電流増幅部のノイズも抑えられる。更に、M
OSトランジスタの検出部面積を適当に選択すれば、電
荷を電圧に変換するゲインを十分大きくすることが可能
であり、かつ扱える信号量も十分確保することが可能と
なる。また、そのための製造は容易である。
【0051】また、本発明の電荷転送検出装置は、この
ような電荷検出素子を電荷転送素子と同一の基板上に形
成して得られ、その電荷検出素子においても同様の作用
を有する。
ような電荷検出素子を電荷転送素子と同一の基板上に形
成して得られ、その電荷検出素子においても同様の作用
を有する。
【0052】本発明の電荷検出素子の製造方法による場
合には、検出部ゲート電極の端と、電荷入力部の不純物
領域の端部またはリセットゲート部の不純物領域の端部
とを、自己整合的に形成することによって両者を一致さ
せることができる。
合には、検出部ゲート電極の端と、電荷入力部の不純物
領域の端部またはリセットゲート部の不純物領域の端部
とを、自己整合的に形成することによって両者を一致さ
せることができる。
【0053】
【実施例】以下本発明の実施例を図面を用いて具体的に
説明する。
説明する。
【0054】図1は本実施例にかかる電荷検出素子を示
すものであり、図1(a)はその電荷検出素子の平面図
を示し、図1(b)及び図1(c)はそれぞれ図1
(a)におけるA−A部及びB−B部の断面図を示す。
なお、図1(a)で破線は下側電極、実線は上側電極を
示す。この電荷検出素子は、CCD転送部の最終部分で
あり、転送クロックφ1が与えられる転送クロック部5
0の下流側に設けられており、入力ゲート信号OGが与
えられる電荷入力部10、検出部ゲート信号VGが与え
られる検出部20、リセットゲート信号φRが与えられ
るリセットゲート部30、およびリセットドレイン信号
RDが与えられるリセットドレイン部40が、転送方向
の順に配置されている。なお、電荷入力部10は、本実
施例では、CCD転送部において出力されるクロックφ
1に基づいたクロッキングの影響の防止と電荷の逆流の
防止とのため設けているが、必ずしも必須のものではな
い。例えば、CCD転送部の出力段に、上記電荷入力部
10に相当するものが備わっている等の場合には、電荷
検出素子にクロッキングの影響や電荷の逆流が生じない
ため、電荷入力部10の形成を省略することができる。
すものであり、図1(a)はその電荷検出素子の平面図
を示し、図1(b)及び図1(c)はそれぞれ図1
(a)におけるA−A部及びB−B部の断面図を示す。
なお、図1(a)で破線は下側電極、実線は上側電極を
示す。この電荷検出素子は、CCD転送部の最終部分で
あり、転送クロックφ1が与えられる転送クロック部5
0の下流側に設けられており、入力ゲート信号OGが与
えられる電荷入力部10、検出部ゲート信号VGが与え
られる検出部20、リセットゲート信号φRが与えられ
るリセットゲート部30、およびリセットドレイン信号
RDが与えられるリセットドレイン部40が、転送方向
の順に配置されている。なお、電荷入力部10は、本実
施例では、CCD転送部において出力されるクロックφ
1に基づいたクロッキングの影響の防止と電荷の逆流の
防止とのため設けているが、必ずしも必須のものではな
い。例えば、CCD転送部の出力段に、上記電荷入力部
10に相当するものが備わっている等の場合には、電荷
検出素子にクロッキングの影響や電荷の逆流が生じない
ため、電荷入力部10の形成を省略することができる。
【0055】また、図1(b)に示すように、n型基板
1の上に第1半導体層としてのpウェル2が形成され、
該pウェル2上に第2半導体層としてのn層3および第
3半導体層としてのn+層4が形成されている。さら
に、その上に絶縁膜(図示せず)を介して前記各部のゲ
ート電極が形成されている。具体的には、転送クロック
部50については、ゲート電極51、52が形成され、
電荷入力部10については入力ゲート電極11が、検出
部20についてはゲート電極21が、リセットゲート部
30についてはリセットゲート電極31が形成されてい
る。したがって、転送チャネルは、検出部20はn層が
無い表面チャネル構造部となっており、転送クロック部
50、電荷入力部10およびリセットゲート部30は電
子を信号電荷とする埋め込みチャネル構造部となってい
る。
1の上に第1半導体層としてのpウェル2が形成され、
該pウェル2上に第2半導体層としてのn層3および第
3半導体層としてのn+層4が形成されている。さら
に、その上に絶縁膜(図示せず)を介して前記各部のゲ
ート電極が形成されている。具体的には、転送クロック
部50については、ゲート電極51、52が形成され、
電荷入力部10については入力ゲート電極11が、検出
部20についてはゲート電極21が、リセットゲート部
30についてはリセットゲート電極31が形成されてい
る。したがって、転送チャネルは、検出部20はn層が
無い表面チャネル構造部となっており、転送クロック部
50、電荷入力部10およびリセットゲート部30は電
子を信号電荷とする埋め込みチャネル構造部となってい
る。
【0056】さらに、図1(c)に示すように、検出部
20の中央部にはP+拡散層からなるソース部22が形
成され、その周辺の素子分離領域にはP+層からなるド
レイン部23が形成されている。これらソース部22、
ドレイン部23および絶縁膜を介して設けられたゲート
電極21によりP−MOSトランジスタが形成されてい
る。なお、n型基板1には正電圧VBが、pウェル2に
は素子分離領域(P+層)であるドレイン部23を介し
て接地電圧(0V)が印加されている。本発明において
は、ソース部22の電位を特定の電位に固定しないで浮
遊状態としておく必要があるが、このためには、図1
(a)、(c)に示すようにソース部22をドレイン部
23で囲む構造のものが作り易く、また、この構造にお
いてはゲート電極21の形状をソース部22を囲む環状
のものがチャンネル領域を広くとることができるため、
電荷検出感度を上げることができる。
20の中央部にはP+拡散層からなるソース部22が形
成され、その周辺の素子分離領域にはP+層からなるド
レイン部23が形成されている。これらソース部22、
ドレイン部23および絶縁膜を介して設けられたゲート
電極21によりP−MOSトランジスタが形成されてい
る。なお、n型基板1には正電圧VBが、pウェル2に
は素子分離領域(P+層)であるドレイン部23を介し
て接地電圧(0V)が印加されている。本発明において
は、ソース部22の電位を特定の電位に固定しないで浮
遊状態としておく必要があるが、このためには、図1
(a)、(c)に示すようにソース部22をドレイン部
23で囲む構造のものが作り易く、また、この構造にお
いてはゲート電極21の形状をソース部22を囲む環状
のものがチャンネル領域を広くとることができるため、
電荷検出感度を上げることができる。
【0057】このように構成された本実施例の電荷検出
素子において、p層、n層の濃度分布及びクロック電圧
φ1(L)、φ1(H)、ゲート電圧VGを適当に選べ
ば、埋め込みチャネル構造部及び表面チャネル構造部の
各々における深さ方向ポテンシャル分布を図2(a)に
示すようにすることができる。この場合、各ゲート電極
11等の下での最深ポテンシャル点φm(L)、φm
(H)、φs等を水平方向にプロットした分布図は図2
(b)に示すようになる。従って、検出部20に蓄積し
た信号電荷Qsigは、完全にリセットドレイン部40へ
排出することができ、リセットノイズを無くすことが可
能となる。
素子において、p層、n層の濃度分布及びクロック電圧
φ1(L)、φ1(H)、ゲート電圧VGを適当に選べ
ば、埋め込みチャネル構造部及び表面チャネル構造部の
各々における深さ方向ポテンシャル分布を図2(a)に
示すようにすることができる。この場合、各ゲート電極
11等の下での最深ポテンシャル点φm(L)、φm
(H)、φs等を水平方向にプロットした分布図は図2
(b)に示すようになる。従って、検出部20に蓄積し
た信号電荷Qsigは、完全にリセットドレイン部40へ
排出することができ、リセットノイズを無くすことが可
能となる。
【0058】図3は、検出部20の深さ方向ポテンシャ
ル分布図である。信号電荷(電子)は、半導体層と絶縁
膜との界面に蓄積する。また、図3をP−MOSトラン
ジスタの埋め込みチャネルとしてみれば、チャネルポテ
ンシャルはVSとなり、VSは信号電荷量Qsigに依存し
て変化する。つまり、ソース部22とドレイン部23と
の間の埋め込みチャネル部分を流れる電流が、検出部2
0の表面に蓄積された信号電荷量Qsigに基づいて変化
する。
ル分布図である。信号電荷(電子)は、半導体層と絶縁
膜との界面に蓄積する。また、図3をP−MOSトラン
ジスタの埋め込みチャネルとしてみれば、チャネルポテ
ンシャルはVSとなり、VSは信号電荷量Qsigに依存し
て変化する。つまり、ソース部22とドレイン部23と
の間の埋め込みチャネル部分を流れる電流が、検出部2
0の表面に蓄積された信号電荷量Qsigに基づいて変化
する。
【0059】従って、図1(a)に示すように、ドレイ
ン部(P+層)23は接地し、ソース部(P+拡散層)2
2は正孔に対して定電流源となる負荷を介して正電源
(V0 D)に接続すれば、ソース電位は前記チャネルポテ
ンシャルVSに一致するから、これを出力信号とするこ
とができる。実際には、信号電荷なしの時からのVSの
変化分△VSが正味の信号となる。また、上記P−MO
Sトランジスタは埋め込みチャネル動作であるため、半
導体と絶縁膜との界面の影響を受けることが無く、低ノ
イズな動作となる。従って、上述したようにリセットノ
イズを無くすことができることと合わせ、本電荷検出素
子では極めて低ノイズな動作が実現される。
ン部(P+層)23は接地し、ソース部(P+拡散層)2
2は正孔に対して定電流源となる負荷を介して正電源
(V0 D)に接続すれば、ソース電位は前記チャネルポテ
ンシャルVSに一致するから、これを出力信号とするこ
とができる。実際には、信号電荷なしの時からのVSの
変化分△VSが正味の信号となる。また、上記P−MO
Sトランジスタは埋め込みチャネル動作であるため、半
導体と絶縁膜との界面の影響を受けることが無く、低ノ
イズな動作となる。従って、上述したようにリセットノ
イズを無くすことができることと合わせ、本電荷検出素
子では極めて低ノイズな動作が実現される。
【0060】検出部20の動作においては、上述したよ
うに、ソース部22とドレイン部23との間の埋め込み
チャネル部分を流れる電流が、検出部20の表面に蓄積
された信号電荷量Qsigに基づいて変化させるべく、ゲ
ート電圧VG、pウェル電圧VPW(=0V)、基板電圧
VBの3電圧の関係が重要である。即ち、図4に示すよ
うに、pウェル電圧VPWに対してゲート電圧VGおよび
基板電圧VBの値が適性ならば、ポテンシャル分布は同
図(a)に示すように通常の信号電荷量では〜とな
り、pウェルが中性化しVSの変化がなくなるのは、極
めて大きな信号電荷量の場合のみとなる。一方、pウ
ェル電圧VPWに対しゲート電圧VGは適性でも基板電圧
VBが低過ぎる場合、およびゲート電圧VGも基板電圧V
Bも低過ぎる場合において通常の信号電荷量、つまり
、であるときを図4(b)および(c)に示すが、
図4(a)の場合に比べてより低い信号電荷量でpウェ
ルが中性化してVSの変化がなくなる。即ち、図4
(d)に示すように、信号に対する検出部のダイナミッ
クレンジが低下する。具体的には、信号電荷量Qsigに
比例して変化する△VSの範囲が、図(a)の場合より
も図(b)の場合、図(b)の場合よりも図(c)の場
合が各々小さくなる。
うに、ソース部22とドレイン部23との間の埋め込み
チャネル部分を流れる電流が、検出部20の表面に蓄積
された信号電荷量Qsigに基づいて変化させるべく、ゲ
ート電圧VG、pウェル電圧VPW(=0V)、基板電圧
VBの3電圧の関係が重要である。即ち、図4に示すよ
うに、pウェル電圧VPWに対してゲート電圧VGおよび
基板電圧VBの値が適性ならば、ポテンシャル分布は同
図(a)に示すように通常の信号電荷量では〜とな
り、pウェルが中性化しVSの変化がなくなるのは、極
めて大きな信号電荷量の場合のみとなる。一方、pウ
ェル電圧VPWに対しゲート電圧VGは適性でも基板電圧
VBが低過ぎる場合、およびゲート電圧VGも基板電圧V
Bも低過ぎる場合において通常の信号電荷量、つまり
、であるときを図4(b)および(c)に示すが、
図4(a)の場合に比べてより低い信号電荷量でpウェ
ルが中性化してVSの変化がなくなる。即ち、図4
(d)に示すように、信号に対する検出部のダイナミッ
クレンジが低下する。具体的には、信号電荷量Qsigに
比例して変化する△VSの範囲が、図(a)の場合より
も図(b)の場合、図(b)の場合よりも図(c)の場
合が各々小さくなる。
【0061】したがって、本発明においては、ゲート電
圧VG、pウェル電圧VPW(=0V)、基板電圧VBの3
電圧の関係を調整することにしており、その結果、ソー
ス部22とドレイン部23との間の埋め込みチャネル部
分を流れる電流が、検出部20の表面に蓄積された信号
電荷量Qsigに基づいて変化し、信号電荷量を検出する
ようにしている。
圧VG、pウェル電圧VPW(=0V)、基板電圧VBの3
電圧の関係を調整することにしており、その結果、ソー
ス部22とドレイン部23との間の埋め込みチャネル部
分を流れる電流が、検出部20の表面に蓄積された信号
電荷量Qsigに基づいて変化し、信号電荷量を検出する
ようにしている。
【0062】次に、前記VSと信号電荷量Qsigとの定量
的関係を以下に説明する。
的関係を以下に説明する。
【0063】ここで、絶縁膜誘電率:ε0、半導体誘電
率:εsとして、絶縁膜厚d0の等価的厚さd1をd1=
(εs/ε0)・d0、pウエル内のポテンシャルの底の
表面側の位置をd2、基板側の位置をd3とする(図3参
照)。また、単位面積当りのゲート容量をC0(=ε0/
d0)、信号電荷蓄積領域面積をAsとすると、信号電荷
量Qsigの変化△Qsによるチャネルポテンシャルの変化
△VSは、 △VS=G・(△Qs/C0As) 但し、G=d3/(d1+d2+d3) … (4) となる。
率:εsとして、絶縁膜厚d0の等価的厚さd1をd1=
(εs/ε0)・d0、pウエル内のポテンシャルの底の
表面側の位置をd2、基板側の位置をd3とする(図3参
照)。また、単位面積当りのゲート容量をC0(=ε0/
d0)、信号電荷蓄積領域面積をAsとすると、信号電荷
量Qsigの変化△Qsによるチャネルポテンシャルの変化
△VSは、 △VS=G・(△Qs/C0As) 但し、G=d3/(d1+d2+d3) … (4) となる。
【0064】一般に、d3》d1、d2であるから、Gは
1に近い一定値と近似でき、図5に示すように△VSは
△Qsにほぼ比例する。
1に近い一定値と近似でき、図5に示すように△VSは
△Qsにほぼ比例する。
【0065】以上のことを検証するため、下記のような
具体例を考える。但し、半導体の材質はSiとする。
具体例を考える。但し、半導体の材質はSiとする。
【0066】 n型基板濃度NB=2×1014cm-3 pウェル濃度NP=5×1015cm-3 pウェル厚 XP=1.8μm 絶縁膜厚 dO=80nm・・・(5) このとき、基板電圧VB=10V、ゲート電圧VG=15
Vとし、信号密度をqsig(=Qsig/SG)とすると、
qsig=0の時には、 φS=12.01V (但し、φSは図2(a)を参照) VS=3.55V d1=0.24μm d2=1.29μm d3=6.87μm …(6) となる。また、qsig=1012el/cm2の時には、 φS=8.30V VS=0.46V d1=0.24μm d2=1.24μm d3=8.25μm …(7) となる。
Vとし、信号密度をqsig(=Qsig/SG)とすると、
qsig=0の時には、 φS=12.01V (但し、φSは図2(a)を参照) VS=3.55V d1=0.24μm d2=1.29μm d3=6.87μm …(6) となる。また、qsig=1012el/cm2の時には、 φS=8.30V VS=0.46V d1=0.24μm d2=1.24μm d3=8.25μm …(7) となる。
【0067】従って、上記(4)式で1次元効果のリニ
アリティーを定める定数Gを求めると、 qsig=0の時にはG=0.82、 qsig=1012el/cm2の時には0.85 ・・・(8) となり、リニアリティーは実用上問題無いレベルとな
る。
アリティーを定める定数Gを求めると、 qsig=0の時にはG=0.82、 qsig=1012el/cm2の時には0.85 ・・・(8) となり、リニアリティーは実用上問題無いレベルとな
る。
【0068】また、検出部20のゲート面積SGをSG=
10μm2とし、信号電子数をNsig{=Qsig/q
(q:電子電荷量)}とすると、q/(C0As)=38
μV/elとなるから、 △VS/Nsig=31〜32μV/el …(9) となり、FDA型の電荷検出素子で現在到達しているゲ
インの最高レベルである15〜20μV/elと比べて
も非常に高いゲインが得られる。
10μm2とし、信号電子数をNsig{=Qsig/q
(q:電子電荷量)}とすると、q/(C0As)=38
μV/elとなるから、 △VS/Nsig=31〜32μV/el …(9) となり、FDA型の電荷検出素子で現在到達しているゲ
インの最高レベルである15〜20μV/elと比べて
も非常に高いゲインが得られる。
【0069】以上では1次元効果のみを考慮したが、実
際には2次元効果も考慮する必要がある。即ち、(4)
式におけるAsは一定とは見なせず、信号電荷量に依存
して変化する。しかし、本発明では、信号電荷は半導体
表面に蓄積する表面チャネル構造である。したがって、
前記2次元効果は、埋め込みチャネル構造に比べれば、
大幅に抑制される。
際には2次元効果も考慮する必要がある。即ち、(4)
式におけるAsは一定とは見なせず、信号電荷量に依存
して変化する。しかし、本発明では、信号電荷は半導体
表面に蓄積する表面チャネル構造である。したがって、
前記2次元効果は、埋め込みチャネル構造に比べれば、
大幅に抑制される。
【0070】図6は、これを模式的に示す図である。即
ち、本実施例の電荷検出素子における検出部20の下
は、図6(a)に示すように表面チャネルであるから、
図6(b)に示すようにポテンシャルの底は平になっ
て、2次元効果は抑制される。よって、このことから理
解されるように、本発明は従来技術に比べてリニアリテ
ィーは優れることになる。
ち、本実施例の電荷検出素子における検出部20の下
は、図6(a)に示すように表面チャネルであるから、
図6(b)に示すようにポテンシャルの底は平になっ
て、2次元効果は抑制される。よって、このことから理
解されるように、本発明は従来技術に比べてリニアリテ
ィーは優れることになる。
【0071】本発明では、信号電荷が検出部20のみ表
面を転送される。以下に、このことに関して検討する。
面を転送される。以下に、このことに関して検討する。
【0072】まず、電荷取り残しについて考えると、表
面準位Nssにトラップされた電荷が時刻tまでに放出
される放出電荷量N(t)は下記(10)式で表される
{C.H.Sequin and M.F.Tomp
sett,”ChargeTransfer Devi
ces”,Academic Press,1975;
日本語版 武石,香山監訳「電荷転送デバイス」近代科
学社 1978)(§IV−B−5,(4.59)
式}。
面準位Nssにトラップされた電荷が時刻tまでに放出
される放出電荷量N(t)は下記(10)式で表される
{C.H.Sequin and M.F.Tomp
sett,”ChargeTransfer Devi
ces”,Academic Press,1975;
日本語版 武石,香山監訳「電荷転送デバイス」近代科
学社 1978)(§IV−B−5,(4.59)
式}。
【0073】 N(t)=k・T・As・Nss・ln(t/t0) t0=8×10-12sec … (10) 但し、kは定数 Tは絶対温度 電荷の取り残しは、信号期間と無信号期間との繰り返し
において、無信号期間の長さに依存する。無信号期間が
10サイクル継続した場合の放出電荷量Nを上記(1
0)式より求める。現在の半導体技術では、Nssは1
09cm-2eV-1のオーダーであるため、Nssを5×
109cm-2eV-1とし、またAs=10μm2とする
と、その放出電荷量はN(10Tc)−N(Tc)≒3
0elとなる。これは、通常の信号電荷量である〜10
4elに比べて無視できる程度である。但し、上記Tc
は、転送クロック周期である。
において、無信号期間の長さに依存する。無信号期間が
10サイクル継続した場合の放出電荷量Nを上記(1
0)式より求める。現在の半導体技術では、Nssは1
09cm-2eV-1のオーダーであるため、Nssを5×
109cm-2eV-1とし、またAs=10μm2とする
と、その放出電荷量はN(10Tc)−N(Tc)≒3
0elとなる。これは、通常の信号電荷量である〜10
4elに比べて無視できる程度である。但し、上記Tc
は、転送クロック周期である。
【0074】次に、表面転送によるノイズについて考え
る。Nssによる転送ノイズ△Nssは、転送回数が1
信号パケットにつき1回であるから、次式で表される
{前記の文献における§IV−C−1,(4.73)
式}。
る。Nssによる転送ノイズ△Nssは、転送回数が1
信号パケットにつき1回であるから、次式で表される
{前記の文献における§IV−C−1,(4.73)
式}。
【0075】 △Nss=√(k・T・As・Nss・ln2) …(11) NssおよびAsを前記と同様の値とすると、転送ノイ
ズ△Nssは、△Nss≒3elとなる。一般に表面チ
ャネル型の電流増幅回路で発生するノイズは数10el
であるから、転送ノイズは十分小さい値である。
ズ△Nssは、△Nss≒3elとなる。一般に表面チ
ャネル型の電流増幅回路で発生するノイズは数10el
であるから、転送ノイズは十分小さい値である。
【0076】したがって、本発明による場合には、高感
度であると共に高精度リニアリティーであり、しかも低
ノイズである、増幅回路一体型の電荷検出素子の提供が
可能となる。
度であると共に高精度リニアリティーであり、しかも低
ノイズである、増幅回路一体型の電荷検出素子の提供が
可能となる。
【0077】次に、本発明にかかる電荷検出素子の製造
方法について説明する。
方法について説明する。
【0078】ここで、図1(b)に示すn層3の端と検
出部20のゲート電極21の端とは一致する必要があ
る。そのため、本素子ではn層3を検出部20のゲート
電極21と自己整合させることにより作製するのが望ま
しい。また、P−MOSトランジスタのソース部22と
ドレイン部23との作製工程を通常のCCD製造プロセ
スに加える必要がある。
出部20のゲート電極21の端とは一致する必要があ
る。そのため、本素子ではn層3を検出部20のゲート
電極21と自己整合させることにより作製するのが望ま
しい。また、P−MOSトランジスタのソース部22と
ドレイン部23との作製工程を通常のCCD製造プロセ
スに加える必要がある。
【0079】図7は、本発明の電荷検出素子の製造方法
の1実施例を工程断面図にて示したものである。ここ
で、図7(1a)、(2a)、(3a)、(4a)は図
1(a)におけるA−A断面に関するものであり、図7
(1b)、(2b)、(3b)、(4b)は図1(a)
におけるB−B断面に関するものである。
の1実施例を工程断面図にて示したものである。ここ
で、図7(1a)、(2a)、(3a)、(4a)は図
1(a)におけるA−A断面に関するものであり、図7
(1b)、(2b)、(3b)、(4b)は図1(a)
におけるB−B断面に関するものである。
【0080】まず、図7(1a),(1b)に示すよう
に、n基板1の上にpウェル2を形成し、その後、窒化
膜61をパターン形成する。
に、n基板1の上にpウェル2を形成し、その後、窒化
膜61をパターン形成する。
【0081】次いで、窒化膜61をマスクとしてイオン
注入を行い、高濃度P+層62を形成する。このP+層6
2は、P−MOSトランジスタのドレイン部23とな
る。
注入を行い、高濃度P+層62を形成する。このP+層6
2は、P−MOSトランジスタのドレイン部23とな
る。
【0082】次に、図7(2a),(2b)に示すよう
に、前記窒化膜61を用いてLOCOS酸化膜を形成
し、その後、窒化膜61を除去する。
に、前記窒化膜61を用いてLOCOS酸化膜を形成
し、その後、窒化膜61を除去する。
【0083】次いで、ゲート絶縁膜(図示せず)を形成
し、その上に検出部20のゲート電極21を形成する。
し、その上に検出部20のゲート電極21を形成する。
【0084】次に、ゲート電極21の上にレジストパタ
ーン64を形成し、ゲート電極21およびレジストパタ
ーン64をマスクとしてイオン注入を行い、n層3を形
成する。これにより、検出部20はpウェル2のまま残
り、隣接するn層3の端と検出部20のゲート電極21
の端とを一致させることができる。このため、検出部2
0の電極端にポテンシャルのバリヤやディップが発生す
ることを抑制でき、取り残しのない信号電荷転送を達成
できる。
ーン64を形成し、ゲート電極21およびレジストパタ
ーン64をマスクとしてイオン注入を行い、n層3を形
成する。これにより、検出部20はpウェル2のまま残
り、隣接するn層3の端と検出部20のゲート電極21
の端とを一致させることができる。このため、検出部2
0の電極端にポテンシャルのバリヤやディップが発生す
ることを抑制でき、取り残しのない信号電荷転送を達成
できる。
【0085】次に、図7(3a),(3b)に示すよう
に、転送クロック部50の上に電極52を形成し、その
後、電極51、11、31を形成する。続いて、電極3
1の一部を覆ってレジストパターン68を形成し、電極
11、21、31、51、52及びレジストパターン6
8をマスクとしてイオン注入し、P−MOSトランジス
タのソース部(P+層)22を形成する。
に、転送クロック部50の上に電極52を形成し、その
後、電極51、11、31を形成する。続いて、電極3
1の一部を覆ってレジストパターン68を形成し、電極
11、21、31、51、52及びレジストパターン6
8をマスクとしてイオン注入し、P−MOSトランジス
タのソース部(P+層)22を形成する。
【0086】次に、図7(4a),(4b)に示すよう
に、ソース部(P+層)22を覆うようにレジストパタ
ーン70を形成すると共に上記レジストパターン68を
除去する。
に、ソース部(P+層)22を覆うようにレジストパタ
ーン70を形成すると共に上記レジストパターン68を
除去する。
【0087】次に、電極11、21、31、51、52
及びレジストパターン70をマスクとしてイオン注入
し、リセットドレイン部40のn+層4を形成する。
及びレジストパターン70をマスクとしてイオン注入
し、リセットドレイン部40のn+層4を形成する。
【0088】このようにして、n層3の端と検出部20
のゲート電極21の端とが一致した電荷検出素子が作製
される。また、そのような電荷検出素子と、その上流側
の電荷転送素子とが同一基板上に設けられた電荷転送検
出装置が作製される。上記電荷検出素子における各層の
具体例としては、前記(5)式の形成条件をベースにn
層3のポテンシャル関係を、 φ1(L)=0Vの時、φm=7.1V,VS=1.4V φ1(H)=5Vの時、φm=11.8V,VS=5.4V・・・(12) とすれば、n層3は次の条件となるように形成する。
のゲート電極21の端とが一致した電荷検出素子が作製
される。また、そのような電荷検出素子と、その上流側
の電荷転送素子とが同一基板上に設けられた電荷転送検
出装置が作製される。上記電荷検出素子における各層の
具体例としては、前記(5)式の形成条件をベースにn
層3のポテンシャル関係を、 φ1(L)=0Vの時、φm=7.1V,VS=1.4V φ1(H)=5Vの時、φm=11.8V,VS=5.4V・・・(12) とすれば、n層3は次の条件となるように形成する。
【0089】 nウェル濃度 NN=8×1016cm-3 nウェル厚 XN=0.25μm・・・(13) 図7(5)は、これを示す図である。つまり、検出部2
0ではn基板1とpウェル2との境界xpよりn基板1
側ではNBの濃度であり、pウェル2側ではNP(>
NB)の濃度である。一方、転送部50ではn基板1と
pウェル2との境界xpよりn基板1側ではNBの濃度で
あり、pウェル2側では深さXNからxpまではp型で濃
度NPであり、更に深さが0からXNまではn層3とな
り、その濃度NNはNPよりも高濃度となっている。な
お、上記条件は、上述した図7の製造工程(1a)、
(1b)〜(4a)、(4b)により容易に形成できる
値である。
0ではn基板1とpウェル2との境界xpよりn基板1
側ではNBの濃度であり、pウェル2側ではNP(>
NB)の濃度である。一方、転送部50ではn基板1と
pウェル2との境界xpよりn基板1側ではNBの濃度で
あり、pウェル2側では深さXNからxpまではp型で濃
度NPであり、更に深さが0からXNまではn層3とな
り、その濃度NNはNPよりも高濃度となっている。な
お、上記条件は、上述した図7の製造工程(1a)、
(1b)〜(4a)、(4b)により容易に形成できる
値である。
【0090】次に、本発明の電荷検出素子の製造方法に
関し、他の実施例を説明する。
関し、他の実施例を説明する。
【0091】図8は、他の実施例の工程断面図を示す。
図7と同様に、図1(a)におけるA−A断面及びB−
B断面について別々に示す。
図7と同様に、図1(a)におけるA−A断面及びB−
B断面について別々に示す。
【0092】先ず、図8(1a),(1b)に示すよう
に、n基板1の上にpウェル2を形成し、その後、窒化
膜61をパターン形成する。
に、n基板1の上にpウェル2を形成し、その後、窒化
膜61をパターン形成する。
【0093】次いで、窒化膜61をマスクとしてイオン
注入を行い、高濃度P+層62を形成する。このP+層6
2はP−MOSトランジスタのドレイン部23となる。
注入を行い、高濃度P+層62を形成する。このP+層6
2はP−MOSトランジスタのドレイン部23となる。
【0094】次に、図8(2a),(2b)に示すよう
に、前記窒化膜61を用いてLOCOS酸化膜63を形
成し、その後、窒化膜61を除去する。
に、前記窒化膜61を用いてLOCOS酸化膜63を形
成し、その後、窒化膜61を除去する。
【0095】次いで、イオン注入によりn層64を形成
する。
する。
【0096】次に、図8(3a),(3b)に示すよう
に、ゲート絶縁膜(図示せず)を形成し、その上に電極
51、52、11aおよび31aを形成する。続いて、
電極31aの一部を覆ってレジストパターン8を形成す
る。
に、ゲート絶縁膜(図示せず)を形成し、その上に電極
51、52、11aおよび31aを形成する。続いて、
電極31aの一部を覆ってレジストパターン8を形成す
る。
【0097】次に、電極51、52、11aおよび31
a並びにレジストパターン8をマスクとしてp型不純物
65をイオン注入する。これにより、検出部20は、そ
れまでn層64であった箇所が打ち消されてp型とな
り、これ以降に形成される検出部20のゲート電極21
aの端と隣接するn層64の端とを一致させることが可
能となる。
a並びにレジストパターン8をマスクとしてp型不純物
65をイオン注入する。これにより、検出部20は、そ
れまでn層64であった箇所が打ち消されてp型とな
り、これ以降に形成される検出部20のゲート電極21
aの端と隣接するn層64の端とを一致させることが可
能となる。
【0098】次に、図8(4a),(4b)に示すよう
に、上記検出部20のゲート電極21aを形成する。続
いて、そのゲート電極21aとレジストパターン8をマ
スクとしてイオン注入し、P−MOSトランジスタのソ
ース部(P+層)22を形成する。
に、上記検出部20のゲート電極21aを形成する。続
いて、そのゲート電極21aとレジストパターン8をマ
スクとしてイオン注入し、P−MOSトランジスタのソ
ース部(P+層)22を形成する。
【0099】次に、レジストパターン8を除去し、ま
た、ソース部(P+層)22を覆うレジストパターン2
0を形成する。
た、ソース部(P+層)22を覆うレジストパターン2
0を形成する。
【0100】最後に、図8(5a),(5b)に示すよ
うに、51、52、11a、21aおよび31a並びに
レジストパターン20をマスクとしてイオン注入し、リ
セットドレイン部40のn+層4を形成する。
うに、51、52、11a、21aおよび31a並びに
レジストパターン20をマスクとしてイオン注入し、リ
セットドレイン部40のn+層4を形成する。
【0101】このようにして、n層3の端と検出部20
のゲート電極21aの端とが一致した電荷検出素子が作
製される。また、そのような電荷検出素子と、その上流
側の電荷転送素子とが同一基板上に設けられた電荷転送
検出装置が作製される。上記電荷検出素子における各層
の具体例としては、CCD部は前記(5)式及び(1
1)式の形成条件とし、検出部20は下記のように
(5)式条件をベースに表面側の濃度を高くする。
のゲート電極21aの端とが一致した電荷検出素子が作
製される。また、そのような電荷検出素子と、その上流
側の電荷転送素子とが同一基板上に設けられた電荷転送
検出装置が作製される。上記電荷検出素子における各層
の具体例としては、CCD部は前記(5)式及び(1
1)式の形成条件とし、検出部20は下記のように
(5)式条件をベースに表面側の濃度を高くする。
【0102】 pウェルI濃度 Np1=5×1015cm2 pウェルI接合深さ xp1=1.8μm pウェルII濃度 NP2=3×1016cm2 pウェルII接合深さ xP2=0.3μm …(14) これを図9に実線で示す。
【0103】このとき、基板電圧VB=10V,ゲート
電圧VG=20Vとすると、qsig=0の時には、 φS=14.21V VS=3.98V d1=1.54μm d2=6.72μm …(15) となり、qsig=1012el/cm2の時には、 φS=10.50V VS=0.90V d1=1.49μm d2=8.12μm …(16) となる。
電圧VG=20Vとすると、qsig=0の時には、 φS=14.21V VS=3.98V d1=1.54μm d2=6.72μm …(15) となり、qsig=1012el/cm2の時には、 φS=10.50V VS=0.90V d1=1.49μm d2=8.12μm …(16) となる。
【0104】従って、ゲインGは(4)式により、q
sig=0の時にはG=0.81となり、qsig=1012e
l/cm2の時にはG=0.84となり、リニアリティ
ーは実用上問題無いレベルとなる。
sig=0の時にはG=0.81となり、qsig=1012e
l/cm2の時にはG=0.84となり、リニアリティ
ーは実用上問題無いレベルとなる。
【0105】また、検出部のゲート面積SGをSG=10
μm2とすると、 △VS/Nsig=31〜32μV/el …(17) となる。即ち、前記条件(5)式の場合とほぼ同じ結果
が得られる。図9に示すようにするための条件は、前記
製造工程(1a)、(1b)〜(5a)、(5b)によ
り容易に形成できる値である。
μm2とすると、 △VS/Nsig=31〜32μV/el …(17) となる。即ち、前記条件(5)式の場合とほぼ同じ結果
が得られる。図9に示すようにするための条件は、前記
製造工程(1a)、(1b)〜(5a)、(5b)によ
り容易に形成できる値である。
【0106】上記実施例ではソース部22とドレイン部
23との関係は、それを平面的に見ると図17(a)に
示すようになっているが、本発明はこの場合に限定され
ない。たとえば、ソース部22が2つのドレイン部23
の中央に位置する必要は必ずしもなく、一方のドレイン
部23に寄っていてもよい。また、図17(b)に示す
ように、ドレイン部23が1箇所に存在し、そのドレイ
ン部23と離隔してソース部22が設けられた構成とす
ることができる。この場合においても、ドレイン部23
とソース部22との位置関係は任意に設計できる。な
お、このようなソース部22とドレイン部23との関係
において、図4に示した中性化した部分が実質的に検出
する箇所に存在しなければ、検出に余り影響が及ばな
い。したがって、上述したゲート電圧VG、pウェル電
圧VPW(=0V)、基板電圧VBの3電圧の関係は、厳
密性が若干緩和され、中性化した部分が、例えば図17
(a)および(b)に破線にて示す箇所に存在するよう
な程度でもよい。
23との関係は、それを平面的に見ると図17(a)に
示すようになっているが、本発明はこの場合に限定され
ない。たとえば、ソース部22が2つのドレイン部23
の中央に位置する必要は必ずしもなく、一方のドレイン
部23に寄っていてもよい。また、図17(b)に示す
ように、ドレイン部23が1箇所に存在し、そのドレイ
ン部23と離隔してソース部22が設けられた構成とす
ることができる。この場合においても、ドレイン部23
とソース部22との位置関係は任意に設計できる。な
お、このようなソース部22とドレイン部23との関係
において、図4に示した中性化した部分が実質的に検出
する箇所に存在しなければ、検出に余り影響が及ばな
い。したがって、上述したゲート電圧VG、pウェル電
圧VPW(=0V)、基板電圧VBの3電圧の関係は、厳
密性が若干緩和され、中性化した部分が、例えば図17
(a)および(b)に破線にて示す箇所に存在するよう
な程度でもよい。
【0107】pウェル電圧VPWを固定(0V)した場
合、pウェルの空乏化領域は表面側からはゲート電圧V
Gの増大に伴って拡大し、基板側からは基板電圧VBの増
大に伴って拡大し、両側の空乏化領域がつながった状態
(これをパンチスルー状態と称する)を本発明では用い
る。信号電荷量の増大は表面側空乏化領域を縮小するか
ら、信号電荷量が実用上最大レベルまで蓄積した状態で
pウェルがパンチスルーするようにゲート電圧VG、基
板電圧VBを決定する。但し、ゲート電圧VG、基板電圧
VBは相互に関連するため設定の仕方は一義的ではな
く、種々の場合が可能である。
合、pウェルの空乏化領域は表面側からはゲート電圧V
Gの増大に伴って拡大し、基板側からは基板電圧VBの増
大に伴って拡大し、両側の空乏化領域がつながった状態
(これをパンチスルー状態と称する)を本発明では用い
る。信号電荷量の増大は表面側空乏化領域を縮小するか
ら、信号電荷量が実用上最大レベルまで蓄積した状態で
pウェルがパンチスルーするようにゲート電圧VG、基
板電圧VBを決定する。但し、ゲート電圧VG、基板電圧
VBは相互に関連するため設定の仕方は一義的ではな
く、種々の場合が可能である。
【0108】なお、以上の説明においては信号電荷を電
子とするn型埋め込みチャネルCCDの場合について述
べたが、正孔を信号電荷とするp型埋め込みチャネルの
場合についても、極性を逆にすることで同様に形成でき
ることは明らかである。図18はこの場合の実施例を示
す。この図18において、図1と同様な部分には同一番
号を付している。
子とするn型埋め込みチャネルCCDの場合について述
べたが、正孔を信号電荷とするp型埋め込みチャネルの
場合についても、極性を逆にすることで同様に形成でき
ることは明らかである。図18はこの場合の実施例を示
す。この図18において、図1と同様な部分には同一番
号を付している。
【0109】
【発明の効果】以上詳述したように本発明の電荷検出素
子によれば、信号電荷がMOSトランジスタの半導体と
絶縁膜との界面に蓄積し、その下のチャネル電位を変調
するため、深さ方向で考えた場合、信号電荷を電圧に変
換するゲインはほぼ一定となって良好なリニアティーが
得られ、更に2次元効果も信号電荷が表面に蓄積される
ため抑えられて、一層良好なリニアティーが得られる。
また、検出部であるMOSトランジスタ表面に蓄積した
信号電荷はリセット動作時完全に排出されるため、リセ
ットノイズは原理的に無い。更に、電流増幅を行うMO
Sトランジスタのチャネルは埋め込み型となるため、電
流増幅部のノイズも抑えられる。更に、電流増幅回路が
検出部と一体化されているため配線部や別個の駆動トラ
ンジスタが無く、検出容量が小さいため、高い変換ゲイ
ンを得ることもでき、かつ扱える信号量も十分確保する
ことができる。更に、このような電荷検出素子と電荷転
送素子との基板を共用させることにより、同一基板上に
電荷検出素子と電荷転送素子とが設けられた電荷転送検
出装置を提供できる。
子によれば、信号電荷がMOSトランジスタの半導体と
絶縁膜との界面に蓄積し、その下のチャネル電位を変調
するため、深さ方向で考えた場合、信号電荷を電圧に変
換するゲインはほぼ一定となって良好なリニアティーが
得られ、更に2次元効果も信号電荷が表面に蓄積される
ため抑えられて、一層良好なリニアティーが得られる。
また、検出部であるMOSトランジスタ表面に蓄積した
信号電荷はリセット動作時完全に排出されるため、リセ
ットノイズは原理的に無い。更に、電流増幅を行うMO
Sトランジスタのチャネルは埋め込み型となるため、電
流増幅部のノイズも抑えられる。更に、電流増幅回路が
検出部と一体化されているため配線部や別個の駆動トラ
ンジスタが無く、検出容量が小さいため、高い変換ゲイ
ンを得ることもでき、かつ扱える信号量も十分確保する
ことができる。更に、このような電荷検出素子と電荷転
送素子との基板を共用させることにより、同一基板上に
電荷検出素子と電荷転送素子とが設けられた電荷転送検
出装置を提供できる。
【0110】また、本発明の電荷検出素子の製造方法に
よる場合には、検出部であるMOSトランジスタのゲー
ト電極の端と、入力ゲート部の不純物層の端部またはリ
セットゲート部の不純物層の端部を、自己整合的に形成
することにより一致させることができる。
よる場合には、検出部であるMOSトランジスタのゲー
ト電極の端と、入力ゲート部の不純物層の端部またはリ
セットゲート部の不純物層の端部を、自己整合的に形成
することにより一致させることができる。
【図1】本発明による電荷検出素子の実施例を示す図
で、(a)はその電荷検出素子の平面図、(b)及び
(c)はその電荷検出素子の断面図を示す。
で、(a)はその電荷検出素子の平面図、(b)及び
(c)はその電荷検出素子の断面図を示す。
【図2】図1の電荷検出素子におけるポテンシャル分布
を示す図で、(a)は深さ方向の分布図、(b)は転送
方向の分布図である。
を示す図で、(a)は深さ方向の分布図、(b)は転送
方向の分布図である。
【図3】図1の電荷検出素子における検出部の深さ方向
ポテンシャル分布を示す図である。
ポテンシャル分布を示す図である。
【図4】本発明において、MOSトランジスタの半導体
層と絶縁膜との界面に蓄積された信号電荷により、MO
Sトランジスタの特性に変化が与えられ、これにより信
号電荷量を検出するための原理説明図であり、(a)は
pウェル電圧に対してゲート電圧および基板電圧の値が
適性な場合のポテンシャル分布を示し、(b)はpウェ
ル電圧に対しゲート電圧は適性でも基板電圧が低過ぎる
場合のポテンシャル分布、(c)はpウェル電圧に対し
ゲート電圧も基板電圧も低過ぎる場合のポテンシャル分
布を示し、(d)は各図において信号に対する検出部の
ダイナミックレンジを示す図である。
層と絶縁膜との界面に蓄積された信号電荷により、MO
Sトランジスタの特性に変化が与えられ、これにより信
号電荷量を検出するための原理説明図であり、(a)は
pウェル電圧に対してゲート電圧および基板電圧の値が
適性な場合のポテンシャル分布を示し、(b)はpウェ
ル電圧に対しゲート電圧は適性でも基板電圧が低過ぎる
場合のポテンシャル分布、(c)はpウェル電圧に対し
ゲート電圧も基板電圧も低過ぎる場合のポテンシャル分
布を示し、(d)は各図において信号に対する検出部の
ダイナミックレンジを示す図である。
【図5】本発明の電荷検出素子における電荷電圧変換の
特性を示す図である。
特性を示す図である。
【図6】本発明の電荷検出素子において2次元効果を抑
えられることを示す図で、(a)は断面図、(b)はポ
テンシャル分布図である。
えられることを示す図で、(a)は断面図、(b)はポ
テンシャル分布図である。
【図7】本発明の電荷検出素子の製造方法を示す工程図
である。
である。
【図8】本発明の電荷検出素子の他の製造方法を示す工
程図である。
程図である。
【図9】本発明の電荷検出素子における電荷電圧変換の
特性を示す図である。
特性を示す図である。
【図10】従来のFDA型の電荷検出素子を示す図で、
(a)は平面図、(b)は転送方向のポテンシャル分布
を示す図である。
(a)は平面図、(b)は転送方向のポテンシャル分布
を示す図である。
【図11】従来のFGA型の電荷検出素子を示す図で、
(a)は平面図、(b)は転送方向のポテンシャル分布
を示す図である。
(a)は平面図、(b)は転送方向のポテンシャル分布
を示す図である。
【図12】従来のFSD型の電荷検出素子を示す図で、
(a)は平面図、(b)は転送方向のポテンシャル分布
を示す図、(c)は断面図、(d)は深さ方向のポテン
シャル分布を示す図である。
(a)は平面図、(b)は転送方向のポテンシャル分布
を示す図、(c)は断面図、(d)は深さ方向のポテン
シャル分布を示す図である。
【図13】従来のFSA型の電荷検出素子を示す図で、
(a)は断面図、(b)は深さ方向のポテンシャル分布
を示す図である。
(a)は断面図、(b)は深さ方向のポテンシャル分布
を示す図である。
【図14】従来のFWA型の電荷検出素子を示す図で、
(a)は断面図、(b)は深さ方向のポテンシャル分布
を示す図である。
(a)は断面図、(b)は深さ方向のポテンシャル分布
を示す図である。
【図15】従来のRJG型の電荷検出素子を示す断面図
である。
である。
【図16】従来の電荷検出素子における問題点を示す図
で、(a)は断面図、(b)はポテンシャル分布を示す
図である。
で、(a)は断面図、(b)はポテンシャル分布を示す
図である。
【図17】本発明のMOSトランジスタのソース部とド
レイン部との関係を示す図で、(a)は図1の場合の平
面図、(b)は他の変形例を示す平面図である。
レイン部との関係を示す図で、(a)は図1の場合の平
面図、(b)は他の変形例を示す平面図である。
【図18】本発明の他の実施例に係る電荷検出素子を示
す図で、(a)はその電荷検出素子の平面図、(b)及
び(c)はその電荷検出素子の断面図を示す。
す図で、(a)はその電荷検出素子の平面図、(b)及
び(c)はその電荷検出素子の断面図を示す。
1 n型基板 2 pウェル 3 n層 4 n+層 10 電荷入力部 11 入力ゲート電極 20 検出部 21、21a ゲート電極 22 ソース部 23 ドレイン部 30 リセットゲート部 31、31a ゲート電極 40 リセットドレイン部 50 転送クロック部 51、52 ゲート電極 61 窒化膜 62 高濃度P+層 64、68、70 レジストパターン
Claims (14)
- 【請求項1】 第1極性の信号電荷を受け取り、該信号
電荷を電圧信号に変換する電荷検出素子であって、 該電荷検出素子は、チャンネル電荷の極性が第2極性で
ある第1導電型のMOSトランジスタを備え、 該MOSトランジスタは、 第2導電型の半導体基板と、 該半導体基板の表層部分に形成される該第1導電型の第
1半導体層と、 該第1半導体層の表層部分に設けられ、該MOSトラン
ジスタのドレインおよびソースのうちの一方となる該第
1導電型の第1不純物領域と、 該第1不純物領域と離間して設けられ、該MOSトラン
ジスタのドレインおよびソースのうちの他方となる該第
1導電型の第2不純物領域と、 該第1不純物領域の端と該第2不純物領域の端とによっ
て画定されるチャンネル領域と、 該チャンネル領域の上部に第1絶縁膜を介して設けられ
たゲート電極と を含み、 該MOSトランジスタの該第1半導体層と該第1絶縁膜
との界面の該第1半導体層表面に蓄積された信号電荷に
より、該MOSトランジスタの特性に変化を与えること
によって信号電荷量を検出する構成とした電荷検出素
子。 - 【請求項2】 前記第2導電型の半導体基板と前記第1
導電型MOSトランジスタのドレインとに所定の電圧を
印加することによって、該半導体基板と前記第1半導体
層との界面に存在する接合を逆バイアスし、 前記ゲート電極に所定の電圧を印加して該第1半導体層
の内部にチャンネルを形成し、 該MOSトランジスタのソースと電源とを負荷を介して
接続することによって、信号電荷量を検出する構成とな
っており、 該信号電荷量が所定の範囲内である場合には、該第1半
導体層が中性化してチャネルポテンシャルの変化がなく
なることがないように、該ゲート電極に印加される所定
の電圧と、該第1半導体層に印加される所定の電圧と、
該半導体基板に印加される所定の電圧とがそれぞれ設定
されている、請求項1に記載の電荷検出素子。 - 【請求項3】 前記第1半導体層の表層部分に設けら
れ、前記チャンネル領域に隣接する第2導電型の第2半
導体層と、該第2半導体層の上部に第2絶縁膜を介して
設けられ、該チャンネル領域への信号電荷の入力を制御
する入力ゲート電極とを含む電荷入力部を設けて成る請
求項1に記載の電荷検出素子。 - 【請求項4】 前記電荷入力部に隣接して、前記第1不
純物領域を離間対向させて2つ設け、該2つの第1不純
物領域の中間に、前記電荷入力部と離間した前記第2不
純物領域を設けている請求項3に記載の電荷検出素子。 - 【請求項5】 前記第2導電型の半導体基板と前記第1
導電型MOSトランジスタのドレインとに所定の電圧を
印加することによって、該半導体基板と前記第1半導体
層との界面に存在する接合を逆バイアスし、 前記ゲート電極に所定の電圧を印加して該第1半導体層
の内部にチャンネルを形成し、 該MOSトランジスタのソースと電源とを負荷を介して
接続し、前記入力ゲート電極に所定の電圧を印加するこ
とによって、信号電荷量を検出する構成となっており、 該信号電荷量が所定の範囲内である場合には、該第1半
導体層が中性化してチャネルポテンシャルの変化がなく
なることがないように、該ゲート電極に印加される所定
の電圧と、該第1半導体層に印加される所定の電圧と、
該半導体基板に印加される所定の電圧とがそれぞれ設定
されている、請求項3に記載の電荷検出素子。 - 【請求項6】 前記第1半導体層の表層部分に形成さ
れ、前記チャンネル領域に隣接する第2導電型の第3半
導体層であって、かつ、前記第2半導体層と離間して設
けられた第2導電型の第3半導体層と、その上部に第3
絶縁膜を介して設けられたリセットゲート電極とからな
るリセットゲート部を有し、該第2半導体層と該第3半
導体層とは第2導電型の領域で連結されていない、請求
項3に記載の電荷検出素子。 - 【請求項7】 前記第2導電型の半導体基板と前記第1
導電型MOSトランジスタのドレインとに所定の電圧を
印加することによって、該半導体基板と前記第1半導体
層の界面に存在する接合を逆バイアスし、 前記ゲート電極に所定の電圧を印加して、該第1半導体
層の内部にチャンネルを形成し、 該MOSトランジスタのソースと電源とを負荷を介して
接続し、 前記電荷入力部の入力ゲート電極と、前記リセット部の
リセットゲート電極とに所定の電圧を印加することによ
って、信号電荷量を検出し、 該信号電荷量が所定の範囲内である場合には、該第1半
導体層が中性化してチャネルポテンシャルの変化がなく
なることがないように、該ゲート電極に印加される所定
の電圧と、該第1半導体層に印加される所定の電圧と、
該半導体基板に印加される所定の電圧とがそれぞれ設定
されている、請求項6に記載の電荷検出素子。 - 【請求項8】 前記信号電荷の転送領域と前記MOSト
ランジスタのチャネル領域とが、前記第1半導体層の深
さ方向に離間しており、かつ、該信号電荷の転送方向と
該MOSトランジスタのチャンネル方向とが、交差して
いる請求項6または7に記載の電荷検出素子。 - 【請求項9】 前記電荷入力部に隣接して、前記第1不
純物領域を離間対向させて2つ設け、前記電荷入力部及
び前記2つの第1不純物領域によって囲まれる領域の中
央部に前記第2不純物領域を設けている請求項6に記載
の電荷検出素子。 - 【請求項10】 前記ゲート電極の形状が前記第2不純
物領域を囲む形状である請求項9に記載の電荷検出素
子。 - 【請求項11】 第1導電型の第1半導体層と、第1絶
縁膜と、ゲート電極とを含み、チャンネル電荷の極性が
第2極性である第1導電型のMOSトランジスタを備
え、該MOSトランジスタの該第1半導体層と該第1絶
縁膜との界面の該第1半導体層表面に蓄積された信号電
荷により、該MOSトランジスタの特性に変化を与える
ことによって信号電荷量を検出する構成とした電荷検出
素子の製造方法であって、 第2導電型の半導体基板の上に該第1導電型の該第1半
導体層を形成する第1 の工程と、 該第1半導体層の表層部分に、該MOSトランジスタの
ドレインおよびソースのうちの一方となる第1導電型の
第1不純物領域を形成する第2の工程と、該第1不純物領域の端と該MOSトランジスタのドレイ
ンおよびソースのうちの他方となる該第1導電型の第2
不純物領域の端とによって画定されるチャンネル領域の
上部に該第1絶縁膜を介して該ゲート電極を形成する第
3の 工程と、該第1不純物領域とは離間した該第1半導体層の表層部
分に、該第2不純物領域を形成する第4の 工程と、 該ゲート電極をマスクとして、該第2導電型の不純物を
該第1半導体層の表層部分に導入することによって、該
第2導電型の第2半導体層と該第2導電型の第3半導体
層とを、該ゲート電極に対して、自己整合的に形成する
第5の工程とを包含し、上記工程順序で実施する、電荷
検出素子の製造方法。 - 【請求項12】 第1導電型の第1半導体層と、第1絶
縁膜と、ゲート電極とを含み、チャンネル電荷の極性が
第2極性である第1導電型のMOSトランジスタを備
え、該MOSトランジスタの該第1半導体層と該絶縁膜
との界面の第1半導体層表面に蓄積された信号電荷によ
り、該MOSトランジスタの特性に変化を与えることに
よって信号電荷量を検出する構成とした電荷検出素子の
製造方法であって、 第2導電型の半導体基板の上に該第1導電型の該第1半
導体層を形成する第1の工程と、 該第1半導体層の表層部分に、該MOSトランジスタの
ドレインおよびソースのうちの一方となる第1導電型の
第1不純物領域を形成する第2の工程と、該第1半導体層の表層部分に、第2導電型の第4半導体
層を形成する第3の工程と、 該第4半導体層の上部の一部に第2絶縁膜を介して入力
ゲート電極とリセットゲート電極とを形成する第4の工
程と、 該入力ゲート電極とリセットゲート電極とをマスクとし
て、該第1導電型の不純物を該第4半導体層に導入する
ことによって、第2導電型の第2半導体層と、該第2導
電型の第3半導体層と、該第2半導体層の端と該第3半
導体層の端とに よって画定される該第1導電型の第2チ
ャンネル領域とを、該入力ゲート電極及びリセットゲー
ト電極に対して、自己整合的に形成する第5の工程と、 該第1不純物領域の端と該MOSトランジスタのドレイ
ンおよびソースのうちの他方となる該第1導電型の第2
不純物領域の端とによって画定される第1チャンネル領
域の上部に該第1絶縁膜を介して該ゲート電極を形成す
る第6の工程と、 該第1不純物領域とは離間した該第1半導体層の表層部
分に、該第2不純物領域を形成する第7の工程と、 を包含し、上記工程順序で実施する、電荷検出素子の製
造方法。 - 【請求項13】 電荷転送素子と、 該電荷転送素子によって転送された信号電荷を受け取
り、該信号電荷を電圧信号に変換する電荷検出素子とを
備え、 該電荷検出素子は、請求項1に記載の電荷検出素子であ
る、電荷転送検出装置。 - 【請求項14】 前記電荷転送素子及び前記電荷検出素
子が、同一の半導体基板上に形成されている請求項13
に記載の電荷転送検出装置。
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