DE2616641B2

DE2616641B2 - Schaltanordnung zur Spannungserhöhung

Info

Publication number: DE2616641B2
Application number: DE2616641A
Authority: DE
Inventors: Tadashi Higashiyamato Funakubo; Isamu Tokio Kobayashi; Osamu Yamashiro; Naoki Yashiki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-04-21
Filing date: 1976-04-15
Publication date: 1978-05-03
Also published as: JPS51122721A; US4029973A; DE2616641A1; NL7604178A; DE2616641C3; JPS5732593B2

Description

Aus der DT-OS 18 07 105 ist bereits eine Schaltanordnung der im Oberbegriff des Patentanspruchs 1 beschriebenen Art entnehmbar. Sie dient zum Treiben eines Flip-Flops, beispielsweise bei elektronischen Armbanduhren. Bei der bekannten Schaltanordnung ist es nicht möglich, die Spannung des einlaufenden Impulssignals zu erhöhen.

In F i g. 1 ist eine bekannte Schaltung gezeigt, mit der dies möglich ist. Sie enthält Dioden D\ und D₂, Kondensatoren Q und C₂ und Inverter IN\ und IN₂. Sie wird durch ein von einer Impulssignalquelle T kommendes, am Inverter IN₁ anliegendes Impulssignal angesteuert

In dieser Schaltung ist die Spannung an der Anode (also an der p-Seite) der Diode kleiner als die Spannung an der Kathode (also der η-Seite) der Diode, und zwar um den Spannungsabfall Vi in Durchlaßrichtung. Daher treten an der am Ausgang auftretenden Spannung bei dieser Schaltung die auf Grund der Dioden hervorgerufenen Spannungsabfälle auf. Diese Art von Schaltungen κι weist nämlich den Nachteil auf, daß dann, wenn sie aus η Stufen bestehen, welche jeweils eine Diode enthalten, an denen jeweils ein Spannungsabfall Vf in Vorwärtsrichtung auftritt die Ausgangsspannung an der letzten Stufe der Schaltung gleich η Vin—üVf ist, wobei V_1n die

is Eingangsspannung ist Es ist weiterhin von Vorteil, eine Schaltanordnung zur Verwendung in einer elektronischen Armbanduhr in integrierter Bauweise herzustellen, so daß dadurch der Raumbedarf für die Schaltung klein bleibt

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltanordnung anzugeben, mit der ein einlaufendes Signal erhöht werden kann und bei der keine Spannungsverluste durch die Schaltelemente auftreten. Die Schaltanordnung soll in integrierter Bauweise nach der Komplementär-Transistor-Logik mit MISFETs aufgebaut sein.

Diese Aufgabe wird erfindungsgemäß bei der gattungsgemäßen Schaltanordnung durch die vom kennzeichnenden Teil des Patentanspruchs 1 erfaßten Maßnahmen gelöst.

Da bei der erfindungsgemäßen Schaltanordnung die Source-Elektroden der als Schalteinrichtungen verwendeten MISFETs mit dem Substrat verbunden sind, entstehen bei der erfindungsgemäßen Schaltanordnung

iss keine Spannungsverluste, die sich auf die Höhe des Ausgangssignals auswirken könnten.

Bevorzugte Weiterbildungen und Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 bis 4.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigt
F i g. 1 die herkömmliche Schaltanordnung,
F i g. 2 eine erfindungsgemäße Schaltanordnung und F i g. 3 Schwingungsformen, anhand denen die Arbeitsweise der in Fig.2 dargestellten Schaltung erläutert wird.

In Fig.2 ist eine Schaltanordnung gemäß einer Ausführungsform der Erfindung dargestellt Wie in F i g. 2 dargestellt, dienen die n-Kanal-MISFETs M_x und

so M₂, deren Source-Elektroden mit dem Substrat verbunden sind und als Ausgangsanschlüsse verwendet werden, erfindungsgemäß als Schalter in herkömmlichen Schaltanordnung. Um die MISFETs M\ und M₂ in Abhängigkeit eines Impulseingangssignals T abwechselnd zu schalten, wird das Ausgangssignal einer im weiteren noch zu beschreibenden Impulspegel-Umsetzerschaltung verwendet.

Die Impulspegel-Umsetzerschaltung enthält zwei komplementäre Schaltungsteile, die jeweils aus einem

to n-Kanal-MISFET M₃(Ma) und einem in Kaskade geschalteten p-Kanal-MISFET Ms(M₆) bestehen. Die Ausgangssignale der komplementären Schaltungsteile Ma und M₆ (M₃ und Ms) werden der Gate-Elektrode des MISFETs M₃ (Ma) das Impulseingangssignal T wird

b5 über Inverter //Vi und IN₂ der Gate-Elektrode des MISFETs Ms und das zum Impulseingangssignal T invertierte Impulssignal T wird über den Inverter /Λ/ι der Gate-Elektrode des MISFETs M₆ zugeleitet Die

Leitfähigkeit ß„ der Kanäle der n-Kanal-MISFETs M₃ und Ma und die Leitfähigkeit ß_p der Kanäle der p-Kanal-MISFETs M₅ und M₆ ist so gewählt, daß folgende Ungleichung (1) erfüllt ist:

Bei dieser Schaltanordnung wird die an der Source-Elektrode des Schalter-MISFETs M_x auftretende, erhöhte Spannung als Spannungsquelie für die ι ο Komplementärschaltung (M₃, M₅) verwendet, um den Schalter-M'SFET Mi der ersten Stufe zu steuern, wogegen die (nicht dargestellte) Ausgangsspannung dieser Schaltanordnung als Spannungsquelle für die Komplementärschaltung (Ma, M₆) verwendet wird, um den Schalter-MISFET M₂ der zweiten Stufe zu steuern. Mit dieser Inversion wird eine feste Spannung - VOo an den Eingang des Schalter-MISFETs M_x der ersten Stufe angelegt, und der Pegel des Impulseingangssignals T nimmt periodisch und abwechselnd die Werte — VOo und O an.

Die Erfindung sol! nachfolgend anhand der in F i g. 3 dargestellten Schwingungsformen im einzelnen erläutert werden.

Im Anfangszustand, wenn die Kondensatoren Ci und C₂ entladen sind, sind die Spannungen an den Source-Elektroden der Schalter-MISFETs Mi und M₂ bei Null, so daß die Ausgangssignale der Pegel-Umsetzerschaltung, d. h. die Spannungen an den Gate-Elektroden der Schalter-MISEFETs Mi und M₂ Null sind. Daher befinden sich die MISFETs M₁ und M₂ im nichtleitenden Zustand. Da die Source-Elektroden der MISFETs Mi und M₂ jedoch mit dem Substrat verbunden sind, wie dies zuvor beschrieben wurde, bilden sich zwischen den Source-Elektroden und den Drain-Elektroden der MISFETs M₁ und M₂ parasitäre Dioden aus, wie dies in F i g. 2 durch gestrichelte Linien dargestellt ist Demzufolge wird der Kondensator Ci über die parasitäre Diode A aufgeladen, und zwar auch dann, wenn der Pegel B des Impulseingangssignals T Null ist Infolgedessen liegt an der Source-Elektrode des MlSFETs Mi eine Spannung

-I Vdd- V_f\

an. Da die Spannung an der Gate-Elektrode des MISFETs Mi jetzt O Volt ist, wird dieser MISFET Mi in den leitenden Zustand versetzt und lädt den Kondensator Ci auf eine Spannung auf, die gleich der festen Spannung — Vdd ist Auf Grund des an der Source-Elektrode des MISFETs Mi auftretenden Potentials C wird der Kondensator C₂ in gleicher Weise über die parasitäre Diode Ih auf die Source-Spannung des MISFETs aufgeladen, so daß die am Kondensator C₂ anliegende Spannung den n-Kanal-MISFET M₂ über den p-Kanal-MISFET M₆ in den leitenden Zustand versetzt, wenn der Pegel B des Impulseingangssignals T den Wert- Vdd hat

Das Ein- und Ausschalten der MISFETs Mi und M₂ soll nachfolgend unter Verwendung der Signalausdrükke A und B, die auf den Impulseingangssignal T und bo anhand der Ausgangssignale D und E der Pegel-Umsetzerschaltungen beschrieben werden. Es sei angemerkt daß die Spannung - Vdd in F i g. 3 den Wert -1,5 Volt besitzt.

Wie aus Fig.3 zu ersehen ist, befindet sich im Zeitintervall (I) das Signal B, auf einem hohen Pegel (O Volt) und das Signal A auf einem niederen Pegel (- VddX wenn das Impulseingangssignal T einen niederen Pegel (- Vdd), aufweist. Dementsprechend weist das Ausgangssignal D einen hohen Pegel auf, da sich der n-Kanal-MISFET M₃ im nichtleitenden Zustand befindet, wogegen sich der p-Kanal-MISFET M5, dessen Source-Elektrode an Masse liegt, im leitenden Zustand befindet Das Ausgangssignal E weist einen zweifach niedrigeren Pegel (-2 Vdd) auf, da der n-Kanal-MISFET M₄ durchgeschaltet und der p-Kanal-MISFET M₆ nichtleitend ist, d. h., die Quellenspannung (— Vdd) ist dem niederen Pegel des Impulseingangssignals T überlagert. Daher ist der n-Kanal-MISFET Mi durchgeschaltet und lädt den Kondensator Ci auf die Spannung - Vdd auf. Der n-Kanal-MISFET M₂ befindet sich im nichtleitenden Zustand, da der n-Kanal-MISFET M₄ leitet, d. h. die Gate- und Source-Elektroden sind kurzgeschlossen und liegen auf demselben Potential.

Wenn der Pegel des Impulseingangssignals Γ hoch (O Volt) ist, wie dies in Fig.3 im Zeitintervall (II) dargestellt ist, nimmt das Signal B den niederen Pegel (- Vdd) und das Signal A den hohen Pegel (O Volt) an. Daher wird der MISFET M₃ in den leitenden und der MISFET M5 in den nichtleitenden Zustand versetzt so daß der Pegel des Signals D gleich der am Kondensator Ci anliegenden Spannung (— Vdd) plus dem Pegel (0 Volt) des Impulseingangssignals Γ aufweist Das Signal D wird über den MISFET M₃ der Gate-Elektrode des MISFETs Mi zugeleitet und versetzt diesen in den nichtleitenden Zustand. Da der MISFET M₄ nichtleitend ist und der MISFET M₆, dessen Source-Elektrode an Masse liegt, leitend ist, weist das Ausgangssignal feinen hohen Pegel auf, so daß der MISFET M₂ durchgeschaltet wird. Dementsprechend wird der Kondensator C₂ auf die Spannung -2 Vdd aufgeladen, d.h. auf eine Spannung aufgeladen, die gleich der am Kondensator Ci anliegenden Spannung plus der festen Spannung - VOo ist. Daher tritt am Kondensator C₂ eine Spannung auf, die doppelt so hoch ist wie die Eingangsspannung.

Nachfolgend soll die Pegel-Umsetzerschaltung beschrieben werden. Wenn das Signal A einen hohen Pegel aufweist und wenn das Signal B einen niederen Pegel annimmt, wird der p-Kanal-MISFET M₆ durchgeschaltet, wogegen der p-Kanal-MISFET M5 gesperrt wird. Demzufolge wird der n-Kanal-MISFET M₃ durchgeschaltet und der n-Kanal-MISFET M₄ gesperrt, so daß die Ausgangssignale D und E - V_Dd bzw. 0 werden. Wenn das Impulseingangssignal invertiert wird, werden die MISFETs M₅ und M₆ in den leitenden bzw. in den nichtleitenden Zustand versetzt. Dann weist das Ausgangssignal D, das durch das Verhältnis der Impedanzen der MISFETs M₃ und M₅ vorgegeben ist, den hohen Pegel auf, wie dies aus der zuvor angegebenen Ungleichung (1) zu erwähnen ist und versetzt den MISFET M₄ in den leitenden Zustand und bringt das Ausgangssignal .E wieder auf den Spannungswert -Vdd, so daß der MISFET M₃ in den nichtleitenden Zustand umgeschaltet wird. Auf diese Weise können die Ausgangssignale D und E in Abhängigkeit von den Eingangsimpulsen A und B auf den Spannungspegel der Spannungsquelie erhöht werden.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltanordnung zur Spannungserhchung mit einem Anschluß für eine feste Spannung und einem Anschluß für ein Impuls-Eingangssignal, mit einem ersten, aus einem ersten (M₃) und einem zweiten MISFET (Ms) und einer zweiten, aus einem dritten (Ma) und einem vierten MISFET (M₆) bestehenden Inverter, wobei der Ausgang des ersten an den Eingang des zweiten und der Ausgang des zweiten an den Eingang des ersten Inverters angeschlossen ist, gekennzeichnet durch einen fünften (Mi) und einen sechsten MISFET (M₂), die an den Anschluß für die feste Spannung (— Vdd) angeschlossen sind und deren Source-Elektroden als Ausgänge dienen und mit dem Substrat verbunden sind, wobei der fünfte und der sechste MISFET jeweils als Schalteinrichtung dienen, durch einen dritten (INi) und einen vierten Inverter (INi), die mit dem Anschluß für das Impulseingangssignal in Reihe geschaltet sind, durch einen ersten Kondensator (Q), der zwischen den Verbindungspunkt zwischen dem fünften und dem sechsten MISFET und den Verbindungspunkt zwischen dem dritten und dem vierten Inverter geschaltet ist, und durch einen zweiten Kondensator (C₂), der einerseits mit der Source-Elektrode des sechsten MISFETs (M₂) und anderseits an Masse angeschlossen ist, wobei der erste und der zweite Inverter (M₃, M₅ bzw. Ma, M₆) jeweils aus einer komplementären MISFET-Schaltung bestehen, der Ausgang des ersten Inverters (M₂, Ms) an die Gate-Elektrode des fünften MISFETs (Mt), der Ausgang des zweiten Inverters (M*, M₆) an die Gate-Elektrode des sechsten MISFETs (M₂), die Gate-Elektrode des vierten MISFETs (M₆) an den Verbindungspunkt zwischen dem dritten (IN₁) und dem vierten Inverter (IN₂) und der Ausgang des vierten Inverters (IN₂) an die Gate-Elektrode des zweiten MISFETs (Ms)angeschlossen ist

2. Schaltanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein verstärktes Impulssignal am zweiten Kondensator (C^ abgegriffen wird.

3. Schaltanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kanal-Leitfähigkeiten des ersten (M₃) und des dritten MISFETs (Ma) kleiner sind als die Kanal-Leitfähigkeiten des zweiten (Ms)\mA des vierten MISFETs (M₆)

4. Schaltanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der fünfte (M\X der sechste (M₂), der erste (M₃) und der dritte MISFET (Ma) η-Kanal- und der zweite (M₅) und der vierte MISFET (M₆)p- Kanal-MISFETs sind.