DE2612204A1

DE2612204A1 - Digital-analog-wandler

Info

Publication number: DE2612204A1
Application number: DE19762612204
Authority: DE
Inventors: Juergen Dipl Phys Dahms
Original assignee: Individual
Current assignee: Individual
Priority date: 1976-03-23
Filing date: 1976-03-23
Publication date: 1977-09-29
Also published as: DE2612204C3; US4186383A; DE2612204B2

Description

Die Erfindung betrifft einen Digital-Analog-(D/A)-Wandler, bestehend aus Kondensatoren mit gewichteter Ladungsverteilung, die den Stellen einer umzuwandelnden n-stelligen Binärzahl zugeordnet sind.

Bei Systemen der Informationsübertragung oder Informationsverarbeitung liegen die Eingangssignale meistens in analoger Form vor (Druck, Temperatur, Spannung usw.). Ebenso ist häufig ein analoges Ausgangssignal erforderlich (Steuerspannung). Wenn nun die systeminterne Signalverarbeitung aus Gründen der Störsicherheit digital erfolgen soll, so muß als Eingangsschaltung ein Analog-Digital-(A/D)-Wandler und als Ausgangsschaltung ein D/A-Wandler vorliegen. Bei dem heutigen Zwang zur Großintegration, d. h. im Idealfall wird das Gesamtsystem auf einem Halbleiterchip integriert, ist es aus Preis-, Energie- und Zuverlässigkeitsgründen absolut notwendig, diese Wandler zusammen mit dem System zu integrieren. Nur so erhält man eine ökonomische Lösung.

Für großintegrierte Schaltkreise gibt es drei wesentliche Gesichtspunkte, nach denen optimiert werden muß:

- Die Fläche, die für die Realisierung der Schaltung benötigt wird, soll möglichst klein sein.

- Der Leistungsverbrauch der Schaltung soll möglichst gering sein.

- Die Schaltzeiten sollen möglichst klein sein.

Besonders bei mitintegrierten D/A-Wandlern und A/D-Wandlern muss die Umsetzzeit der digitalen Signalverarbeitungsgeschwindigkeit angepasst sein. Dabei muß der Flächenbedarf und Leistungsverbrauch im allgemeinen gegenüber dem der Restschaltung vernachlässigbar sein. Der Flächenbedarf sollte 10% nicht überschreiten. Das in der Offenlegungsschrift DT-OS 2 310 267 dargelegte Prinzip ist daher für die Mitintegration nicht geeignet.

Bei einer realisierbaren effektiven Halbleiter-Chipgröße von etwa 25 mm[hoch]2 nehmen die Kapazitäten eines derartigen 10-Bit D/A-Wandlers allein schon 4 mm[2] ein, d. h. der D/A-Wandler (Transistoren und Kapazitäten) würde schon etwa 20% der Gesamtfläche ausmachen.

Aufgabe der Erfindung ist es, diese Nachteile des Standes der Technik zu beseitigen und einen D/A-Wandler zu schaffen, der für die Mitintegration auf einem Halbleiter-Chip geeignet ist.

Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Anspruchs 1 gelöst. Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.

Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert. Es zeigen:

Abb. 1 D/A-Wandler für n-stellige Binärzahlen

Abb. 2 D/A-Wandler mit Ladungsausgleich und Division gemäß Anspruch 4

Abb. 3 D/A-Wandler mit Ladungsausgleich und Division gemäß Anspruch 6.

Im Gegensatz zu den unter Abschnitt 1 beschriebenen Methoden der D/A-Wandlung ist der Gegenstand der Erfindung ein integrierter D/A-Wandler mit folgenden Wesenszügen:

Es können Bauelemente, die mit vertretbarem Aufwand hinreichend genau hergestellt werden können, z. B. MOS-Kapazitäten, verwendet werden.

Es werden digitale Signale sehr schnell durch Ladungsverteilung auf binär gewichteten Kapazitäten parallel in Analogwerte gewandelt.

Der Bauteileaufwand wird durch gruppenweise Ladungsverteilungs-D/A-Wandlung wesentlich verringert, so dass die Integration von D/A-Wandlern mit hoher Auflösung möglich wird. Die Umsetzzeit wird dadurch nur geringfügig verlängert.

Das analoge Ausgangssignal wird durch Kombination von Kondensatoren, insbesondere "C-16C"-Abgriff, erzeugt.

Für eine Gesamtumsetzung von n-Bit in m-Gruppen werden nur 2(m-1)+2 Taktzeiten benötigt.

Relativ- und Absolutgenauigkeit der Umsetzung können durch geringen Bauteileaufwand optimiert werden.

Für den Bau von D/A-Wandlern, insbesondere für den von monolithisch integrierten, ist es notwendig, die Genauigkeit der Bauelemente dem für ihre Herstellung benötigten Aufwand gegenüberzustellen. Hier zeigt sich, dass Kapazitäten, insbesondere MOS-Kapazitäten, mit vertretbarem Aufwand hinreichend genau hergestellt werden können, so dass sich ihr Einsatz in integrierten D/A-Wandlern als vorteilhaft erweist.

Bei der parallelen D/A-Wandlung durch Ladungsverteilung besteht der D/A-Wandler aus n binär gewichteten Kapazitäten (C[tief]0, C[tief]1, .,C[tief]n-1), den Aufladeschaltern S[tief]n1, den Entladeschaltern S[tief]n3 und den Ladungsverteilungsschaltern S[tief]n2 (s. Abb. 1).

Seine Funktionsweise lässt sich wie folgt beschreiben:

- Zuerst werden die Kapazitäten über die Schalter S[tief]n3 entladen.

- Danach werden die Schalter S[tief]n1 in Abhängigkeit von der Bitkombination b[tief]0 b[tief]n-1 geschlossen oder offen gelassen (z. B. b[tief]m="1" bedeutet "Schalter schließen" und b[tief]m="0" bedeutet "Schalter nicht schließen"). Dadurch werden die Kapazitäten bis zur Referenzspannung u[tief]REF aufgeladen oder bleiben entladen.

- Nach Ablauf der Aufladezeit werden alle Schalter S[tief]n1 geöffnet und anschließend die Schalter S[tief]n2 geschlossen. Hierdurch erfolgt der Ladungsausgleich. Man erhält eine Ausgangsspannung

Damit ist die D/A-Wandlung erfolgt. Unabhängig von der Anzahl der Bits einer digitalen Zahl werden drei Takte für jede D/A-Wandlung benötigt. Die ersten zwei Punkte können auch zusammengefasst werden.

Durch die gruppenweise D/A-Wandlung bei kapazitativen D/A-Wandlern nach der Erfindung werden die n Bit der digitalen Worte (Byte) in m Gruppen aufgeteilt.

Die

Bit einer Gruppe werden parallel mit einem D/A-Wandler (z.B. einem Ladungsverteilungs-D/A-Wandler) verarbeitet. Eine nachfolgende kapazitative Division setzt die Ausgangsspannungen der Gruppen-D/A-Wandler wieder in die richtigen Verhältnisse. Man erhält die richtig gewichtete Ausgangsspannung der N-ten Gruppen U[tief]AGN aus der ungewichteten U[tief]AN durch

(n: Anzahl der Bit/Byte, m: Anzahl der Gruppen, N: Nummer der

Gruppe).

Die Gesamtausgangsspannung erhält man durch Ladungsausgleich. Insbesondere lässt sich die kapazitative Division und der Ladungsausgleich zusammenfassen.

Die kapazitative Division des analogen Ausgangssignals gemäß Anspruch 3 erhält man wenn alle Schalter des D/A-Wandlers (s. Abb. 2) geöffnet und zum Kondensator C[tief]0 ein Kondensator C[tief]p mit der Kapazität (2[hoch]p -1) C[tief]0 parallel geschaltet werden, nach der Formel

Die kapazitative Division gemäß Anspruch 5 erhält man auch, wenn man bis auf C[tief]0 alle Kondensatoren einer Gruppe entlädt und anschließend eine Ladungsverteilung der Ladungen von C[tief]0 auf die Kondensatoren C[tief]1 und einer Zusatzkapazität C´[tief]0 vornimmt. Man erhält als Ausgangsspannung

Die kapazitativen Division und der Ladungsausgleich zwischen den Gruppen kann gemäß Anspruch 6 gemeinsam erfolgen. Hierzu erfolgt eine Division durch 2 der Ausgangsspannung der Gruppe (x-1) gemäß Methode 1) und anschließender Ladungsausgleich zwischen dem Kondensator C[tief]0 der Gruppe (x-1) und der Gruppe x (s. Abb. 3).

Die Umsetzzeit der gruppenweisen D/A-Wandlung durch Ladungsverteilung auf binär gewichteten Kapazitäten ergibt sich aus folgenden Beziehungen:

Für die D/A-Wandlung einer Gruppe werden zwei Taktzeiten benötigt. Für die anschließende kapazitative Division und den Ladungsausgleich werden 2 (m-1) Taktzeiten benötigt, so dass zum Umsetzen von n Bit in m Gruppen 2 (m-1) + 2 Takte benötigt werden.

Die Optimierung der Genauigkeitsbereiche wird durch die Gruppenbildung erleichtert. Bei üblichen D/A-Wandlern geht jedes Bit des digitalen Wortes mit unterschiedlicher Genauigkeit in das Gesamtergebnis ein. Dieses führt dazu, dass die relative Ungenauigkeit für kleine D/A-Werte sehr groß werden kann. Bei Gruppenbildung kann man durch die Dimensionierung der Bauelemente der Gruppen erreichen, dass die relative Genauigkeit über den gesamten Bereich konstant bleibt oder in einem besonders interessierenden Bereich besonders hoch ist.

Gegenüber serieller D/A-Wandlung werden folgende Fortschritte erreicht:

Da für die serielle Umsetzung von n Bit 2n Takte und für die hier vorgeschlagene Umsetzung 2(m-1)+2 Takte benötigt werden, ergibt sich eine ganz erhebliche Reduzierung der Umsetzzeit. Bei n=10 (10 Bit) und m=2 (2 Gruppen zu je 5 Bit) ergeben sich 20 Takte für die serielle und 4 Takte für die gruppenweise D/A-Wandlung, d. h. eine 5-fache Umsetzrate.

Gegenüber der rein parallelen D/A-Wandlung werden folgende Fortschritte erreicht:

1. Der Bauteileaufwand reduziert sich drastisch. Bei gleicher Genauigkeit erfordert eine parallele 10-Bit Umsetzung 4,1 mm[hoch]2 MOS Kapazitäten, wohingehend die gruppenweise D/A-Wandlung durch Ladungsverteilung auf binär gewichteten Kapazitäten nur 0,25 mm[hoch]2 benötigt.

2. Relativ- und Absolutgenauigkeit lassen sich für Intervalle des Umsetzbereichs optimieren.

Durch die erzielten Fortschritte lässt sich ein schneller D/A-Umsetzer, der auch bei hoher Auflösung wenig Platz beansprucht, monolithisch integrieren. Hierdurch wird es erstmals möglich, digitale und analoge Teile in MOS zu integrieren.

Claims

1) Digital-Analog-Wandler, bestehend aus Kondensatoren mit gewichteter Ladungsverteilung, die den Stellen einer umzuwandelnden n-stelligen Binärzahl zugeordnet sind,

dadurch gekennzeichnet,

dass n gewichtete Kapazitäten C[tief]0, C[tief]1, , C[tief]n-1 vorgesehen sind, die über Aufladeschalter S[tief]01, , S[tief]n-1,1´ den n-Stellen b[tief]0, b[tief]1, , b[tief]n-1der Binärzahl zugeordnet sind und dass Entladeschalter S[tief]03, ,S[tief]n-1,3 und Ladungsverteilungsschalter S[tief]02, ,S[tief]n-1,2 sowie eine Referenzspannungsquelle U[tief]REF vorgesehen sind.

2) Wandler nach Anspruch 1,

dadurch gekennzeichnet,

dass die n-Bit der Digitalzahl in Gruppen (Byte) aufgeteilt sind und dass jede Gruppe parallel gewandelt wird und die gewichtete Ausgangsspannung U[tief]AGN der N-ten Gruppe aus der ungewichteten Spannung U[tief]AN nach der Formel errechnet wird (mit n = Anzahl der Bit/Byte, m = Anzahl der Gruppen, N = Nummer der Gruppen) und dass die Gesamtausgangsspannung, die dem Analogwert der gewandelten Binärzahl entspricht, durch Ladungsausgleich erzeugt wird.

3) Wandler nach Anspruch 2,

dadurch gekennzeichnet,

dass für kapazitative Division und Ladungsausgleich eine einzige Schaltungseinheit vorgesehen ist.

4) Wandler nach Anspruch 3,

dadurch gekennzeichnet,

dass die kapazitative Division des analogen Ausgangssignals dadurch erfolgt, dass die Schalter des Wandlers gemäß Abb. 2 geöffnet und zum Kondensator C[tief]0 ein weiterer Kondensator C[tief]p mit der Kapazität (2[hoch]P -1)C[tief]0 parallel geschaltet wird, entsprechend der Formel

5) Wandler nach Anspruch 2,

dadurch gekennzeichnet,

dass bis auf C[tief]0 alle Kondensatoren einer Gruppe entladen werden und anschließend eine Ladungsverteilung der Ladungen von C[tief]0 auf die Kondensatoren C[tief]1 , erfolgt.

6) Wandler nach Anspruch 2,

dadurch gekennzeichnet,

dass die Division der Ausgangsspannung durch zwei der Gruppe (x-1) nach Anspruch 4 erfolgt und dass anschließend ein Ladungsausgleich zwischen dem Kondensator C[tief]0 der Gruppe (x-1) und der Gruppe x vorgenommen wird.