DE2612204B2

DE2612204B2 - Digital-Analog-Wandler

Info

Publication number: DE2612204B2
Application number: DE2612204A
Authority: DE
Inventors: Juergen Dipl.-Phys. 4600 Dortmund Dahms
Original assignee: Individual
Current assignee: Individual
Priority date: 1976-03-23
Filing date: 1976-03-23
Publication date: 1978-08-17
Also published as: US4186383A; DE2612204C3; DE2612204A1

Description

U_AGN =

20

25

errechnet wird (mit η=Anzahl der Bit/Byte, /n=Anzahl der Gruppen, N= Nummer der Gruppe) und daß die Gesamtausgangsspannung, die dem Analogwert der gewandelten Binärzahl entspricht, durch Ladungsausgleich erzeugt wird.

2. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß für kapazitative Division und Ladungsausgleich eine einzige Schaltungseinheit vorgesehen ist.

3. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die kapazitative Division des analogen Ausgangssignals dadurch erfolgt, daß die Schalter des Wandlers gemäß Abb. 2 geöffnet und zum Kondensator Cb ein weiterer Kondensator C_p mit der Kapazität (2p-1) C₀ parallel geschaltet wird, entsprechend der Formel

U',' = U_A

C₀

45

(2"-I)C₀+C₀ 2" "

4. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß bis auf Q alle Kondensatoren einer Gruppe entladen werden und anschließend eine Ladungsverteilung der Ladungen von Ci auf die Kondensatoren G .., C—-1 erfolgt.

₅₅

5. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Division der Ausgangsspannung durch zwei der Gruppe (λ·— 1) nach Anspruch 4 erfolgt und daß anschließend ein Ladungsausgleich zwischen dem Kondensator Q der Gruppe (x-1) und C_?__ j der Gruppe χ vorgenommen wird.

65 Die Erfindung betrifft einen Digital-Analog-(D/A-) Wandler, bestehend aus Kondensatoren mit gewichteter Ladungsverteilung, die den Stellen einer umzuwandelnden /7-stelligen Binärzahl zugeordnet sind.

Bei Systemen der Informationsübertragung oder Informationsverarbeitung liegen die Eingangssignale meistens in analoger Form vor (Druck, Temperatur, Spannung usw.). Ebenso ist häufig ein analoges Ausgangssignal erforderlich (Steuerspannung). Wenn nun die systeminterne Signalverarbeitung aus Gründen der Störsicherheit digital erfolgen soll, so muß als Eingangsschaltung ein Analog-Digital-(A/D-)Wandler und als Ausgangsschaltung ein D/A- Wandler vorliegen. Bei dem heutigen Zwang zur Großintegration, d. h. im Idealfall wird das Gesamtsystem auf einem Halbleiterchip integriert, ist es aus Preis-, Energie- und Zuverlässigkeitsgründen absolut notwendig, diese Wandler zusammen mit dem System zu integrieren. Nur so erhält man eine ökonomische Lösung.

Für großintegrierte Schaltkreise gibt es drei wesentliche Gesichtspunkte, nach denen optimiert werden muß:

— Die Fläche, die für die Realisierung der Schaltung benötigt wird, soll möglichst klein sein.

— Der Leistungsverbrauch der Schaltung soll möglichst gering sein.

— Die Schaltzeiten sollen möglichst klein sein.

Besonders bei mitintegrierten D/A-Wandlern und A/D-Wandlern muß die Umsetzzeit der digitalen Signalverarbeitungsgeschwindigkeit angepaßt sein. Dabei muß der Flächenbedarf und Leistungsverbrauch im allgemeinen gegenüber dem der Restschaltung vernachlässigbar sein. Der Flächenbedarf sollte 10% nicht überschreiten. Das in der Offenlegungsschrift DE-OS 23 10 267 dargelegte Prinzip der parallelen Umwandlung benötigt bei vernünftigen Kapazitätswerten eine zu große Fläche und ist daher für die Mitintegration nicht geeignet.

Bei einer realisierbaren effektiven Halbleiter-Chipgröße von etwa 25 mm² nehmen die Kapazitäten eines derartigen 10-Bit-D/A-Wandlers allein schon 4 mm² ein, d. h. der D/A-Wandler (Transistoren und Kapazitäten) würde schon etwa 20% der Gesamtfläche ausmachen.

Aufgabe der Erfindung ist es, diese Nachteile des Standes der Technik zu beseitigen und einen D/A-Wandler zu schaffen, der für die Mitintegration auf einem Halbleiter-Chip geeignet ist.

Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Anspruchs 1 gelöst. Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.

Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert. Es zeigt

A b b. 1 D/A-Wandler für n-stellige Binärzahlen,

Abb. 2 D/A-Wandler mit Ladungsausgleich und Division gemäß Anspruch 4,

Abb. 3 D/A-Wandler mit Ladungsausgleich und Division gemäß Anspruch 6.

Im Gegensatz zu den unter Abschnitt 1 beschriebenen Methoden der D/A-Wandlung ist der Gegenstand der Erfindung ein integrierter D/A-Wandler mit folgenden Wesenszügen:

Es können Bauelemente, die mit vertretbarem Aufwand hinreichend genau hergestellt werden können, z. B. MOS-Kapazitäten, verwendet werden.

Es werden digitale Signale sehr schnell durch Ladungsverteilung auf binär gewichteten Kapazitäten parallel in Analogwerte gewandelt.

Der Bauteileaufwand wird durch gruppenweise Ladungsverteilungs-D/A-Wandlung wesentlich verringert, so daß die Integration von D/A-Wandlern mit hoher Auflösung möglich wird. Die Umsetzzeit v/ird dadurch nur geringfügig verlängert. Das analoge Ausgangssignal wird durch Kombination von Kondensatoren, insbesondere »C-16C«-Abgriff, erzeugt

Für eine Gesamtumsetzung von η Bit in m Gruppen werden nur 2 (m — 1)+2 Taktzeiten benötigt.

Relativ- und Absolutgenauigkeit der Umsetzung ι ο können durch geringen Bauteileaufwand optimiert werden.

Für den Bau von D/A-Wandlern, insbesondere für den von monolithisch integrierten, ist es notwendig, die Genauigkeit der Bauelemente dem für ihre Herstellung benötigten Aufwand gegenüberzustellen. Hier zeigt sich, daß Kapazitäten, insbesondere MOS-Kapazitäten, mit vertretbarem Aufwand hinreichend genau hergestellt werden können, so daß sich ihr Einsatz in integrierten D/A-Wandlern als vorteilhaft erweist.

Bei der parallelen D/A-Wandlung durch Ladungsverteilung besteht der D/A-Wandler aus η binär gewichteten Kapazitäten (Ci, Q, ■ ■ ·, C_n-1), den Aufladeschaltern S_n 1, den Entladeschaltern S₁₁ 3 und den LadungsverteilungsschalternS„2(siehe Abb. 1).Seine Funktionsweise läßt sich wie folgt beschreiben:

— Zuerst werden die Kapazitäten über die Schalter S_n 3 entladen.

— Danach werden die Schalter S_n 1 in Abhängigkeit von der Bitkombination bo...b„-.\ geschlossen oder offen gelassen (z.B. 6_ra=»l« bedeutet »Schalter schließen« und />_m=»0« bedeutet »Schalter nicht schließen«). Dadurch werden die Kapazitäten bis zur Referenzspannung uref aufgeladen oder bleiben entladen.

— Nach Ablauf der Aufladezeit werden alle Schalter S_nι geöffnet und anschließend die Schalter S„2 geschlossen. Hierdurch erfolgt der Ladungsausgleich. Man erhält eine Ausgangsspannung b_m0.

,b_m(JL.

Gruppe m

Die — Bit einer Gruppe werden parallel mit einem

D/A-Wandler (z. B. einem Ladungsvei teilungs-D/A-Wandler verarbeitet. Eine nachfolgende kapazitative Division setzt die Ausgangsspannungen der Gruppen-D/A-Wandler wieder in die richtigen Verhältnisse. Man erhält die richtig gewichtete Ausgangsspannung der N-ten Gruppe {//»cwausderungewichteten ί/4/vdurch

U.

'AN

n(m- N)

(π: Anzahl der Bit/Byte, m: Anzahl der Gruppen, /V: Nummer der Gruppe.)

Die Gesamtausgangsspannung erhält man durch Ladungsausgleich. Insbesondere läßt sich die kapazitative Division und der Ladungsausgleich zusammenfassen.

Die kapazitative Division des analogen Ausgangssignals gemäß Anspruch 3 erhält man, wenn alle Schalter des D/A-Wandlers (siehe Abb. 2) geöffnet und zum Kondensator Ca ein Kondensator C_p mit der Kapazität (2P-I)Ci parallel geschaltet werden, nach der Formel

u; = u_A

C₀

(2"- I)C₀+ C₀

2"

Σ<2

bo + 2 /), + 4 b₂ + .

2--1

Damit ist die D/A-Wandlung erfolgt. Unabhängig von der Anzahl der Bits einer digitalen Zahl werden drei Takte für jede D/A-Wandlung benötigt. Die ersten zwei Punkte können auch zusammengefaßt werden.

Durch die gruppenweise D/A-Wandlung bei kapazitativen D/A-Wandlern nach der Erfindung werden die η Bit des digitalen Worts (Byte) in m Gruppen aufgeteilt.

Die kapazitative Division gemäß Anspruch 5 erhält man auch, wenn man bis auf Ci alle Kondensatoren einer Gruppe entlädt und anschließend eine Ladungsverteilung der Ladungen von Ci auf die Kondensatoren Ci... C—-1 und einer Zusatzkapazität Ci' vornimmt.

Man erhält als Ausgangsspannung

Ul = U₄

C₀

2(£)-2 C₀+2 C₀

. frn-i) = Ibio, b_n, ..., bi/n__ !

Gruppe

0, ...,b₂fn

Gruppe 2

Die kapazitative Division und der Ladungsausgleich zwischen den Gruppen kann gemäß Anspruch 6 gemeinsam erfolgen. Hierzu erfolgt eine Division durch 2 der Ausgangsspannung der Gruppe (*-l) gemäß Methode (1) und anschließender Ladungsausgleich zwischen dem Kondensator Ci der Gruppe (x— 1) und C— -1 der Gruppe χ (siehe A b b. 3).

Yl

. ι

C₀+20 "¹C₀

1 + 2©"

Die Umsetzzeit der gruppenweisen D/A-Wandlung durch Ladungsverteilung auf binär gewichteten Kapazitäten ergibt sich aus folgenden Beziehungen:

Für die D/A-Wandlung einer Gruppe werden zwei Taktzeiten benötigt. Für die anschließende kapazitative Division und den Ladungsausgleich werden 2 (w—\) Taktzeiten benötigt, so daß zum Umsetzen von π Bit in m Gruppen 2(m—\) + 2 Takte benötigt werden.

Die Optimierung der Genauigkeitsbereiche wird durch die Gruppenbildung erleichtert. Bei üblichen D/A-Wandlern geht jedes Bit des digitalen Wortes mit unterschiedlicher Genauigkeit in das Gesamtergebnis ein. Dieses führt dazu, daß die relative Ungenauigkeit für kleine D/A-Werte sehr groß werden kann. Bei Gruppenbildung kann man durch die Dimensionierung der Bauelemente der Gruppen erreichen, daß die relative Genauigkeit über den gesamten Bereich konstant bleibt oder in einem besonders interessierenden Bereich besonders hoch ist.

Gegenüber serieller D/A-Wandlung werden folgende Fortschritte erreicht:

Da für die serielle Umsetzung von η Bit 2/7 Takte und für die hier vorgeschlagene Umsetzung 2(m-l) + 2Takte benötigt werden, ergibt sich eine ganz erhebliche Reduzierung der Umsetzzeit Bei /J=IO (10 Bit) und /77= 2 (2 Gruppen zu je 5 Bit) ergeben sich 20 Takte für die serielle und 4 Takte für die gruppenweise D/A-Wandlung, d. h. eine 5fache Umsetzrate.
Gegenüber der rein parallelen D/A-Wandlung

jo werden folgende Fortschritte erreicht:

1. Der Bauteileaufwand reduziert sich drastisch. Bei gleicher Genauigkeit erfordert eine parallele 10-Bit-Umsetzung4,l mm² MOS-Kapazitäten, wohingehend die gruppenweise D/A-Wandlung durch Ladungsverteilung auf binär gewichteten Kapazitäten nur 0,25 mm² benötigt

2. Relativ- und Absolutgenauigkeit lassen sich für Intervalle des Umsetzbereichs optimieren.

Durch die erzielten Fortschritte läßt sich ein schneller

D/A-Umsetzer, der auch bei hoher Auflösung wenig Platz beansprucht, monolithisch integrieren. Hierdurch wird es erstmals möglich, digitale und analoge Teile in MOS zu integrieren.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Digital-Analog-Wandler, bestehend aus Kondensatoren mit gewichteter Ladungsverteilung, die s den Stellen einer umzuwandelnden Ji-stelligen Binärzahl zugeordnet sind, dadurch gekennzeichnet, daß π gewichtete Kapazitäten C₀, Ci,.., C_n-I vorgesehen sind, die über Aufladeschalter Αι, .., S_n-I₁I, den π Stellen no,.., b„-\ der Binärzahl zugeordnet sind und daß Entladeschalter 5b, .., S_n-U und Ladungsverteilungsschalter Su,.., S/i-1,2 sowie eine Referenzspannungsquelie Uref vorgesehen sind, daß die η Bit der Digitalzahl in Gruppen (Byte) aufgeteilt sind und daß jede Gruppe ι s parallel gewandelt wird und die gewichtete Ausgangsspannung Uagn der N-ten Gruppe aus der ungewichteten Spannung Lkw nach der Formel