DE2556822A1 - Monolithische hochintegrierte halbleiterschaltung - Google Patents
Monolithische hochintegrierte halbleiterschaltungInfo
- Publication number
- DE2556822A1 DE2556822A1 DE19752556822 DE2556822A DE2556822A1 DE 2556822 A1 DE2556822 A1 DE 2556822A1 DE 19752556822 DE19752556822 DE 19752556822 DE 2556822 A DE2556822 A DE 2556822A DE 2556822 A1 DE2556822 A1 DE 2556822A1
- Authority
- DE
- Germany
- Prior art keywords
- register
- data
- address
- highly integrated
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
Böblingen, den 16 . Dezember 1975 ne/se
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 974 026
Die Erfindung bezieht sich auf Halbleiterschaltungen, die so entworfen und angeordnet sind, daß ihre Prüfung erleichtert wird.
Obgleich die Erfindung nicht darauf beschränkt ist, berührt sie in erster Linie Halbleiterplättchen mit hohem Integrationsgrad,
in denen Speieheranordnungen und dergleichen Anordnungen
eingebettet sind, wobei die Speicheranordnung auch die Adreß- und Datenregister enthält.
Für die Zwecke der Erörterung ist der Ausdruck" eingebettet" als die Bedingung einer Speicheranordnung, eines Schaltungselementes
oder der eine Schaltungsfunktion realisierenden Schaltungselemente
auf einem Halbleiterplättchen mit hohem Integrationsgrad definiert, daß sie infolge des Umgebenseins mit weiteren auf dem
Halbleiterplättchen befindlichen Schaltungen von den Eingangsund Ausgangsanschlußpunkten des Halbleiterplättchens nicht direkt
zugänglich sind, weder insgesamt noch teilweise.
Ein Hauptproblem, das bei solchen Schaltungsanordnungen auftritt,
ist das Prüfen der eingebetteten Anordnung und insbesondere das, die richtigen Prüf-Datenworte und -Adressenworte den Eingängen
der Anordnung zuzuführen. Wenn ein beträchtlicher Teil von logischen Schaltungen die Speicheranordnung umgibt, besteht das
609826/093
_ ο —·
Problem darin, zu bestimmen, welche Eingangsmuster oder Folgen von Eingangsmustern den Haupteingängen der Einrichtung zugeführt
werden können, um der Speicheranordnung das richtige Muster zuzuleiten und danach an den Ausgängen der Einrichtung bedeutungsvolle
Resultate der Prüfdaten zu erhalten.
Mit dem Aufkommen hochintegrierter Schaltungen erhielt der Schaltungsentwerfer
als auch der Bauteilehersteller die Möglichkeit, die Anzahl von auf einem Halbleiterplättchen unterzubringenden
Schaltungen beträchtlich zu erhöhen. Aber wenn nicht eine Vorrichtung zur Verfügung gestellt wird, die es erlaubt, innerhalb
des Halbleiterplättchens eingebettete Schaltungen zu prüfen, kann keine Qualität zugesichert werden. Dies wiederum begrenzt
eine Zunahme der Schaltungsdichte.
Natürlich ist das Problem der Prüfung von Schaltungen mit hohem Integrationsgrad schon früher angegangen worden. Ein Beispiel
ist ein in dem US-Patent 3 761 695 beschriebenes Prüfverfahren. Aus dem US-Patent 3 781 670 ist ein Prüfverfahren bekannt geworden,
das eine Wechselstromprüfung eines Halbleiterplättchens mit hohem Integrationsgrad während der Herstellung erlaubt. Das
US-Patent 3 789 205 lehrt das Prüfen einzelner Halbleiterplättchen, die auf einer ebenen Karte montiert sind, während die
Halbleiterplättchen so miteinander verbunden sind, daß sie eine gewünschte logische Funktion realisieren durch elektronisches
Isolieren der Halbleiterplättchen und durch Zuführen von Prüfmustern zu den Eingangsleitungen der zu prüfenden Halbleiterplättchen. Im US-Patent 3 790 885 wird ein Verfahren zur Prüfung
von hochintegrierten Halbleiterplättchen beschrieben, das darin besteht, ein Prüfmuster in ein zu dem Halbleiterplättchen hinzugefügtes
Schieberegister zu laden, wobei das Prüfmuster ausgewählten Elementen des Halbleiterplättchens zxigeführt wird und
die Ergebnisse überwacht werden.
FI 974 026
609826/0937
Andere Prüfverfahren für das Prüfen hochintegrierter Halbleiterplättchen
sind in den US-Patenten 3 762 027 und 3 772 595 beschrieben.
In keiner der genannten Patentschriften ist jedoch eine Lösung für das Prüfen eingebetteter Speicheranordnungen angegeben.
Der Erfindung liegt daher die Aufgabe zugrunde, bei einer monolithischen
hochintegrierten Halbleiterschaltung, die aus einer Speicheranordnung mit Adressen- und Datenregistern und zugeordneten
logischen Schaltungen besteht, die so angeordnet sind, daß kein direkter Zugang von den Haupt-Anschlußpunkten der Halbleiterschaltung,
welche der Verbindung mit externen Schaltungen dienen, zu der Speicheranordnung möglich ist, auch das Prüfen
der eingebetteten Schaltungen zu ermöglichen.
Diese Aufgabe wird bei einer monolithischen hochintegrierten Halbleiterschaltung
der vorher genannten Art gemäß der Erfindung dadurch gelöst, daß Mittel vorgesehen sind zur Eingabe eines Prüfmusters
unter Umgehung der zugeordneten logischen Schaltungen in die als Schieberegister ausgebildeten Adressen- und Datenregister,
daß jedes Register eine aus einem EXKLÜSIV-ODER-Glied
mit nachfolgendem UND- und ODER-Glied bestehende Rückkopplungsverbindung aufweist, die bei ihrer Durchschaltung die Adressen-
und Datenregister in rückgekoppelte Zähler umwandelt, und daß eine Vergleichsvorrichtung vorgesehen ist zur Prüfung der Ausgangssignale
des Speichers.
Im folgenden wird die Erfindung genauer erläutert in Verbindung mit den Zeichnungen, von denen zeigt:
Fig. 1 ein vereinfachtes Blockschaltbild eines Halblei terplättchens mit hohem Integrationsgrad,
das gemäß der Erfindung ausgebildet ist,
FI 974 026
609826/0937
Fiq. 2 ein vereinfachtes Blockschaltbild von vier Stu
fen eines Datenregisters mit der zugehörigen Rückkopplungsverbindung, um die Wirkungsweise
der Erfindung zu erläutern.
In Fig. 1 ist ein Halbleiterplättchen 11 mit hohem Integrationsgrad,
das gemäß den Lehren der Erfindung aufgebaut ist, in Form eines einfachen Blockschaltbildes dargestellt.
Das Halbleiterplättchen 11 enthält typischerweise eine Reihe (nicht
dargestellter) logischer Schnittstellenschaltungen und eine Speicheranordnung 12. Die Speicheranordnung 12 kann typischerweise
eine 64 χ 8 Anordnung sein, was bedeutet, daß sie 64 Wörter zu je 8 Bits speichern kann. Die Erfindung ist jedoch nicht
hinsichtlich der Speichergröße beschränkt und ist sowohl auf kleinere als auch auf größere Speicheranordnungen anwendbar.
Die Speicheranordnung 12 enthält typischerweise eine Reihe von Schieberegister-Verriegelungsstufen, die als Adreßregister dienen
und bezeichnet sind mit ARl...ARK und sie enthält eine Reihe von Schieberegister-Verriegelungsstufen, die als Datenregister
arbeiten und mit DRl...DRN bezeichnet sind.
Verbindungsleitungen zwischen den Adreßregistern und der Speicheranordnung
12 sind bezeichnet mit Al...AK. Verbindungen zwischen den Datenregistern und der Speicheranordnung 12 sind mit Dl...DN
bezeichnet. SpeieherSteuerleitungen, wie eine Lese/Schreibleitung
und eine Taktleitung zur Lieferung einer Reihe von zeitlich gestaffelten Impulsen an die Speicheranordnung erstrecken sich von der
Haupteingängen des Halbleiterplättchens zu der Speicheranordnung 12 und erlauben die Durchführung der Speicheroperationen.
Das so weit beschriebene Halbleiterplättchen 11 ist in soweit für den Stand der Technik charakteristisch, als es eine eingebettete
Speicheranordnung 12 enthält. Die Speicheranordnung 12 ist aufgrund von zwischen ihr und den Haupteingängen und -ausgängen
FI 974 026
609826/0937
des Halbleiterplättchens 11 angeordneter (nicht dargestellter)
logischer Schaltungen nicht direkt zugänglich, weder insgesamt noch teilweise.
Um dem zu begegnen, sind gemäß der Lehre der Erfindung eine Vorrichtung
(EINGABE) zur Eingabe eines Prüfmusters in die Adressenregister (ARl...ARK) und Datenregister (DRl...DRN), eine Vorrichtung
(A, B) zur Verschiebung des Prüfmusters durch die Adressenregister, eine ein EXKLUSIV-ODER-Glied (EO) enthaltende Rückkopplungsverbindung
zur Zuführung des Ausgangssignals des Registers zu dessen Eingang, eine Steuervorrichtung (Inverter I,
UND-Glieder und ODER-Glied), um die Eingabe für die Register umzuschalten zwischen den eingegebenen Daten und den von Ausgang
der Register rückgeführten Daten, eine Vorrichtung 1G2 zum Komplementieren des Ausgangssignals des EXKLUSIV-ODER-Gliedes und
eine Prüfvorrichtung 13 zum Vergleich der Daten in den Registern mit dem von der Speicheranordnung ausgegebenen Daten.
Im Betrieb wird Information von der (nicht dargestellten) logischen
Schnittstellenschaltung in die Adressenregister ARl...ARK und die Datenregister DRl...DRN über (nicht dargestellte) Verbindungsleitungen
eingegeben. Im Prüfbetrieb jedoch wird die logische Schnittstellenschaltung umgangen und die Information
wird direkt von einem Haupteingang der Speicheranordnung zugeführt.
Das erste Informationsbit wird in das erste Register ARl eingegeben.
Jedes Adreßregister besteht aus zwei Verriegelungsstufen, einer Haupt-Verriegelungsstufe und einer Neben-Verriegelungsstufe.
Die der Eingabe dienende Haupt-Verriegelungsstufe jedes Registers wird durch eine Taktleitung A gesteuert und die der
Ausgabe dienende Neben-Verriegelungsstufe, die mit dem Eingang
des nächsten Registers verbunden ist, wird durch eine Taktleitung B gesteuert. Durch aufeinanderfolgendes Zuführen von Impulsen
zu der Taktleitung A und dann zu der Taktleitung B werden in das erste Register ARl eingegebene Informationsbits zu dem nächsten
FI 974 026
609826/0937
Register AR2 verschoben, bis schließlich das letzte Adressenregister
ARK erreicht wird. Es kann ein ständiges Verschieben von Information von einem Register zum nächsten erfolgen mittels aufeinanderfolgender
Zuführung von Impulsen zu den Taktleitungen A und B.
Durch weiteres Verschieben können die Informationsbits aus den Adreßregistern ausgegeben und dann in die Datenregister DRl...DRN
eingegeben und durch diese hindurchgeschoben werden.
Beim Prüf betrieb wird die Information, die anfangs in die Register
eingegeben wurde, ausgegeben zu einem Hauptausgang, der mit "AUSGABE" bezeichnet ist. Wenn die ausgegebene Information
sich von der eingegebenen unterscheidet, bedeutet dies, daß ein Problem in den Registerfolgen vorhanden ist.
Gemäß der Lehre der Erfindung werden die Adreßregister (ARl,..ARK)
und die Datenregister (DRl,..DRN) in Schieberegisterzähler umgewandelt
durch Zuführen des Inhalts von zwei oder mehr Stellen der Registerfolgen zu einem EXKLUSIV-ODER-Glied. Das Ausgangssignal
des EXKLüSIV-ODER-Gliedes kann dann den Regis ter eingängen zugeführt
werden.
Es ist eine Steuervorrichtung vorgesehen, die einen Inverter I, ein Paar von UND-Gliedern und ein ODER-Glied enthält. Ein Steuersignal
wird dem mit "STEUERUNG" bezeichneten Haupteingang zugeführt, um zu bestimmen, ob die Eingabe für die Registerfolgen
von der mit "EINGABE" bezeichneten Klemme oder über die Rückkopplungsschleife vom Registerausgang her erfolgt.
Um die Speicheranordnung zu prüfen, wird ein Prüfmuster in die Register geladen durch Eingabe von Informationsbits an dem mit
"EINGABE" bezeichneten Eingang in die Registerfolgen bei ARl und
durch Verschieben der Bits durch aufeinanderfolgende Impulsgabe auf den Taktleitungen A, B. Die Adresseneingänge der Speicheranordnung
werden von den Adreßregistern ARl...ARK gespeist.
FI 974 026
609826/0937
Die Dateneingänge der Speicheranordnung werden von den Datenregistern
DRl...DRN gespeist. Die Register werden zu Zählern umgewandelt durch Verwendung eines EXKLUSIV-ODER-Gliedes in einer
Rückkopplungsschleife, mit dem die Ausgänge der beiden letzten
Stufen der Register zur Erzeugung von Signalen verbunden sind. Wenn die Registerfolge sehr viel größer ist, kann es notwendig
sein, die Eingangssignale für das EXKLUSIV-ODER-Glied von anderen
als gerade den beiden letzten Stufen zu wählen, um vollständig zu zählen. Diese Signale werden dann der ersten Stelle des Registers
zugeführt unter der Steuerung eines von dem mit STEUERUNG bezeichneten Haupteingang gelieferten Eingangssignals. Wenn daher
an dem mit STEUERUNG bezeichneten Eingang ein 1-Signal anliegt,
zählen die beiden Register jedesmal, wenn die die Verschiebung bewirkenden Taktimpulse A und B auftreten.
Die unmittelbar nachfolgend dargestellte Tabelle zeigt die 2-1 Zustände, die solch ein Zähler erzeugt.
DRl DR2 DR3 DR4 G2 SO
111 111 0 11
0 0 1 0 0 0 10 0 0 10 0 0 1 10 0 110
0 11 10 1 0 10 10 1 110
1 | 1 |
2 | 0 |
3 | 0 |
4 | 0 |
5 | 1 |
6 | 0 |
7 | 0 |
8 | 1 |
9 | 1 |
10 | 0 |
11 | 1 |
12 | 0 |
13 | 1 |
14 | 1 |
15 | 1 |
FI 974 026 |
0 | 0 |
0 | 0 |
0 | 0 |
0 | 1 |
0 | 0 |
0 | 0 |
0 | 1 |
0 | 1 |
0 | 0 |
0 | 1 |
0 | 0 |
0 | 1 |
O | 1 |
0 | 1 |
0 | 1 |
609826/0 93 7
Mit SO ist das Rückkopplungssignal bezeichnet, d.h., das Ausgangssignal
des EXKLUSIV-ODER-Gliedes.
Die folgende Tabelle zeigt den komplementären Zählerstand, der
erzeugt wird durch Komplementieren des Ausgangssignals des
EXKLUSIV-ODER-Gliedes.
DRl DR2 DR3 DR4 G2 SO
1 | 0 | 0 | 0 | 0 | 1 | 1 |
2 | 1 | 0 | 0 | 0 | 1 | 1 |
3 | r-l | rH | 0 | 0 | 1 | 1 |
4 | 1 | 1 | 1 | 0 | 1 | 0 |
5 | 0 | 1 | 1 | 1 | 1 | 1 |
6 | 1 | 0 | i-l | 1 | 1 | 1 |
7 | 1 | 1 | 0 | 1 | 1 | 0 |
8 | 0 | 1 | 1 | 0 | 1 | 0 |
9 | 0 | 0 | 1 | iH | 1 | 1 |
10 | 1 | 0 | 0 | 1 | 1 | 0 |
11 | 0 | 1 | 0 | 0 | 1 | 1 |
12 | 1 | 0 | 1 | O | 1 | 0 |
13 | 0 | 1 | 0 | rH | 1 | O |
14 | 0 | 0 | 1 | 0 | 1 | 0 |
15 | 0 | 0 | 0 | 1 | 1 | 0 |
Die Ausgangssignale des Datenregisters und der Speicheranordnung werden beide einer Vergleichsschaltung 13 zugeführt, die einen
Fehler anzeigt, wenn sie sich in irgend einer Bitstelle unterscheiden. Das Ausgangssignal der Vergleichsschaltung ist an
einem Hauptausgang beobachtbar.
Daher besteht das allgemeine Prüfverfahren darin, den Adreßzähler und den Datenzähler über das Schieberegister bei einem O-Signal
an dem mit STEUERUNG bezeichneten Eingang in ihre Anfangszustände
FI 974 026
609826/0937
zu bringen. Darauf folgt das Umschalten auf den Zählbetrieb (1-Signal
an dem mit STEUERUNG bezeichneten Eingang) und Durchführen dar Speicheroperationen zwischen aufeinanderfolgenden Zählschritten.
Der Zähler wird fortgeschaltet durch Verschieben seines Inhaltes mit den A- und B-Taktimpulsen.
Der Adreßzähler erlaubt es, alle Adressen auszuwählen und der Datenzähler ermöglicht es, daß eindeutige Wörter in jeden Speicherplatz
eingeschrieben werden. Die Vergleichsschaltung ermöglicht eine leichte Prüfung darauf, ob die richtigen Bits aus der
Speicheranordnung ausgelesen werden oder nicht. Dies eliminiert die Notwendigkeit eines vollständigen Auslesens der Speicheranordnung.
Die Möglichkeit, daß das Datenregister in komplementärer Form zählt, liefert ein einfaches Verfahren zur Verifizierung,
daß sowohl 1— als auch O-Signale in jeder Bitstelle der Speicheranordnung
gespeichert werden können. Sie liefert auch eine einfache Möglichkeit, lauter 1-Signale oder lauter O-Signale in
jeden Speicherplatz einzuschreiben.
Ein Hauptmerkmal der Erfindung besteht in der Möglichkeit, die Speicheranordnung mit berechneter Geschwindigkeit zu betreiben,
während die verschiedenen Prüfungen ausgeführt werden. Die Speicherzugriffszeit kann ebenso geprüft werden durch Beobachten
des Ausgangs der Vergleichsschaltung (die Vergleichsschaltung liefert nur ein Gut-Ausgangssignal, nachdem alle Datenausgangsleitungen
ihre rieuen Werte angenommen haben). Wechselstrommäßige
Abhängigkeiten zwischen Änderungen zwischen den Eingangssignalen der Speicheranordnung und den Kontrollsignalen können ebenso
geprüft werden durch Steuerung der Verschiebe-Taktsignale und der Speichersteuerleitungen. Die Menge und die Komplexität der
Prüfdaten für die Speicheranordnung wird stark verringert.
Das Verfahren ist mit Bezug auf die Prüfung von eingebetteten
Speicheranordnungen beschrieben worden. Die Erfindung ist jedoch nicht darauf beschränkt und ist in gleicher Weise anwendbar, wenn
die Adressenregister direkt gespeist werden oder wenn die Adresse
FI 974 026
609826/0937
selbst von externen Eingängen zugeführt wird und die Adressenregister
für Prüfzwecke mit den externen Eingängen verbunden sind.
Wenn sich die Speicheranordnung auf einem Halbleiterplättchen befindet, das keine logischen Schaltungen enthält, kann die
Schaltung, die das Prüfen erlaubt, dem Halbleiterplättchen zugefügt werden, um das Prüfen zu vereinfachen. Die Erfindung ermöglicht
daher die Prüfung einer Speicheranordnung, die entweder eingebettet sein kann oder nicht, obgleich man größere Vorteile
erzielt, wenn die Speicheranordnung eingebettet ist.
Ein anderer Vorteil der Erfindung besteht darin, daß man pseudozufällige
Prüfmuster anwenden kann. Man kann in das Datenregister und in das Adreßregister zufällige Muster eingeben und dann während
2 Zyklen zählen und die Speicheranordnung dabei durchlaufen. Ferner kann man mehr als ein-mal Lese- und Schreiboperationen
ablaufen lassen. Unter ordnungsgemäßen Bedingungen sind die beiden Zählergebnisse nicht die gleichen, so daß das Adreßregister
mit einer Geschwindigkeit zählt und das Datenregister mit einer anderen. Wenn man in jede Adresse ein Muster einschreibt, es
ausliest und in dieser Weise fortfährt, erreicht man mit der Zeit jede Adresse und wenn man erneut beginnt, werden beim nächsten
Mal unterschiedliche Worte eingeschrieben. So kann man durch Eingabe eines Musters kontinuierlich verschieben, schreiben, lesen
und vergleichen und damit fortfahren. Dadurch wendet man mit einem sehr begrenzten Betrag von Testdaten eine fast unbegrenzte
Zahl von Prüfmustern an.
Für den Fall, daß einige Fehler in der Speicheranordnung dazu führen, daß die Daten die Speicheranordnung durchlaufen und in
der gleichen Form am Ausgang des Speichers erscheinen, würde normalerweise dieser Defekt nicht erkannt. In solchen Fällen
benutzt man, um den Effekt festzustellen, den Vergleich mit den komplementären Daten, entweder in dem Vergleichsnetzwerk,
in dem man beide Polaritäten des Datenregisters ihm zuführt, so daß man umschalten kann von einem Vergleich der wahren
Daten auf einen Vergleich der komplementären Daten oder indem
FI 974 026
609826/0937
- 11 man ausschließlich den Vergleich der komplementären Daten benutzt,
FI 974 026
609826/093
Claims (4)
- PATENTANSPRÜCHEMonolithische hochintegrierte Halbleiterschaltung, bestehend aus einer Speicheranordnung mit Adressen- und Datenregistern und zugeordneten logischen Schaltungen, die so angeordnet sind, daß kein direkter Zugang von den Haupt-Anschlußpunkten der Halbleiterschaltung, die der '. Verbindung mit externen Schaltungen dienen, zu der Speicheranordnung möglich ist, dadurch gekennzeichnet, daß Mittel (UND-Glied, ODER-Glied) vorgesehen sind zur Eingabe eines Prüfmusters unter Umgehung der zugeordneten logischen Schaltungen in die als Schieberegister ausgebildeten Adressen- und Datenregister, daß jedes Register eine aus einem EXKLUSIV-ODER-Glied (EO) mit nachfolgendem UND- und ODER-Glied bestehende Rückkopplungsverbindung aufweist, die bei ihrer Durchschaltung die Adressen- und Datenregister in rückgekoppelte Zähler umwandelt, und ; daß eine Vergleichsvorrichtung vorgesehen ist zur Prüfung j der Ausgangssignale des Speichers, ί
- 2. Monolithische hochintegrierte Halbleiterschaltung nach ■ Anspruch 1, dadurch gekennzeichnet, daß ein Inverter (I) voj: gesehen ist, der bei dem einem ihm zugeführten Binärwert ! die Eingabe der einem Haupt-Anschlußpunkt zugeführten ; Signale in die Register steuert und bei dem anderen Binärwert beendet, durch den die Rückkopplungsverbindungen ; der Register durchgeschaltet werden.
- 3. Monolithische hochintegrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vergleichsschaltung die Ausgangssignale der Speicheranordnung mit denen des Datenregister-Zählers vergleicht,
- 4. Monolithische hochintegrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das EXKLUSIV-FI 974 026609826/0937ODER-Glied des Datenregister-Zählers einen Steuereingang aufweist für das Invertieren der Ausgangssignale des EXKLUSIV-ODER-Gliedes.FI 974 026609826/0937Leerseife
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/534,606 US3961252A (en) | 1974-12-20 | 1974-12-20 | Testing embedded arrays |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2556822A1 true DE2556822A1 (de) | 1976-06-24 |
DE2556822C2 DE2556822C2 (de) | 1982-10-21 |
Family
ID=24130783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2556822A Expired DE2556822C2 (de) | 1974-12-20 | 1975-12-17 | Monolithische hochintegrierte Halbleiterschaltung |
Country Status (7)
Country | Link |
---|---|
US (1) | US3961252A (de) |
JP (1) | JPS5441450B2 (de) |
CA (1) | CA1038079A (de) |
DE (1) | DE2556822C2 (de) |
FR (1) | FR2295531A1 (de) |
GB (1) | GB1525274A (de) |
IT (1) | IT1043514B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2824224A1 (de) * | 1978-06-02 | 1979-12-20 | Standard Elektrik Lorenz Ag | Monolithisch integrierte grosschaltung |
DE2904874A1 (de) * | 1979-02-09 | 1980-08-14 | Standard Elektrik Lorenz Ag | Monolithisch integrierte grosschaltung und deren betriebsschaltung |
Families Citing this family (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IN146507B (de) * | 1975-09-29 | 1979-06-23 | Ericsson Telefon Ab L M | |
US4055754A (en) * | 1975-12-22 | 1977-10-25 | Chesley Gilman D | Memory device and method of testing the same |
US4066880A (en) * | 1976-03-30 | 1978-01-03 | Engineered Systems, Inc. | System for pretesting electronic memory locations and automatically identifying faulty memory sections |
AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
FR2432175A1 (fr) * | 1978-07-27 | 1980-02-22 | Cii Honeywell Bull | Procede pour tester un systeme logique et systeme logique pour la mise en oeuvre de ce procede |
US4225957A (en) * | 1978-10-16 | 1980-09-30 | International Business Machines Corporation | Testing macros embedded in LSI chips |
DE2902375C2 (de) * | 1979-01-23 | 1984-05-17 | Siemens AG, 1000 Berlin und 8000 München | Logikbaustein für integrierte Digitalschaltungen |
ATE8544T1 (de) * | 1979-05-15 | 1984-08-15 | Mostek Corporation | Verfahren und schaltung zum pruefen der arbeitsweise eines internen regenerierungszaehlers in einem speicher mit wahlfreiem zugriff. |
JPS5614357A (en) * | 1979-07-16 | 1981-02-12 | Matsushita Electric Ind Co Ltd | Diagnostic control unit |
GB2070779B (en) * | 1980-02-28 | 1984-02-15 | Solartron Electronic Group | Apparatus for testing digital electronic circuits |
DE3029883A1 (de) * | 1980-08-07 | 1982-03-11 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schieberegister fuer pruef- und test-zwecke |
EP0059188A1 (de) * | 1980-09-08 | 1982-09-08 | Mostek Corporation | Band-alterungsschaltung |
US4380805A (en) * | 1980-09-08 | 1983-04-19 | Mostek Corporation | Tape burn-in circuit |
US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
US4441182A (en) * | 1981-05-15 | 1984-04-03 | Rockwell International Corporation | Repetitious logic state signal generation apparatus |
US4433412A (en) * | 1981-05-15 | 1984-02-21 | Rockwell International Corporation | Method and apparatus for testing and verifying the operability of register based state machine apparatus |
US4441075A (en) * | 1981-07-02 | 1984-04-03 | International Business Machines Corporation | Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection |
US4481627A (en) * | 1981-10-30 | 1984-11-06 | Honeywell Information Systems Inc. | Embedded memory testing method and apparatus |
US4556840A (en) * | 1981-10-30 | 1985-12-03 | Honeywell Information Systems Inc. | Method for testing electronic assemblies |
US4808915A (en) * | 1981-10-30 | 1989-02-28 | Honeywell Bull, Inc. | Assembly of electronic components testable by a reciprocal quiescent testing technique |
US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
US4527115A (en) * | 1982-12-22 | 1985-07-02 | Raytheon Company | Configurable logic gate array |
US4499579A (en) * | 1983-03-10 | 1985-02-12 | Honeywell Information Systems Inc. | Programmable logic array with dynamic test capability in the unprogrammed state |
EP0146661B1 (de) * | 1983-12-28 | 1988-03-02 | International Business Machines Corporation | Elektrisches Untersuchungsverfahren zur Identifizierung einer defekten Zelle in einer Kette von Zellen, die ein Schieberegister bilden |
US4608669A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Self contained array timing |
JPH073865B2 (ja) * | 1984-08-07 | 1995-01-18 | 富士通株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
US4715034A (en) * | 1985-03-04 | 1987-12-22 | John Fluke Mfg. Co., Inc. | Method of and system for fast functional testing of random access memories |
GB8507613D0 (en) * | 1985-03-23 | 1985-05-01 | Int Computers Ltd | Testing digital integrated circuits |
GB8511187D0 (en) * | 1985-05-02 | 1985-06-12 | Int Computers Ltd | Testing digital integrated circuits |
GB8511188D0 (en) * | 1985-05-02 | 1985-06-12 | Int Computers Ltd | Testing digital integrated circuits |
US4719411A (en) * | 1985-05-13 | 1988-01-12 | California Institute Of Technology | Addressable test matrix for measuring analog transfer characteristics of test elements used for integrated process control and device evaluation |
JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
US4783782A (en) * | 1985-12-12 | 1988-11-08 | Alcatel U.S.A. Corporation | Manufacturing test data storage apparatus for dynamically reconfigurable cellular array processor chip |
US4669081A (en) * | 1986-02-04 | 1987-05-26 | Raytheon Company | LSI fault insertion |
US4726023A (en) * | 1986-05-14 | 1988-02-16 | International Business Machines Corporation | Determination of testability of combined logic end memory by ignoring memory |
DE3619255A1 (de) * | 1986-06-07 | 1987-12-10 | Ant Nachrichtentech | Einrichtung zur pruefung von schreib-/lesespeichern |
US4853628A (en) * | 1987-09-10 | 1989-08-01 | Gazelle Microcircuits, Inc. | Apparatus for measuring circuit parameters of a packaged semiconductor device |
US4841485A (en) * | 1987-11-05 | 1989-06-20 | International Business Machines Corporation | Read/write memory device with an embedded read-only pattern and method for providing same |
US4852094A (en) * | 1987-11-10 | 1989-07-25 | Eaton Corporation | Dual path switch gate array |
US4878209A (en) * | 1988-03-17 | 1989-10-31 | International Business Machines Corporation | Macro performance test |
US4875209A (en) * | 1988-04-04 | 1989-10-17 | Raytheon Company | Transient and intermittent fault insertion |
US4975641A (en) * | 1988-07-14 | 1990-12-04 | Sharp Kabushiki Kaisha | Integrated circuit and method for testing the integrated circuit |
KR920001079B1 (ko) * | 1989-06-10 | 1992-02-01 | 삼성전자 주식회사 | 직렬데이타 통로가 내장된 메모리소자의 테스트방법 |
FR2653913B1 (fr) * | 1989-10-31 | 1992-01-03 | Sgs Thomson Microelectronics | Systeme de test d'un microprocesseur. |
US5228040A (en) * | 1990-03-09 | 1993-07-13 | At&T Bell Laboratories | Testable implementations of finite state machines and methods for producing them |
US5254940A (en) * | 1990-12-13 | 1993-10-19 | Lsi Logic Corporation | Testable embedded microprocessor and method of testing same |
US5369648A (en) * | 1991-11-08 | 1994-11-29 | Ncr Corporation | Built-in self-test circuit |
US5442640A (en) * | 1993-01-19 | 1995-08-15 | International Business Machines Corporation | Test and diagnosis of associated output logic for products having embedded arrays |
US5371748A (en) * | 1993-03-26 | 1994-12-06 | Vlsi Technology, Inc. | Technique and apparatus for testing an electrically programmable ROM embedded among other digital circuitry on an IC chip |
JPH0773699A (ja) * | 1993-09-02 | 1995-03-17 | Sony Corp | デュアルポートメモリの埋込みテスト回路 |
GB9417266D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Testing a non-volatile memory |
GB2295700B (en) * | 1994-12-02 | 1999-04-21 | Westinghouse Brake & Signal | Data testing |
US5847561A (en) * | 1994-12-16 | 1998-12-08 | Texas Instruments Incorporated | Low overhead input and output boundary scan cells |
US6041007A (en) * | 1998-02-02 | 2000-03-21 | Motorola, Inc. | Device with programmable memory and method of programming |
GB2345976B (en) * | 1999-01-22 | 2003-06-25 | Sgs Thomson Microelectronics | Test circuit for memory |
US6928581B1 (en) | 1999-09-14 | 2005-08-09 | International Business Machines Corporation | Innovative bypass circuit for circuit testing and modification |
US6931580B1 (en) | 2000-03-13 | 2005-08-16 | International Business Machines Corporation | Rapid fail analysis of embedded objects |
US7707472B1 (en) * | 2004-05-17 | 2010-04-27 | Altera Corporation | Method and apparatus for routing efficient built-in self test for on-chip circuit blocks |
US7257745B2 (en) * | 2005-01-31 | 2007-08-14 | International Business Machines Corporation | Array self repair using built-in self test techniques |
US7908532B2 (en) * | 2008-02-16 | 2011-03-15 | International Business Machines Corporation | Automated system and processing for expedient diagnosis of broken shift registers latch chains |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
US3781670A (en) * | 1972-12-29 | 1973-12-25 | Ibm | Ac performance test for large scale integrated circuit chips |
US3789205A (en) * | 1972-09-28 | 1974-01-29 | Ibm | Method of testing mosfet planar boards |
US3790885A (en) * | 1972-03-27 | 1974-02-05 | Ibm | Serial test patterns for mosfet testing |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1382401A (fr) * | 1962-12-08 | 1964-12-18 | Olympia Werke Ag | Procédé et dispositif pour la détection d'erreurs dans une mémoire de calculatrice |
US3387276A (en) * | 1965-08-13 | 1968-06-04 | Sperry Rand Corp | Off-line memory test |
US3631229A (en) * | 1970-09-30 | 1971-12-28 | Ibm | Monolithic memory array tester |
US3758761A (en) * | 1971-08-17 | 1973-09-11 | Texas Instruments Inc | Self-interconnecting/self-repairable electronic systems on a slice |
JPS4992970A (de) * | 1972-10-31 | 1974-09-04 | ||
FR2256706A5 (de) * | 1973-12-27 | 1975-07-25 | Cii |
-
1974
- 1974-12-20 US US05/534,606 patent/US3961252A/en not_active Expired - Lifetime
-
1975
- 1975-10-21 IT IT28477/75A patent/IT1043514B/it active
- 1975-11-04 CA CA239,237A patent/CA1038079A/en not_active Expired
- 1975-11-17 GB GB47215/75A patent/GB1525274A/en not_active Expired
- 1975-11-19 FR FR7536055A patent/FR2295531A1/fr active Granted
- 1975-11-19 JP JP13829575A patent/JPS5441450B2/ja not_active Expired
- 1975-12-17 DE DE2556822A patent/DE2556822C2/de not_active Expired
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3790885A (en) * | 1972-03-27 | 1974-02-05 | Ibm | Serial test patterns for mosfet testing |
US3789205A (en) * | 1972-09-28 | 1974-01-29 | Ibm | Method of testing mosfet planar boards |
US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
US3781670A (en) * | 1972-12-29 | 1973-12-25 | Ibm | Ac performance test for large scale integrated circuit chips |
Non-Patent Citations (1)
Title |
---|
In Betracht gezogene ältere Anmeldungen: DE-OS 25 55 439, DE-OS 25 55 435 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2824224A1 (de) * | 1978-06-02 | 1979-12-20 | Standard Elektrik Lorenz Ag | Monolithisch integrierte grosschaltung |
DE2904874A1 (de) * | 1979-02-09 | 1980-08-14 | Standard Elektrik Lorenz Ag | Monolithisch integrierte grosschaltung und deren betriebsschaltung |
Also Published As
Publication number | Publication date |
---|---|
JPS5178142A (de) | 1976-07-07 |
GB1525274A (en) | 1978-09-20 |
FR2295531B1 (de) | 1978-05-12 |
IT1043514B (it) | 1980-02-29 |
DE2556822C2 (de) | 1982-10-21 |
FR2295531A1 (fr) | 1976-07-16 |
CA1038079A (en) | 1978-09-05 |
US3961252A (en) | 1976-06-01 |
JPS5441450B2 (de) | 1979-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2556822C2 (de) | Monolithische hochintegrierte Halbleiterschaltung | |
DE2555435C2 (de) | Monolithische hochintegrierte Halbleiterschaltung | |
DE2555439C2 (de) | Monolithische hochintegrierte Halbleiterschaltung | |
DE69030528T2 (de) | Verfahren und Anordnung zum Testen von Schaltungsplatten | |
DE60116046T2 (de) | Eingebaute Selbsttestschaltung mit einem Schieberegister mit linearer Rückkopplung | |
DE2311034C2 (de) | Verfahren zum Prüfen eines integrierte logische Verknüpfungs- und Speicherglieder enthaltenden Halbleiterchips | |
DE3130714C2 (de) | ||
DE2349324C2 (de) | Verfahren zum Prüfen einer Funktionseinheit und Einrichtung zur Durchführung des Verfahrens | |
DE2729053C2 (de) | Prüfverfahren für eine monolithisch integrierte stufenempfindliche, einseitig verzögerungsabhängige logische Einheit | |
DE68921269T2 (de) | Integrierte Prüfschaltung. | |
DE69114881T2 (de) | Analysevorrichtung zur Rettung von Halbleiterspeicherfehlern. | |
DE69011133T2 (de) | Verfahren und gerät zur hochgenauigen erzeugung von gewichteten zufallsmustern. | |
DE3832113C2 (de) | ||
DE69126848T2 (de) | Integrierte Halbleiterschaltung | |
DE2550342C2 (de) | Schaltungsanordnung zur Prüfung von Matrixanordnungen | |
DE3788586T2 (de) | Schaltung zur Prüfung des Eingangsspannungssignals für eine halbleiterintegrierte Schaltung. | |
DE19738569A1 (de) | Testschaltkreis für integrierte Schaltkreise | |
DE3913219A1 (de) | Integrierte halbleiterschaltung und verfahren zum testen derselben | |
DE3832440A1 (de) | Testschaltungseinrichtung | |
DE69031291T2 (de) | Testmethode, Testschaltung und integrierter Halbleiterschaltkreis mit Testschaltung | |
DE3782020T2 (de) | Elektronischer zaehler. | |
DE3686989T2 (de) | Verminderung des rauschens waehrend des pruefens von integrierten schaltungschips. | |
DE3817143C2 (de) | ||
DE3879007T2 (de) | Steuerkreis fuer verarbeitungsimpulse. | |
DE3838940A1 (de) | Schaltung mit testfunktionsschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
D2 | Grant after examination | ||
8339 | Ceased/non-payment of the annual fee |