DE2554638A1 - Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante - Google Patents
Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkanteInfo
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen 2554638
Berlin und München VPA 75 P 7214 BRD
Verfahren zur Erzeugung definierter Böschungswinkel bei einer Ätzkante.
Die Erfindung bezieht sich auf ein Verfahren, wie es im Oberbegriff
des Patentanspruches 1 umrissen ist. Mehr ins einzelne gehend bezieht sich.die Erfindung auf ein Verfahren
zur Erzeugung definierter Böschungswinkel bei Ätzkanten in
einer Siliziumdioxidschicht, die sich auf einem Substratkörper befindet. Solche Schichten werden vor allem in der Halbleitertechnik
verwendet, so z.B. als Isolationsschichten und/ oder als Markierungsschichten, wobei die Ätzkante der Rand
z.B. eines in der Schicht vorzusehenden Loches oder einer
entsprechenden Struktur ist.
Aus dem Stand der Technik ist das naßchemische Ätzverfahren bekannt, das Jedoch den Nachteil hat, daß nach diesem Verfahren
hergestellte Ätzkanten keinen einheitlichen Böschungswinkel, geschweige denn einen definiert vorgebbaren Böschungswinkel
haben. Im oberen Bereich, d.h. im Bereich von dem her das Ätzmittel einwirkt, sind solche naßchemisch geätzten
Kanten meistenteils senkrecht. Bekannt sind in diesem Zusammenhang die sogenannten Unterätzungen der Kante der abdeckenden
Maske.
Ähnliche Probleme treten auch beim naßchemischen Ätzen von Doppelschichten auf, wie z.B. bei Phcsphorglas auf Siliziumdioxid.
In diesem Fall weist die Böschung der geätzten Siliziumdioxidschicht
zwar bisweilen eiren einheitlichen Böschung swinkel auf. Der Böschungswinkel der darüberliegenden
Phosphor glas schicht beträgt dagegen um 90° und bei v/ie üblicher
Prozeßführung mit Hochtemperaturschritten tritt sogar eine Unterätzung auf. Eine derart steile oder gar durch Unterätzung
überhängende Böschung wird bei nachfolgendem Auf-
Bts 17 BIa
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bringen einer weiteren Schicht unabhängig von der Höhe der geätzten
Schicht, d.h. unabhängig von der Höhe der Kante, von dieser v/eiteren Schicht nur schlecht abgedeckt, was insbesondere
dann störend ist, wenn eine solche weitere Schicht elektrisch leitende Eigenschaft haben soll. Unter Schicht in diesem
Sinne ist auch ein Streifen, wie z.B. eine Leiterbahn, zu verstehen.
Es sind eine Anzahl Verbesserungsvorschläge für naßchemisches
Ätzverfahren angegeben worden, so z.B. ein Verfahren, bei dem eine zusätzliche Hilfsschicht verwendet wird, die eine höhere
Ätzrate hat, als sie die eigentlich mit einer Ätzkante zu versehene Schicht auf v/eist.
Es sind auch Ätzverfahren bekannt ge wor den, die auf physikalischer
Grundlage arbeiten, so z.B. das sogenannte Hochfrequenz-Sputterätzen
und das Ionenätzen. Der Einsatz dieser Ätzverfahren bringt den Vorteil mit sich>
daß die geätzten Strukturelativ
ren einen einheitlichen Böschungswinkel aufweisen, wodurch eine einv/andfreie Bedeckung oder Abdeckung der Kante durch eine nachfolgend aufzubringende Schicht oder einen nachfolgend aufzubringenden Streifen - wie oben bereits erwähnt - gewährM-stet sein kann. Jedoch liegt ein wesentlicher Nachteil bei diesen physikalischen Ätzverfahren vor, nämlich daß sie nicht selektiv ätzen, d.h. nicht nur die zu ätzende Schicht bearbeiten, sondern auch darunterliegendes Material, z.B. des Substratkörpers, mitabtragen. Es liegt zwar bereits ein Vorschlag gemäß einer älteren Patentanmeldung P 25 34 043.6-33 vor, mit dem der voranstehend genannte Mangel eines solchen physikalischen Ätzverfahrens zu beheben ist.
ren einen einheitlichen Böschungswinkel aufweisen, wodurch eine einv/andfreie Bedeckung oder Abdeckung der Kante durch eine nachfolgend aufzubringende Schicht oder einen nachfolgend aufzubringenden Streifen - wie oben bereits erwähnt - gewährM-stet sein kann. Jedoch liegt ein wesentlicher Nachteil bei diesen physikalischen Ätzverfahren vor, nämlich daß sie nicht selektiv ätzen, d.h. nicht nur die zu ätzende Schicht bearbeiten, sondern auch darunterliegendes Material, z.B. des Substratkörpers, mitabtragen. Es liegt zwar bereits ein Vorschlag gemäß einer älteren Patentanmeldung P 25 34 043.6-33 vor, mit dem der voranstehend genannte Mangel eines solchen physikalischen Ätzverfahrens zu beheben ist.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Erzeugung eines definierten Böschungswinkels bei einer Ätz-"
kante anzugeben, das mit bekannten Verfahren verbundene Iüängel
nicht aufweist.
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Diese Aufgabe wird mit einem wie im Oberbegriff des Patentanspruches
1 angegebenen Verfahren gelöst, das erfindungsgemäß gekennzeichnet ist, wie dies im Kennzeichen des Patentanspruches
1 angegeben ist. Weitere Ausgestaltungen und Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.
Bei einem wie erfindungsgemäßen Verfahren kommt man vergleichsweise
zum eingangs genannten Stand der Technik bereits ohne Verwendung einer wie dort angegebenen Hilfsschicht aus, um
einen solchen Böschungswinkel an einer Ätzkante zu erzeugen, der genügend gleichmäßig ist und genügend flach ist, um über
die Kante hinweg eine v/eitere Schicht oder einen Streifen oufzubringen,
insbesondere aufzudampfen, aufzusputtern und dergleichen, wobei diese weitere Schicht lückenlos, insbesondere
ohne elektrische Unterbrechung, über diese erfindungsgemäß erzeugte Kante hinweggeht. Wie bereits erwähnt, sind solche
abgeböschten Kanten speziell in der Technologie integrierter Schaltungen erforderlich, wo über teilweise schichtbedeckte
und teilweise nicht schichtbedeckte Substratkörper, hinweg Leiterbahnen
geführt sind, die durch wie erwähntes Aufdampfen und dergleichen hergestellt sind.
Die Erfindung geht von der Erkenntnis aus, daß durch ein vorheriges
kurzzeitiges Beschießen der Oberfläche derjenigen Schicht, in der die Ätzkante zu erzeugen ist u. eine Störung des
Gefüges dieser Schicht derart auftritt, daß das Material dieser Schicht einem nachfolgenden naßchemischen Ätzverfahren gegenüber
weniger widerstandsfähig ist, d.h. höhere Ätzrate für diese gestörte Schicht vorliegt. Für einen derartigen wie erfindungsgemäß
vorgesehenen Ionenbeschuß ist es besonders vor- · teilhaft, Ionenenergien von.nur 500 bis 1000 eV bei Dosen um
10 /cm für die erfindungsgemäß vorgesehene "Störung" einer
Schicht, beispielsv/eise aus Siliziumdioxid, mit einer Dicke von ungefähr 10 mn anzuwenden. Bei einer derartigen Ionenenergie
und/oder einer derartigen Dosierung entsteht eine derart in ihrem Gefüge gestörte Schicht, daß ein nachfolgendes
Naßätzen mit beispielsweise für Siliziumdioxid üblichem chemischem
Ätzmittel zu einer Ätzkante mit relativ flach geneigter^
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vor allem aber einheitlicher Böschung führt. Insbesondere hat eine unter Anwendung der vorgenannten Erkenntnisse, hergestellte
Ätzkante keine weitgehend senkrechten, oder gar überhängenden, Böschungsanteile, an denen eine später aufgebrachte Schicht oder
ein später aufgebrachter Streifen eine derartige Unterbrechung haben würde, daß im Falle einer elektrisch leitenden Schicht
oder eines elektrisch leitenden Streifens eine Unterbrechung für die Stromleitung vorliegen würde. Das Arbeiten mit den
wie oben" angegebenen relativ geringen Strahlenergien bis 1000 eV
hat die Bedeutung, daß das darunterliegende Substrat, insbesondere Halbleitersubstrat, praktisch nicht gestört wird. Es
ist sogar insbesondere möglich, die Erfindung dort anzuwenden, wo sich in dem Substratkörper im Bereich seiner Oberfläche, die
von der zu ätzenden Schicht bedeckt ist, bereits Halbleiterbauelemente, z.B. ein Transistor, befinden. Eine Anwendung zu
hoher Strahlenergien, etwa in der Größenordnung von 50 bis 200 keV würde nämlich zu Schaden an einem derart im Halbleitersubstratkörper
befindlichen elektronischen Bauelement führen.
Die nachfolgend beschriebenen Figuren 1 und 2 dienen dazu, weitere
Erläuterungen zu dem voranstehenden zu geben. Die Figuren geben Schnittansichten wieder.
In Fig.1 ist mit 1 ein Teilstück eines Substratkörpers aus
beispielsweise Silizium oder Galliumarsenid bezeichnet. In diesem Körper 1 sind bereits lediglich schematisch angedeutete Gebiete
2 und 4 vorhanden, die infolge vorangegangener technologischer Behandlungen des Substratkörpers 1 derart dotiert sind,
daß sie als Source- und Drain-Gebiet eines Schottky-Gate-Feldeffekttransistors
dienen können, dessen auf der Oberfläche des Substratkörpers 1 angebrachte, an sich bekannte Schottky-Gate«
Elektrode mit 6 bezeichnet ist. Die Fig.1 zeigt ein Herstellungsstadium,
in dem sich auf der Oberfläche des Subntratkörpers 1 bereits eine v/ie aus der Figur ersichtliche elektrisch
isolierende Schicht, z.B. aus Siliziumdioxid, befindet. Eine solche Schicht 8 kann dazu vorgesehen sein, daß auf ihr gegenüber
dem Substratkörper 1 elektrisch isolierte Leiterbahnen oder
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(ο
Schichten aufgebracht v/erden können·. Um solche aus der noch
zu beschreibenden Fig.2 ersichtliche Leiterbahnen mit den Source- und Drain-Gebieten 2 und 4 bzw. mit der Schottky-Gate-Elektrode
6 elektrisch in Verbindung zu bringen, bedarf es entsprechender, durch die Schicht 0 hindurchgehender Kontaktlöcher.
Unter Ausnutzung des Erfindungsgedankens werden die vorerwähnten Kontaktlöcher (12, 14, 16 in Fig.2) in der Weise hergestellt,
daß zunächst einem Merkmal der Erfindung gemäß ein der Einfachheit halber ganzflächiger, durch die Pfeile 10 in
Fig.1 angedeuteter lonenbeschuß der Schicht 8 mit Ionen vorgenommen
v/ird, wobei diese Ionen eine Energie von vorzugsweise nur 500 bis 1000 Elektronenvolt, insbesondere etwa 600 Elektronenvolt,
haben, wobei jedoch die Ionenstrahlenergie in einer Größe von 1015-1017cnT2, insbesondere 10 cnf2 gehalten wird.
Mit diesem lonenbeschuß 10 erfolgt die wie erfindungsgemäß vorgesehene
Störung der Schicht 8, ausgehend von der dem Substratkör« per 1 abgewandten Oberfläche dieser Schicht 8.
Mit einem nachfolgenden, in den Figuren nicht näher dargestellten
und an s'ich bekannten naßchemischen Ätzverfahren werden anschließend die erwünschten, in Fig.2 ersichtlichen Kontaktlöcher
12, 14, 16 durch die Schicht 8 hindurchgeätzt, wozu eine entsprechende, in den Figuren ebenfalls der Übersichtlichkeit halber nicht dargestellte, jedoch grundsätzlich bekannte
Ätzmaskierung verwendet wird. Der Vorteil der Anwendung des naßchemischen Ätzverfahrens, und zwar zusammen mit dem zuvor
erfolgten, erfindungsgemäßen lonenbeschuß 10 führt dazu, daß
das in den Kontaktlöchern 12, 14, 16 befindliche Material der
Schicht 8 vollständig entfernt wird, sich eine wie angestrebte relativ flach geneigte (siehe Fig.2) Böschung der Ätzkanten 18
ergibt, und das Material des Substratkörpers 1 aufgrund an sich bekannter Auswahl des naßchemisch ätzenden Ätzmittels nicht angegriffen
wird, wie dies etwa bei einem reinen Ionenstrahl-Ätzverfahren der Fall v/äre. Infolge der geringen Ionenenergie des
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Ionenbeschusses 10 ist jegliche nennenswerte StrahlSchädigung
des bereits im Substratkörper' 1 zuvor erzeugten Halbleiterbauelementes,
z.B.'Feldeffekttransistor mit Source- und Drain-Gebiet
2 und 4 und Gate-Elektrode 6, ausgeschlossen. Mit 20 sind nachfolgend,
z.B. durch Aufdampfen oder Aufsputtern, aufgebrachte
Leiterbahnen bezeichnet, die aufgrund der nach dem erfindungsgemäßen
Verfahren erreichten flachen, insbesondere nicht überhangenden Böschungen der Ätzkanten auch bei einer geringen Schichtdicke
der Leiterbahnen 20 einwandfrei durchgehende elektrische Leitung, d.h. keine Unterbrechung an den Ätzkanten ., haben.
2 Patentansprüche
2 Figuren
2 Figuren
709824/0485
Le e rs e
ite
Claims (1)
- PatentansprücheVerfahren zur Erzeugung definierter Böschungswinkel bei einer Ätzkante an bzw. in einer auf einem Substratkörper befindlichen Schicht, wobei das zu der Ätzkante führende Ätzen auf naßchemischem Wege erfolgt, zu verwenden insbesondere für die Herstellung von Kontaktlöchern in i^olationsschichten integrierter Halbleiterschaltungen, dadurch gekennzeichnet, daß die Schicht (8) vor Durchführung des naßchemischen Ätzverfahrens mit einem Ionenbeschuß (10) mit einerIonenenergie zwischen etwa 500 und*1000 Elektronenvolt und15 17 2einer Dosis zwischen etv/a 10 bis 10 ' Teilchen cm derart vorbehandelt wird, daß sich eine den Ätzangriff begünstigende Gefügestörung in der Schicht (8) ergibt.Anwendung eines Verfahrens nach Anspruch 1 zur Herstellung von Kontaktlöchern in einer elektrisch isolierenden Schicht (8), die sich auf einem Halbleiter-Substratkörper (1)'befindet, in dem bereits wenigstens ein Halbleiterbauelement ausgebildet ist.\ ) 709824/0485ORIGINAL INSPECTED
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DE19752554638 DE2554638A1 (de) | 1975-12-04 | 1975-12-04 | Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante |
GB4434076A GB1551290A (en) | 1975-12-04 | 1976-11-24 | Ething of a layer supported on a substrate |
FR7635519A FR2334199A1 (fr) | 1975-12-04 | 1976-11-25 | Procede pour realiser des angles de talus determines pour des bords de structures, realisees par attaque chimique |
NL7613275A NL7613275A (nl) | 1975-12-04 | 1976-11-29 | Werkwijze voor het teweeg brengen van een bepaalde hellingshoek bij etskanten. |
JP14550976A JPS5269576A (en) | 1975-12-04 | 1976-12-03 | Method of making specified bevel angle at edge of etching |
BE172972A BE849065A (fr) | 1975-12-04 | 1976-12-03 | Procede pour realiser des angles de talus determines pour des bords de structures realisees par attaque chimique |
IT3006476A IT1065165B (it) | 1975-12-04 | 1976-12-03 | Procedimento per formare orli di incisione con un angolo di declivio definito,particolarmente utile per produrre fori di contatto e,o piste conduttrici in circuiti a semiconduttori integrati |
DE19772723933 DE2723933A1 (de) | 1975-12-04 | 1977-05-26 | Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0003213A2 (de) * | 1977-12-07 | 1979-08-08 | Siemens Aktiengesellschaft | Optoelektronischer Sensor nach dem Prinzip der Ladungsinjektion und Verfahren zu seiner Herstellung |
EP0003213A3 (en) * | 1977-12-07 | 1979-09-05 | Siemens Aktiengesellschaft Berlin Und Munchen | Opto-electronic sensor based on the principle of charge injection and method for making it |
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