DE2723933A1 - Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante - Google Patents
Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkanteInfo
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- DE2723933A1 DE2723933A1 DE19772723933 DE2723933A DE2723933A1 DE 2723933 A1 DE2723933 A1 DE 2723933A1 DE 19772723933 DE19772723933 DE 19772723933 DE 2723933 A DE2723933 A DE 2723933A DE 2723933 A1 DE2723933 A1 DE 2723933A1
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- 238000005530 etching Methods 0.000 title claims abstract description 30
- 238000010849 ion bombardment Methods 0.000 title claims abstract description 12
- 238000001020 plasma etching Methods 0.000 title claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 6
- 239000002184 metal Substances 0.000 title claims abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 title claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title claims description 7
- 239000004411 aluminium Substances 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000002245 particle Substances 0.000 claims abstract 2
- 239000004020 conductor Substances 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000002349 favourable effect Effects 0.000 claims 1
- 230000007847 structural defect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 6
- 239000011737 fluorine Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 238000000992 sputter etching Methods 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002221 fluorine Chemical class 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
- H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
- H01L21/32132—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only of silicon-containing layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
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Description
- Verfahren zur Erzeugung definierter Böschungswinkel bei einer
- Ätzkante.
- Die Erfindung bezieht sich auf eine Weiterbildung des im Oberbegriff des Patentanspruches 1 der vorliegenden Anmeldung angegebenen Verfahrens des Hauptpatentes.
- Die technischen Vorteile des Verfahrens des Hauptpatentes zur Erzeugung definierter Böschungswinkel bei einer Ätzkante in Siliziumdioxid lassen sich auch bei Ätzkanten in Polysilizium oder Aluminium erreichen, die bevorzugte Materialien für Leiterbahnen in integrierten Schaltungen sind. Abgeböschte Kanten an Leiterbahnen sind insbesondere dort von Interesse, wo diese Leiterbahnen von einer gegebenenfalls weiteren isolierenden Schicht bedeckt sind, auf der sich dann andere Leiterbahnen befinden. Bei zu scharfen Kanten der erstgenannten unten liegenden Leiterbahnen besteht nämlich die Gefahr daß die darauf befindliche isolierende Schicht an den Leiterbahnkanten zumindest zu dünn ist und Kurzschlüsse an sich gegeneinander isolierter Leiterbahnen auftreten.
- Die vorliegende Erfindung erstreckt sich auch auf das Anwenden des sogenannten Plasma-Ätzens der Leiterbahnmaterialien, wie Polysilizium oder Aluminium, sowie der bereits in dem Hauptpatent angegebenen Isolatormaterialien, wie Siliziumdioxid oder Siliziumnitrid.
- Es ist somit eine Aufgabe der vorliegenden Erfindung, eine Erweiterung des Anwendungsbereiches der Erfindung nach dem Hauptpatent anzugeben. Die Lösung dieser Aufgabe ist durch die Merkmale des Patentanspruches 1 umrissen. Weitere Ausgestaltungen und Weiterbildungen dieser erfindungsgemäßen Lösung sind aus den Unteransprüchen zu entnehmen.
- In dem nicht zum Stand der Technik zählenden Hauptpatent sind Einzelheiten zur Durchführung solcher Verfahrensmaßnahmen angegeben, die auch bei der vorliegenden Erfindung zur Anwendung kommen. Mit Rücksicht auf diese bereits vorliegende Beschreibung des flauptpatentes, die hiermit zum Bestandteil der vorliegenden Erfindungsbeschreibung gemacht ist, können Erläuterungen von bereits beschriebenen Einzelheiten zumindest kurzgefaßt entnormen werden.
- Ein Merkmal der vorliegenden Erfindung ist, mit einem Ionenbeschuß mit ungewöhnlich niedrigen Ionenenergien von nur 200 bis 1000 eV bei Ionenstrahlenergien bzw. -dosiswerten in der Größe von 1015 bis 1017 cm 2 eine sich in die Dicke der Schicht, in der die Ätzkante erzeugt werden soll, erstreckende Gefügestörung zu erzeugen, die bei nachfolgendem Ätzen das Entstehen eines relativ einheitlichen Böschungswinkels gewährleistet. Es ist wichtig, daß die Ionen des Ionenbeschusses eine solche geringe Energie haben. Zu einem gewissen Ausgleich trägt die relativ große Bemessung der Dosiswerte bei.
- Das gemäß einem weiteren Merkmal der Erfindung vorzunehmende, dem Ionenbeschuß nachfolgende Ätzen - zur Erzeugung der abgeböschten Ätzkante - kann auf verschiedene Weise erfolgen.
- Ein mit der Erfindung erprobtes Verfahren des naßchemischen Ätzens ist bereits im Hauptpatent für den speziellen Fall einer Isolatorschicht ausführlich beschrieben. Für das Ätzen von beispielsweise Siliziumdioxid auf beispielsweise Silizium werden die üblichen chemischen Ätzmittel verwendet, die das Sili- zium praktisch nicht angreifen und das Siliziumdioxid ätzen, wobei als Folge der vorausgegangenen erfindungsgemäßen Maßnahme des energieschwachen, aber dosisstarken Ionenbeschusses das abgeböschte Ätzen dann zwangsläufig auftritt.
- Ein anderes Ätzverfahren ist das des sogenannten Plasma-Ätzens, das ein Ätzen aus der Gasphase ist. Bei diesem Plasma-Ätzen wird ein nicht gerichtetes, isotropes Plasma, z.B. in einem Quarzrohr, in einem elektrischen Feld erzeugt. Das Plasma wird z.B. in Freon erzeugt, das als Plasma Fluor abgibt. Dieses Fluor tritt als ionisiertes Fluor oder als angeregtes Fluor oder als Fluor-radikal auf. Dieses sozusagen in statu nascendi auftretende Fluor wird gegen die zu ätzende Fläche oder Schicht gerichtet, wo das Fluor dann die Ätzwirkung ausübt. Weitere Einzelheiten zum Plasme-Ätzen lassen sich bei James Daleshy, "A Study of the Etching Characteristic of Semiconductor Materials in RF-Plasma# NTIS Nr. AD/781831 (Juni 1974) entnehmen.
- Weitere im Zusammenhang mit der Erfindung anzuwendende Ätzverfahren sind das sogenannte Hochfrequenz-Sputterätzen und das Ionenätzen, wie sie schon im Hauptpatent beschrieben sind.
- Auch diese Ätzverfahren bringen den Vorteil mit sich, daß die geätzten Strukturen relativ einheitlichen Böschungswinkel aufweisen. Allerdings ist bei diesen letztgenannten Ätzverfahren zu beachten, daß sie relativ wenig selektiv sind und ein Ätzen darunterliegenden Materials, z.B. des Substratkörpers, nicht vollständig zu vermeiden ist.
- Die vorliegende Erfindung, d.h. mit'Ätzen auf naßchemischem Weg, mit Hilfe des Plasma-Ätzens, mit Hochfreauenz-Sputterätzen, mit lonenätzen und dergleichen, 12ist sich wie bereits oben erwähnt nicht nur bei dem bereits im Hauptpatent beschriebenen' Isolatormaterial, sondern auch bei Polysilizium, Aluminium und dergleichen anwenden, die für Leiterbahnen in integrierten Schaltungen Anwendung finden.
- Vorteilhaft ist es, eine Dosis von 1016.cm-2 für die erfindungs- gemäß vorgesehene "Störung" einer nachfolgend zu ätzenden Schicht vorzusehen, die z.B. eine Dicke von ungefähr 10 nm hat.
- Mit dieser Dosis vergleichbar ist ein Stromstärkewert von 0,3 bis 1 mA.cm#2 über eine Zeitdauer von einigen Sekunden-bis zu einer Minute.
- Der Ionenbeschuß erfolgt vorteilhafterweise ganzflächig. Beim nachfolgenden Ätzen unter Verwendung einer wie üblich anzuwenden den Maske erfolgt ein gewisses Unterätzen des Maskenrandes, wobe: dieses Unterätzen im Bereich der der Maske zugewandten Oberfläch der zu ätzenden Schicht sich seitlich weiter erstreckt als in tiefer liegenden, insbesondere in substratnahe Bereichen dieser Schicht. Dies ergibt die bereits erwähnte abgeböschte Ätzkante.
- Weitere Erläuterungen der Erfindung gehen aus der Beschreibung zu den nachfolgenden Figuren hervor.
- Fig.1 zeigt ein Teilstitok eines mit einer nachfolgend zu ätzender Schicht 8 bedeckten Halbleitersubstratkörpers 1 , der-gerade mit wie erfindungsgemäß vorgesehenem Ionenbeschuß 10 behandelt wird Zwischen dieser Schicht 8 und dem Substratkörper 1 befindet sich beispielsweise noch eine weitere Schicht 6 aus z.B. Isolatormaterial. Die Schicht 8 besteht beispielsweise aus Polysilizium oder Aluminium und dient dazu, in die Form von Leiterbahnen durch Ätzen umgearbeitet zu werden.
- Fig.2 zeigt den Substratkörper 1 mit den Schichten 6 und 8 der Fig.1 und mit einer darauf befindlichen Maskierungsschicht (12), die Maskierungsöffnungen 14 hat. Die Darstellung der Fig.2 zeigt den Zustand nach erfolgtem naßchemischen Ätzen oder Plasma-Ätzen oder Hochfrequenz-Sputterätzen oder Ionenätzen. Mit 16 bis 20 sind die in der Darstellung der Fig.2 sichtbaren abgeböschten Ätzkanten bezeichnet, die in der Schicht 8 erzeugt worden sind, wobei das sich seitlich mehr oder weniger weit unter den Maskenrand der Maske 12 erstreckende Ätzen auf dem erfindungsgemäß zuvor erfolgten Ionenbeschuß und dem Jeweilig auftretenden Ätzverhalten beruht.
- Die Fig.2 zeigt eine geschnittene Darstellung der durch das ätzen erzeugten Leiterbahnen 22, 24, 26, die sich beispielsweise parallel nebeneinanderliegend in Richtung der Senkrechten der Darstellungsebene auf der Isolatorschicht 6 des Substratkörpers 1 erstrecken.
- Noch deutlicher sind die Leiterbahnen 22, 24, 26 aus der Darstellung der Fig.3 zu ersehen, wobei diese Leiterbahnen dort bereits mit einer weiteren Isolatorschicht 28 bedeckt sind. In der Darstellung der Fig.3 ist des weiteren eine Leiterbahn 30 zu sehen, die sich über die Schicht 28 in einer Richtung in der Darstellungsebene der Fig.3, d.h. quer über die Leiterbahnen 22, 24, 26 hinweg erstreckt. Die Darstellung der Fig.3 zeigt, daß diese Leiterbahn 30 über die abgeböschten Kanten der Leiterbahnen 22, 24, 26 ohne das Auftreten von scharfen Kanten verläuft. Scharfe seitliche Kanten der Leiterbahnen 22, 24, 26 könnten nicht nur zu einem Durchbrechen der Schicht 28 an der Stelle dieser Kanten führen, sondern könnten auch dünne Stellen oder gar Brüche in der Leiterbahn 30 auftreten lassen.
- Das erwähnte Plasma-Ätzen kann auch vorteilhaft zur Herstellung der erfindungsgemäß abgeböschten Ätzkanten bei einer Schicht aus isolierendem Material, wie es im Hauptpatent beschrieben ist, angewendet werden.
- Das Arbeiten mit so geringen Ionenenergien von 200 bis 1000 eV ermöglicht es, daß sich im Substratkörper bereits fertiggestellte Halbleiterbauelemente oder Teile derselben befinden können, ohne daß diese Elemente oder Teile durch die Ionenbestrahlung Strahlenschäden erleiden.
- Fig.4 zeigt einen Substratkörper 1, in dem sich Gebiete 2 und 4 befinden, die Source- und Draingebiet eines Feldeffekttransistors sein können. Auf der Oberfläche des Substratkörpers 1 befindet sich eine Gate-Elektrode 5. Die mit 8 bezeichnete Isolatorschicht aus z.B. Siliziumdioxid oder Siliziumnitrid ist bereits mit Kon- taktlöchern versehen, die abgeböschte Ätzkanten haben. Diese Kontaktlöcher sind nach dem Verfahren des Hauptpatentes unter Anwendung vorangehenden Ionenbeschusses durch Ätzen hergestellt worden. Die erwähnten Kontaktlöcher befinden sich über den Gebieten 2 und 4 sowie über der Gate-Elektrode 5. Mit 80 ist in Fig.4 eine Metallschicht aus beispielsweise Polysilizium oder Aluminium bezeichnet, die sich über die restlichen Anteile der Isolatorschicht 8 und in die Kontaktlöcher hinein erstreckt.
- Diese aufgebrachte Metallschicht ist durchgehend einwandfrei, da die darunter befindlichen Anteile der Isolatorschicht 8 keine scharfen Kanten besitzen.
- Durch nachfolgenden Ionenbeschuß, in der Figur mit 100 bezeichnet, werden der Schicht 80 dieJenigen Strahlenschdden zugefügt, die für das wie erfindungsgemäße abgeböschte Ritzen der Kanten erforderlich sind. Nach Durchführung einer Fotolithografie zur Erzeugung eines Strukturenmusters erfolgt dann ein Ätzen auf naßchemischem Wege oder mit Plasma-Ateen des Materials der Schicht 80. Auf diese Weise werden aus der Schicht 80 wie bereits erwähnte Leiterbahnen erzeugt, wie sie in Fig.2 des Hauptpatentes mit 20 bezeichnet sind. Diese Leiterbahnen dienen beispielsweise zum elektrischen Anschluß der einzelnen Gebiete 2 und 4 sowie der Gate-Elektrode 5.
- 6 Patentansprüche 4 Figuren L e e r s e i t e
Claims (6)
- Pa tentansprüche t Verfahren zur Erzeugung definierter Böschungswinkel bei einer tzkante an bzw. in einer auf einem Substratkörper befindlichen Schicht, wobei vor dem Ätzen ein Ionenbeschuß mit einer Ionenenergie zwischen 200 und 1000 eV und einer Dosis zwischen 1015 und 1017 Teilchen/cm2 als den nachfolgenden Ätzangriff beg~unstigende Gefüge störung der zu ätzenden Schicht als Vorbehandlung erfolgt, g e k e n n z e i c h n e t dadurch, daß die zu ätzende Schicht eine Metallschicht ist.
- 2. Verfahren nach Anspruch 1, g e k e n n z e i c h n e t dadurch, daß die Metallschicht aus Polysilizium besteht.
- 3. Verfahren nach Anspruch 1, g e k e n n z e i c h'n e t dadurch, daß die Ketallschicht aus Aluminium besteht.
- 4. Verfahren nach Anspruch 1, 2 oder 3,g e k e n n z e i c h -n e t dadurch, daß für das nachfolgende Ätzen ein an sich bekanntes Plasma-Ätzverfahren angewendet wird.
- 5. Anwendung eines Verfahrens nach einem der Anspruche 1 bis 4 zur Herstellung einer Leiterbahn, auf der sich eine Isolatorschicht und darauf eine weitere Leiterbahn befindet, die wenigstens zum Teil über eine abgeböschte Kante der geätzten Leiterbahn hinweg führt.
- 6. Anwendung eines Verfahrens nach einem der Ansprüche 1 bis 4 oder Anwendung nach Anspruch 5 bei einer zu ätzenden Schicht, die sich auf einem Halbleiter-Substratkörper befindet, in dem sich bereits ein Halbleiterbauelement befindet.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752554638 DE2554638A1 (de) | 1975-12-04 | 1975-12-04 | Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante |
GB4434076A GB1551290A (en) | 1975-12-04 | 1976-11-24 | Ething of a layer supported on a substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2723933A1 true DE2723933A1 (de) | 1978-06-01 |
Family
ID=33160358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772723933 Pending DE2723933A1 (de) | 1975-12-04 | 1977-05-26 | Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2723933A1 (de) |
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