DE2539876C2

DE2539876C2 - Ladungsspeicher-Schaltanordnung zur Verringerung der Verlustleistung von Signalgeneratoren

Info

Publication number: DE2539876C2
Application number: DE19752539876
Authority: DE
Inventors: Paul-Werner V. 8190 Wolfratshausen Basse; Dietbert 8021 Taufkirchen Essl
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-09-08
Filing date: 1975-09-08
Publication date: 1981-09-24
Also published as: DE2539876A1

Description

Die Erfindung bezieht sich auf eine Laaungsspeicher-Schaltanordnung zur Verringerung der Verlustleistung von Signalgeneratoren gemäß dem Oberbegriff des Patentanspruches 1.

Signalgeneratoreu, deren Ausgänge mit einer Vielzahl von Schaltungseingängen von Schaltkreisen verbunden sind, werden z. B. zum Betrieb von nach dem dynamischen Prinzip arbeitenden Schaltkreisen benötigt. Diese werden nämlich von Taktsignalen angesteuert, die von Taktgeneratoren geliefert werden. Zu diesen sogenannten dynamischen Schaltkreisen gehören die in MOS-Technik aufgebauten Speicherbausteine, dazu gehören aber auch Ladungsvenchiebeschaltungen oder CCD-Schaltkreise, Schieberegister usw. Jeder Schaltungseingang dieser Schaltkreise stelle nun eine kapazitive Belastung für den Ausgang des Signalgenerators dar. Ist der Signalgenerator mit einer Mehrzahl von Schaltungseingängen verbunden, dann summiert sich diese Kapazität, durch die der Ausgang des Signalgenerators belastet wird, zu einer verhältnismäßig großen Kapazität, die im folgenden Lastkapazität genannt wird. Der Signalgenerator muß die Lastkapazität zyklisch

in aufladen und entladen. Die nach dem Aufladen der Lastkapazität gespeicherte Energie wird beim Entladen jedesmal vollständig in Wärme umgesetzt. Durch diesen Vorgang wird also eine hohe Verlustleistung verursacht. Beim Aufladen der Kapazität durch den Signalgenera· tor wird kurzzeitig ein hoher Strom aus der Versorgungsspannungsquelle des Signalgenerators benötigt, was leicht zu Spannungseinbrüchen führen kann. Sind die Schaltkreise auf einem Halbleiterbaustein integriert, dann begrenzt die bei der Entladung der Lastkapazität entstehende Wärme die Packungsdichte.

Aus der DE-OS 23 13 795 ist eine Pufferschaltung bekannt, die als Übergangs- bzw. Zwischenmodul verwendet wird und sicherstellen soll, daß der nachgeschalleten Logikschaltung stets eine eindeutige »1« angeboten wird. Dies geschieht durch einen zusätzlichen Transistor 18, der eine zusätzliche Aufladung der Kondensatofen Com und C_n bewirkt. Zwar liegt auch bei dieser Schaltung ein Schaltlransistor zwischen

?wei mit C_OM und C_1n bezeichneten Kondensatoren, wobei der Transistorschalter von einer Taktquelle gesteuert wird, jedoch arbeitet diese Schaltung wie folgt:

Zuerst wird der Kondensator C out über die Transistoren 15 und 16 aufgeladen. Dann werden die Transistoren 15 und 16 gesperrt, gleichzeitig übernimmt der Transistor 18 eine weitere Aufladung des Kondensators Cout, wobei gleichzeitig der Transistor 1 geöffnet ist und während der zusätzlichen Aufladung durch den Transistor 18 auch bereits der Kondensator C in aufgeladen wird. Dadurch erfolgt aber kein Umladeeffekt, was mit einem Absinken der Spannung des Kondensators C out verbunden wäre, sondern es wird lediglich der Kondensator C in auf die gleiche Spannung aufgeladen, wie der Kondensator Cout. Dann wird der Transistor 22 geöffnet, und nun erfolgt eine völlige Entladung des Kondensators C out über den Transistor 20. Sobald dieser Kondensator Cout entladen wird, wird der Transistor wieder durchlässig gesteuert und nunmehr entlädt sich ebenfalls der Kondensator C in, und zwar ebenfalls bis auf das Potential 0. Dies geht auch eindeutig aus den Spannungsdiagramrien der Fig. 2 dieser Entgegenhaltung hervor, wo es Zeiten gibt, nämlich nach dem Zeitpunkt ;4, wo beide Kondensatoren bis auf 0 entladen sind. Erst wenn dieser Zustand eingetreten ist, wird der Transistor 21 wieder gesperrt und der ganze Hergang beginnt von neuem.

Bei der bekannten Anordnung werden also beide Kondensatoren auf Nullpotential entladen und müssen auch stets wieder von neuem auf die volle Spannung aufgeladen werden, so daß dadurch die durch die Umladung entstehende Verlustleistung mit dieser Anordnung nicht verringert werden kann.

In der US-Patentschrift 36 56 004 ist eine bipolare Treiberschaltung zur Auf- und Entladung eines Kondensators beschrieben, wobei ein Transistor parallel und ein zweiter in Reihe zur kapazitiven Last und zum Versorgungsspannungspotential geschaltet ist. Der Paralleltransistor wird zur Entladung der Lastkapazität und der Reibentransistor zu deren Aufladung verwendet. Ziel der Schaltung ist es, dafür zu sorgen, daß die Lastkapazität stets auf das volle Versorgui.gspotential aufgeladen werden kann, was dadurch geschieht, daß der Serientransistor nicht eher durchgeschaltet wird, als bis die Aufladung der Lastkapazität über den Paralleltransistor er^folgt ist. Auch mit dieser Schaltung können Umladeverluste nicht verringert werden.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung anzugeben, durch die die Verlustleistung verringert wird, die dadurch entsteht, daß ein Signalgenerator eine aufgrund der an seinem Ausgang angeschlossenen Schaltkreise verursachte Lastkapazität auf· und entladen muß. Diese Aufgabe wird gemäß den im Kennzeichen des Patentanspruchs 1 abgegebenen Merkmalen gelöst.

Durch die erfindungsgemäße Schaltungsanordnung wird beim Entladevorgang der Lastkapazität über den Signalgenerator ein Teil der Ladung so lange gespeichert, bis sie für den nächsten Aufladevorgang der Lastkapazität wieder verwendet werden kann. Dabei kann vor dem eigentlichen Entladevorgang der Lastkapazifät über den Signalgeherator ein Teil der Ladung auf die Zusatzkapazität Überführt werden. Die dann noch auf der Lastkapazität verbleibende Ladung fließt anschließend über den Signalgenerator ab. Damit wird die auf der Ausgangsleitung des Signalgenerators kapazitiv gespeicherte Energie beim Entladen nicht vollständig in Wärme umgesetzt, vielmehr wird beim Aufladevorgang der Lastkapazität ein Teil der Ladung wieder zur Verfügung gestellt.

Da beini Aufladevorgang ein Teil der in der Zusatzkapazität gespeicherten Ladung auf die Lastkapazitäten wieder übertragen wird, muß nur noch der Rest der zur Aufladung benötigten Ladung über den Signalgenerator einer Versorgungsspannungsquelle entnommen werden.

id Sind die Schaltkreise auf einem Halb^iterbaustein integriert, so kann auch die Zusatzkapazität auf diesem Baustein mitintegriert sein. Es ist aber auch möglich, die Zusatzkapazität durch einen an den Halbleiterbaustein angeschlossenen Kondensator zu realisieren,
π Falls für die Schaltkreise komplementäre Signale benötigt werden, sind entweder zwei Signalgeneratoren oder ein Signalgenerator mit zwei Ausgängen erforderlich. In diesem Falle kann jeweils die eine, den einen Ausgang belastende Lastkapazität als Zusatzkapazität für die andere, den anderen Ausgang belastende Lastkapaziiät verwendet werden.

Die wesentlichen Vorteile der eivndungsgemäßen Schaltungsanordnung liegen darin, daß d.-r Stromverbrauch zum Betrieb des Signalgenerators geringer wird und kleinere Stromspitzen auftreten. Dadurch wird die Stromversorgung entlastet. Es kann Verlustleistung eingespa.-ί werden oder eine höhere Geschwindigkeit erzielt werden. Werden in einem System eine Vielzahl von Halbleiterbausteinen verwendet, dann führt die jo geringere Wärmeentwicklung zu einer Entlastung der Kühlung für das System.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Anhand von Adsführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigt

Fig. 1 eine Ausführung eier Schaltungsanordnung,

F i g. 2 ein Spannungsdiagramm für die Schaltungsanordnung der Fig. 1,

F i g. 3 eine zweite Ausführungsform der Schaltungsanordnung, bei der die Zusatzkapazität vorgeladen wird.

F ι g. 4 ein Spannungsdiagramm der Schaltungsanordnung der Fig. 3.

F i g. 5 eine dritte Ausführungsform der Schaltungsanordnung, bei der von den Signalgeneratoren komplementäre Ausgangssignale abgegeben werden,

F i g. 6 ein Spannungsdiagramm für die Schaltungsanordnung der F i g. 5,

Fig. 7 eine vierte Ausführungsform der Schaltungsanordnung, bei der von Signalgeneratoren komplementäre Ausgangssignale abgegeben werden,

F i g. 8 ein Spannungsdiagramm für die Schaltungsanordnung der Fig. 7,

^c i & 9 sin Spannungsdiagramm für die Schaltungsanordnung der F i g. 7 bei einer anderen Betriebsweise dieser Schaltungsanordnung,

Fig. 10 ein Spannungsdiagramm für die Schaltungsanordnung der F i g. 7 bei einer weiteren Betriebsweise dieser Schaltungsunordnung.

In den Ausführungsbeispielen sind die Schalter der Schaltungsanordnung durch MOS-Transistoren realisiert worden. Ebenfalls ist die Ausgangsstufe der Signalgeneratoren in MOS-Technik realisiert. Es ist auch nur die Ausgangsstufe der Signalgeneratoren dargestellt, da diese zur Erklärung der Schaltungsanordnung ausreicht. Die am Ausgang des Signalgenerators liegende Lastkapazität, die von einer Mehrzahl von

Schattungseingängen von Schaltkreisen gebildet wird, wird in den Figuren als eine einzige Lastkapazität dargestellt. Diese Lästkäpaztlät syffiböliseft also nur die Summe der von der Ausgangsleitung und den Schaltungseingängen der Schaltkreise verursachten Kapazitäten, die den Ausgang des Signalgenerators belasten. Bei den in den Figuren dargestellten Spannungsdiagrammen sind jeweils Spannungen über die Zeit t aufgetragen.

Als Beispiel einer Ausgangsstufe eines Signalgenerators ist in den Figuren die Zusammenschaltung zweier MOS-Transistoren ML und ME gezeigt, die eine Gegentaktstufe bilden. Dazu sind die gesteuerten Strecken der Transistoren ML und ME miteinander verbunden, der freie Anschluß der gesteuerten Strecke des Transistors ML ist mil einer Versorgungsspannung VDD. dec freie Anschluß der gesteuerten Strecke des Transistors MEist z. B. mit Null Volt verbunden. An den Steuereingang des Transistors ML wird ein Signal Φ 3. an den Steuereingang des Transistors MEe\n Signal Φ 2 angelegt. Im folgenden wird der Transistor ML Ladetransistor, der Transistor ME Entladetransistor genannt.

Der Verbindungspunkt der gesteuerten Strecke des Ladetransislors und des Entladetransistors bildet den Ausgang A. Von diesem Ausgang A führt dann die Ausgangsleitung zu den Schaltungseingängen der Schaltkreise. An diesem Ausgang A ist eine Lastkapazität CL dargestellt, die. wie bereits beschrieben, die von der Ausgangsleitung und den Schaltungseingängen jci Verursachten, den Ausgang des Signalgenerators belastenden Kapazitäten symbolisiert. Der Ausgang A ist weiterhin über einen Schalter MSmh einer Zusatzkapazität CZ verbunden. Der Schalter MS ist ebenfalls als MOS-Transistor (Schalttransistor) realisiert, an dessen Steuereingang ein Schaltsignal Φ 1 anliegt.

Mit Hilfe der Fig. 2 wird die Funktionsweise der Schaltungsanordnung nach F i g. 1 beschrieben. Dabei ist in der Zeile I das Schaltsignal Φ 1. in der Zeile 2 das Signal Φ 2. in der Zeile 3 das Signal φ 3. in der Zeile 4 die w Spannung a an dem Punkt A und in der fünften Zeile die Spannung ban dem Punkt ßdargestellt.

ι angenommen, uau 4

Das Signal Φ 2 wird abgeschaltet und wieder das Schaltsignal Φ 1 an den Schalttransistor MS angelegt (Bereich Ht der Fig.2). Dadurch wird ein Teil der Ladung der Zusatzkapazität CZ an die Lastkapazität CL übergeben. Entsprechend steigt die Spannung a an dem Punkt A an, während die Spannung b an dem Punkt B absinkt.

Das Schaltsignal Φ 1 wird wieder abgeschaltet und damit der Schalttransistor MS gesperrt. Dagegen wird das Signal Φ 3 an den Ladetransistor ML angelegt. Nunmehr wird die Lastkapazität CL über den Ladetransistor ML von der Versorgungsspannung VDD her aufgeladen. Entsprechend steigt die Spannung a an dem Punkt A an, während die Spannung b an dem Punkt B konstant bleibt. Dies ist im Bereich IV der Fig.2 gezeigt.

Wie aus der Figur entnommen werden kann, wird die Lastkapazität CL nicht vollständig über die Ausgangsstufe des Signalgenerators entladen. Vielmehr wird ein Teil der Ladung über den Schalttransistor MS zur Zusatzkapazilät CZgeführt (beim Entladevorgang) und beim Aufladevorgang wieder ein Teil der Ladung der Zusalzkapazität CZder Lastkapazität CL zugeführt.

Eine zusätzliche Entlastung der Versorgungsspannungsquelle hinsichtlich der Spitzenströme kann dadurch erzielt werden, daß der Punkt öder Schaltungsanordnung in der Zeil zwischen Entladung und Aufladung der Lästkäpazität CL höher aufgeladen wird. Dies ist in Fig. 3 dargestellt. Hier ist die Zusatzkapazität CZüber einen MOS-Transistor MZ an die Versorgungsspannung VDD angeschlossen. Der Steuereingang des Transistors MZ wird von dem Signal Φ 2 angesteuert.

Die Betriebsweise dieser Schaltung gemäß Fig. 3 wird anhand des Spanriungsdiagramms der F i g. 4 kurz erläutert. Am Beginn der in F i g. 4 gezeigten Zeilen sind wiederum die dargestellten Spannungen angegeben. Im Bereich I wird an den Schalttransistoren MS das Schaltsignal Φ 1 angelegt. Da die Lastkapazität CL geladen ist, kann sie sich teilweise über den Schalttransistor MS auf die Zusatzkapazität CZ entladen. Demgemäß sinkt die Spannung a am Punkt A und steigt die Spannung 6 am Punkt B. Im Bereich II liegt nur das

giitii uic i_a3lna|Ja£tlfil

CL aufgeladen ist. während die Zusatzkapazität CZ noch eine Restladung enthält. Dabei wird von der Ausnahme ausgegangen, daß die Kapazität CL gleich der Kapazität CZ entspricht Im Bereich I wird an den Schalttransistor MS das Schaltsignal Φ ! angelegt und damit wird der Schalttransistor MS leitend gesteuert. Der Ladetransistor ML und der Entladetransistor ME sind dagegen noch gesperrt. Nun kann sich die Lastkapazität CL über den Transistor MS auf die Zwischenkapazität CZ teilweise entladen. Somit sinkt die Spannung 2 an dem Punkt A ab, während die Spannung b an dem Punkt B ansteigt (Fig.2). Die Ladung, die bei diesem Vorgang von der Lastkapazität CL auf die Zusatzkapazität CZ übertragen wird, hängt von dem Kapazitätsverhältnis CZ/CL ab.

Nun wird das Schaltsignal Φ I abgeschaltet und der Transistor MS gesperrt Dagegen wird an den Entladetransistoren ME das Signal Φ 2 angelegt, wodurch dieser leitend gesteuert wird. Die Lastkapazität CL kann sich nun über den Entladetransistor ME vollständig entladen. Dieser Vorgang ist im Bereich II der F i g. 2 dargestellt Das heißt die Spannung b an dem Punkt B ändert sich nicht während die Spannung a an dem Punkt A auf den MinimaKvert z. B. Null Volt zurückgeht

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leitend gesteuert und die Lastkapazität CL kann sich

■r> völlig entladen. In dieser Zeit ist aber auch der Transistor MZ leitend gesteuert und die Zusatzkapazität kann sich zusätzlich aufladen. Im Bereich III liegt nur das Schaltsignal Φ 1 an, d. h. der Schalttransistor MS ist leitend gesteuert. Nun entlädt sich die Zusatzkapazität CZüber den Schalttransistor M5auf die Lastkapazität CL Da aber die Zusatzkapazität CZ jetzt eine größere Ladung enthält, wird auch die Lastkapazität CL höher aufgeladen. Im Bereich IV ist nur der Ladetransistor ML leitend gesteuert, somit wird die Lastkapazität CL auf

t5 ihren Endwert aufgeladen.

Es ist nicht erforderlich, daß der Punkt B über einen Transistor mit der Versorgungsspannung VDD verbunden ist Es wäre auch möglich, den Punkt B über einen Widerstand oder eine Diode mit der Versorgungsspannung zu verbinden.

Werden für die zu versorgenden Schaltkreise komplementäre Signale benötigt dann kann die Schaltungsanordnung entsprechend Fig.5 aufgebaut sein. Die komplementären Ausgangssignale werden von zwei Ausgangsstufen eines oder zweier Signalgeneratoren erzeugt Die erste Ausgangsstufe besteht aus dem Ladetransistor ML I und dem Entladetransistor ME1. Der Steuereingang des Ladetransistors ML wird von

dem Signal Φ 3 angesteuert, während an dem Steuereitv gang des Enlladetransistors ME I das Signal Φ 2 anliegt. Der Ausgang der Ausgangsstufe ist mit A 1 bezeichnet. Entsprechend ist die zweite Ausgangsstufe aufgebaut. Sie bestellt aus deni Ladetransistor ML2 und dem Entladetransistor ME2. Jetzt wird aber dem Steuereingang des Ladetransislors ML 2 das Signal Φ 2, dem Steueremgang des Entladetransistors ME2 das Signal Φ 3 zugeführt. Der Ausgang der Ausgangsstufe ist mit A 2 benannt. Von dem Ausgang A 1 bzw. A 2 führt jeweils eine Ausgangsleitung zu Schallunpseingängen von Schaltkreisen, die von den komplementären Ausgangssignalen angesteuert werden.

Am Ausgang A 1 der ersten Ausgangsstufe ist die erste Lastkapazität CL1 angeordnet, während am Ausgang der zweiten Ausgangsstufe die Laslkapazität CL 2 liegt. Die beiden Ausgänge A 1 und A 2 sind über den Schalttransistor MS miteinander verbunden. An dem Sleuereingang des Schalttransistors MS ist wiederum das Schaltsignal Φ 1 angelegt.

Aus Fig. 6 ergibt sich, wie die Schaltungsanordnung nach Fig.5 betrieben wird. Dabei kann entnommen werden, daß die Lastkapazität der einen Ausgangsstufe jeweils als Zusatzkapazität der anderen Ausgangsstufe verwendet wird. Zum Beispiel sei die Lastkapazität CL 1 aufgeladen, während die Lastkapazität CL 2 entladen ist. Wird nun das Schaltsignal Φ 1 an den Schalttransistor MS angelegt und dieser damit leitend gesteuert, so entlädt sich die Lastkapazität CL 1 zum Teil über den Schalttransistor /V/Sauf die Lastkapazität CjL 2. die jetzt als Zusatzkapazität wirkt. Diese Verhältnisse ergeben sich aus dem Bereich I der Fig.6. Dementsprechend nimmt die Spannung a 1 am Punkt A 1 ab, während die Spannung a 2 am Punkt A 2 zunimmt.

Anschließend liegt nur das Signal Φ 2 an. Das bedeutet, daß der Entladetransistor ME1 der ersten Ausgangsstufe leitend gesteuert ist und sich die Lastkapazität CL 1 vollständig entladen kann. Gleichzeitig wird aber der Ladetransistor ML2 der zweiten Ausgangsstufe leitend gesteuert und die Lastkapazität CL 2 kann sich auf seinen höchsten Wert aufladen.

In der driuer: Betriebsphase (Bereich III der Fig.6)

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Schalttransistor MS ist leitend. Nun kann sich die Lastkapazität CL 2 über den Schalttransistor MSauf die Lastkapazität CL 1 entladen. Entsprechend nimmt die Spannung a 2 am Punkt A 2 ab. während die Spannung a 1 am Punkt A 1 wieder zunimmt. Nun wirkt die Lastkapazität CL 1 als Zusatzkapazität.

Wird das Signal Φ 3 angeschaltet, so lädt der Ladetransistor ML1 der ersten Ausgangsstufe die Lastkapazität CL1 weiter auf. Da gleichzeitig der Entladetransistor ME2 leitend gesteuert ist. wird die Laslkapazität CL 2 völlig entladen (Bereich IV).

Aus Fig.6 ergibt sich, daß an den Ausgängen A 1 bzw. A 2 komplementäre Ausgangssignale abgegeben werden. Außerdem kann dem Spannungsdiagramm entnommen werden, daß jeweils die eine Lastkapazität als Zusatzkapazität der anderen Lastkapazität dient.

Bei der Schaltungsanordnung der Fig. 5 überlappen sich die an den Ausgängen A 1 und A 2 abgegebenen Signale. Ist dies nicht erwünscht, dann kann die Schaltungsanordnung gemäß F i g. 7 aufgebaut sein. Mit Hilfe dieser Schaltungsanordnung ist es aber auch möglich, die Signale des Signalgenerators sich stark überlappen zu lassen oder Signale gegeneinander zu verschieben. In welcher Betriebsweise die Schaltungsanordnung der F i g. 7 arbeitet, kann durch die Folge der Signale Φ 1 bis Φ 3 bzw. Φ i' bis Φ 3' festgelegt werden.

Die Schaltungsanordnung der Fig.7 unterscheidet

sich von der Schallungsanordnung der Fig.5 dadurch, daß eine Zusatzkapazität CZ vorgesehen ist, die über

■3 Schalttfänsistoren MS \ bzw. MSl mit den Ausgängen A 1 bzw. A 2 der Ausgangsstufen der Signalgeneratören verbunden ist. Die Schalttransistoren MS \ bzw. MS 2 werden von den Schaltsignalen Φ 1 bzw. Φ Γ angc steuert. Am Steuereingang des Ladetransistors ML I

ίο der ersteh Ausgangsstufe wird das Signal Φ 3, am Sleuereingang des Entladetransistors MEi der ersten Ausgangsstufe wird das Signal Φ 2 angelegt. Dem Steuereingang des Ladetransistors ML 2 der zweiten Ausgangsstufe wird das Signal Φ 2' und dem Steuerein-

U gang des Enlladetransistors ME2 der zweiten Ausgangsstufe wird das Signal Φ 3' zugeführt. Durch entsprechende Wahl der Signale Φ 1, Φ Γ, Φ 2, Φ 2' und Φ 3. Φ 3' kann die Phasenlage der Signale an den Ausgängen A 1 und A 2 zueinander festgelegt werden.

2ö tine erste Betriebsweise mit der Schaltungsanordnung der F i g. 7 wird anhand des Spannungsdiagramms der Fig.8 erläutert. Dabei sind in der ersten Zeile die Schaltsignale Φ 1. Φ Γ, in der zweiten Zeile die Signale Φ 2. Φ 2'. in der dritten Zeile die Signale Φ 3. Φ 3'. in der vierten Zeile die Spannung a I am Ausgang A I. in der fünften Zeile die Spannung a 2 am Ausgang A 2 und in der sechsten Zeile die Spannung b am Punkt B dargestellt. Die Signale Φ J', Φ 2', Φ 3' sind gestrichelt eingezeichnet.

Ji) Zunächst sei angenommen, daß die Lastkapazität CL 1 aufgeladen ist. während die Lastkapazität CL 2 entladen ist. Nun wird das Schaltsignal Φ 1 an den Schalttransistor MS1 angelegt und dieser damit leitend gesteuert. Jetzt kann sich die Lastkapazität CL 1 über den Schalttransistor MSi auf die Zusatzkapazität CZ entladen. An der Ladung der Lastkapazität CL 2 dagegen ändert sich nichts, da noch der Entladetransistor ME2 durch das Signal Φ 3' angesteuert wird (Bereich I).

In der nächsten Betriebsphase wird das Signal Φ 2 an den Entladetransistor ME 2 der ersten Ausgangsstufe angelegt. Nunmehr kann sich die Laslkapazität CL 1 nhpr den FntlndetrariMstnr MFX vollständig entladen. Auch jetzt ändert sich an der Ladung der Lastkapazität CL 2 nichts (Bereich II).

Jetzt wird das Signal Φ 3' am Entladetransistor ME2 der zweiten Ausgangsstufe abgeschaltet und dann das Schaltsignal Φ Γ an den zweiten Schalttransistor MS2 angeschaltet. Nunmehr kann sich die Zusatzkapazität CZüber den Schalttransistor MS2 auf die Lastkapazität CL 2 entladen und entsprechend steigt die Spannung a 2 am Punkt A 2, während die Spannung b am Punkt B sinkt (Bereich III).

Das Schaltsignal Φ V verschwindet und es wird das Signal Φ 2' an den Ladetransistor ML2 der zweiten Ausgangsstufe angelegt. Somit kann sich die Lastkapazität CLl über, den Ladetransistor ML2 vollständig aufladen. Das Signal Φ 2 liegt immer noch an den Entladetransistor MEl an, so daß die Lastkapazität

t>o CL1 entladen bleibt (Bereich IV).

Nun wird wieder das Schaltsignal Φ Γ an den zweiten Schalttransistor MST. angeschlossen. Die Folge ist. daß sich die Lastkapazität CL 2 über den Schaltlransistor MS2 auf die Zusatzkapazität CZentlädt Die Spannung b am Punkt B steigt an, während die Spannung a 2 am Punkt A 2 sinkt (Bereich V). Das Schaltsignal Φ Γ wird abgeschaltet und dann wird das Signal Φ 3' an den Entladetransistor ME2 der zweiten Ausgangsstufe

angeschaltet. Über den Eniladetransislor ME2 kann sich die Lastkapazität CLl vollständig entladen. Auch jetzt noch liegt an dem Entladetransislor ME1 das Signal Φ 2 an, so daß die Lastkapazität CL 1 noch entladen ist (Bereich Vl).

Nun wird das Schaltsignal Φ 1 an den ersten Schalltransistor MS1 angelegt und die Zusatzkapazität CZ kann sich über den Schälttransisior MS 1 auf die Lastkapazität LL 1 entladen. Entsprechend steigt die Spannung a 1 am Punkt A 1 an, Während die Spannung b am Punkt Ssinkt (Bereich VII).

Das Schaltsignal Φ 1 wird abgeschaltet, dagegen wird das Signal Φ 3 an den Ladetransistor ML 1 der ersten Ausgangsstufe angeschaltet. Nun kann sich die Lastkapazität CJL 1 über den Ladetransistor ML 1 vollständig tntladen. Während dieser Zeit bleibt die Lastkapazität CL 2 weiterhin entladen, da das Signal Φ 3' am Entladetransistor ME3 der zweiten Ausgangsstufe weiterhin anliegt.

Der F i g. 8 kann ohn? wpitprpc entnnmmon werden, «laß sich die Signale an den Ausgängen A 1 und A 2 nicht mehr überlappen. Das wird dadurch erreicht, daß die tine Lastkapazität erst dann wieder aufgeladen wird, wenn die andere Lastkapazität bereits völlig entladen ist.

Aus F i g. 9 ergibt sich eine andere Betriebsweise der Schaltungsanordnung der Fig. 7. Hier werden die Signale Φ 1 bis Φ 3 bzw. Φ Γ bis Φ 3' in einer anderen Reihenfolge angelegt. Auf diese Weise kann eine starke Überlappung der Signale an den Ausgängen A 1 und A 2 erreicht werden.

Anhand der F i g. 9 wird diese Betriebsweise beschrieben. Zunächst soll die Lastkapazität CL 1 aufgeladen lein, während die Lastkapazität CL 2 entladen ist. Wird das Schaltsignal Φ Γ an den zweiten Schalttransistor ■MS2 angelegt, dann kann sich die Zusatzkapazität CZ über den Schalttransistor MS2 auf die Lastkapazität CL 2 entladen. Das heißt, die Spannung a 2 am Punkt A 2 steigt an, während die Spannung b am Punkt B absinkt. Gleichzeitig liegt das Signal Φ 3 am Ladetransistor ML 1 der ersten Ausgangsstufe an, und somit bleibt die Lastkapazität CL 1 völlig aufgeladen (Bereich I).

Jetzt wird das Schaltsigr>al Φ 1' abgeschaltet und das Signal Φ 2' an den Ladetransistor ML 2 der zweiten Ausgangsstufe angeschaltet. Nun kann sich die Lastkapazität CL 2 zu ihrem Endwert aufladen. Das Signal Φ 3 liegt weiterhin an dem Ladetransistor ML1 der ersten Ausgangsstufe an und somit bleibt die Lastkapazität CL 1 weiter geladen. Da gleichzeitig die Lastkapazität CL 2 aufgeladen ist, überlappen sich die Signale an den Punkten A 1 und A 2 (Bereich II).

Jetzt wird das Signal Φ 3 abgeschaltet und damit der Ladetransistor ML 1 gesperrt. Anschließend wird das Schaltsignal Φ 1 an den ersten Schalttransistor MS1 angelegt und die Lastkapazität CL1 kann sich Ober den Schalttransistor MSi auf die Zusatzkapazität CZ entladen. Somit steigt die Spannung b am Punkt B an, während die Spannung a 1 am Punkt A 1 absinkt Die Spannungsverhältnisse der Lastkapazität CL 2 werden dagegen nicht geändert, das heißt, das Signal Φ 2' Hegt weiterhin am Ladetransistor ML 2 an (Bereich III).

Das Schaltsignal Φ 1 wird abgeschaltet und das Signal Φ 2 an den Entladetransistor MEt der ersten Ausgangsstufe angeschaltet. Nun kann sich die Lastkapazität CLl über den Entladetransistor MEl völlig entladen. Wiederum ändert sich die Ladung des Lasttransistors CL 2 nicht, da das Signa! Φ 2' weiter anliegt (Bereich IV).

In der nächsten Betriebsphase wird das Signal Φ 2' abgeschaltet und damit der Enlladetransistor ME I gesperrt. Dagegeu wird das Schaltsignal Φ I an den Schälttransisior MSi wieder angelegt. Jetzt kann die Zusatzkapazilät CZ ein Teil seiner Ladung ah die Lastkapazität CL 1 abgeben. Somit steigt die Spannung a 1 am Punkt A 1 svieder an (Bereich V),

Das Schaltsignal Φ 1 wird abgeschaltet, dagegen wird dem Ladetfansisior ML 1 das Signal Φ 3 zugeführt und

ίο damit dieser leitend gesteuert. Dadurch wird über den Ladetransistor ML 1 die Lastkapazität CL 1 aufgeladen. Da das Signal Φ 2' weiterhin an dem Ladetransistor ML 2 anliegt, ist auch die Lastkapazität CL 2 noch aufgeladen. Somit überschneiden sich die Signale an den Ausgängen A 1 und A 2 (Bereich Vl).

letzt wird das Signal Φ 2 abgeschaltet und das Schaltsignal Φ I' dem Schalttransistor MS 2 zugeführt. Jetzt entlädt sich die Lastkapazität CL 2 über dem Schälttransisior /V/52 auf die Zusatzkapazität CZ, d. h.

jo die Spannung a 2 am Punkt A 2 sinkt und die Spannung b am Punkt B steigt an. Dagegen bleibt die

Lastkapazität CL 1 aufgeladen, da das Signal Φ 3 am Ladetransistor ML 1 weiter anliegt (Bereich VII).

Das Schaltsignal Φ Γ verschwindet wieder, dagegen

as wird das Signal Φ 3' an den Entladetransistor ME2 abgelegt. Jetzt kann sich die Lastkapazität CL 2 über den Entladetransistor ME2 entladen. Auch jetzt noch liegt das Signal Φ 3 am Ladetransistor ML 1 der ersten Ausgangsstufe an, so daß die Lastkapazität CL1

jo aufgeladen bleibt (Bereich VIII).

Aus Fig.9 ergibt sich, daß hier die Ausgangssignale an den Punkten A\ und Λ 2 sich überlappen. Aus diesem Grunde wird die Lastkapazität erst dann entladen, wenn die andere Lastkapazität bereits aufgeladen ist. Dazu werden die Signale Φ 3 und Φ 2' gleichzeitig an die Ladetransistoren ML der Ausgangsstufe angelegt.

F i g. 10 zeigt die Signalfolge, wenn die Signale an den Punkten A1 und A 2 gegeneinander verschoben werden. Jetzt wird davon ausgegangen, daß die Lastkapazität CL 1 geladen ist, während die Lastkapazität CL 2 entladen ist. Dementsprechend liegt das Signal Φ 3 am Ladetransistor ML 1 der ersten Ausgangsstufe und das Signai ν 5' am Enuaücuarisisiui MEt uct zweiten Ausgangsstufe an.

Es wird das Schaltsignal Φ1 an den ersten Schalttransistor MS1 angelegt. Die Lastkapazität CL 2 kann sich über dem Schalttransistor MSi auf die Zusatzkapazität CZ entladen. Die Spannung a I am Punkt A 1 sinkt, während die Spannung b am Punkt B ansteigt Vorher wurde aber das Signal Φ 3 am Ladetransistor ML 1 abgeschaltet Das Signal Φ 3' am Entladetransistor ME2 liegt aber weiterhin an (Bereich

Das Schaltsignal Φ 1 wird abgeschaltet dagegen wird das Signal Φ 2 an den Entladetransistof MEi der ersten Ausgangsstufe angelegt Die Lastkapazität CL 1 kann sich vollständig über den Entladetransistor MEi entladen. Somit ist sowohl die Lastkapazität CL1 als auch die Lastkapazität CL 2 entladen (Bereich II).

Nun wird das Signa! Φ 3' abgeschaltet und damit der Entladetransistor ML 2 der zweiten Ausgangsstufe gesperrt Das Schaltsignal Φ Γ wird an den zweiten Schalttransistor MS 2 angeschaltet und nun kann ein Teil der Ladung der Zusatzkapazität CZzur Lastkapazität CL 2 übertragen werden. Also steigt die Spassnung 3.2 am Punkt A 2 an, während die Spannung b am Punkt B sinkt Da das Signal Φ 2 am Entladetransistor MEl

ti

der ersten Ausgangsstufe weiter anliegt, bleibt die Lastkapazität CL ! weiter entlader (Bereich 111).

Das Schaltsignal Φ Γ wird abgeschaltet, dagegen wird dem L.adetransistor ML 2 das Signal Φ 2' zugeführt. Dadurch wird die Lastkapaziläi CL 2 bis zu ihrem Endwert aufgeladen. Auch jetzt bleiht die Lastkapazität CL1 völlig entladen (Bereich IV).

Das Signal Φ 2 am Entladetransistor ME1 wird abgeschaltet und an das Schaltsighal Φ 1 an den ersten Schalttransistor MSi angelegt, jetzt gibt die Zusalzkapazität CZ Ladung an die Lastkapazität CL 1 ab. Die Laslkapazitäl CL2 bleibt aber weiterhin aufgeladen, da das Signal Φ 2 am Ladetränsistor ML 2 weiter anliegt (Bereich V).

Das Schältsignäl ΦA wird abgeschaltet, dagegen wird das Signal Φ 3 Viigeschaltel. Die Lastkapazilät CL 1 lädt sich vollständig auf. Da die Lastkapazität CL 2 weiterhin geladen bleibt, überlappen sich die Signale an den Ausgängen A 1 und A !'(Bereich Vl).

Jetzt wird Φ 2' abgeschaltet, dagegen Φ V an den zweiten Schalttransistor /V/52 angelegt. Die Lastkapazität CL 2 kann sich somit über den Schalttransistor MS2 auf die Zusalzkapazifät CZ entladen. Die Laslkapazität CL1 bleibt dagegen auf ihrem höchsten Wert aufgeladen (Bereich VIl).

Anschließend wird das Schaltslgnal Φ 1' abgeschaltet und das Signal Φ 3' dem Entladetransistor MEl zugeführt. Somit kann sich die Lastkapazität CL 2 vollständig entladen (Bereich VIII).

Durch die entsprechende Ansteuerung durch die Signale Φ ist es also möglich₍das an dem einen Ausgang A I abgegebene: Signal gegenüber dem am Ausgang A 2 abgegebenen Signal zeitlich zu verschieben, das heißt, daß die Lästkapazität CLi Und CL2 im Bereich Il gleichzeitig entladen ist, während sie im Bereich VI gleichzeitig aufgeladen ist;

Hierzu fi Blatt ZeiclinunccM

Claims

Patentansprüche:

1. Ladungsspeicher-Schaltanordnung 2:ur Verringerung der Verlustleistung von Signalgeneratoren, die Signale zur Ansteuerung von mindestens einem Schaltungseingang eines Schaltkreises, insbesondere Taktsignale zur Ansteuerung von Schaltungseingängen von auf einem Halbleiterbaustein integrierten nach dem dynamischen Prinzip arbeitenden Schaltkreisen, abgeben, und die an ihren Ausgängen jeweils mit einer Lastkapazität belastet werden, die sie beim Betrieb auf- und entladen müssen, dadurch gekennzeichnet, daß jeder Ausgang (A) über einen Schalter (MS) mit einer Zusatzkapazität (CZ) verbunden ist, daß beim Entladen der Lastkapazität (CL) über den Signalgenerator durch Schließen des Schalters (MS) ein Teil der Ladung auf die Zusatzkapazität (CZ) übertragbar ist und dort speicherbar ist, und daß beim Aufladen der Lastkapazität (CL) über den Signalgenera'.ar diese Ladung teilweise durch Schließen des Schalters (MS) wieder auf die Lastkapazität zurückübertragbar ist.

2. Ladungsspeicher-Schaltanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Schalter (MS) aus einem MOS-Transistor besteht, dessen gesteuerte Strecke zwischen de_rn Ausgang (A) und der einen Klemme eines als Zusatzkapazität (CZ) dienenden Zusatzkondensators liegt und dessen Steuereingang von einem den Transistor leitend steuernden Schaltsignal (Φ 1) angesteuert wird und daß das Schalu>ignal (Φ 1) nur vor dem Entlade- bzw. Aufladevorgang der Lfstkapa '.tat (CL) über den Signalgenerator angelegt ,^:->t.

3. Ladungsspeicher-Schaitano inung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an die Zusatzkapazitäl (CZ) während der Zeit, in der der Schalter (MS) geöffnet ist, von einer Spannungsquelle (KDD^her vorgeladen wird.

4. Ladungsspeicher-Schaltanordnung nach Anspruch 3. dadurch gekennzeichnet, daß die Zusatzkapazität (CZ) über einen Zusatzschalter (MZ) mit der Spannungsquelle (VDD) verbunden ist, und daß der Zusatzschalter (MZ) dann geschlossen ist, wenn die Lastkapazität (CL) über den Signalgenerator entladen wird.

5. Ladungsspeicher-Schaltanordnung nach Anspruch 1, bei der Signalgeneratoren Komplementärsignale an einen weiteren Ausgang abgeben, an dem andere Schaltungseingänge von Schaltkreisen angeschlossen sind, die diesen weiteren Ausgang mit einer Lastkapazität belasten, dadurch gekennzeichnet, daß der Schalter (MS) zwischen den beiden Ausgängen (A 1. A 2) angeordnet ist, daß jeweils eine der Lastkapazitäten (CL 1. CL 2) als Zusatzkapazität der anderen dient, und daß der Schalter (MS) jeweils beim Auf- bzw Entladen der anderen Lastkapazität über die Signalgeneratoren geöffnet ist

6 I.adungsspeicher-Schaltanordnung nach Anspruch I₁ bei der von den Signalgeneratoren komplementäre Signale an einen weiteren Ausgang abgegeben werden, an dem andere Schaltüngseingänge von Schaltkreisen angeschlossen sind, die diesen weiteren Ausgang mit einer Lastkapazität belasten, dadurch gekennzeichnet, daß die Zusatzkapazitäl (CZ) über einen ersten Schalter (MS \) mit

dem ersten Ausgang (A 1) und über einen zweiten Schalter (MS2) mit dem zweiten Ausgang (A2) verbunden ist.

7. Ladungsspeicher-Schaltanordnung nach Anspruch 6, dadurch gekennzeichnet, daß zur Vermeidung der Überlappung der komplementären Signale zuerst an den einen Schalter zwei zeitlich gegeneinander verschobene Schaltsignale zur Auf- bzw. Entladung der zugeordneten Lastkapazität angelegt werden, und daß dann dem anderen Scnalte · zwei zeitlich gegeneinander verschobene Schaltsignale zur Auf- bzw. Entladung der zugeordneten Lastka pa^ität zugeführt werden.

8. Ladungsspeicher-Schaltanordnung nach Anspruch 6, dadurch gekonnzeichnet, daß zur Überlappung der komplementären Signale zuerst an den einen Schalter zwei zeitlich gegeneinander verschobene Schaltsignale zur Ent- bzw. Aufladung der zugeordneten Lastkapazität angelegt werden und daß dann an den anderen Schalter zwei zeitlich gegeneinander verschobene Schaltsignale zur Entbzw. Aufladung der zugeordneten Lastkapazität angeschaltet werden.