DE2538912A1 - Verfahren und anordnung zum zeitmultiplexen elektronischen schalten von fernsprechkanaelen - Google Patents

Description

CSELT Centro Studi e Laboratori Telecomunicazioni s.p.a.

Turin, Italien

Verfahren und Anordnung zum zeitmultiplexen elektronischen Schalten

von Fernsprechkanälen

Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zum zeitmultiplexen elektronischen Schalten von Fernsprechkanälen und betrifft das Arbeiten mit hoher Geschwindigkeit.

In den modernen Schaltvermittlungen wächst die Zahl der gleichzeitig zu bedienenden Telefonkanäle mehr und mehr an, was die Lösung vieler Probleme erfordert, insbesondere der folgenden:

- Zugriff zu den ankommenden und aus dem Schaltnetzwerk ausgehenden Kanälen;

- Steuerung des Schaltnetzwerks und seine Datenverarbeitung;

- Flexibilität für eine sehr schnelle Anpassung an Erfordernisse der Teilnehmer;

- Zuverlässigkeit, Kostengünstigkeit und Instandhaltung.

609813/0299

Die bekannten und derzeit verwendeten Schaltsysteme, die gleichzeitig eine hohe Zahl von Telefonkanälen bedienen können, verwenden gleichzeitig sowohl rauramultiplexe Stufen als auch zeitmultiplexe Stufen, die geeignet miteinander verbunden sind. Diese Schaltsysteme lösen jedoch die aufgezählten Probleme nicht vollkommen, insbesondere weisen sie einen beschränkten Zugriff, eine erhebliche Kompliziertheit der Schaltung und der Verarbeitungsvorgänge, eine verminderte Flexibilität wegen ihres hybriden Aufbaus und Probleme hinsichtlich der Kosten, der Wartung und der Zuverlässigkeit auf.

Diese und andere Nachteile werden durch das erfindungsgemäße Verfahren überwunden, mit dem gleichzeitig und zeitmultiplex bis zu 8000 Telefonkanäle verarbeitet werden können, deren volle Zugreif barkeit sichergestellt ist. Seine Durchführung und ein Aufbau hierzu sind einfach und lösen in bestmöglicher Weise die mit der Netzwerkverarbeitung und -steuerung verbundenen Probleme. Außerdem kann das Schaltsystem in Modulaufbau hergestellt sein und stellt hierdurch die größte Flexibilität selbst dann sicher, wenn es unterbestückt ist. Es ist nicht schwerfällig und raumungünstig, sondern wird vollständig in digitaler elektronischer Technik dargestellt.

Das erfindungsgemäße Verfahren, ausgehend von einem Verfahren nach dem Oberbegriff des Anspruchs 1, zeichnet sich dadurch aus, daß man die eingehenden PCM-Systeme in Gruppen vieler Systeme organisiert, von denen man die Informationen jeder Gruppe einzeln zeitmultiplex und gleichzeitig mit den Informationen der anderen Gruppen verarbeitet, und daß man jeden Kanal jedes Systems jeder Gruppe zeitmultiplex mit jedem beliebigen Kanal jeden beliebigen Systems jeder beliebigen Gruppe verbindet.

Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen und der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigen:

60981 3/0299

Pig. 1 einen Blockschaltplan der erfindungsgemäßen Anordnung des Schaltsystems;

Fig. 2 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks III einer Eingangs-Zwischenschaltung II in Pig. I;

Fig. 3 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks RCl eines Schaltnetzwerks RC in Fig. 1;

Fig. 4 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks IUl einer Ausgangs-Zwischenschaltung IU in Fig. 1;

Fig. 5 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks CCl einer Zählerschaltung CC in Fig. 1;

Fig. 6 ein Vergleichsschema der den Betrieb der Anordnung steuernden Steuersignale innerhalb eines Kanal-Arbeitsintervalls des Multiplexrahmens;

Fig. 7 ein Vergleichsschema der den Betrieb der Anordnung steuernden Steuersignale innerhalb einer Bit-Zeit, wobei Fig. 7a sich auf die Zeit des ersten Bits eines Kanals bezieht und Fig. 7b sich auf die Zeit des letzten Bits des selben Kanals bezieht.

Gemäß Fig. 1 gehen Pulskodemodulations-Kanalbündel, sogenannte "Systeme", PCM in die Telefonvermittlung ein und von ihr aus. Diese Systeme sind aus Gründen des Modulaufbaus in η eingehende Gruppen g^ g₂,...g_n und η ausgehende Gruppen g^, S*₂»·'·&^ί _η eingeteilt, von denen jede Gruppe 32 Systeme zusammenfaßt. Ein System besteht gemäß einer Vereinbarung der europäischen Postverwaltungen jeweils aus 32 zeitmultiplex in einen Rahmen geschachtelten Kanälen von je 8 Bit, nämlich aus 30 Sprachkanälen, einem Synchronisierkanal und einem Steuerkanal. Jeder Kanal

60981 3/0299

verfügt also innerhalb jedes Multiplexrahmens über ein Bitoktett, das in Serie während eines Kanal-Arbeitsintervalls einläuft. Die Systeme sind mit f bezeichnet, wobei ein erster Index die Nummer der Gruppe und ein zweiter Index die Nummer des Systems innerhalb der Gruppe angibt (Pig.2).

Eine Eingangs-Zwischenschaltung II (Pig.l) ist in η Blöcke eingeteilt, die parallel arbeiten. Die Zahl η der Blöcke gleicht der Zahl der Gruppen. Die Zwischenschaltung II führt die folgenden Funktionen aus:

- Multiplexieren und Bit-um-Bit-Serienumsetzen der in jeden Block einlaufenden PCM-Systeme, die als bereits synchronisiert vorausgesetzt werden;

- Bitoktett-Parallelumsetzung; diese Parallelumsetzung betrifft jeden auf diese Systeme bezogenen Kanal. Die Betriebsweise von II wird unter Bezugnahme auf Fig. 2 ausführlicher erläutert.

Ein Schaltnetzwerk RC ist mit Lese-Schreib-Speichern ausgestattet und führt die Funktionen eines ZeitVerbindungsnetzwerks aus. Es besteht aus η Blöcken RCl....RCn, die über Verbindungen a_lS a₂,...a mit den η Blöcken III,....Hn von II verbunden sind. In diesen η Blöcken RCl,....,RCn wird der EinschreibVorgang parallel durchgeführt, der Speichervorgang sequentiell durchgeführt und der Lesevorgang parallel durchgeführt. Die Betriebsweise des Schaltnetzwerke RC wird im einzelnen unter Bezugnahme auf Fig. 3 erläutert.

Das Schaltnetzwerk RC wird von einer Adressierschaltung MI anadressiert, die über eine Verbindung 1 die von einem elektronischen Vermittlungsrechner EL kommenden Schaltnachrichten empfängt, sie speichert und zu gegebener Zeit über eine Verbindung 2 zum Schaltnetzwerk RC weitergibt. Adressierschaltungen dieser Funktion sind in der elektronischen Vermittlungstechnik an sich bekannt.

- 5 60981 3/0299

_ cz .

Ein Multiplexierer MXl von an sich bekannter Art wählt die von den η Blöcken des Sehaltnetzwerke RC über Verbindungen b^jb»... b kommenden Daten aus und gibt sie ausgangsseitig auf einer Verbindung 3 ab, wobei er auf der Basis der speziellen Adressiernachrichten arbeitet, die vom Rechner EL ausgehen und von der Adressierschaltung MI über eine Verbindung 4 kommen.

Eine Ausgangs-Zwischenschaltung IU besteht aus η Blöcken IUl, IUn, denen allen gleichzeitig über die Verbindung 3 die vom Multiplexierer MXl kommenden, in Oktetten organisierten Daten eingegeben werden, und die sie in gegebener Zeit in Serie umsetzen, sie in PCM-Rahmen einsetzen und die ausgehenden PCM-Systeme in Gruppen g'₁,....,g' organisieren, die in in beiden Richtungen eindeutiger Entsprechung zu den entsprechenden am Vorrichtungseingang eingerichteten Gruppen stehen. Die Betriebszeiten der Ausgangs-Zwischenschaltung IU sind so, daß sie ausgangsseitig miteinander und mit den eingehenden Systemen syn chronisierte PCM-Systeme abgibt. Die Betriebsweise der Schaltung IU wird im einzelnen unter Bezugnahme auf Fig. 4 beschrieben.

Eine Zeitsteuerschaltung BT erzeugt zwei Taktsignale CK und S, von denen das Taktsignal CK sich auf eine Zeitgebung bezieht, die auf der höchsten von den verschiedenen Schaltungen der Vorrichtung verwendeten Frequenz basiert, und das Taktsignal S das Rahmensynchronisationssignal darstellt, das der Festlegung der phasenoperativen Beziehungen dient, die zwischen den verschiedenen Blöcken der Vorrichtung herrschen. Die Verarbeitung dieses zweiten Taktsignals wird unter Bezugnahme auf Fig. 5 beschrieben werden.

Zum gesamten System gehört weiterhin eine Zählersehaltung CC, die die von der Zeitsteuerschaltung BT empfangenen Taktsignale CK und S weiterverarbeitet. Die Zählerschaltung CC besteht aus

-S-

609813/0299

2S38912

η Blöcken CCl,....,CCn in gleicher Anzahl, als Gruppen von PCM-Systemen und als Blöcke von II, RC und IU jeweils vorhanden sind. Die Blöcke erzeugen jeweils Taktsignale Ul, U2,...., bzw. Un und Bl, B2,...., bzw. Bn, die an jeden der η Blöcke der Ausgangs-Zwischenschaltung IU abgegeben werden. Außerdem erzeugt die Zählerschaltung CC ein Signal Y und eine Gruppe von Signalen Wl, W2, W3, W4, W6, W7, W8, W9, die in ihrer Gesamtheit als W bezeichnet sind. Das Signal Y dient der Zeitsteuerung der parallel von den η Blöcken der Schaltung IU ausgeführten Operationen. Die Gruppe der Signale W dient, wie noch beschrieben wird, der Feststellung der genauen Operationsphasen der Eingangs-Zwischenschaltung II, des Schaltnetzwerks RC und des Multiplexierers MXl. Weiterhin gibt die Zählerschaltung CC folgende Signale ab: ein Signal TC, das die einzelnen Kanal-Arbeitsintervalle innerhalb des Multiplexrahmens bestimmt, die im folgenden durch TC und die Kanalnummer identifiziert werden, also TCl, TC2,....,TC32 für den ersten, den zweiten....bzw. den 32. Kanal; ein Signal MC, das während des Betriebs der Speicher des Schaltnetzwerks RC eine Bit-um-Bit-Schreibphase von einer 8-Bit-Spalten-Lesephase unterscheidet; ein Signal TB, das die Bitzeiten abtastet, die im folgenden durch TB und die Bitnummer identifiziert sind, also TBO, TBl, TB2,....,TB7 für das 1., das 2.,

das 3 bzw. 8. Bit. Alle diese Taktsignale werden später

unter Bezugnahme auf die Fig. 6 und 7 verglichen und weiter veranschaulicht.

Der Block III gemäß Fig. 2 umfaßt zwei übliche Multiplexierer MX2 und MX3, von denen jeder mit bis zu 16 eingehenden PCM-Systemen verbunden ist und den Inhalt dieser Systeme Bit um Bit in Serie umsetzt, entsprechend dem Taktsignal Wl (Fig.7a), das in einer Zeit, die kürzer ist als ein Bitzeitintervall TB, alle mit den Multiplexierern MX2 und MX3 verbundenen PCM-Systeme abtastet. Als Ausgangssignal der Multiplexierer tritt dann auf Leitern 5 bzw. 6 zu jeder Bitzeit die Serienfolge aller der Bits

609813/0299

auf, und zwar mit einem Stellenwert entsprechend der zu diesem Zeitpunkt abgetasteten und den verarbeiteten Kanal betreffenden Bitzeit, also TBO, TBl, TB2.... Das Bit betrifft die 16 mit MX2 und mit MX3 verbundenen Systeme. Beispielsweise führt während des Arbeitsintervalls 4 (TC4, Fig.6) und der Bitzeit 0 (TBO, Pig.6,7a) der Leiter 6 aufeinanderfolgend die ersten Bits (Bit 0, TBO) der Systeme f_{1 17},....,f₁ ,₂; während der anschließenden Bitzeit (TBl) führt er ein gleichartiges serielles Signalbild für das zweite Bit (Bit 1) des selben Kanals TC4 usw. Die Leiter 5 und 6 speisen zwei Schreib-Lese-Speicher Ml bzw. M2 mit einer Kapazität von mindestens 16 . 8 = 128 Wörtern von 1 Bit, die während der Schreibphase durch 1-Bit-Wörter adressierbar und während der Lesephase durch 8-Bit-Wörter adressierbar sind. Derartige Speicher sind vom Fachmann leicht zu erstellen.

Die Speicher Ml und M2 sind ideal in 8 Zeilen und 16 Spalten eingeteilt, also so viele, als jeweils Bits pro Kanal vorliegen bzw. als Systeme f über die Multiplexierer MX2 und MX3 an die Speicher angeschlossen sind.

Im einzelnen speichert, wenn auf den gleichen Kanal Bezug genommen wird, die erste Zeile des Speichers Ml alle ersten Bits der 16 PCM-Systeme f^ .,,....,^ ^g, die in der beschriebenen Weise vom Multiplexierer MX2 abgetastet und über den Leiter 5 zugeführt werden. Die zweite Zeile speichert alle zweiten Bits der selben 16 Systeme usw. bis zur 8. Zeile, die sämtliche letzten Bits der 16 Systeme speichert. Der Speicher M2 führt die gleiche Operation durch. Hier speichert also zur selben Zeit und unter Bezugnahme auf den gleichen Kanal die erste Zeile alle ersten Bits der 16 Systeme f.. .„,....ΐ_{Λ ΟΛ} , die vom Multiplexierer MX3 abgetastet und über den Leiter 6 zugeführt sind. Die zweite Zeile speichert alle zweiten Bits usw.

609813/0299

Zwei UND-Gatter P5 und P6 steuern den Durchtritt des von der Zeitsteuerschaltung BT (Pig.l) abgegebenen Taktsignals CK, das den Schreibimpuls für die Speicher Ml und M2 darstellt, wenn außerdem das Signal MC (Fig.7a) vorliegt. Dieses Signal MC, das von der Zählerschaltung CC (Fig.l) abgegeben wird, unterscheidet, wie schon gesagt wurde, die Bit-um-Bit-Schreibphase von der 8-Bit-Spalten-Lesephase in den Speichern Ml und M2.

Die Adresse zum Lesen und Schreiben in den Speichern Ml und M2 wird gemeinsam von den Signalen TB und W2 geliefert, die von der Zählerschaltung CC kommen. Im einzelnen stellt das Signal TB (Fig.6) die Kanalbitfolge fest und adressiert dann die Speicher Ml und M2 Zeile um Zeile, und tastet das Signal W2 die 16 Systeme ab und adressiert dann die Speicher Ml und M2 Spalte um Spalte. Während jeder vom Signal TB getasteten Bitzeit (0,1,2,....,7) führt das Signal W2 zwei volle Abtastungen der 16 Systeme durch. Das erste gleichzeitig mit dem Signal MC durchgeführte Abtasten dient dem Einschreiben in den Speicher und das zweite Abtasten dem Lesen aus dem Speicher. Wie später unter Bezugnahme auf Fig. 3 beschrieben wird, wird tatsächlich nur der Lesevorgang, der während der Bitzeit 7 (TB7) und gleichzeitig mit dem Signal WM stattfindet, von den ausgangsseitig an die Zwischenschaltung II angeschlossenen Schaltungen ausgewertet.

Verbindungen 7 und 8, von denen jede wenigstens 8 Leiter umfaßt, gehen von den Speichern Ml und M2 aus und führen während verschiedener Kanal-Arbeitsintervalle TCl, TC2,....,TC32, System um System geordnet, jeweils alle die auf den gleichen Kanal bezogenen Wörter. Eine beispielsweise Folge kann so aussehen:

TCl: 1. Kanal des 1. Systems, 1. Kanal des 2. Systems,

1. Kanal des 3. Systems,...,1. Kanal des 16. Systems; TC2: 2. Kanal des 1. Systems, 2. Kanal des 2. Systems,...,

2. Kanal des 16. Systems;

- 9 ... usw.

609813/0299

Die beiden Schaltungsketten MX2-M1 bzw. MX3-M2 arbeiten parallel und synchron zueinander. Die Ausgangsverbindungen 7 und 8 bilden zusammen die Verbindung a., die zum Block RCl des Schaltnetzwerks RC führt (Fig.l).

Der Block RCl umfaßt gemäß Fig. 3 vier gleiche Schreib-Lese-Speicher M3, M4, M5 und M6 von an sich bekannter Art. Jeder dieser Speicher hat eine Kapazität von wenigstens 8 . 32 = 256 Wörtern von 8 Bits. Jeder Speicher ist in 32 vertikale Bereiche C eingeteilt, nämlich soviele Bereiche, als Kanäle jedes PCM-Systems vorhanden sind. Es sind die Bereiche C3, C4 und C5 z.T. bruchstückhaft in der Zeichnung angedeutet. Jeder Bereich C besteht wiederum aus 8 Spalten mit 8 Bits, also einer Spaltenzahl gleich 1/4 der 32 Systeme jeder Gruppe. Im einzelnen empfängt der Speicher M3 zu jedem Kanal-Arbeitsintervall die 8 Bits der Systeme f., ,,,....,f. g, die sich auf diesen Kanal beziehen, so daß also die erste Spalte des ersten Bereichs die 8 Bits des ersten Kanals des ersten Systems ΐ_{Λ Λ} erhält, die zweite Spalte die 8 Bits des ersten Kanals des zweiten Systems f.. _o» die drit-

X yd.

te Spalte die Bits des ersten Kanals des dritten Systems f^ ,,.._s die achte Spalte die Bits des ersten Kanals des 8. Systems f^ g erhält und die erste Spalte des zweiten Bereichs die 8 Bits des zweiten Kanals des ersten Systems f _{Λ Λ} , die zweite Spalte des zweiten Bereichs die Bits des zweiten Kanals des zweiten Systems f^ ρ erhält.... usw. Durch Anwendung dieses Prinzips sind im Speicher M4 die Bits der Systeme f.. _Q....f.. «,/-, im Speicher M5 die Bits der Systeme f^ ......f.. _os- und schließlich im Spei-

X₅J./ XiC-O

eher M6 die Bits der Systeme f„ «/-....f„ ,_o verteilt.

1,2b 1,32

Vier UND-Gatter Pl, P2, P3 und P4 empfangen eingangsseitig die von der Zählerschaltung CC bzw. der Zeitsteuerschaltung BT kommenden Signale CK, W6 und W9 (Fig.7b). Das Signal CK kann zum Ausgang jedes dieser Gatter durchtreten und als Schreibimpuls für die Speicher M3, M4, M5 und M6 dienen, sofern das Signal W6

- IO -

609813/0299

25:18912

für die Gatter Pl und P3 oder das Signal W9 für die Gatter P2 und P4 anliegt. Als Folge dieser Signale sind die Speicher M3-M5 und M4-M6 während der Schreibphase zwei und zwei parallel gekoppelt.

Von zwei üblichen Multiplexierern MX4 und MX5 wird MX4 von dem von der Zählerschaltung CC kommenden Signal W4, das die Schreibund die Lesephase für die vier Speicher M3 bis M6 tastet, und der Multiplexierer MX5 von einem von MX4 kommenden Signal auf einem Leiter 13 gesteuert, wie noch gezeigt wird. An den Eingängen des Multiplexierers MX4 liegen das Taktsignal W3 (Fig.7b), das von der Zählerschaltung CC kommt und der Schreibadresse von M3, M4, M5 und M6 entspricht, und ein von der Adressierschaltung MI (Fig.l) kommendes Signal an, das den Leseadressen dieser Speicher entspricht. Ausgangsseitig gibt MX4 auf dem Leiter 13 und einem Leiter 14 zwei Gruppen von Adressiersignalen ab: Die Gruppe auf dem Leiter 14 stellt den als gemeinsame Adresse dienenden Teil dar, der gleichzeitig den Speichern M3, M4, M5 und M6 sowohl während der Schreib- als auch während der Lesephase eingespeist wird, während die andere Gruppe am Leiter 13 den verbleibenden Teil der Adresse darstellt, der nur für die Lesephase dient und zur Wahl eines beliebigen der Ausgänge der Speicher M3, M4 oder M5, m6 verwendet wird.

Diese Speicher empfangen von der Verbindung a₁ über die Mehrzahl der Leiter der Verbindungen 7 und 8 die vom Block III kommenden Daten, die in gleicher Ordnung und so gespeichert werden, daß jeder Kanal jedes Systems stets die gleiche Speicherposition innehat. Die selben Daten, die zuvor gespeichert und vom Adressensignal am Leiter 14 ausgewählt worden sind, das nur einem Teil der auf der Verbindung 2 liegenden Daten entspricht und die Schaltbefehle der Adressierschaltung MI (Fig.l) bringt, liegen auch auf Verbindungen 9, 10, 11 und 12 als Ausgangssignale von M3, M4, M5 bzw. Μβ. Im einzelnen findet das Schalten durch Lesen während der Zeitphase statt, die einem festgelegten Kanal eines

- 11 -

809813/0299

ausgehenden Systems zugeordnet ist, wobei der Inhalt auf einen Kanal eines eingehenden Systems bezogen ist.

Die Speicher M3, M4, M5 und M6 arbeiten während der Lesephase parallel und synchron zueinander.

Der Multiplexierer MX5 wählt für seine Ausgangsverbindung b. gemäß dem vom Multiplexierer MX4 über den Leiter 13 empfangenen Signal einen seiner vier Eingänge, die den von den Speichern M3, M4, M5 und M6 kommenden Verbindungen 9,10,11 bzw. 12 entsprechen. Die Gesamtheit der Speicher M3, M4, M5 und M6 und der Multiplexierer MX5 arbeiten während der Lesephase wie ein einziger Speicher, der durch die Adressiersignale auf den Leitern 13 und 14 vereinigt adressiert wird. Dieses gewählte System ermöglicht eine beste Modularität und Verwendung der Speicher M3» M4, M5 und M6, die die teuersten Bestandteile der Schaltung sind.

Die vom Multiplexierer MX5 über die Verbindung b^ abgegebenen Signale werden an Eingangsklemmen des Multiplexierers MXl (Fig.l) angelegt.

Die Schaltung des Blocks IUl umfaßt gemäß Fig. 4 vier Schreib-Lese-Speicher M7, M8, M9 und MIO, die den Speichern Ml und M2 nach Fig. 2 gleichen, weiterhin zwei 16-Stellungs-Multiplexierer MX6 und MX7 von an sich bekannter Art, zwei 2-Stellungs-Multiplexierer MX8 und MX9, zwei l6-Bit-Schieberegister RSl und RS2 mit Serieneingang und Parallelausgang von an sich bekannter Bauart und zwei 16-Bit-Pufferregister RPl und RP2 mit parallelem Eingang und parallelem Ausgang von an sich bekannter Art.

Wie gesagt, führt die Verbindung 3 (Fig.l) die auf die Verbindungen b., b₂,...b , die die Eingänge für den Multiplexierer MXl bilden, bezogenen Sprechoktetts, und zwar in der für den Multiplexierer MXl durch die Adressierschaltung MI über die Verbindung 4 festgelegten Reihenfolge. Die auf der Verbindung 3 lie-

- 12 -

609813/0299

genden Signale werden parallel zu allen Blöcken IUl, IU2,...IUn der Ausgangs-Zwischenschaltung IU geleitet. Speziell in Bezug zum Block IUl (Fig.4) werden die auf der Verbindung 3 liegenden Signale gleichzeitig zu den vier Speichern M7 bis MIO geleitet.

Die Multiplexierer MX8 und MX9 werden auf ein gemeinsames Auswahlsignal Bl (Fig.6), das von der Zählerschaltung CC kommt, alternativ auf einen ihrer beiden Eingänge geschaltet, die die Signale Y bzw. Ul führen, die von der Zählerschaltung CC bzw. von deren Block CCl (Fig.l) kommen. Das Signal Y entspricht den Leseadressen und das Signal Ul den Schreibadressen.

Das vom Multiplexierer MX8 über eine Verbindung 114 ausgehende Signal läuft zu den Speichern M7 und M9. Das vom Multiplexierer MX9 ausgehende Signal wird über eine Verbindung 15 zu den Speichern M8 und MIO geleitet. Die Multiplexierer MX8 und MX9 sind so geschaltet, daß, wenn das Signal Ul auf der Verbindung 114 liegt, das Signal Y auf der Verbindung 15 liegt und umgekehrt. Es führen dann, während die Speicher M7 und M9 ihre Schreibphase haben, die Speicher M8 und MIO die Lesephase aus und umgekehrt. Im einzelnen ist der genaue Schreib-Zeitpunkt in den Speichern M7 und M9 durch ein Signal W7 (Fig.6), das vom Block CCl kommt, und in den Speichern M8 und MIO durch ein Signal W8 (Fig.6), das vom Block CCl kommt, gegeben. In den Speichern M7 bis MIO werden die über die Verbindung 3 kommenden Daten Oktett um Oktett gespeichert und laufen auf entsprechenden Verbindungen 16,17,18 und 19 gemäß den schon beschriebenen Schreib- und Lesesignalen aus.

Ein Signal X3 (Fig.6), das von der Zählerschaltung CC kommt, setzt den Multiplexierer MX6 (Fig.4) auf diejenige der Eingangsverbindungen 16 oder 17 entsprechend dem Speicher M7 oder M8, der in der Lesephase ist. Ein zweites Signal Xl (Fig.6), das ebenfalls von der Zählerschaltung CC kommt, ermöglicht die zeitlich aufeinanderfolgende Abtastung der acht Leiter der Verbin-

- 13 -

609813/0299

dung 16 oder 17» die auf die 8 Bits jedes gespeicherten Worts bezogen sind. Wenn MX6 auf einen dieser Leiter geschaltet ist, der sich auf diese Verbindungen bezieht, so ermöglicht das Spaltenadreßsignal Y das Lesen aller 16 Bits der auf diesen speziellen Leiter bezogenen Speicherzeile.

über einen Leiter 20 gibt der Multiplexierer MX6 in Reihe ausgangsseitig an das Schieberegister RSl die 16 Bits des gleichen Stellenwerts ab, die auf eine aus den 16 ausgehenden PCM-Systeinen f¹^ .,...,f' .,- bestehende Hälfte der ersten Gruppe g.. bezogen sind. Diese 16 Bits werden innerhalb einer Bitzeit über eine Verbindung 22 parallel zum Pufferregister RPl übertragen, von dem sie parallel zur vom Signal X2, das von der Zählerschaltung CC kommt, abgetasteten Zeit abgenommen werden und über auf die Systeme f. _Λυ f\ _o, f' _Λ(- bezogene Leiter weggeleitet wer-

J. , 1 X fd J. , J-D

Die vom Multiplexierer MX7, dem Schieberegister RS2 und dem Pufferregister RP2 sowie zugehörigen Verbindungen 21,23 gebildete Kette arbeitet in der gleichen Weise wie die vom Multiplexierer MX6, dem Schieberegister RSl, dem Pufferregister RPl und den Verbindungen 20 und 22 gebildete Kette.

Um einen genauen Synchronismus der Bitzeit zwischen den in die Vorrichtung eingehenden und den von ihr ausgehenden PCM-Systemen zu erhalten, so daß die Bitzeit der 0-ten Stelle der eingehenden Systeme der Bitzeit der 0-ten Stelle aller ausgehenden Systeme entspricht, sind die die Bitabnahme von den Speichern M7, M8, M9, MIO steuernden Signale Ml, Xl, Bl, X3 um eine Bitzeit in Bezug zum Signal X2 vorweggenommen, wie in Fig. 6 gezeigt ist. Diese Forderung ist, wie dem Fachmann erkennbar ist, erfüllbar, da im Betrieb die Vorrichtung sequentiell arbeitet.

Der Block CCl umfaßt gemäß Fig. 5 eine monostabile Schaltung MNl, die entsprechend jeder positiven Flanke des als Eingangssignal

- 14 -

609813/0299

-IM-

von der ZeitSteuerschaltung BT empfangenen, als Rahmensynchronisationssignal dienenden Taktsignals S auf einem Leiter 25 einen Impuls erzeugt, der kürzer ist als die Periode des Haupt-Taktsignals CK. Dieser Impuls stellt einen nachfolgenden Zähler CJ vor Beginn einer Zustandsänderung auf Null, wie noch beschrieben wird.

Der Zähler CJ ist ein an sich bekannter Ringzähler, der automatisch in die erste Zelle den komplementären Wert des Inhalts der letzten Zelle einträgt. Dieser Ringzähler CJ teilt jede Bitzeit in eine bestimmte Zahl von Elementarschritten, deren Länge der Periode des Taktsignals CK (Fig.7) entspricht, das er an einem seiner Eingänge empfängt, und wird zu Beginn jeder Rahmenzeit, die durch die Front des Signals S bestimmt wird, durch den von der monostabilen Schaltung MNl, die insbesondere ein Flip-Flop sein kann, erzeugten Impuls auf Null gestellt. Die Zahl der Elementarschritte hängt von der Zahl der PCM-Systerne ab, die von jedem der beiden Speicher der Blöcke III,...Hn verarbeitet werden, und beträgt also hier 16. Der Nummernkode dieser abgetasteten Elementarschritte (Fig.7a) bildet das Ausgangssignal auf einer Verbindung 27.

Ein Schieberegister RS3 (Fig.5) arbeitet als numerische Verzögerungsleitung und hat eine Anzahl von Zellen in Abhängigkeit von der Laufzeit des Zählers CJ. Ein synchroner Binärzähler CB erzeugt die auf die Bitzeiten TB (Fig.6) und Kanal-Arbeitsintervalle TC innerhalb jedes Rahmens bezogenen Phasen oder Schritte. Eine logische Dekodiereehaltung CD erzeugt entsprechend den logischen Signalen, die sie an ihren beiden mit dem Ringzähler CJ bzw. dem Binärzähler CB verbundenen beiden Eingangsklemmen empfängt, an ihren Ausgangsklemmen die mit den Bezugszeichen W, Y, Ul, MC, X bezeichneten Signale, deren Zeitverhalten in den Fig. 6 und 7 dargestellt ist.

Wie bereits erläutert wurde, besteht das Signal W aus einer Grup-

- 15 -

609813/0299

pe von Signalen Wl, W2, W3, W4, W6, W7, W8, W9, die von den Schaltungen der Eingangs-Zwischenschaltung II (Wl,W2), vom Schaltnetzwerk RC (W3,W4,W6,W9) und von den Schaltungen der Ausgangs-Zwischenschaltung IU (W7,W8) gebraucht werden. Das Signal Y und das Signal Ul dienen dem Block IUl der Ausgangs-Zwischenschaltung IU als Adresse zum Schreiben und Lesen mit den entsprechenden Speichern, wobei das Signal Y alle Blöcke IU betrifft. Das Signal MC (Fig.7 und 2) wird von Schaltungen der Eingangs-Zwischenschaltung II gebraucht und die Signale Xl, X2, X3 von der Ausgangs-Zwischenschaltung IU.

Im folgenden wird der Betrieb des erfindungsgemäßen Schaltsystems unter Bezugnahme auf die Figuren näher erläutert.

Wie bereits unter Bezugnahme auf Fig. 1 dargelegt wurde, sind die PCM-Systeme jeder der eingehenden Gruppen g-, gpa-^jg synchronisiert, d.h. die gleichnamigen Bits gleichnamiger Kanäle sämtlicher eingehender PCM-Systeme treffen nach der Ordnung synchronisiert ein. Die folgende Beschreibung beschränkt sich auf die Beschreibung der PCM-Systeme der Gruppe g^, das Selbe gilt jedoch für alle anderen PCM-Systeme, die auf die anderen Gruppen gp, g-z»...»g bezogen sind. Hierbei ist nur der Index zu ändern. Aus diesem Grund beschränkt sich die Beschreibung auch auf die Erläuterung der Blöcke III von II, RCl von RC, MXl, IUl von IU und CCl von CC.

Die jedem der 32 Kanäle aller PCM-Systeme, die mit der Vermittlung verbunden sind, zugeordneten Zeiten, nämlich die Kanal-Arbeitsintervalle ("time slot"), werden durch das Signal TC getastet, das vom Binärzähler CB (Fig.5) kommt, und sind mit TCl, TC2, TC3» TC4, TC5,...,TC32 bezeichnet, wobei die Indexzahl die zu einer bestimmten Zeit allen PCM-Systemen, die als bereits synchronisiert vorausgesetzt werden, gemeinsame Kanalnummer angibt. Zur größeren Klarheit bezieht sich die folgende Beschreibung auf das Beispiel des speziellen Falls einer Verbindung zwi-

- 16 -

609813/0299

sehen dem 4. Kanal (C4) des eingehenden PCM-Systems f_{1 1}, das zur Systemgruppe gj (Fig.1,2) gehört, mit dem 7. Kanal (C7) des ausgehenden PCM-Systems f' ,_ο, das zur Systemgruppe g· (Fig.4)

1 , je. 1

gehört. Es wird deshalb das auf den 4. Kanal bezogene Arbeitsintervall TC4 betrachtet.

Zur Zeit TBO, also beim ersten der 8 Bits des Kanals, des Arbeit sintervalls TC4 (Fig.6) schaltet das Signal Wl (Fig.7) in Übereinstimmung mit jedem innerhalb von Schritt 0 mit 15 liegenden Elementarschritt, der auf der Verbindung 27 (Fig.5) getastet wird, den Multiplexierer MX2 (Fig.2) auf die mit den Systemen f., ,,,.,.,f. _Ar verbundenen Eingangsklemmen, so daß nacheinander

I, J. 1,10

alle Bits des 0-ten Stellenwerts des 4. Kanals dieser Systeme f. ,.,...f. ./- auf den Ausgangsleiter 5 des Multiplexierers MX2

1,1 1,10

durchgeschaltet werden.

Der Speicher Ml empfängt die Bits dieses Stellenwerts und speichert sie gemäß den von den Signalen W2 und TB gelieferten Adressen und in Anwesenheit des Signals MC in den ersten Zellen aller Spalten von Ml. Im einzelnen dargestellt, führt der Speicher während der ersten 16 Elementarschritte (Fig.7) jeder Bitzeit TB das Einschreiben aus, und zwar auf den vom Zustand 1 des Signals MC empfangenen Ansteuerimpuls hin, entsprechend der gemeinsam von den beiden Signalen W2, das die 16 Spalten von Ml abtastet, und Bitzeitsteuersignal TB, das das Bit-um-Bit-Adressieren durchführt, gelieferten Adresse.

Der gleiche Vorgang wird zum Speichern der folgenden 7 Bits des 4. Kanals aller Systeme ΐ_Λ .,...,f. _Λ(- in den folgenden Zeilen !

1,1 1,10

des Speichers Ml durchgeführt. Im einzelnen hat zur Bitzeit TB7 beim Elementarschritt 16 (Verbindung 27) der Speicher Ml alle Bits der 4. Kanäle aller beteiligten Systeme gespeichert.

Wie für die vorhergehenden Bitzeiten, so wird auch für die letzte der Speicher Ml in der Zeit ausgelesen, die zwischen dem 17·

- 17 -

60 9 8 13/0299

und dem 32. Elementarschritt liegt, entsprechend der durch den Wert O des Signals MC gegebenen Ansteuerung. Wie gesagt, hat das auf die vorhergehenden 7 Bits bezogene Auslesen kein Ergebnis erbracht, da die nachfolgenden Speichereinheiten noch nicht für deren Empfang bereit waren. Im Gegenteil wird durch das Gewinnen des achten Bits das Spalte um Spalte parallel erfolgende Auslesen des vollen Bitoktetts der 4. Kanäle der 16 Systeme im Speicher Ml anschließend für das gleichzeitige Speichern aller 8 Bits in den zugeordneten Stellen der Blöcke RCl des Sehaltnetzwerke RC verwendet.

Der Speicher M2 arbeitet in gleicher Weise in Bezug auf die Systeme f^ ^r, j...,f,- -_2»

Offensichtlich müssen alle diese Vorgänge zum Einstellen der Multiplexierer MX2 und MX3 und zum Speichern der Kanalbits für alle die 32 betrachteten Systeme der Gruppe g^ und parallel hierzu für alle die anderen Gruppen gp»···»ε_η in den Speichern Ml und M2 innerhalb eines Kanal-Arbeitsintervalls durchgeführt werden. Es werden dann die 8 auf die 4. Kanäle bezogenen Bits alle Systeme der Gruppe g., - und gleichzeitig auf den anderen Verbindungen a«, a,,...a alle die 8 Bits der 4. Kanäle für alle anderen Gruppen gp9««»g ~ gemäß einer geordneten Reihenfolge auf der Mehrzahl von Leitern 7 und 8 der Verbindung a^ parallel abgegeben.

Während des nächstfolgenden Arbeitsintervalls TC5 werden die gleichen Vorgänge für die 8 auf die 5. Kanäle, deren Kanalnummer allen betrachteten Systemen gemeinsam ist, bezogenen Bits laufend für die Speicher Ml und M2 wiederholt, da das Zeileneinschreiben für einen gegebenen Kanal automatisch das Ausräumen der vorher gespeicherten, auf den vorhergehenden Kanal bezogenen Daten mit sich bringt.

Zu Beginn der Auslesephase für die Speicher Ml und M2, stets

- 18 -

609813/0299

während des Arbeitsintervalls TC4, erreichen die 8 Bits des 4. Kanals des Systems ΐ_{Λ Λ} die Speicher M3 und M4 (Fig.3) gleichzeitig

1 , J.

über die Mehrzahl der Leiter 7 der Verbindung a.*. Diese 8 Bits werden im Speicher M3 und zwar speziell in der ersten Spalte des dem 4. Kanal zugewiesenen Bereichs C4 gespeichert, und zwar auf der Basis der am Leiter 14 vom Multiplexierer MX4, der vom Signal W4 eingangsseitig auf das Signal w"3 (Fig.7) geschaltet ist, gelieferten Adresse und der vom Gatter Pl (Fig.3)» das vom Signal W6 auf Durchlaß des Taktsignals CK gesteuert ist, gelieferten Schreibansteuerung. Gleichzeitig werden die 8 parallelen Bits des 4. Kanals des Systems f., _Λη im Speicher M5 auch in der ersten

1 ,1 (

Spalte des dem 4. Kanal zugewiesenen Bereichs C4 gespeichert, und zwar auf der Basis der am Leiter 14 liegenden Adresse und der vom Gatter P3, das durch die selben Signale wie das Gatter Pl betätigt wird, gelieferten Schreibansteuerung.

Wie bereits gesagt, werden die Gatter Pl und P3 aufgrund der Änderung des Signals W6 zu O hinsichtlich des Durchtritts des mit dem Taktsignal CK verbundenen Schreibimpulses während des Elementarschritts 24 (Fig.7) geschlossen, nachdem die Verarbeitung aller acht 4. Kanäle, die auf die ersten 8 Systeme f^ ^,...,f^ g bezogen sind, die mit dem Multiplexierer MX2 (Fig.2) verbunden sind und den Speicher M3 (Fig.3) auf der Verbindung 7 erreichen, sowie der acht 4. Kanäle, die auf die ersten 8 Systeme t' ₁₇,... f. 2H bezogen sind, die mit dem Multiplexierer MX3 (Fig.2) verbunden sind und den Speicher M5 (Fig.3) auf der Verbindung 8 erreichen, durchgeführt ist. Im Gegensatz hierzu werden die Gatter P2 und P4 durch das Signal W9 auf Durchlaß gesteuert und übertragen das Schreib-Taktsignal CK für die Speicher M4 und M6, die die 8 Bits der 4. Kanäle C4 der verbleibenden Systeme f^ -,...f^ ₁g bzw. f^ 2^,...^ ^₂ empfangen.

Das Aufteilen der Systeme f. .,...f. _Λ(- und f. .„,...f.. ,_ in die

1,1 1, Io jL, J. ( i. j je.

beiden Speicherpaare M3-M4 und M5-M6 hängt von den Modulkriterien

- 19 -

609813/0299

ab und erlaubt eine höhere Flexibilität im Fall einer unterbestückten Vermittlung. Wenn es beispielsweise genügt, acht Systeme in g^ zu gruppieren, so würde der Block RCl des Schaltnetzwerks RC in gleicher Weise nur mit dem Speicher Ml arbeiten.

Wie gesagt, wird das Umschalten zwischen den Kanälen dadurch durchgeführt, daß jedesmal während des betreffenden Kanal-Arbeit sintervalls der Inhalt entsprechender Kanäle in geeignete Speicher eingeschrieben wird und anschließend während des Arbeitsintervalls des gerufenen Kanals der Inhalt des rufenden Kanals ausgelesen wird. Allgemein wird für eine Sprechverbindung der Inhalt des gerufenen Kanals während eines Arbeitsintervalls des rufenden Kanals gelesen. Da das durchzuführende Schalten vom Rechner der elektronischen Vermittlung, in der das erfindungsgemäße System eingesetzt ist, bestimmt wird, ist es immer der Rechner, der den Befehl zum Lesen des geeigneten Kanals während der geeigneten Zeit gibt.

In der betrachteten Verbindung (Fig.l) überträgt die Adressierschaltung MI von der Verbindung 1 den Befehl, in den Speichern M3 und M4 (Fig.3) des Blocks RCl des Schaltnetzwerks RC (Fig.l) während des Arbeitsintervalls TC7 den Inhalt des 4. Kanals (C4) des Systems f^ ^ und für eine Sprechverbindung während des Arbeit sintervalls TC4 den Inhalt des 7· Kanals (C7) des Systems f' ,_o zu lesen. Die Adressierschaltung MI transkodiert entsprechend bekannter Technik den auf der Verbindung 1 vom Rechner EL empfangenen Befehl, gibt zur rechten Zeit auf der Verbindung : 2 die für das Schaltnetzwerk RC notwendigen Leseadressen ab und stellt über einen Befehl auf der Verbindung 4 den Multiplexierer MXl auf diejenige Verbindung b, die als Konsequenz der auf der Verbindung 2 gelieferten Adresse die Bitauslesung bringt.

' Die Folge der Auslesung der Speicher der verschiedenen Blöcke der Ausgangs-Zwischenschaltung IU für die verschiedenen Kanäle

- 20 -

6098 13/0299

aller 32 Systeme der η ausgehenden Gruppen g'.,,... g' ist folgendermaßen festgelegt: Kanäle des ersten Systems f\ _Λ der

J-»J-ersten Gruppe g¹.,, Kanäle des ersten Systems f'_{o Λ} der zweiten Gruppe g' ,..., Kanäle des ersten Systems f^f _Λ der letzten Gruppe g' ; Kanäle des zweiten Systems t\ _o der ersten Gruppe g' , Kanäle des zweiten Systems f' „ der zweiten Gruppe g'₂>··· Kanäle des zweiten Systems f' ₂ der letzten Gruppe g'; usw. bis zum 32. System f ,_o der letzten Gruppe g¹ .

η j je η

Ersichtlich berücksichtigt die Adressierschaltung MI (Pig.l) diese festgelegte Folge der ausgehenden Systeme und organisiert bei Bedarf das Auslesen der in den Speichern des Schaltnetzwerks RC gespeicherten Daten. Gemäß dem speziellen hier zugrundegelegten Beispiel, wonach der 4. Kanal des Systems f.. _Λ mit dem 7. Kanal des Systems f\ _xo zu verbinden ist, wird der Lesebefehl des auf den 4. Kanal von f. _Λ bezogenen Bitoktetts, das in

J-* J·

den Speicher M3 eingeschrieben ist, während des Kanal-Arbeitsintervalls TC7 des ausgehenden Systems f'^ ,₂ gelesen, wobei die für die Schaltungen charakteristischen Laufzeiten berücksichtigt werden, wie noch beschrieben wird.

Später wird dieses Bitoktett über die Verbindung b. zum Multiplexierer BOCl geleitet, der das von der Adressierschaltung MI über die Verbindung 4 kommende Stellsignal empfangen hat. Von MXl läuft das Signal zu sämtlichen Blöcken IUl,...IUn der Ausgangs-Zwischenschaltung IU, die einzeln angesteuert werden, um dieses Signal entsprechend dem von den Taktsignalen Ul bis Un (Fig.l) bestimmten Abtasten anzusteuern. Da das Signalbild der zitierten Signale in jedem Kanal-Arbeitsintervall identisch wiederholt wird, entspricht das Arbeitsintervall TC7 dem Arbeite- [ Intervall TC4 gemäß Fig. 6. . \

Nachdem das Signal W4 (Fig.3,6) den Pegel 0 angenommen hat, was "Lesen" bedeutet und den Multiplexierer MX4 auf den mit der von MI kommenden Verbindung 2 verbundenen Eingang stellt, stellt,

- 21 -

609813/0299

wie sich aus den vorhergehenden Betrachtungen ergibt, jede auf der Verbindung 2 liegende Adresse, die vom Anfang des Arbeitsintervalls eines festgelegten Kanals an läuft, das Oktett fest, das, nachdem es aus dem Schaltnetzwerk RP in der durch diese Adresse identifizierten Zelle ausgelesen worden ist, in der Ausgangs-Zwischenschaltung IU gespeichert wird. Die Speicherungs-Raumeinteilung in der Zwischenschaltung IU entspricht der zeitlichen Folge der Oktettauslesung in RC.

Dies bringt mit sich, daß das erste im Schaltnetzwerk RC gelesene Oktett zu Beginn der Rahmenzeit eines festgelegten Kanals in der ersten Spalte des Speichers M7 (Fig.4) von IUl, das zweite Oktett in der zweiten Spalte des selben Speichers, das 15. Oktett in der letzten Spalte von M7, das 16. Oktett in der ersten Spalte von M9 und das 32. Oktett in der letzten Spalte von M9 gespeichert werden. Diese Schreibvorgänge werden durch die Impulse des Signals W7 gesteuert.

Im nächsten Kanal werden die gleichen Operationen in gleicher Weise für die Speicher M8 und MIO durchgeführt, die von den Impulsen des Signals W8 angesteuert sind. Der Operationswechsel zwischen den beiden Speicherpaaren, die von den beiden Signalen W7 und W8 gesteuert werden, ist bereits unter Bezugnahme auf Fig. 4 erläutert worden.

Im beschriebenen speziellen Fall wird zum Kanal-Arbeitsintervall TC7 und zu dem durch die Änderung des Signals W8 gegebenen Zeitpunkt dieses Bitoktett im Speicher MIO (Fig.4) des Blocks IUl von IU gemäß der Schreibadresse Ul gespeichert, die vom Multiplexierer MX9 geliefert wird, der seinerseits durch das Signal Bl (Fig.6), das von der Zählerschaltung CC kommt, eingestellt wird.

Wie bereits beschrieben, wird in die Speicher M7 bis MIO nach Fig. 4 entsprechend einer festgelegten Folge eingeschrieben, die

- 22 -

609813/0299

von den Signalen W7 und W8 auf der Basis von Adressen getastet wird, die durch das von CCl kommende Signal Ul gegeben sind. Im einzelnen wird in die Speicher M7 und M9 nacheinander auf der Grundlage der Adresse eingeschrieben, die von Ul während eines Kanal-Arbeitsintervalls geliefert wird. In gleicher Weise wird in die Speicher M8 und MIO nacheinander auf der Basis der Adresse eingeschrieben, die von Ul im folgenden Kanal-Arbeitsintervall geliefert wird.

Die Speicher M7 bis MIO werden zwei um zwei parallel auf der Basis des Signals Y ausgelesen, das von der Zählerschaltung CC kommt, entsprechend dem für den Lese- und Schreibwechsel für die Paare von Speichern M7-M8 und M9-M1O beschriebenen Verfahren, und zwar zur vom Signal Bl zum Einstellen der Multiplexierer MX8 und MX9 festgelegten Zeit.

Während der Lesephase werden diese Speicher bei jeder Bitzeit voll gelesen. Beispielsweise werden alle ersten Bits der Systeme f' .,...,f' _1C- im Speicher M7 zur Bitzeit TBO gelesen, alle

1,1 1j-O

zweiten Bits des selben Systems zur Bitzeit TBl und alle letzten Bits des selben Systems zur Bitzeit TB7, die sich auf den von TC abgetasteten Kanal beziehen.

Im einzelnen wird der Inhalt der Zeilen von MIO nach dem Einstellen des Multiplexierers MX7 entsprechend dem Signal X3 in das Schieberegister RS2 eingespeichert. Zu jeder Bitzeit wird das Register RS2 in Serie mit allen Bits des gleichen Stellenwerts beladen, die sich auf die Systeme f. .„,...,f' ,_o beziehen, und wird parallel über die Verbindung 23 zum Register RP2 entladen, das als Puffer wirkt. Auf diese Weise zeigen die Zellen des Pufferregisters RC2 auf den jeweiligen Ausgangsleitern, die mit den Ausgangssystemen t\ _i7,...,f' ,_o verbunden sind, in Syn-

J-j-M J-»je.

ι chronismus und in geordneter Folge die auf den Kanal, der verarbeitet wird, bezogenen Bits. Im betrachteten speziellen Fall liegen auf dem mit dem System f' ,„ verbundenen Leiter in geord-

- 23 -

609813/0299

neter Folge im Arbeitsintervall TC7 die Bits an, die zum Arbeit sint ervall TC4 in das Schaltnetzwerk RC auf dem Platz C4 des 4. Kanals eingeschrieben worden sind. In gleicher Weise werden die auf den 7· Kanal bezogenen Bits im Schaltnetzwerk RC im Arbeitsintervall TC4 abgetastet. Diese Bits werden über die Verbindung b^, den Multiplexierer MXl, die Verbindung 3, den Speicher M7, den Multiplexierer MX6 und die Register RSl und RPl im Kanal-Arbeitsintervall TC4 zum mit dem System f' _Λ ver-

J-» J-bundenen Leiter geleitet.

Die Beschreibung des Schaltsystems zeigt, daß sein Aufbau und sein Betrieb wegen des Aufspaltens aller mit der Zentrale verbundenen PCM-Systeme in Gruppen die gleichzeitige Bedienung einer großen Zahl von Kanälen erlaubt und außerdem auch die insgesamt gleichzeitige Verarbeitung aller der Gruppen in Zeitteilung ermöglicht. Außerdem ermöglicht es auch eine billige Verarbeitung einer kleineren Anzahl von Kanälen aufgrund eines für jeden Block des Systems vorgesehenen Modulaufbaus. Außerdem ist der volle Zugriff zu allen von der Vermittlung bedienten Kanälen ohne Verstopfungsgefahr ersichtlich, und zwar aufgrund des Netzwerkaufbaus und der hohen Arbeitsgeschwindigkeit an den Arbeit sgrenzen der heute bekannten Bauelemente, was die gleichzeitige Verarbeitung einer großen Anzahl von Kanälen ermöglicht .

- Patentansprüche - 24 -

609813/0299

Claims (5)

1. Patentansprüche

   1, Verfahren zum zeitmultiplexen elektronischen Schalten von

   "—' Fernsprechkanälen, die in PCM-Systemen eingeschachtelt sind, in einer rechnergesteuerten Fernsprechzentrale, wobei man die von einem Kanal empfangene Information speichert und sie nachfolgend während des Arbeitsintervalls eines zweiten Kanals, der mit dem ersten Kanal im Schaltvorgang zu verbinden ist, ausliest, dadurch gekennzeichnet, daß man die eingehenden PCM-Systeme (f., _Λί ΐ_{Λ o}....) in Gruppen (g., g_o·.·) vieler

   X₃X X _td. Xd.

   Systeme organisiert, von denen man die Informationen jeder Gruppe einzeln zeitmultiplex und gleichzeitig mit den Informationen der anderen Gruppen verarbeitet, und daß man jeden Kanal jedes Systems jeder Gruppe zeitmultiplex mit jedem beliebigen Kanal jeden beliebigen Systems jeder beliebigen Gruppe verbindet.
2. 2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1 für acht Bit je Kanal-Arbeitsintervall, mit Eingangsschaltungen, die die von den Kanälen empfangene Information aufnehmen, und Ausgangsschaltungen, die Informationen an die Kanäle abgeben, dadurch gekennzeichnet, daß Eingangsschaltungen (II) der Kanalinformation mit Speichern (Ml,M2) ausgestattet sind, die innerhalb einer Bitzeit (TB) sämtliche Bits dieses Stellenwerts, die alle Systeme aller Gruppen betreffen, speichern und die parallel innerhalb eines Kanal-Arbeitsintervalls (TC) ■ auf die Kanäle der gleichen Ordnung aller Systeme aller Gruppen bezogene Bitoktetts als Ausgangssignal abgeben; daß Ausgangsschaltungen (IU) der die Systeme (f¹.. _Λ3 f _{Λ o}...) er-

   X₃X X yd.

   reichenden Information mit Speichern (M7,M8,M9,MIO) ausgestattet sind, die innerhalb eines Kanal-Arbeitsintervalls

   - 25 609813/0299

   alle Bitoktetts aller Systeme aller Gruppen speichern und als Ausgangssignal in einer Bitzeit alle Bits des gleichen Stellenwerts aller Systeme aller Gruppen abgeben; und daß die Eingangssehaltungen, die Ausgangsschaltungen und ein Schaltnetzwerk (RC) des Systems synchron durch eine Mehrzahl von Signalen gesteuert sind, die für jede Gruppe von einer mit jeder Gruppe verbundenen Schaltung (CC) erzeugt werden, die diese Signale auf den Empfang zweier Basissignale (S,CK) hin erzeugt.
3. 3. Schaltsystem nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangssehaltungen (II), die Ausgangsschaltungen (IU) und das Sehaltnetzwerk (RL), die das einzelne und gleichzeitige Verarbeiten der Gruppen der Systeme durchführen, Modulaufbau haben, mit dessen Hilfe die Schaltungen in so viele Blöcke aufspaltbar sind, als in die Zentrale eingehende und

   von ihr ausgehende Gruppen (g^gj* · · ·ε_η» g'^g^· · ·δ'_η) von Systemen vorhanden sind.
4. 4. Schaltsystem nach Anspruch 3, dadurch gekennzeichnet, daß die Ausgangssehaltungen (IU) je Block (IUl,...,IUn) mit den Speichern (M7,M8,M9,M1O) versehen ist, die jeweils paarweise (M7-M8, M9-M10) für einen alternativen und kontinuierlichen Betrieb sowohl während der Lesephase als auch während der Schreibphase geschaltet sind, wobei einer dieser Speicher die Information aufzeichnet, während im angeschlossenen Speicher die in einem vorhergehenden Kanal-Arbeitsintervall aufgezeichnete Information gelesen wird.
5. 5. Schaltsystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß das aus Blöcken (RCl,...,RCn) bestehende Sehaltnetzwerk (RC) mit einem allen Blöcken gemeinsamen Multiplexierer (MXl) verbunden ist, der durch eine von dem Rechner (EL) gelieferte Blockadresse (auf 4) auf jeden der Blöcke schaltbar ist . und ausgangsseitig die Bitoktetts (auf 3) des Kanals abgibt,

   - 26 609813/0299

   der unter den mit diesem Block verbundenen Kanälen durch
   eine vom Rechner gelieferte Kanaladresse (auf 2) zum Auslesen angesteuert wird, wobei die Blockadresse und die Kanaladresse gleichzeitig zum Schaltnetzwerk und zum Multiplexierer geliefert werden.

   6098 13/0299