JPS58137391A

JPS58137391A - 時間スイツチ回路

Info

Publication number: JPS58137391A
Application number: JP57020043A
Authority: JP
Inventors: Hiroaki Sato; 博昭佐藤; Keizo Aoyama; 青山　慶三; Takeshi Sanpei; 三瓶　健; Norio Miyahara; 宮原　則男; Tadanobu Nikaido; 忠信二階堂
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1982-02-10
Filing date: 1982-02-10
Publication date: 1983-08-15
Also published as: EP0086634B1; CA1200929A; JPH0157876B2; EP0086634A1; DE3369623D1; US4512012A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は時間スイッチ回路、さらに詳しく言えば、時分
割交換機の時分割通話路において使用される各メモリ装
置、すなわち、１次通話路メモリ、２次通話路メモリ、
時間スイッチ用通話路保持メモリおよび空間スイッチ用
通話保持メモリ、を同一の構成の回路で実現するための
時間スイッチ回路に関する。

第１図は、一般によく知られている時分割通話路の一例
の構成を示す図である。図において、Ｔａ２．＋〜ＴＳ
、＋ｎは１次時間スイッチ、ＳＳＷは空間スイッチ、Ｔ
ｌ２，１〜ＴＳｚ、ｎは２次時間スイッチＩＨＷ、〜Ｉ
ＨＷｎは入ハイウェイ、ｏＨＷ１〜ｏＨｗｎは出ハイウ
ェイである。時分割多重化し九通話信号を運ぶ複数本の
入ハイウェイｌＨ′ｗ１〜ＩＨＷｆｉはそれぞれ１次時
間スイッチ’ｒｓ、、ｉ〜ＴＳ＋、ｎに入力し、該通話
信号は該１次時間スイッチＴＳ１．＋〜ＴＳ１．ｎにお
いて時間的に変換（タイム・スロットの入替え）され、
空間スイッチＳＳＷにおいて複数個のハイウェイ間の交
換が行なわれ、２次時間スイッチＴ８２．１〜Ｔ８２．
ｎにおいて再度時間的に変換され出ハイウェイＯＨＷ、
〜０ＨＷｎＫ出力する。入ハイウェイＩＨ−Ｗ１〜ＩＨ
Ｗｎ　のあるタイム・スロットにより運ばれる通話信号
は、所定の出ハイウェイＯＨＷ、〜ＯＨｗｎの所定のタ
イム・スロットに出力し、所望の交換が行なわれる。第
１図の時分割通話路はいわゆるＴｉ−Ｔの３段構成であ
り、この構成は広く使用されている。

１次時間スイッチＴＳ１．１〜〒８１．ｎは、例えば１
次時間スイッチＴ８　＋、１について説明すれば、１次
通話路メモリ８　ＰＭ　＋と保持メモリＨＭ、とを有し
、入ハイウェイＩ　ＭＷ　、から入力する通話信号をタ
イム・スロット毎に保持メモリから読出される任意のア
ドレスによ〕１次通話路メモリ８ＰＭＩ　Ｋ書き込み、
図示してない循環カウンタ（タイム・スロット・カウン
タ）の計数出力をアドレスとしてアドレス順に読み出す
ととによシ、通話信号を運ぶタイム・スロットの変換を
行なう。第１図のＴ−８−Ｔ構成の場合、２次時間スイ
ッチ？８２．１〜Ｔ８　ｔ、ｎも上記と同様な動作をす
るが、通話信号を循環カウンタの出力をアドレスとして
、２次通話路メモ９８ＰＭ２　Ｋアドレス順に書き込み
、通話路保持メモリＨＭ２の出力をアドレスとして、任
意のアドレスから読み出す。すなわち、１次時間スイッ
チＴ−８１，１〜Ｔ８．、ｎにおいては、ランダム・ラ
イト、シーケンシャル・リードが行なわれ、２次時間ス
イッチＴ８２．１〜Ｔ８２．ｎにおいては上記とは逆に
シーケンシャル・ライト、ランダム・リードが行なわれ
る。

空間スイッチ５ＳＷＩｆｉ、、空間スイッチ５ＳＷＫ入
力するハイウェイのそれぞれと、これから出力するハイ
ウェイのそれぞれとを接続するゲートからなるゲート部
Ｇとまた、１個の入ハイウェイあるいは出ハイウェイに
対応して設けられた複数個のゲート中特定のタイムスロ
ットにおいて開くゲートを指定する情報を送出する空間
スイッチ用保持メモリＧＭを有する。周知のように、あ
るタイムスロットにおいて、上記の指定されたゲートが
開かれると、入ハイウエイ上の該タイム・スロット上の
通話信号が該ゲートによって該入ハイウェイに結合され
る出ハイウェイに出力する。仁の際、通話信号を運ぶハ
イウェイは変換されるが、時間的変換は行な・われない
。

１次時間δイ・ツチの構成を第２図についてさらに詳し
く説明する。第２図において、Ｔａ２は１次時間スイッ
チ、！輝は入ハイウェイ、ＳＰは直並列変換回路を示す
。なお、１次時間スイッチＴＳ１中の８ＰＭ１は１次週
話路メモＩＪ、ＨＭ、は通話路保持メモリ、Ｔ−ＣＴＲ
はタイム・スロット・カウンタである。入ハイウェイＩ
ＨＷの多重度（１フレーム中のタイム・スロットの数）
’ｋ　ｒｒＶ８とし、通話信号は直列の８ビツトで１個
のタイム・スロットにのって伝送されるものとする。８
本の入ハイウェイＩＨＷが直並列変換回路８ＰＫ入力し
、通話信号は直列から並列に変換され、並列の８ビツト
で、１タイム・スロッ）１ビツトの速度で８本の並列式
ハイウェイＩＨＷｐ　Ｋのって１次時間スイッチＴ８゜
の通話路メモリｆｊＰＭｔＫ入力する。この際、入力ハ
イウェイｌＨ′ｗｐの多重度はｍとなる。

通話路メモリ８ＰＭ、にはｉｘｍビットの単位メモリＵ
Ｍを８個設ける。タイム・スロット・カウンタＴ　−Ｃ
ＴＲはｍ進カウンタとして構成され、タイム・スロット
毎に、１づつ増加する数の情報を出力する。通話路保持
メモリＨＭ、に社、タイム・スロット・カウンタＴ　−
ＣＴＲの出力により、それぞれ異るｍ個のアドレス情報
を出力”ＳＪするためにｔｘｍビットの単位メモリＵＭ
を少くともｊｌｏｇ２　（ｍａｌ）個設ける。

１次時間スイッチＴｌｈのあるタイム・スロットにおけ
る書込みサイクルにおいて、タイム・スロット・カウン
タＴ　−ＣＴＲは該タイム・スロットに対応する数の情
報を出力し、これがアドレスとして保持メモリＨＭ＋に
入力し、アドレス選択回路ＡＳｚを経て単位メモリＵＭ
に与えられて、各単位メモＩＪ　ＵＭの該アドレスから
情報が読出され、通話路メモリＳＰＭ１の書込アドレス
（ＷＡ）として、通話路スイッチｓｐＭ、　Ｋ入力する
。

書込みサイクルにおいて、書込み可信号（ＷＥ）が出さ
れ、上記の書込みアドレス（ＷＡ）信号はアドレス選択
回路ＡＳ１を経て、各単位メモリＵＭＫ与えられ、核タ
イム・スロットにおいて入力ハイウェイＩＨＷｐから入
力した通話信号を該アドレス選択回路む。

上記タイム・スロットにおける読出しサイクルにおいて
、タイム・スロット・カウンタＴ　−ＣＴＲの出力する
タイム・スロット情報が読出しアドレス（ＲＡ）として
、アドレス選択回路ＡＳ１を経て各単位メモリＵＮに与
えられ、該アドレスの通話信号が出側のハイウェイに読
み出される。

上記のようにして、１次時間スイッチＴＳＩにおいては
入側のハイウェイから入力する通話信号をランダムに書
込み、またシーケンシャルに読出して出側のハイウェイ
に出カスる。

保持メモＩＪＨＭ、は、通話チャネルを新しく設定する
とき、その書込みサイクルにおいて制御装置（図示せず
）から送られるアドレス（ＡＤ）および該アドレスに書
込む情報（ＡＤＤ）を受け、各単位メモリＵＭの該アド
レスに該情報（ＡＤＤ）を書込む。

すなわち、制御装置から送られるアドレス（ＡＤ）は、
書込みサイクルにおいてアドレス・セレクタＡＳ２を経
て各単位メモＩＪＵＭＫ与えられ、一方別途制御装置か
ら書込みデータ（ＡＤＤ）が送られ、咳データ（ＡＤＤ
）が該アドレス（ＡＤ）に書込まれる。

該データ（ＡＤＤ）は通話路メモリ８ＰＭ、の書込みサ
イクルにおいて読出され、通話信号の通話路メモリ８Ｐ
Ｍ１への書込みアドレスとなる。

第３図は２次時間スイッチの構成を示す図である。図に
おいて、Ｔａ２は２次時間スイッチ、８ＰＭ２は２次週
話路メモＩＪ％Ｐ８は並直列変換回路を示す。他の記号
は第１図および第２図と同一のものを示す。この２次時
間スイッチＴｉｔは第２図の１次時間スイッチＴＳ、と
同様な構成を有し同様に動作するが、１次時間スイッチ
ＴＳ１がランダム書込み、シーケンシャル読出しを行な
うのに対し、第３図の２次時間スイッチＴｉ２は上記と
逆にシーケンシャル書込みランダム読出しを行なうため
、アドレス選択回路ＡＳ１が書込みサイクルにおいてタ
イム・スロット・カウンタＴ−ＣＴＲの出力を選択し、
読出しサイクルにおいて保持メモリＨＭ、から読出した
アドレス・データを選択して、通話路メモ！ＪＳＰＭ２
の各単位メモＩＪＵＭに与える点が異る。

すなわち、アドレス選択回路ＡＳｊの選択の位相が逆と
なる点が異るのみで、他Ω構成および動作は、保持メモ
リＨＭ１　、　ＨＭ２を含み、１次時間スイッチＴＳ１
と全く同様である。

空間スイッチＳＳＷにおける逸話路保持メモリ（第１図
のＧＭ）は上記１次および２次時間スイッチＴＳ＋　＊
　Ｔｉ２の通話路保持メモリＨＭ　１＊　ＨＭ　２と同
様な構成を有する。保持メモリＧＭは空間スイッチ５Ｓ
ＷＫ入力するハイウェイまたは出力するハイウェイ、例
えば入力するハイウェイにそれぞれ対応して設けられる
。第２図および第３図の保持メモリＨＭ、。

ＨＭ２を参照して、保持メモリＧＭの動作を説明すれば
、あるタイム・スロットにおいてタイム・スロット・カ
ウンタＴ　−ＣＴＲの出力で指示される各単位メモリＵ
Ｍのアドレスがら、保持メ％９ＧＭＫ対応する入ハイウ
ェイと各出ハイウェイとをそれぞれ結合するゲートの何
れを開くかを指示する情報が読出され、これにょ９指示
されたゲートが開き、該タイム・スロットにおいて、入
ハイウエイ上の通話信号を上記の開かれたゲートを経て
これと結合された出ハイウェイに出力する。、タイム・
スロット・カウンタＴ−ＣＴＲの出力は保持メモリＧＭ
の内部で使用されるだけで、外部例えばゲートには送出
されない。ある１つのタイム・スロットにおいて、何れ
のゲートを開かせるかの情報〔アドレス・データ（ＡＤ
Ｄ））は制御装置より送られ、これとともに送られてく
るアドレス（ＡＤ）情報によシ各単位メモリＬｊＭに書
込まれる。この際人ハイウェイすなわち、１次時間スイ
ッチの数をｐ。

その多重度をｍとすれば、ｌＸｍビットの単位メモリＵ
Ｎは少くとも１０ｇ２（ｐ＋１）を必要とする。

アドレス選択回路ＡＳ２は読出しサイクルのときタイム
・スロット・カウンタＴ　−ＣＴＲの出力を、また書込
サイクルのとき制御装置よりのアドレス情報（ＡＤ）を
選択して、各単位メモＩＪ　ＵＭに伝達する。

上記の第１図に示した時分割通話路は、一般的に広く使
用されるものの一例であるが、この種の時分割通話路に
おいては時間スイッチや空間スイッチには、メモリ回路
が多量に使用される。従来祉この種メモリ回路を汎用化
されたメモリ素子と汎用化された論理ＩＣにて構成し、
それによって各スイッチを組立て＼いた。従って各種の
メモリ回路を、回路種別毎に設計し、設計に従って採用
されたメモリ素子、論理ＩＣにより構成しなければなら
ず、そのため、上記各メモリ回路の小形化、高速化に困
難があシ、またその設計および製造に手がか＼るという
欠点があった。

本発明は上記の欠点を除去し、従来、汎用メモリ素子お
よび汎用論理ＩＣにより構成していた、時分割通話路の
各時間スイッチの通話路メモリおよび各保持メモリを同
一回路構成で実現し得るメモリ回路を提供することを目
的とする。そして、さらに上記メモリ回路をワンチップ
ＬＳＩ化して上記通話路メモリおよび保持メモリを小形
化・高速化すると共に、時分割通話路の大部分を同一回
路構成の一種類のメモリ回路で構成することにょシその
設計および製造を容易かつ経済的に行なうことを目的と
する。

上記第２図および第３図について説明したように、各通
話路メモリおよび各保持メモリは、それぞれ単位メモＩ
Ｊ　ＵＭで構成される記憶回路とアドレス・セレクタを
共通的構成となし得るが、アドレス・セレクタの選択動
作および記憶回路の所要容量は各メモリにより異る。本
発明においては、同一回路構成のメモリ回路を各種メモ
リに使用するときのアドレス・セレクタの選択動作およ
びその他の機能の相異を外部から制御可能なモード切替
、１．・。

回路を内蔵させることにより、各種メモリに適するよう
なされる。記憶回路の所要容量の相違は、最大の所要容
量のものを設けることで補う。このため冗長を生ずるこ
とがあるが、その冗長度は時分割通話路の構成の選定に
より小さくすることが可能である。

次に本発明の実施例を図面について説明する。

第４図は本発明の第１の実施例の回路構成を示すブロッ
ク図である。図において、ＭＵＣＩはメモリ回路、１は
外部アドレス入力回路、２はアドレス選択回路（Ａｓ）
、３は内部アドレス・カウンタ（Ｔ　−ＣＴＲ）、４は
ｎワード×ｍビットの記憶回路（ＩｆｌＩＥＭ）、５は
データ出力回路、６はデータ入力回路、７はアドレス選
択モード切替回路、８は記憶回路書込モード切替回路、
９は保守読出モード切替回路である。

図において、記憶回路（ＭＥＭ）　４は、第２図、第３
図に示す単位メモリＵＭ（ＩＸｍビット）をｎ個並べた
のに対応するｎワード×ｍビットの容量を有する。

端子ＤＩ々）ら入力するデータ（並列ｎビットまで）は
データ入力回路６．を経て記憶回路（ＭＥＭ）　４に至
り、アドレス選択回路（Ａｓ）　２よシ与えられるアド
レスに、タイム・スロットの書込みサイクルにおいて書
込み可信号（ｗｇ）が与えられるとき、書込まれる。

内部アドレス・カウンタ（Ｔ−ＣＴＲ）３Ｆｉタイム・
スロットと同期して歩道計数を行なうｍ進循環カウンタ
で、その計数出力が内部アドレスとして使用される。

外部アドレス情報は端子ＴＲＡより外部アドレス入力回
路ｌを経て、また内部アドレス・カウンタ（Ｔ−ＣＴＲ
）３で作成される内部アドレス信号は直接に、それぞれ
アドレス選択回路（Ａ８）　ｊ２に入力する。アドレス
選択回路（Ａｓ）　２は、アドレス選択モード切替回路
（Ｍｏ）の出方により何れかのアドレス信号を選択して
記憶回路（ＭＥＭ）　４に入力させる。記憶回路書込モ
ード切替回路（Ｍｌ）８は、タイム・スロットの書込み
サイクルにおいて書込み可（ライト・イネーブル）信号
（ＷＥ）を発生して記憶回路（ＭＥＭ）　４　Ｋ与え、
そのとき入力したアドレスに、データ入力回路６よシ入
力するデータを書込む。端子ＴＭ１に信号″′０”を与
えであるときは、記憶回路書込モード切替回路（Ｎｌ＋
）８Ｖｉ、タイム・スロットの書込みサイクルにおいて
入力端子ＴＣＴＬの゛入力に関係なく必ず書込み可信号
（ｗＥ）を発生するが、端子ＴＮＬに”１″を与えであ
るときは、同じく書込みサイクルにおいて端子ＴＣＴＬ
　Ｋ入力（“１つがあるときだけ書込み可信号（ｗｇ）
を送出するよう構成されている。

端子ＴＭ、に０＃が与えられているときは、アドレス選
択モード切替回路（ＭＯ）　７は、アドレス選択回路（
Ａｓ）　１に制御信号を送り、書込みサイクルにおいて
外部アドレス入力回路ｌの出力を選択し、また読出しサ
イクルにおいて、内部アドレス・カウンタ（Ｔ−ＣＴＲ
）３の出力を選択して記憶回路（ＭｇＭ）　４　Ｋ送る
よう制御する。従って、端子ＴＭ。

Ｋ“０＃、端子ＴＭｏＫ　”０”を与えておけば、記憶
回路（ＭＥＭ）４には、データ入力回路６からのデータ
が外部アドレス入力回路１に入力したアドレスに書込ま
れ、また、記憶回路（ＭＥＭ）　４の内部アドレス・カ
ウンタ（Ｔ−ＣＴＲ）　３の出力するアドレスからデー
タがデータ出力回路５に読出され、端子ＤＯから出力す
る。すなわち、ランダム・ライト、シーケンシャル・リ
ードが行なわれる。これに反して、端子ＴＭｏＫ″″１
＃を与えておけば、アドレス選択回路（Ａｓ）　１の選
択の位相が書込みサイクルと読出しサイクルに関し逆と
なるので、内部アドレス・カウンタ（Ｔ−ＣＴＲ）３の
出力するアドレスで書込まれ、外部アドレス入力回路１
から与えられアドレスで読み出されることとなり、シー
ケンシャル・ライト、ランダム・リードが行なわれる。

また、端子ＴＭ、に＠ｌ”を与えておけば、端子ＴＣ−
ＴＬに″１”が入力したときのみ、メモリ部書込モード
切替回路（ＩＬ＋）８から書込み可（ＷＥ）信号が送出
されるので、さらに端子ＴＭｏＫ　−０”を与えておけ
ば、その時端子ＴＲＡから入力したアドレスに端子Ｄ！
よシデータ入力回路６を経て入力したデータを書込む。

上記の各回路によりメモリ回路としての基本的動作を行
うことが可能である。なお、保守読出モード回路（ＭＲ
）　９は、端子ＴＭＲＫ：信号１０＃を与えたときは無
作用であるが、信号＠１”を与えたときは読出しサイク
ルにおいて記憶回路（ＭｇＭ）　４がら読出したデータ
を、該回路（ＭＲ）　９およびデータ入力回路６を経て
、端子ＤＩに送出するちのであって、これＫより記憶回
路（ＭＥＭ）　４　Ｋ書込まれているデータを取り出し
てチェックすることができる。

第４図に示すメモリ回路ＭＵＣ１を使用して第２図に示
したような１次時間スイッチを構成するＫは次のように
する。

第５図は第４図に示すメモリ回路ＭＵＣ１を２側法通話
路メモリＳＰＭ１とし、別の１個ＭＵＣ１，２を保持メ
モリＨＭ、とする。

まづ、時分割通話路の入ハイウェイＩＨＷｐをメモリ回
路ＭＵＣ＋、１（ＳＰＭｔ　）の端子ＤＩＫ、１子ＤＯ
？空間スイッチＳＳＷへ至るハイウェイに接続する。

そして外部アドレス入力端子ＴＲＡ　Ｋ別のメモリ回路
ＭＵＣ１，２（ＨＭ　１）の端子Ｄｏを接続する。メモ
リ回路ＭＵＣＬ２　（ＨＭｌ）（Ｄ端子ＴＲ４、ＴＣＴ
ＬおよびＤＩは制御装置（図示せず）Ｋ接続する。回路
ＭＵＣ１，１（８ＰＭ１）ノ端子’ｌ’ＭＯ，ＴＭ、お
よびＴＣＴＬ　Ｋ　＃ｉ＠Ｏ’を印加し、また回路ＭＵ
Ｃ１，宜（ＨＭｌ）の端子’ｒＭｏ。

ＴＭ、にはそれぞれ“０”および１１”を印加しておく
。

制御装置がアドレス情報（ＡＤ）と該アドレスに書込む
データ（ＡＤＤ）とともに制御信号＜Ｃ＞を回路ＭＵＣ
＋　、ｘ　（ＨＭｌ）に送ると、諌メモリ回路ＭＵＣ１
，！　ｆ）記憶回路（ＭＥＭ）　４の該アドレスに該デ
ータが書込まれ、周知のように通話路が設定される。

入ハイウェイＩＦＵＮ　ｐから入力する通話信号（デー
タ）Ｆｉ、回路ＭＵＣ１，１（８ＰＭ　１）の書込みサ
イクルにおいて、メモリ回路ＭＵＣ１，１（ＨＭ　１　
）　ノ端子Ｄｏニ読出されて回路ＭＵＣ１，１（８ＰＭ
ｔ　）の端子−ＴＲＡに入力するデータによって指示さ
れるアドレスに書込まれ、また読出しサイクルにおいて
、内部アドレス・カウンタ（Ｔ　−ＣＴＲ）の出力によ
り指示されるアドレスから端子Ｄｏに読出される。

上記のようにして、ランダム、・ライト、シーケンシャ
ル、リードの１次時間スイッチが構成される。

２次時間スイッチを構成する場合は、上記と同様にして
行なうことができるが、通話路メモリとして使用する回
路ＭＵＣ１，１において、その端子ＤＩに空間スイッチ
ＳＳＷよりのハイウェイを接続し、端子ＤＯＫ並直列変
換回路ＰＳを経て出ハイウェイＯＨＷ　（第２図参照）
を接続するとともに、さらにその端子ＴＭｏ　Ｋ　＠Ｏ
”の代りに１１”を印加する。これによりシーケンシャ
ルライト、ランダムリードの２次時間スイッチが構成さ
れる。

第４図の回路ＭＵＣ，を空間スイッチＳＳＷの保持メモ
リとして使用するには、上記時間スイッチの保持メモリ
ＨＭ、　、　ＨＭ２と同様な接続で可能である。

この場合も端子ＴＭ０．　ＴＭ、にそれぞれ＠０”およ
び“１”を印加し、端子ＴＲＡ　、　ＴＣＴＬおよびＤ
Ｉを制御装置に接続し、上記と同様に１その記憶回路（
ＭＥＭ）４に通話路設定（ハイウェイ間の変換）に必要
なデータを書込む。読出しサイクルにおいて、上記のデ
ータは端子ＤＯに読出され、開くべきゲートを指示する
。

上記の場合、端子ＴＭＲには保守上必要のあるとき信号
“ｌ”を与えて記憶回路（ＭＥＭ）　４の内容をチェッ
クすることができるが、交換の本質には余シ関係はない
。

第６図は本発明の異る実施例の構成を示すブロック図で
ある。本実施例においては第４図の実施例に対してパリ
ティチェック回路および書込みデータと読出しデータの
照合回路が付加されている。

第６図における記号１番号は第４図のものと同一のもの
を示す。図において％　ＭＵＣｔはメモリ回路、１０は
パリティ・チェック回路（ＰＣ）、１１はパリティ・ビ
ット発生回路（ＰＧ）、νはデータ照合回路である。な
お９′は保守読出モード回路（ＭＲ’）であシ、第４図
の保守読出モード回路（ＭＲ）　９と同様な構成を有す
るものであるが、第４図のものとは異り、外部より指示
を受ける端子を有せず、常に保守読出モードにあるよう
に設定されている。

端子ＤＩから入力したデータはデータ入力回路６を経て
記憶回路（ＭＩＭ）　４　Ｋ達するが、この入力データ
はデータ入力回路６において分岐してパリティ・ビット
発生器（ＰＧ）　ＵＫ大入力、パリティ・チェック・ピ
ッ）　（ＰＲ）が発生し、上記入力データとともに記憶
回路（ＨＥＭ）　４に入力し同一アドレスに書込まれる
。

読出しサイクルにおいて、上記データはパリティ・チェ
ック・ビットとともに読出され、データ出力回路５に入
り、そのパリティ・チェック・ビットを除くデータが端
子Ｄｏよ多出力し、なお該データはパリティ・チェック
・ビットとともにパリティ・チェック回路（ＰＣ）１０
に入力し、パリティ・チェックが行なわれ、その正否を
端子ＴＰＯから出力する。

入力データが指定されたアドレスに正しく書込まれたか
否かをチェックするため保守読出モード回路（ＭＲ’）
　９’とデータ照合回路１２が設けられる。

端子ＴＭｏ　＊　ＴＭ１＊　ＴＣ丁りに適当な入力を与
え、書込みサイクルにおいて、端子ＤＩに入力する試験
データを端子ＴＲＡＫ入力するアドレスに書込む。次に
同様に次の読出しサイクルにおいて上記と同一のアドレ
スを端子ＴＲＡに入力させて、該データを記憶回路（避
Ｍ）４から読出す。この読出したデータは保守読出モー
ド回路（ＭＲ’）　９’を経てデータ照合回路■に達す
る。こ＼でデータ入力回路６に保持されている前記入力
データと比較照合され、一致していれば端子ＴＣに一致
出力を送出し、これによ少入力したデータが正しく記憶
回路（ＭｇＭ）に書込まれたことが検知され、一致して
いなければ端子ＴＣに一致出力が送出されないので誤９
と判定される。

上記端子ＴＰＣおよびＴＣからの出力は、パリティ・チ
ェックを行なう場合および上記記憶回路（ＭＩＣＭ　）
４の試験のとき必要となるが、これ等を必要としないと
きは、該端子ＴＰＣシよびＴＣの出力は無視される。

第６図に示すメモリ回路ＭＵＣ２を使用して、第４図の
メモリ回路ＭＵＣ１と同様に、１次および３次時間スイ
ッチと空間スイッチＳＳＷ用の保持メモリを構成するこ
とができる。

第７図は本発明のさらに異る実施例の構成を示すブロッ
ク図である。図において、数字１〜８および端子の記号
ＴＲＡ　＊　ＴＭ６　、ＴＭＩ　＋　ＴＣＴＬ　ｅ　Ｄ
Ｉ　＃Ｄｏはそれぞれ第４図および第６図と同一のもの
を示す。なお、・第７図において、ＭＵＣ３はメモリ回
路、１６は直並列変換並直列変換共用回路、１３　。

１４　、１５はルート選択回路、１７はルート選択切替
制御回路である。

この実施例では、第２図および第３図に示す直並列変換
回路８Ｐおよび並直列変換回路ＰＳを直並列変換並直列
変換共用回路１６としてメモリ回路ＭＵ−Ｃ３中に包含
したものである。

第７図において、直並列変換並直列変換共用回路１６拡
既に＠！図および第３図において説明したよう罠、例え
ば１個のタイム・スロットに直列８ビツトの情報をもつ
８本の入ハイウェイを入力し、上記直列３ビツトの情報
を並列８ビツトの情報に変換して８本の並列出ノーイウ
エイにのせて出力する直並列変換と、逆に８本の入ノ・
イタエイ上の並列８ビツト情報を直列８ビツトの情報に
変換して８本の出ハイウェイに出力させる周知の直並列
変換並直列変換共用回路である。１次時間スイッチにお
いては、入ハイウェイの直列情報を並列情報に変換して
１次通話路メモリに入カゼせる。この場合、第７図のメ
モリ回路ＭＵＣｉにおいては、端子ＤＩに直夕ｉ情報を
もつ８本の入ノ・イウエイを接続するとともに、端子Ｔ
Ｐ１−　ＴＰｔ　Ｋ　！ビットの情報■を入力させる。

この情報■が入力すると、ルート選択切替制御回路１７
はその３本の出力線にＣＬに信号を出力し、ルート選択
回路１３　、１４　、１５のルート選択を行ない、各ル
ート選択回路において、ルート■（ルート選択回路１３
においてはルート■−■）を設定する。従って、端子Ｄ
Ｉからの入力はここで直並列変換され、さらにルート選
択回路１４のルート■を経て記憶回路（ＭＩＭ）４に入
力する。

一方、記憶回路（ＭＩＭ）　４より読出された並列形の
データはデータ出力回路５およびルート選択回路１３の
ルート■−■を経て並列情報として端子■より出力゛す
る。

２次時間スイッチに使用する場合は、記憶回路（ＭＥＭ
）　４よシ読出した並列データを並直列変換することと
なる。この場合は、端子ＴＰ　ｔ　ｅ　ＴＰ　２に２ビ
ツトの情報■を入力させる。これによ）ルート選択切替
制御回路１７は、その３本の出力線ＣＬに信号を出力し
、ルート選択回路１３　、１４　、１５のルート選択を
行ない、ルート選択回路１３および１５においてルート
■を設定；旙。従って、記憶回路（ＭＥＮ　）４から読
出され九　列データはデータ出力回路Ｓ１ルート選択回
ｌ３１５のルート■を経て直並列変換並直列変換共用回
路１６に入力し、ここで並直夕１ｊ変換され、さらにル
ート選択回路１３のルート■を通り端子ＤＯＫ出力する
。

ナオ、端子ＴＰ　１＋　ＴＰ　２に２ビツトの情報■を
入力させ、これにより、ルート選択制御回路１７０３本
の出力線ＣＬに信号を送夛、ルート選□択回路１４およ
び１５においてそれぞれルート■およびルート■−■を
設定すれば、入力データはデータ入力回路６よりルート
選択回路１４のルート■を経て、記憶回路（ＭＥＭ）　
４に入力し、また、記憶回路（避Ｍ）　４から読出され
たデータ□はデータ出力回路５を為らルート選択回路１
３のルート■−■を経て端子間に達する。従って、端子
ＤＩに入力するデータは直並列変換並直列変換共用回路
１６を通過せず、直並列あるいは並直列変換を受けない
。このよう罠すれば保持メモリとして使用し得る。この
際、ルート選択制御回路１フは、直並列、並直列および
無変換の何れか一つを動作モードに設定し、モード切替
回路として動作する。

第７図に示すメモリ回路ＭＵＣｓも、上記のように構成
され動作するので、このメモリ回路、ＭＵＣｉのみを使
用して、１次および２次時間スイッチおよび空間スイッ
チの保持メモリを構成すること力式以上、第４図、第６
図および第７図に示したメモリ回路ＭＵＣ１，ＭＵＣｔ
　、　ＭＵＣｓはワン千ツブＬ８Ｉに構成することが可
能である。

本発明は上記実施例に限定されるものではなく、その技
術的範囲で種々の変形が可能である。

本発明の効果は次の通りである。第１の発明は、時分割
通話路の、各時間スイッチの通話路メモリおよび保持メ
モリならびに空間スイッチの保持メモリを一種類の同一
回路構成のメモリ回路で実現し得られ、また、この本発
明によるメモリ回路は容易ＶＣ１チップのＩ、ＳＩに構
成し得るので、時分割通話路の各種メモリ回路を小形化
、高速化し得られるとともに、一種類のＬＳＩで構成す
ることができるため時分割通話路の設計および製造が容
易となる効果がある。

保守読出モード回路を付加した第２の発明は上記の効果
を有する仲に、保守に際して記憶回路の内容を検知し得
るとともに１読出したデータをデータ入力回路から出力
させるようにした九め、読出データを出力させるための
端子が不要となる効果がある。このことはＬＳＩに構成
し九とき接続ビンの数を増加させないこととなり、太き
表意味を有する。

パリティ・ビット発生回路およびパリティ・チェック回
路を付加した＠３の発明は、第１の発明の有する効果を
有する他記憶回路の動作をパリティ・チェック方式によ
りチェックできる効果がある。

直並列変換並直列変換共用５回路を設けた第４の発明は
、第１の発明の効果を有する他に１外部に直並列変換回
路および並直列変換回路を設ける必要がなくなる効果が
ある。

保守読出モード回路およびデータ照合回路を付加した第
５の発明は、第１の発明の効果の他Ｋ。

入力データが正しく記憶回路に書込まれるか否かのチェ
ックが可能であり、しかもチェック結果を１個の端子（
１本の接続ピン）Ｋより外部に出力する効果がある。

【図面の簡単な説明】

第１図は周知の時分割通話路の構成図、第２図は周知の
１次時間スイッチの構成図、第３図は周知の２次時間ス
イッチの構成図、第４図は本発明の一実施例の構成を示
すブロック図、第５図社第４図の実施例によシ構成し要
時間スイッチの接続構成図、第６図は本発明の異る実施
例の構成を示すブロック図、第１図は本発明のさらに異
る実施例の構成を示すブロック図である。Ｉ　ＨＷ　＝　Ｉ　ＨＷ　１〜Ｉ　ＨＷＨ・”入ハイウ
ェイ、ＴＲ１ｅ　ＴＲｔ、１〜ＴＳ１．ｎ・・・１次時
間スイッチ、ＳＳＷ・・・空間スイッチ、ＴＳ　ｔ　＋
　ＴＲ＊、＋　〜Ｔ８２．ｎ　−２次時間スイッチ、Ｏ
ＨＷ、ＯＨＷ　１〜０ＨＷｎ　・・’出／Ｓイウエイ、
　ＳＰＭｔ　・・・１次通話路メモリ、ＳＰＭ２・・・
２次通話路メモリ％ＨＭｌ・・・１次時間スイッチ通話
路保持メモリ、ＨＭ、・・・２次時間スイッチ通話路保
持メモリ、Ｇ・・・ゲート回路、ＧＭ・・・空間スイッ
チ通話路保持メモリ、　ＵＭ・・・単位メモリ、Ａ８ｔ
、ＡＳ２・・・アドレス選択回路、Ｔ−ＣＴＲ・・・タ
イム・スロット・カウンタ、ＳＰ・・・直並列変換回路
、Ｐｇ・・・並直列変換回路、ｌ・・・外部アドレス入
力回路、２・・・アドレス選択回路、３・・・内部アド
レス・カウンタ、４・・・ｎＸｍ記憶回路、ト・・デー
タ出力回路、６・・・データ入力回路、丁・・・アドレ
ス選択モード切替回路、８・・・記憶回路書込モード切
替回路、９・・・保守読出モード切替回路、９′・・・
保守読出モード回路、１０・・・Ｉ（リテイ・チェック
回路、１１・・・パリティ・ビット発生回路、■・・・
データ照合回路、１３．１４．１５・・・ルート選択回
路、１６・・・直並列変換並直列変換共用回路、１７・
・・ルー、ト選択切替制御回路、ＴＲＡ　、　ＴＭｏ　
、　ＴＭｌ、　ＴＣＴＬ　、　ＤＩ　、　ＴＭＲ。ＴＣ＋ＴＰ１．ＴＰｚｓＴＰＣ９Ｄｏ・・・端子、ＭＵ
ゝＣ１，ＭＵＣ２ｒＭＵＣｓ・・・本発明を実施し九メ
モリ回路。

Claims

【特許請求の範囲】

（１）　　ｎワード×ｍビットの記憶回路と、該記憶回
路に書込むデータを入力するデータ入力回路と、該記憶
回路から読出したデータを出力するデータ出力回路と、
該記憶回路のアドレスを外部から入力するための外部ア
ドレス入力回路と、該記憶回路のアドレスを順次に発生
して送出する内部アドレス・カウンタと、上記外部アド
レス入力回路に入力した外部よりのアドレスと上記内部
アドレス・カウンタより送出されるアドレスの倒れか一
方を選択して上記記憶回路に入力させるアドレス選択回
路と、上記アドレス選択回路のアドレス選択を制御しか
つ外部からの指示によりアドレス選択モードを切替える
アドレス選択モード切替回路と、上記記憶回路に書込み
動作を行なわせるための書込み可信号を送出しかつ該信
号の送出モードを外部よりの指定によシ切替える記憶回
路書込モード切替回路とを具備することを特徴とする時
間スイッチ回路。
（２）ｎワード×ｍビットの記憶回路と、骸記憶回路に
書込むデータを入力するデータ入力回路と、誼記憶回路
から読出したデータを出力するデータ出力回路と、該記
憶回路のアドレスを外部から入力するための外部アドレ
ス入力回路と、腋記憶回路のアドレスを順次に発生して
送出する内部アドレス・カウンタと、上記外部アドレス
入力回路に入力した外部よりのアドレスと上記内部アド
レス・カウンタよシ送出されるアドレスの何れか一方を
選択して上記記憶回路に入力させるアドレス選択回路と
、上記アドレス選択回路のアドレス選択を制御しかつ外
部からの指示によりアドレス選択モードを切替えるアド
レス選択モード切替回路と、上記記憶回路に書込み動作
を行なわせるための書込み可信号を送出しかつ該信号の
送出モードを外部よりの指定によ〕切替える記憶回路書
込モード切替回路とを具備し、さらに外部からの指示に
より保守読出モードに切替えられる保守読出モード回路
を有し、保守読出モードでは上記記憶回路がら読出した
データをデータ入力回路から出方することを特徴とする
時間スイッチ回路。
（３）ｎワード×ｍビットの記憶回路と、該記憶回路に
書込むデータを入力するデータ入力回路と、該記憶回路
から読出したデータを出力するデータ出力回路と、該記
憶回路のア、ドレスを外部から入力するための外部アド
レス入力回路と、該記憶回路のアドレスを順次に発生し
て送出する内部アドレス・カウンタと、上記外部アドレ
ス入力回路に入力し意外部よりのアドレスと上記内部ア
ドレス・カウンタよシ送出されるアドレスの何れか一方
を選択して上記記憶回路に入力させるアドレス選択回路
と、上記アドレス選択回路のアドレス選択を制御しかつ
外部からの指示によりアドレス選択モードを切替えるア
ドレス選択モード切替回路と、上記記憶回路に書込み動
作を行なわせるための書込み可信号を送出しかつ該信号
あ送出モードを外部よシの指定によシ切替える記憶回路
書込モード切替回路とを具備し、さらに上記データ入力
回路にパリティ・ビット発生回路を、ｔた上記データ出
力回路にパリティ・チェック回路を設けたことを特徴と
する時間スイッチ回路。
（４）　　勲ワード×ｍピッ゛トの記憶回路と、該記憶
回路に書込むデータを入力するデータ入力回路と、該記
憶回路から読出し九データを出力するデータ出力回路と
、該記憶回路のアドレスを外部から入力するための外部
アドレス回路と、核配憶回路のアドレスを順次に発生し
て送出する内部アドレス・カウンタと、上記外部アドレ
ス入力回路に入力した外部よりのアドレスと上記内部ア
ドレス・カウンタより送出されるアドレスの何れか一方
を選択して上記記憶回路に入力させるアドレス選択回路
と、上記アドレス選択回路のアドレス選択を制御しかつ
外部からの指示によ多アドレス選択モードを切替えるア
ドレス選択モード切替回路と、上記記憶回路に書込み動
作を行なわせるための書込み可信号を送出しかつ該信号
の送出モードを外部よりの指定により切替える記憶回路
書込モード切蕎回路とを具備し、さらに直並列変換並直
列変−共用回路、ルート選択回路および外部よりの指示
により上記ルート選択回路のルート設定を制御するルー
ト選択制御回路を有し、直並列、並直列および無変換の
何れか一つの動作モードに設定することを特徴とする時
間スイッチ回路。
（５）ｎワード×ｍビットの記憶回路と、該記憶回路に
書込むデータを入力するデータ入力回路と、該記憶回路
から読出したデータを出力するデータ出力回路と、該記
憶回路おアドレスを外部から入力するための外部アドレ
ス入力回路と、該記憶回路のアドレスを順次に発生して
送出する内部アドレス・カウンタと、上記外部アドレス
入力回路に入力した外部よりのアドレスと上記内部アド
レス・カウンタより送出されるア・ドレスの何れか一方
を選択して上記記憶回路に入力させるアドレス選択回路
と、上記アドレス選択回路のアドレス選択を制御しかつ
外部からの指示によシアドレス選択モードを切替えるア
ドレス選択モード切替回路と、上記記憶回路に書込み動
作を行なわせるための書込み可信号を送出しかつ該信号
の送出モードを外部よシの指定により切替える記憶回路
書込モード切替回路とを具備し、さらに保守読出モード
回路およびデータ照合回路を設け、上記データ入力回路
へ入力したデータを上記記憶回路−書込み、さらにとれ
を読出して上記保守読出モード回路を経てデーえ照合回
路に与え、一方データ入力回路へ入力した上記データを
上記データ照合回路に入力させ、読出しデータ照合を行
なうことを特徴とする時間スイッチ回路。