DE2525533C2 - Einrichtung zum Decodieren eines Code - Google Patents

Description

Die Erfindung bezieht sich auf eine Einrichtung zum Decodieren eines Code mit zwei oder mehr Zustandswerten nach dem Oberbegriff des Anspruches 1.

Die Decodierung solcher Codes, bei denen die Information und häufig auch der Takt durch eine Pegeländerung innerhalb eines Schrittzeitintervalls dargestellt ist, erfolgt im allgemeinen durch Differenzieren der durch die Pegeländerung innerhalb des Schrittzeitintervalls entstehenden Impulsflanke. Insbesondere bei Verwendung dieser Codes in Übertragungssystemen, die elektromagnetischen Störungen unterworfen sind, kann es geschehen, daß durch Einkoppeln von Störfeldern innerhalb eines Schrittzeitintervalls zum einen zusätzliche Impulsflanken und zum anderen Deformierungen der informationstragenden Impulsflanke auftreten können, die zu einer fehlerhaften Decodierung des Code führen.

Zwar können durch einen entsprechenden Aufbau des Übertragungssystems und insbesondere der Übertragungskanäle derartige Störungen verringert werden. Abgesehen davon, daß die Störungen nicht vollständig zu beseitigen sind, ist ein derartiger Aufbau auch aufwendig und teuer.

Es ist bereits eine gattungsgemäße Einrichtung bekannt (DE-AS 12 07 958), bei der zum Zwecke der Trennung des aus Impulsen eines binären Code bestehenden Signals aus einer Kombination von Signal und Geräusch die Impulse während der ganzen Dauer eines Codeelements integriert werden und dao Resultat der Integration ausgelesen wird. Diese Einrichtung hat den Nachteil, daß Schwankungen in der Betriebsspannung zu Auswertefehlern führen.

Es ist des weiteren eine Schaltungsanordnung zum Selektieren oder Eliminieren von Impulsen aus einer Impulsfolge bekannt (DE-AS U 62 541). bei der die Selektion oder Elimination dadurch erfolgt, daß die Impulse der Impulsfolge um vorgegebene Zeiten verlängert werden und die verlängerten Impulse einem Impulsbreitendiskriminator zugeführt werden, der nur diejenigen Impulse weiterleitet, deren Breite einen vorgegebenen Wert überschreitet. Auf diese Weise lassen sich aber nur kurze Störimpulse eliminieren.

Aufgabe der Erfindung ist es, eine Decodiereinrichtung zu schaffen, die eine durch Störungen des zu decodierenden Signals und Betriebsspannungschwankungen wenig beeinflußte Decodierung gestattet. Zudem soll die Einrichtung einen möglichst einfachen und billigen Aufbau geringen Bauvolumens besitzen.

Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruches 1 gelöst.

Die Erfindung geht von der Tatsache aus, daß im ungestörten Fall jeder einen Zustandswtrt darstellenden PegeLänderung innerhalb eines Schrittzeitintervalls ein Impuls bestimmter Polarität und bestimmter Pegel-Zeit-Fläche voran- oder nachgeht — bei einem binären Code — oder voran- und nachgeht — bei einem ternären Code. Wird nun jeder dieser Impulse im Schrittzeitintervall einer Integrationsstufe zugeführt und jeweils während des Vorhandenseins eines bestimmten vorgegebenen Integrationswertes oder einem darüber liegenden Wert ein zur weiteren Auswertung vorgesehener Impuls erzeugt, so wird erreicht, daß eingekoppelte, kurzzeitige Störungen im wesentlichen nur einen im allgemeinen geringen zeitlichen Versatz des zur weiteren Auswertung vorgesehenen Impulses gegenüber der den Zustandswert darstellenden Pegeländerung erzeugen, sich jedoch nicht oder nur in geringem Umfange auf die Signalauswertung auswirken. Da keine Versatzaddition auftritt, sind die hierdurch entstehenden Fehler von nachrangiger Bedeutung.

Durch die Beschattung mit den logischen Verknüpfungsgliedern und den Komparatoren wird zudem erreicht, daß Änderungen der Breite der Impulse aufgrund von Schwankungen der Betriebsspannung sich nicht mehr auf die Auswertung auswirken können.

In einer bevorzugten Ausführungsform ist als von der Integrationsstufe angesteuertes Mittel am zweckmäßigsten für jeden durch eine Pegeländerung dargestellten Zustandswert ein an einem Eingang mit einer konstanten Referenzspannung beaufschlagter Komparator vorgesehen. Zur Decodierung des eingangs erwähnten gleichstromfreien, ternären Bi-Phase-Level-Code sind also bei Realisierung dieser Ausführungsform zwei Komparatoren vorhanden, da bei einem derartigen Code der eine Zustandswert durch eine Pegeländerung in der einen Potentialrichtung — beispielsweise von positivem zu negativem Potential — und der andere Widerstandswert durch eine Pegeländerung in der entgegengesetzten Potentialänderung — von negativem zu positivem Potential — dargestellt ist

Die Größe des vorgegebenen Integrationswertes wird mit Vorteil zu etwa 2/3 des maximalen Integratorausgangssignales gewählt. Zwar werden mit wachsen-

dem vorgegebenen Integrationswert die auf die Auswertung sich auswirkenden Störungen immer mehr ausgeschaltet, jedoch kann es bei hohen vorgegebenen Integrationswerten geschehen, daß bereits bei einem geringen Absinken des Pegels, wie es bei Betriebsspannungsschwankungen in Erscheinung treten kann, der vorgegebene Integrationswert nicht erreicht wird und infolge dessen eine einen Zustandswert darstellende Pegeländerung nicht ausgewertet wird.

In einer bevorzugten Ausführungsform der Erfinoung ist als pegelbildendes Mittel ein über einen zweiten Eingang rücksetzbares Flip-Flop vorgesehen, dessen Set- und reset-Eingang mit den erzeugten Impulsen beaufschlagt sind.

Die Erfindung sei anhand der Zeichnung die ein Ausführungsbeispiel enthält, näher erläutert. Es zeigen F i g. 1 ein Blockschaltbild der Einrichtung und F i g. 2 den zeitlichen Verlauf der Signale an verschiedenen Punkten des Blockschaltbilds nach F i g. 1.

Die Einrichtung, die zum Decodieren eines selbsitaktenden, gleichstromfreien, ternären Bi-Phase-Level-Code, wie er in F i g. 2a dargestellt ist, dient, enthält einen Transformator 1, dessen Primärwicklung 2 mit dem codierten Signal beaufschlagt ist und an dessen Sekundärwicklung 3 die Integrationsstufe 4 angeschlossen ist.

Der Ausgang der Integrationsstufe 4 steht mit zwei Komparatoren 5 und 6 in Verbindung und zwar ist er einmal an den negativen Eingang des !Comparators 5 und zum anderen an den positiven Eingang des Komparators 6 angeschlossen. Die beiden anderen Eingänge der Komparatoren 5 und 6 sind jeweils mit einer konstanten Referenzspannung Ur beaufschlagt. Jeder Komparatorausgang ist mit dem einen Eingang eines ihm zugeordneten Oder-Gatters 7 bzw. 8 verbunden. Der Ausgang des Oder-Gatters 7 ist an den reset-Eingang und der des Oder-Gatters 8 an den set-Eingang eines Flipflops 9 angeschlossen, an dessen Normalausgang das decodierte Signal erscheint.

An einer zweiten Sekundärwicklung 10 die eine auf Nullpoiential liegende Mittelanzapfung besitzt, sind zwei weitere Komparatoren 11 und 12 angeschlossen und zwar sind die Wicklungsenden jeweils mit dem negativen Eingang der beiden Komparatoren 11 und 12 verbunden. Die anderen beiden Eingänge liegen auf einer konstanten Referenzspannung Ur. Der Ausgang des Komparators 11 ist mit dem anderen Eingang des Oder-Gatters 7 und der des Komparators 12 mit dem des Oder-Gatters 8 verbunden.

Zur Ableitung des Taktes stehen die beiden Ausgänge der Oder-Gatter 7 und 8 des weiteren mit einem NAND-Gatter 13 in Verbindung, das ein Monoflop 14 ansteuert. Der Normalausgang des Monoflops 14 ist mit dem Löscheingang eines Zählers 15 verbunden, an dessen Zähleingang ein Quarzoszillator 16 angeschlossen und an dessen Ausgang das Taktsignal abgenommen werden kann.

Die Wirkungsweise der Einrichtung sei anhand der F i g. 2 erläutert.

Das in Form eines selbsttaktenden, gleichstromfreien, ternären Bi-Phase-Level-Code vorliegende Signal ist in F i g. 2a dargestellt. Bei diesem Code liegen Takt und Zustandswert bzw. Information jeweils mittig in den einzelnen Schrittzeitintel vallen A. B, C. D, Fund F, wo bei die Lage der Flanke 17 den Taktzeitpunkt und das Potentialgefälle im Bereich der Flanke den Zustandswert angibt. So liegt im Schrittzeitintervall A der Zustandswert »0« vor — Flanksnsprung von positivem zu neeativcm Potential — und im Schritlzeuintervall C der Zustandswert »L« — Flankensprung von negativem zu positivem Potential. Dieses am Eingang des Transformators 1 bei Punkt a anliegende Signal wird in der Integrationsstufe 4 integriert Am Ausgang der Integrationsstufe 4 in Punkt b liegt somit ein Signal vor, wie es in F i g. 2b dargestellt ist. Dieses Signal wird den beiden Komparatoren 5 und 6 zugeleitet. Der Komparator 5 bildet aus den positiven Spannung-Zeit-Flächen des !ntegratorausgangssignals jeweils einen Impuls und

ίο ebenso der Komparator 6 aus den negativen Spannung-Zeit-Flächen des Integratorausgangssignals, und zwar schalten sie bei Überschreiten von 2/3 des maximalen Integrationswertes und danach bei Unterschreiten dieses Wertes. Die so erzeugten, am Ausgang des Komparators 5 in Punkt c bzw. des Komparators 6 in Punkt d erscheinenden Signale sind in den F i g. 2c und 2d abgebildet.

Mit den Signalen gemäß den F i g. 2c und 2d könnte nun bereits das rücksetzbare Flipflop 9 geschaltet werden. Da jedoch, wie bereits oben erwähnt, aufgrund von Betriebsspannungsschwankungen die Schaltflanke der einzelnen Impulse noch in einem relativ breiten zeitlichen Bereich schwanken kann, was insbesondere bei der Ableitung des Taktes recht störend ist, erfolgt eine zusätzüche Zeitfixierung mittels der beiden Komparatoren 11 und 12.

Wie aus F i g. 1 ersichtlich, liegt am Eingang jedes der beiden Komparatoren 11 und 12 jeweils das zu decodierende Signal nach F i g. 2a an und an den Ausgängen der Komparatoren 11 und 12 erscheinen demzufolge die Signale gemäß den F i g. 2e und 2f. Durch Verknüpfung jedes dieser Signale mit einem der Ausgangssignale der Komparatoren 5 und 6 — F i g. 2c und 2d — in einem Oder-Gatter 7 bzw. 8 entstehen am Ausgang der Oder-Gatter 7 und 8 Flipflop-Steuerimpuise — F i g. 2g und 2h —, deren Schaltflanke nur noch in geringern Umfang zeitlich schwankt. Durch diese Impulse angesteuert, erscheint im Ausgang des Flipflops das in F i g. 2i dargestellte Signal.

Zur Ableitung des Takts werden die am Ausgang der beiden Oder-Gatter 7 und 8 erscheinenden Signale — F i g. 2g und 2h — des weiteren einem NAND-Gatter

13 zugeführt, das das Monoflop 14 jedesmal in seinen quasistabilen Zustand schaltet, wenn an einem der beiden Ausgänge der Oder-Gatter 7 und 8 ein Impuls erscheint. Das Monoflop 14 löscht seinerseits dann den Zähler 15, der nach dem Zurückkippen des Monoflops

14 in seinen stabilen Zustand wieder zu zählen beginnt. Kommt nun infolge eines extrem gestörten Signals der Steuerimpuls am Ausgang des Monoflops 14 nicht zustande, so setzt sich nach Erreichen eines bestimmten Zählerinhalts der Zähler selbst zurück und erzeugt so den fehlenden Taktsignalimpuls.

Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Einrichtung zum Decodieren eines Code mit zwei oder mehr Zusiandswerten, von denen mindestens ein Zustandswert eine Pegeländerung innerhalb eines Schrittzeitintervalls darstellt, insbesondere eines gleichstromfreien, ternären Bi-Phase-Level-Code, bei der jeder innerhalb des Schrittzeitintervalls durch die Pegeländerung erzeugte Impuls in einer Integrationsstufe integriert und danach ausgewertet wird, dadurch gekennzeichnet, daß von der Integrationsstufe (4) gesteuerte Mittel (5,6) vorhanden sind, die jeweils während des Vorhandenseins eines bestimmten vorgegebenen Integrationswertes oder eines darüberliegenden Wertes im Ausgang der Integrationsstufe (4) einen Impi'ls (c. d) erzeugen, daß jedem Mittel (5,6) ein logisches Verknüpfungsglied (7, 8) zugeordnet ist, das an einem Eingang mit den von den Mitteln (5, 6) erzeugten Impulsen (c, d) beaufschlagt ist und mit seinem anderen Eingang mit einem ihm zugeordneten Komparator (11,12) verbunden ist, dessen Eingänge mit einer Referenzspannung (Ur) und mit den durch die Pegeländerung erzeugten Impulsen beaufschlagt sind, und daß Mittel (9) vorhanden sind, die aus jedem dieser Impulse ein Signal mit einem dem jeweiligen durch die Mittel (5,6) erzeugten Impuls zugeordneten Pegel bilden.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß als von der Integrationsstufe (4) angesteuertes Mittel für jeden durch eine Pegeländerung dargestellten Zustandswert ein an einem Eingang mit einer konstanten Referenzspannung (Ur) beaufschlagter Komparator (5,6) vorgesehen ist.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als pegelbildendes Mittel ein über einen zweiten Eingang rücksetzbares Flipflop (9) vorgesehen ist, dessen set- und reset-Eingang mit den erzeugten Impulsen beaufschlagt sind.