DE2522341C3 - Schaltungsanordnung zur Pegelanpassung einer implsförmigen Spannung, insbesondere zur Verwendung in einer elektronischen Kleinuhr - Google Patents
Schaltungsanordnung zur Pegelanpassung einer implsförmigen Spannung, insbesondere zur Verwendung in einer elektronischen KleinuhrInfo
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Description
Die Erfindung betrifft eine Schaltungsanordnung zur Pegelanpassung einer impulsförmigen Spannung,
insbesondere zur Verwendung in einer elektronischen Kleinuhr, mit einem ersten, mit einer ersten Signal-
!"· spannung beschickten Anschluß, einem Ausgangsanschluß und einem zwischen dein ersten Anschluß und
den Ausgangsanschluß eingeschalteten leitenden Stromweg, mit wenigstens einem erste IG-FET und
einem mit dem Gate-Anschluß des erste IG-FET ver-
'" bundenen zweiten Anschluß, mit einem zweiten wenigstens
einem zweiten IG-FET enthaltenen leitenden Stromweg, mit einem dritten mit dem Ausgangsanschluß
verbundenen Anschluß, einem mit einem Bezugssignalwert beschickten Bezugsanschluß und mit
.'■' einem Eingangsanschluß, der mit einem logischen Signal
niedriger Amplitude einer der Impulsformerschaltung vorgeschalteten logischen Schaltung beaufschlagt
wird, und mit einer Schaltungsanordnung, um den zweiten IG-FET in den leitenden Zustand zu
■·'■ bringen, wenn das Bezugswertsignal mit dem logischen
Signal niedriger Amplitude koinzidicrt, wobei der zweite Anschluß mit einer Impulssignalquelle verbunden
ist, die eir. erstes Impulssignai mit einem relativ zum Bezugswert hohen Amplitudenwert erzeugt.
;> Aus der Deutschen Auslegeschrift 1958618 ist bereits
ein Anpassungsschaltkreis zur Umwandlung niedriger SpaMiiungsimpulsc in solche, die in anderer
Kreisen verwendbar sind, bekannt. Dieser bekannte Anpassungsschaltkreis besteht aus zwei in Serie an-
;" geordneten Feldeffekttransistoren, wobei der den
beiden Feldeffekttransistoren gemeinsame Schaltungspunkt mit einer Aiisgangsklcmmc verbunden ist.
Das Wesentliche dieses bekannten Schaltkreises besteht darin, daß die Gate-Elektrode descrsten Feldcl-
i. l'ekttransislors mil einer derartigen Vorspannungsquelle verbunden ist, daß er in Abhängigkeit von den
Eingangsinipulsen leitfähig gemacht ist, wobei die Vorspannung größer als die Schwellwertspannung des
ersten Feldeffekttransistors gewählt ist, während der über die Schwellwertspannimg hinausgehende SpaniKingswert
nicht größer als der maximal erwartbare Spannungsimpuls ist. und daß eine Drain-Elektrode
des zweiten Feldeffekttransistor1« mit Her einen relativ
hohen Spannungswert aufweisenden ßetriebsspan-
.. iHingsqucllc verbunden ist, während seine Gate-Elektrode
mit einer Taktimpuls- h/w. Mclriebsspaiinungsquelle
verbunden ist. derart, daß er wenigstens während der Zeit leitfähig gemacht ist. während welcher
der Eingangsinipuls kleiner oder gleich dem über
.-■ι die Schwellwerlspannung hinausgehenden Spannungsweri
ist, wodurch die Ausgangsklemme ilen
Spannungswert der Betricbsspaniuingsquelle erhält.
Aus der Deutschen Auslegeschrifl 1 -164340 ist ein
schneller Kopplungssehaltkreis bekannt, der zwischen
... mindestens einem ersten und einem /weiten Transistor gleichen Leitfähigkeitstyps in Emitter- oiler Kollektorschaltung
vorhanden ist. Bei dieser bekannten Kopplungsschaltuni>
soll die Aiif.uabe gelöst weiden.
einen sehr schnell arbeitenden und gegenüber Anpassungsfehlern
unempfindlichen Kopplungsschaltkreis für binär arbeitende Transistorschaltungen zu schaffen,
der einfach ausgebildet und insbesondere in Form der integriert n Schaltung einfach herstellbar ist. Die
Lösung dieser Aufgabe besteht darin, daß der Kopplungsschaltkreis einen Kopplungstransistor vom gleichen
Leitfähigkeitstyp wie der erste und zweite Transistor umfaßt, dessen Emitter-Kollektor-Strecke den
ausschließlich an den Kopplungstransistor augeschlosscnen Emitter oder Kollektor des ersten Transistors
mit der Basis des zweiten Transistors verbindet und dessen Basis an eine Konstantstromquelle angeschlossen
ist, welche den Kopplungstransistor stets im Sättigungszustand hält.
Derzeit wird immer mehr eine Herabsetzung des Stromverbrauchs von Vorrichtungen gefordert, die
integrierte Schaltkreise verwenden. Diese Forderung trifft speziell auf ingetriertc Schaltkreisvorrichtungen
zur Verwendung bei (elektronischen) Armbanduhren zu. Infolgedessen wurde als logische Zeitrechnerschaltung
ein integrierter Schaltkreis entwickelt, der mit möglichst niedriger Amplitude (z. B. 1,5 V) arbeitet
und dessen Stromverbrauch nur einige Mikrowatt oder weniger beträgt. Andererseits wird eine
Schaltung benötigt, die mit einer hohen Amplitude (z. B. H) V arbeitet), so daß sie eine Zeitanzeigevorrichtung
anzusteuern vermag. Aus diesem Grund ist eine Schaltung zur signalmäßigen Verbindung dieser
logischen Schaltung mit niedriger Amplitude mit der Anzeigetreiberschaltung mit hoher Amplitude, nämlich
eine Koppelschaltung, erforderlich. Eine solche Koppclschaltung besitzt im allgemeinen eine Tendenz
zu einem hohen Stromverbrauch. Das bisher angewandte Verfahren zur Herabsetzung dieses Stromvcrbrauchs
ist mit dem Nachteil behaftet, daß die Schaltungskonstruktion schwierig und kompliziert wird und
daß das Chip infolge seiner Größe schwierig zu miniaturisieren ist.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Pegelanpassung
einer impulsförmigen Spannung der eingangs definierten Art zu schaffen, die in integrierter Schaltungstechnik
einfach herstellbar ist und die neben der Formung einer impulsförmigen Spannung eine Ver-Schiebung
des Signalpegels des zu formenden Signals bewirken kann.
Ausgehend von der Schaltungsanordnung der eingangs definierten Art wird diese Aufgabe erfindungsgemäß
dadurch gelöst, daß der Bezugsanschluß mit einer irnpuissignaiqiicue zum Erzeugen eines zweiten
Impulssignals verbunden ist, welches einen Zwischenwert zwischen dem hohen Amplitudenwert und dem
liezugswert und eine im wesentlichen mit dem ersten Impulssignal synchronisierte Polarität besitzt, wobei
nur dann, wenn das zweite Impulssignal und das logische Signal miteinander koinzidieren. eine Bezugsausgangsspannung
erhalten wird und die übrige Zeit über den ersten leitenden Stromweg eine Ausgangsgröße
mit hohem Amplitudenwert erhalten wird.
Der Vorteil, den die Schaltungsanordnung nach der vorliegenden Erfindung gegenüber bekannten derartigen
Schaltungen bietet, liegt unter anderem darin, daß bei der erfindungsgemäßen Schaltungsanordnung
/M keinem Zeitpunkt ein Gleichstrom über die Stromvcrsorgungsklemme
und die Bezugsspannungs-Eingnngsklemme fließen kann und daher beim Entwurf
die Impedanzwerte zwischen der Stromversorgungsklemme und der Ausgangsklcmmc sowie zwischen der
Ausgangsklemmen und der Bezugsspannungs-Eingangsklemme
nicht berücksichtigt zu werden brauchen. Infolgedessen können Abmessungen der IG-FLTs
klein gewählt werden und die gesamte Schaltkreiskonfiguration kann vereinfacht gehalten
werden, wodurch diese besonders vorteilhaft als integrierte Schaltung ausgeführt werden kann und besonders
vorteilhaft bei elektronischen Kleiniihren eingesetzt
werden kann.
Besonders vorteilhafte Weiterbildungen und Aus gcslaltungen der Erfindung ergeben sich aus den Ansprüchen
2 bis 11,
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert.
Es zeigt
Fig. 1 eine Schaltungsanordnung gemäß einem Ausführungsbeispiel,
Fig. 2 eine graphische Darstellung von Signalwellenformen zur Erläuterung der Arbeitsweise der
Schaltung gemäß Pig. I,
Fig. 3 eine abgewandelte Schaltungsanordnung,
Fig. 4 eine graphische Darstellung von Signalwellenformcn
zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 3,
Fig. 5 eine Schaltungsanordnung, die durch Hinzufügung einer Speicherschaltung und einer Stabilisierschaltung
zum Schaltkreis gemäß Fig. 3 gebildet wurde,
Fig. 6 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. f>,
Fig. 7 eine Abwandlung der Schaltungsanordnung gemäß Fig. 5,
Fig. 8 Signalwellenformen zur Erläuterung der Arbeitsweise der abgewandelten Schaltung gemäß
Fig. 7.
Fig. 9 eine Abwandlung der Schaltung gemäß Fig. 3.
Fig. 10 eine Schaltungsanordnung gemäß einer weiter abgewandelten Ausführungsform,
Fig. 11 Signalwellenformen zur Erläuterung der
Arbeitsweise der Schaltung gemäß Fig. 10,
Fig. 12 eine Schaltungsanordnung, die durch Hinzufügung
einer Speicher- und einer Stabilisierschaltung zum Schaltkreis gemäß Fig. 10 gebildet wurde,
Fig. 13 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß
Fig. 12,
Fig. 14 eine Abwandlung der Schaltungsanordnung gemäß Fig. 12,
Fig. 15 Sigriaiweüenformen zur Erläuterung der
Arbeitsweise der abgewandelten Schaltungsanordnung gemäß Fig. 14,
Fig. 16 eine weitere Abwandlung der Schaltungsanordnung
gemäß Fig. 12,
Fig. 17 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß
Fig. 16,
Fig. 18 eine Abwandlung der Schaltung gemäß Fig. 10,
Fig. 19 eine noch weiter abgewandelte Schaltungsanordnung,
Fig. 20 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 19,
Fig. 21 eine Abwandlung der Schaltung gemäß Fig. 19,
F i g. 22 eine durch Hinzufügen einer Speicher- und einer Stabilisierschaltung zum Schaltkreis gemäß
Fig. 19 gebildete Schaltungsanordnung,
Fig. 23 Signalwellenformcn zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß
Fig. 22,
Fig. 24 eine Abwandlung der Schaltungsanordnung
gemäß Fig. 22,
Fig. 25 Signalwellenformcn zur Erläuterung der Arbeitsweise der abgewandelten Schaltungsanordnung
gemäß Fig. ?.4,
Fig. 26 eine noch weiter abgewandelte Ausführungsfomi,
und
Fig. 27 Signal wellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 26.
Gemäß Fig. 1 ist eine Stromversorgungsklemmc 1
an eine Stromquelle bzw. -Versorgung mit einer hohen
Gleichspannung von z.B. -I-10 V angeschlossen.
Hierbei kann durch entsprechende Schaltung der IG-FETs (Feldeffekttransistoren mit isolierter Gate-Elektrode)
auch eine negative Gleichspannungsquelle verwendet werden. Diese hohe Gleichspannung ist
allgemein mit E2 bezeichnet. Die Stromversorgungsklemmc
1 ist an die Source-Elektrode und an die Substrat-Elektrode eines p-Kanal-IG-FETs 2 angeschlossen.
An die Gate-Klemme 3 des FETs 2 wird von einem Impulsgenerator 4 aus ein Impulssignal Θ
mit einer Amplitude von E-, V angelegt. Die Drain-Elektrode
des FETs 2 ist an eine Ausgangsklemme 5, die Drain-Elektrode eines n-Kanal-IG-FETs 6 und
die eine Elektrode eines Kondensators 7 angeschlossen. Auf diese Weise wird ein erster Stromweg von
der Klemme 1 zur Klemme 5 über den p-Kanal zwischen Source- und Drain-Elektrode des IG-FETs 2
gebildet. Als Kondensator 7 kann eine Streukapazilät, wie eine Gate-Kapazität, Masseschaltkapazität,
Sperrschichtkapazität od. dgl. verwendet werden.
Die andere Elektrode bzw. Klemme des Kondensators 7 und die Substrat-Elektrode des IG-FETs 6 sind
beide an Masse gelegt. Die Gate-Elektrode de IG-FETs 6 ist mit einer Eingangsklemme 8 verbunden,
die mit einer bestimmten Gleichspannung E1 vonz. B.
1,5 V gespeist wird, während die Sourcc-Elcktrodc
mit einer Bezugsspannungs-Eingangsklemmc 9 verbunden ist. Letztere ist an die Ausgangsklcmme eines
ODER-Torglieds 10 angeschlossen, dessen Eingangsklemmen
mit einem Ausgangssignal eines Impulsgcnerators 11 zur Erzeugung eines zweiten Impulssignals
ff. das mit dem ersten Impulssignal praktisch synchronisiert ist, bzw. mit einem logischen
Signal VI niedriger Amplitude von einer logischen Vorstufen-Schaltung 12 gespeist werden. Auf diese
Weise wird ein zweiter Stromweg von der Klemme 5 zur Klemme 9 über den Kanal zwischen Source- und
Drain-Elektrode des n-Kanal-IG-FETs 6 gebildet, und durch den p-Kanal IG-FET 2 und den n-Kanal-IG-FET
6 wird eine komplementäre IG-FET-Schaltung
gebildet.
Nachstehend ist die Arbeitsweise der in Fig. 1 dargestellten Schaltunganhand von Fig. Z erläutert. Obgleich
sich die folgende Beschreibung auf eine positive Logik bzw. Schaltfunktion bezieht, gilt sie selbstverständlich
auf ähnliche Weise auch für eine negative Logik. Das Ausgangssignal 0 des Impulsgenerators 4
:-;t ein Impulssignal mit vorbestimmter zyklischer Periode
und Breite sowie mit zwei Spannungswerten von (I V und + E, V gemäß Fig. 2(a). Wenn das Impuissignal
0 gleich 0 V ist, wird der IG-FET 2 durchgcschaltet,
und wenn es E-, V beträgt, sperrt der IG-Ι-ΈΤ
2. Bei diirchgeschaftctem IG-FET 2 wird der
Kondensator 7 auf + Ej V aufgeladen, so daß an der Ausgangsklcmme 5 ein Ausgangssignal von + E2 V
erscheint.
Das Impulssignal 0'dcs Impulsgenerators 11 besitzt gegenüber dem Impulssignal 0 die entgegengesetzte
Polarität und eine etwas kleinere Breite als dieses sowie zwei Spannungswerte vpn 0 V und E1, wie dies
aus Fig. 2(b) hervorgeht. Diese Spannung von E1 V besitzt denselben Wert oder Pegel von z. B. 1,5 V wie
die Stromquellenspannung der logischen Vorstufen-Niecierspannungsschaltung
12. Das iogische Niederspannungssignal VI von der Schaltung 12 besitzt einen Wert von 0 V nur während der Periode, während welcher
die Kopplung durchgeführt werden soll, und einen solchen von +E1 V während jeder anderen Periode
als der Kopplungsperiode, wie dies aus Fig. 2(c) hervorgeht. Infolgedessen besitzt das Ausgangssignal
von dem mit den Signalen ff und VI gespeisten ODER-Glied 10 einen Wert von 0 V nur während
des Teils der Kopplungsperiode, in welchem das Impulssignal 0' 0 V beträgt, und während aller anderen
Perioden einen Wert von +E, V. Dieses Signal (ff + Vl) wird an die Eingangsklemme 9 angelegt. Da
die vorbestimmte Spannung E1 stets an die Gate-Elektrode
des n-Kanal-IG-FETs 6 angelegt wird, wird letzterer nur dann durchgeschaltet, wenn die an
der Klemme 9 liegende Spannung 0 V und die Drain-Spannung des IG-FETs 6 + E2 V beträgt. Dieser
Zustand ist in Fig. 2(e) veranschaulicht. Wenn der IG-FET 6 durchgeschallt ist, wird der auf +E2 V
aufgeladene Kondensator 7 über den Source- und Drain-Elektrode des IG-FETs 6 einschließenden
zweiten Stromweg entladen, so daß das Potential der Ausgangsklemme 5 auf 0 V reduziert wird.
Wenn sich das Ausgangssignal (ff + VI) vom ODER-Glied 10 auf +E V verschiebt, während das
Impulssignal 0 auf einer Spannung von +E2 V bleibt,
wird der IG-FET 2 zum Sperren gebracht, während der IG-FET 6 mit der Source-Elektrode an der Seite
der Ausgangsklemme 5 und mit der Drain-Elektrode an Jtr Seite der Klemme 9 liegt. Wenn die Schwelienwertspannung
des IG-FETs 6 auf Vth eingestellt ist, wird der Kondensator 7 auf (E1 — Vth) V aufgeladen.
Da £,>£,>(£, — Vth) ist, und dennoch vorausgesetzt
wird, daß (E1 — Vm)=Q, kann (E1 — Vth) praktisch
als Bezugsspannung angesehen werden. Wenn als nächstes das Signal 0 auf 0 V verschoben wird,
während das Signal (O' + VI) auf einer Spannung von + E1 V bleibt, wird der IG-FET 6 zum Sperren gebracht
und der IG-FET 2 durchgeschaltet, wodurch gemäß Fig. 2(e) der Kondensator 7 wiederum auf
E, V aufgeladen wird. Hierauf erfolgt wiederholt ein jeweils ähnlicher Vorgang.
Wenn daher das Iogische Niederspannungssignal VI (I V beträgt, bis das Impulssignal 0zu 0 V wird, nachdem
das Impuissigna! 0' zu 0 V geworden ist, besitzt das Ausgangssignal O1 praktisch den Bezugsspannungspegel
und während der restlichen Periode den Hochspannungspegel von E-, V.
Da bei der Schaltung gemäß Fig. 1 bei der Durchführung
der Arbeitsweise dieser Schaltung zu keinem Zeitpunkt ein Gleichstrom über die Klemmen 1 und
9 fließen kann, brauchen im Entwurfsstadium die Impedanzwerte zwischen den Klemmen 1 und 5 sowie
zwischen den Klemmen 5 und 9 nicht berücksichtigt zu werden. Infolgedessen können die Abmessungen
der IG-FETs 2 und 6 klein gewählt werden, und die Schaltkreiskonfiguration bzw. -konstruktion kann
ίο
vereinfacht werden, wodurch Konstruktion und Herstellung
für die Verwendung der Schaltung als integrierter
Schaltkreis erleichtert werden.
Beider Ausführungsform gemäß Fig. 1 werden die
beiden Stromwege zwischen den Klemmen 1 und 5 sowie den Klemmen 5 und 9 lediglich durch den IG-FET
2 bzw. lediglich durch den IG-FET 6 gebildet. Im allgemeinen brauchen diese beiden Stromwege
bzw. -pfade jedoch nur unter Verwendung einer solchen Schaltungsanordnung gebildet zu werden, die
synchron mit den jeweiligen Durchschalt- und Sperrvorgängen der IG-FETs 2 und 6 ein- bzw. ausgeschaltet
wird. Dies ist nachstehend anhand der Fig. 3 usw. noch näher erläute:rt. In der folgenden Beschreibung
sind die einander entsprechenden Teile und Abschnitte mit jeweils denselben Bezugsziffern bezeichnet.
Gemäß Fig. 3 sind ein IG-FET 2 und ein IG-FET la in Reihe zwischen Klemme I und 5 eingeschaltet,
wobei ihre jeweiligen Substrate mit der Klemme 1 verbunden sind. Weiterhin sind ein IG-FET 6 und ein
IG-FET 6a in Reihe zwischen die Klemme 5 und eine Klemme 9 geschaltet, wobei ihre jeweiligen Substrate
an Masse liegen. Die Klemme 9 liegt ebenfalls an Masse. Die Drain-Elektroden der IG-FETs la und
6sind, ebenso wie ihre Gate-Elektroden, miteinander verbunden. Der Verbindungspunkt zwischen den
Gate-Elektroden der IG-FETs la und 6 ist an eine Klemme 20 angeschlossen, die mit einem logischen
Signal VI niedriger Spannung von der genannten logischen Vorstufen-Niederspannungsschaltung beschickt
wird. An die Gate-Elektrode des 'G-FETs da ist eine Klemme 21 angeschlossen, die mit einem Impulssignal
0 gespeist wird. Bei der Ausführungsfurm gemäß Fig. 3 ist der erste Slromweg zwischen den
Klemmen 1 und 5 unter Einbeziehung der IG-FETs 2 und la ausgebildet, während der zweite Stromweg
zwischen den Klemmen 5 und 9 die IG-FETs 6 und 6a einschließt.
Im folgenden ist die Arbeitsweise der Schaltung gemäß Fig. 3 anhand von Fig. 4 erläutert·. Wenn ein
Impulssignal 0 = 0 V ist, ist der IG-FET 2 durchgeschaltet, während bei 0 V betragendem Impulssignal 0
das Impulssignal 0 ebenfalls ü V beträgt. Aus diesem Grund ist der IG-FET6e im Sperrzustand. Wenn vorausgesetzt
wird, daß die Schwellenwertspannung des IG-FETs Ic einen Wert von Vih besitzt, sind die logischen
Werte des logischen Niederspannungssignals VI ein Bezugsspannungswert E1, und ein erster Spannungswert
E1, wobei im wesentlichen die Beziehung I E, - E0 K IE, - £„ i - I Vih I gilt. Aus diesem
Grund wird ungeachtet des Spannungswerts des Eingangssignals VI der IG-FET la durchgeschaltet. Infolgedessen
wird der Kondensator auf + E-, V aufgeladen.
Selbst wenn das Signal Ögemäß Fig. 4(a)zu + E, V
geworden ist, so daß der IG-FET 2 sperrt, bleibt der Kondensator 7 auf einer Spannung von + E-, V, weil
sich der IG-FET 6a im Sperrzustand befindet, während das Signal ff = 0 V beträgt. Wenn der Wert des
Signals 0' gemäß Fig. 4(b) auf τ E, V verschoben
wird, wird der IG-FET (ta durchgesctiaitet. Wenn zu diesem Zeitpunkt der Pegel des Eingangssignals VI
0 V beträgt, befindet sich der IG-FET 6 im Spcrrzustand, so daß der Kondensator 7 weiterhin eine Spannung
von + £, V beibehält. Falls jedoch zu diesem Zeitpunkt der Pegel des Eingangssignals VI gemäß
Fig. 4(c) gleich +EV ist. wird der IG-FET 6 durchgeschaltct,
mit dem Ergebnis, daß der Kondensator 7 gemäß Fig. 4(d) entladen wird, so daß das Potential
an der Ausgangskiemine 5 auf 0 abfällt.
Wenn das Signal 0 auf 0 V übergeht, wird der IG-FET
6a in den Sperrzustand gebracht, so daß an der Klemme 21 weiterhin eine Spannung von 0 V anliegt.
Wenn das Signal 0zu diesem Zeitpunkt zu 0 V wird,
wird der IG-FET 2 wiederum durchgeschaltet, um den Kondensator 7 auf + E2 V aufzuladen, so daß die
Ausgangsklemme 5 gemäß Fig. 4(d) eine Spannung von + E2 V besitzt. Auf diese Weise wird das Eingangssignal
VI mit zwei Werten, d. h. 0 V und E, V, auf das zwei Werte, nämlich 0 V und + E2 V, besitzende
Ausgangssignal V0 umgewandelt.
In der vorstehenden Beschreibung wurde der höhere Wert des Signals 0 spezifisch auf +E1V festgelegt,
doch braucht dieser Spannungswert nur so hoch zu sein, daß der IG-FET 6a durchschaltet, d. h. er
braucht nur höher zu sein als die Schwellenwertspannung des IG-FETs 6a. Außerdem können Impulsbreite,
Phase und zyklische Periode des Impulssignals 0 so festgelegt werden, daß die Durchschaltperiode
des IG-FETs 6a innerhalb der Zeitspanne liegt, während welcher das Signal 0— + E-, V beträgt und mithin
der IG-FET 2 im Sperrzustand ist. Infolgedessen können die Signale f) und 0 bezüglich Impulsbreite
und Phase gleich sein und sich lediglich in bezug auf die zyklische. Periode voneinander unterscheiden.
Außerdem braucht das Source-Potential des IG-FETs 2 nicht zu jeder Zeit + E2 V zu sein. Beispielsweise
kann an die Klemme 1 ein Impuls angelegt werden, der zu + E2 V wird, wenn das Signal 0cinen Wert
vonO besitzt. Außerdem kann an die Klemme 9, ohne diese an Masse zu legen, ein Impuls angelegt werden,
der eine Bezugsspannung von E11 V besitzt, wenn der
IG-FET 6 durchgeschaltet ist.
In Fig. 5 ist die Schaltungsanordnung gemäß Fig. 3 als Ganzes durch die mit 25 bezeichnete gestrichelte
Linie umschlossen. Ein Schallungsblock 26 stellt eine Speicherschaltung zur Speicherung des Ausgangssignals
O1 der Koppelschaltung 25 dar, während ein
Schaltungsblock 27 eine Schaltung zur Stabilisierung des Ausgangssignals O2 der Speicherschaltung 26
darstellt.
Die Speicherschaltung 26 ist so aufgebaut, daß zwei p-Kanal IG-FETs 2-1, 2o-l, zwei n-Kanal-IG-FETs
6-1, 6<2-l und ein Kondensator 7-1 gemeinsam auf ähnliche Weise an die Schaltung gemäß Fig. 3 angeschlossen
sind. Die Gate-Elektrode des IG-FETs 2-1 wird mit einem Impulssignal 0 mit der dem Impulssigna!
0 entgegengesetzten Polarität gespeist, während an einen Verbindungs- bzw. Verzweigungspunkt zwischen
den Gate-Elektroden der IG-FETs Ia-I, 6</-l,
über die Klemme 5 ein Ausgangssignal der Koppelschaltung 25 angelegt wird. Die Gate-Elektrode des
IG-FETs 6a-l wird mit dem Inipulssignal 0 gespeist.
Wenn sich der Wert des an der Ausgangsklemme 5 der Koppelschaltung 25 auftretenden Ausgangssignals
O1 gemäß Fig. 6(d) auf 0 V verringert, besitze!:
die beiden Signale flund 0 auf die in Verbindung mi;
den Fig. 3 und 4 erläuterte Weise jeweils die höhere: Werte E, bzw. E. |vgl. Fig. 6(a) und 6(b)]. Da folglich
das an die Gate-Elektrode des IG-FETS 2-1 ;,-i
gelegte Signal 0 einen Wert von (1 V besitzt, sim! Jk
IG-FETs 2-1. 2a-l durchgeschallet, während <\c:
IG-FET6-1 sporn und dci IG-FlIT 6e-I durch>cli.:--
tct. Wie aus den Fig. 6(d) und <>(c) hervorgel·' ·*>...;
nämlich gleichzeitig mit der Verringerung eic- \,:-
gangssignals O1 auf 0 V das Ausgangssignal O2 auf
+ E2 V erhöht, wci1 der Kondensator 7-1 auf + E2
aufgeladen ist. D;1; Ausgangssignal O1 der Koppelschaltung
25 wird daher als der Aufladcspannungswert des Kondensators 7-1 gespeichert. Dieser gespeicherte
Wert wird aufrechterhalten, bis die Ladung des Kondensators 7-1 über die IG-FETs 6-1, 6«-l
entladen wird, weil das Impulssignal 0 auf einen höheren Wert ( + E2V) übergeht, nachdem der Wert des
logischen Niederspannungssignals VI gemäß Fig. 6(c) zu Null geworden ist.
Das Ausgangssignal O2 der Speicherschaltung 26
wird über die Klemme 5-1 an einen Verbindungsbzw. Verzweigungspunkt zwischen den Drain-Elektroden
der IG-FETs 2«-2, 6-2 der Slabilisierschaltug 27 und einen Verbindungspunkt zwischen den Gate-Elektroden
der IG-FETs 28, 29 angelegt. Die Source-Elektrode des IG-FETs 2a-2 ist über den p-Kanal-IG-FET 2-2 an eine Hochspannungsqucllc
bzw. eine Quelle höherer Spannung + E2 angeschlossen,
während die Source-Elektrode des IG-FETs 6-2 über den IG-FET 6a-2 an Masse liegt. Der Verzweigungspunkt
zwischen den Gate-Elektroden der IG-FETs 2e-2,6-2 ist mit einem Verzweigungspunkt zwischen
den Drain-Elektroden der IG-FETs 28, 29 verbunden. Die Gate-Elektrode des IG-FETs 2-2
wird mit dem Impulssignal O' gespeist, während an die Gate-Elektrode des IG-FETs 6a-2 das die entgegengesetzte
Polarität besitzende Impulssignal P angelegt wird
Genauer gesagt, wenn sich der Pegel oder Wert de*
Aiisgangssignals O2 an der Ausgangsklemme 5-1 der
Speicherschaltung 26 von O V auf + E, V ändert, wie
dies in Fig. 6(e) dargestellt ist, wird der IG-FfZT 2-2
/.um Sperren gebracht und der IG-FET 6« -2 durchgeschaltet,
weil zu diesem Zeitpunkt das Signal O' ebenfalls eine Spannung von + E1 V besitzt. Da zu diesem
Zeilpunkt der IG-FET 28 sperrt und der IG-FET 29 durchgeschaltet ist. werden die Gate-Potentiale der
IG-FETs 2«-2, 6-2 zu O V, so daß der IG-FFiT 6-2
ebenfalls durchschaitet.
Selbst wenn als nächstes das Signal P auf (I V übergeht,
während das Ausgangssignal O2 weiterhin eine Spannung von + E, V besitzt, erfährt der Betriebszustand
der~lG-FETs"28, 29 keine Veränderung, so daß ein Ausgangssignal O, auf einer Spannung von O V
bleibt. Wenn hierauf das Signal O1 auf O V übergeht,
schaltet der IG-FET 28 durch, während der IG-FET 29 sperrt und die IG-FETs 6-2. 6<j-2 ebenfalls sperren.
Infolgedessen erhöht sich das Signal O2 auf das gleiche Potential wie das der HochspanniingSiiueHe
f E,. Infolgedessen wird das Ausgangssignal O, der
Speicherschaltung 26 durch die Stabilisierschaltung 27 stabil aufrechterhalten.
In diesem Zusammenhang ist zu beachten, daß das
Ausgangssignal O1 der Speicherschaltung 26 in der Weise zugeführt werden kann, daß es die entgegengesetzte
Polarität erhält, indem zwischen der Koppel- -.chaltung 25 und der Speicherschaltung 26 gemäß
F ig.5 ein Umsetzer angeordnet wird, und daß weiterhin
die Anordnung so getroffen werden kann, daß durch Anordnung einer Torschaltung, die miJ dem
Ausgangssignal O, der Koppclschaltung 25 und einem
anderen logischen Signal, z. B. dem Ausgangssignal einer anderen Koppelschaltung, gespeist wird, welche
impulse O und (7' mit jeweils zwei Werten, ζ U. O V
und + E. V. verwendet, das Ausgangssignal dieser Torschaltung in der Speicherschnitiüic 26 gespeichert
wird.
Gemäß Fig. 7, die eine Abwandlung der Schaltung gemäß Fig. 5 zeigt, ist das Ausgangssignal O1 der
Koppelschaltung 25 an eine Verzweigung zwischen
■ den Sourcc-Elektroden von IG-FETs 2-1, 6a-l in einer
Speicherschaltung 26e angelegt. Das Substrat des IG-FETs 2-1 ist mit einer Stromquelle +E2 verbunden,
während das Substrat des IG-FETs 6e-l an Masse liegt. Ein Verzweigungspunkt zwischen den
Drain-Elektroden der IG-FETs 2-1,6a-l ist mit einer Ausgangsklemme 5-1 und der einen Klemme des
Kondcnators 7-1 verbunden, dessen andere Klemme an Masse liegt. Die Gate-Blektrode des IG-FETs 6o-l
wird mit dem Ausgangssignal 0 gespeist, während an
■ die Gate-Eiektrode des iG-FETs 2-1 das dieentgegengesetzte
Polarität besitzende Impulssignal 0 angelegt wird.
Wenn nämlich das Ausgangssignal ff während der
Zeitspanne, in welcher das logische Signal VI niedri-'" ger Spannung einen höheren Wert ( + E, V) besitzt,
auf +E-, V übergeht [vgl. Fig. X(b) und 8(c)j, wird
das Ausgangssignal O1 der Koppelschaltung25 gemäß
Fig. 8(d) aul Ü V reduziert. Infolgedessen wird der IG-FET 2-1 gesperrt und der IG-FET 6o-l durchge-
■ schaltet, um den Kondensator 7-1 sich entladen zu !assen. so daß das Ausgar.gssignal O2 der Ausgangskiemme
5-1 auf O V abfällt. Dieser O-V-Zustand des
Ausgangssignals O, wird aufrechterhalten, bis cias
impulssignal <J da> nächste Mal von O V au) -r E, V
uhergehi. Beim L' vruang des Signals ff auf τ E, V
wird der IG-FP. T 2-1 durchgeschaltet, während der
;G-FF_T6«-1 sperrt.so daß der Kondensaten ~-I wiederum
auf i E V aufgeladen wuü.
Die Polarität des Ausgangssignals O- der Speiehei-■•ehaltung
26a wird auf ei forderliche Weise durch ei-η·^η
Umsetzer M) umgekehrt und somit zu einen-, Ausgangssignal
(.'. umgewandelt. Beim Umsetzer 30 sine! ein p-Kanal-IG-FET 31 und ein n-Kanal-IG-FET 32
m Reihe ,"vischen eine Stromquelle +E. und Masse
eingeschaltet, während an dem Verbindung- bzw
\ erzweigungspunkt .'.wischen den Gale-Eickiroden
der IG-FETs 31, 32 das Ausgangssignal O- tier Vorstufe
angelegt wird Das Ausgangssignal O. de* Umsetzers
30 wird von einer Klemme 5-2 über einen Verzweigungspunkt zwischen den Drain-Elektroden der
IG-FETs 31, 32 abgenommen. Die Substrate der IG-FETs
31 und 32 sind an die Stromquelle -i-E. bzw
an Masse angeschlossen.
Fig. 1 veranschaulicht eine Abwandlung der Schal-
» :ung gemäß Fig. 3. Der erste Stromweg bzw -pfad
wirH dü^'M nur durch ιλιοι*τι IG-FET 2 ceb^iiiM wührend
der zweite Slromweg durch eine logische Parallel-Reihenschaltung
mit einem IG-FET 6u sowie vier IG-FETs 6-11, 6-12, 6-21 und 6-22 gebildet wird,
., die reihenparallel zum IG-FET 6« geschaltet sind. Am
die Gate-Elektroden der vier IG-FETs 6-11. 6-12.
6-21 und 6-22 werden anstelle des losischen Sienais
VI vier logische Signale VIII, VI12. V121 bzw. \'I22
angelegt. Die masseseitige Klemme des Kondensators 7 ist zusammen mit den lie treffende η Sunstratriektroden
der IG-FETs 6-11. 6-12. 6-21 und 6-22 mit einer Klemme 9 verbunden. Dn- Gate-Elekirode
des IG-FETs 2 wird mit dem Sigiuii ('gespeist, während
an die Gate-F.lektrode des IG-FElV
<χι Λ;·>
Si-. gnal O' angeleg! w::J.
Gemäß Fiu. 1J eil: im Fall der Verwendung eimer
positiven Logik /wischen den logischen Signalen VI
und \'ΐΠ-\Ί22 ei ν Bezichunc. die mi durch di./
logische Formel V! = VIII ■ VI12 + VI21 · VI22
ausdrücken läßt. Wenn nämlich das Signal ff den höheren Wert besitzt und der IG-FET 6a demzufolge
durchgeschaitet wird, wird ein logisches Produkt aus den Signalen VIII und VU2 erhalten, so daß der
zweite Stromweg durch die IG-FETs 6a, 6-11 und 6-12 gebildet wird, während dann, wenn ein logisches
Produkt aus den Signalen VI21 und VI22 erhalten wird, der zweite Stromweg durch die IG-FETs 6a,
6-21 und 6-22 gebildet wird. Je nach dem erhaltenen logischen Produkt wird die Ladung des Kondensators
über die IG-FETS 6a, 6-11 und 6-12 oder über die IG-FETs 6a, 6-21 und 6-22 entladen.
Bei der Abwandlung gemäß Fig. 9 kann die Anordnung so getroffen sein, daß an die Klemme 1 ein
Signal 0 angelegt wird, das einer Umsetzung des Signals 0 gemäß Fig. 4(a) unterworfen (worden) ist.
Außerdem kann anstelle des Signals 0 als an die Klemme 21 anzulegendes Signal das Signal 0 mit der
höheren Spannung von + E2 V verwendet werden. Wenn zudem die logische Schaltung gemäß Fig. 9 unter
Verwendung einer negativen Logik betrieben werden soll, braucht an sie nur ein Signal angelegt
zu werden, welches der logischen Formel VI = (VIII + VI12) · (VI21 + VI22) genügt.
Bei der Ausführungsform gemäß Fig. 10 wird der erste Stromweg zwischen den Klemmen 1 und 9 durch
ein p-Kanal-IG-FET 2 gebildet, an dessen Gate-Klemme
3 gemäß Fig. 11 (a) ein Signal 0 angelegt wird. Andererseits wird der zweite Stromweg zwischen
einer Klemme und der Klemme 9 durch zwei in Reihe geschaltete n-Kanal-IG-FETs 6,6a gebildet,
an deren Gate-Klemmen bzw. -Elektroden 8, 21 gemäß Fig. I l(b)oine konstante Spannung E1 bzw. ein
Inipulssignal ff angelegt werden. Das Substrat des IG-FETs 2 ist mit einer Stromquelle bzw. Stromversorgung
+ E2 verbunden, während die Substrate der IG-FETs 6, 6a an Masse liegen. Ein Kondensator 7
ist zwischen die Ausgangsklemme 5 und Masse eingeschaltet.
Im folgenden ist die Arbeitsweise der Schaltung gemäß
Fig. 10 anhand von Fig. 11 erläutert. Wenn das Signal 0 eine Spannung von 0 V besitzt, ist der IG-FET
2 durchgeschaltet, und das Signal ff besitzt ebenfalls eine Spannung von 0 V, so daß der IG-FET 6«
sperrt. Obgleich dabei somit der zweite Stromweg durch den IG-FET 6a unterbrochen ist, ist der erste
Stromweg hergestellt bzw. geschlossen, so daß der Kondensator 7 auf + E-, V aufgeladen wird.
Wenn sich dann der Spannungswert des Signals 0 auf den höheren Wert verschiebt, wird der IG-FET 2
in dcn^Sperrzustand gebracht. Solange das Signal ff
jedoch den niedrigeren Wert besitzt, bleibt der IG-FET 6« im Sperrzustand. Infolgedessen besitzt der
Kondensator 7 weiterhin eine Spannung von + /-Γ, V
Wenn hierauf das Signal ff auf den höheren Wert ( + E2 V) übergeht, wird der IG-FET 2 zum Sperren
gebracht und der IG-FET 6« durchgeschaitet. Wenn zu diesem Zeitpunkt das logische Signal VI gemäß
Fig. I l(c) den höheren Wert (E1 V) besitzt, besitzen
Gate- und Source-Elektrodc des IG-FETs 6 das gleiche Potential, so daß der IG-FET 6 im Sperrzustand
sieht und tier Kondensator 7 daher auf der Spannung von + /·.". V bleibt. Wenn andererseits das
Indische Signal Vl eine Spannung von 0 V besitzt, wird
der IG-FET 6 durchgeschaitet. mit dem Ergebnis, &,iü
sich der Kondensator 7 entlädt, so daß das Ausgangssjgnal
O. gemäß Fig. ll(d) auf OV abfällt.
Wenn sodann das Signal ff auf 0 V übergeht, wire
der IG-FET 6« in den Sperrzustand versetzt. Da je doch zu diesem Zeitpunkt das Signal auf dem höherei
Wert bleibt, ist der IG-FET 2 gesperrt, so daß da< Ausgangssignal O1 auf 0 V bleibt. Wenn das Signal i
wiederum auf den niedrigeren Wert übergeht, wiederholt sich die vorstehend beschriebene Arbeitsweise
Auf diese Weise wird entsprechend dem logischer Signal VI mit zwei logischen Werten, nämlich der Bezugsspannung
E0 (0 V im vorliegenden Fall) und E1 V, das Ausgangssignal O1 mit den beiden Werter
\on 0 V und E2 V erzielt, wodurch der gewünschte
Alikopplungsvorgang erreicht wird. In diesem Zusammenhang ist zu beachten, daß die Reihenfolge des
Anschlusses der IG-FETs 6a und 6 umgekehrt werden kann, d. h. daß der IG-FET 6a sn die Seite der
Klemme 9 angeschlossen werden kann. Wenn weiterhin der höhere Wert des Signals ff spezifisch auf E1 V
eingestellt wird, kann der IG-FET 6 weggelassen werden. Zudem kann unabhängig vom Potentialwert des
Signals 0' ein logisches Signal VI-I mit den beiden Werten von 0 V und Ex V als Gate-Signal des IG-FETs
6 eingesetzt werden. Obgleich in diesem Fall das logische Signal VI-I den höheren Wert (E1 V)
besitzt, erhält das Ausgangssignal O1 die Bezugsspannung
E11 des Signals VI, und während der restlichen
Periode besitzt das Ausgangssignal O1 eine Spannung
von E1 V. Genauer gesagt, wird dabei ein Ausgangssignal
Oy erhalten, dessen Spannungswert durch die logische
Formel (VI + VI + 1) bestimmt wird.
Fig. 12 veranschaulicht eine Schaltung, die dadurch gebildet worden ist, daß zur Schaltung gemäß
Fig. 10 eine Speicherschaltung 26 und eine Stabilisierschaltung 27 der Art gemäß Fig. 5 hinzugefügt
worden sind. Die Schaltungen 26 und 27 besitzen dabei den Aufbau gemäß Fig. 5.
Wenn gemäß Fig. 13 die Signale 0 bzw. ff jeweils ihren höheren Wert besitzen, wirkt die Speicherschaltung
26 als Umsetzer zur Einführung einer Aufladung des Kondensators 7-1 zwischen der Ausgangsklcmmc
5-1 und Masse der Speicherschaltung 26, so daß deren Ausgangssignal O-, mit einer der Aufladung des Kondensators
7-1 entsprechenden Ladung aufrechterhalten wird, bis das Signal ff als das nächste Abtastimpulssignal
den höheren Wert erreicht. Die Stabilisierschaltung 27 ist in Kaskadenschaltung an die
Speicherschaltung 26 angeschlossen, wobei sie dann, wenn das Signal ff den niedrigeren Wert besitzt, als
Flip-Flop-Schaltung wirkt, wodurch das Ausgangssignal O Λ stabil aufrechterhalten wird. Fig. 14 zeigt eine
weitere Abwandlung der Schaltung gemäß Fig. 12. In diesem Fall besteht die Schaltung aus einem p-Kanal-IG-FFT
2, welcher den ersten Leit- bzw. Stromweg bildet, sowie n-Kanal-IG-FETs 6«, 6-11 und
6-21, welche den zweiten Stromweg bilden, und dem Kondensator 7. Der Gate-Elektrode des IG-FETs 2
wird das Signal 0gemäß Fig. I5(a) aufgeprägt, während
an die Gate-Elektrode des IG-FETs 6a das Signal ff gemäß Fig. 15(b) angelegt wird und die Gate-Elektroden
der IG-FETs 6-11, 6-21 mit zwei logischen Signalen VI2. VI3 beschickt werden, welche
bezüglich des logischen Eingangssignals VI gemäß Fi i>. 1 5(b) der bei Verwendung einer positiven Logik
erhaltenen logischen Formel Vl = VII + VI2 + VI3 genügen. An die Verzweigung zwischen den Source-Elektroden
der IG-FETs 6-11,6-21 wird das logische Signal VI angelegt. Im Fall einer negativen Logik ergibt
sieh die' Beziehung VI = VIl ■ VI2 · V13.
Das Ausgangssignal O1 der Schaltung gemäß
Fig. 15(c) wird über die Ausgangsklemmc 5 an die
Speicherschaltung 26 angelegt, die ähnlich aufgebaut ist wie in Fig. 12. Bei dieser Speicherschaltung 26 sind
die Substrat-Elektroden der IG-FETs 2-1, 2a-l an
eine Stromquelle bzw. Stromversorgung mit einer Spannung von E, V oder ff, V angeschlossen, und die
Gatc-F.lekirodc des IG-FETs 2-1 wird mit dem durch
Umkehrungeines Signals OL gemäß Fig. 15(c) erhaltenen
Signal 9 L gespeist, während an die Sourcc-Kleinme
bzw. -Elektrode des IG-FETs 2-1 eine Stromquelle von E4 V angeschlossen ist. Weiterhin
sind die Substrat-Elektroden der IG-FETs 6-1, 6a-l
mit einer Stromquelle mit einer Spannung von (I V oder E3 V verbunden, und die Source-Elcktrode des
IG-FETs 6a -1 ist an eine Stromquelle von E3 V angeschlossen.
Die GaIc-Elektrode des JG-FETs 6a-l
wird mit dem Signal OL gemäß Fig. 15(c) gespeist. In diesem Zusammenhang ist zu beachten, daß zwischen
den Spannungen £',, /:',, E- und E4 die Bezicluinji
OV < 1:, < /-., und OV S /:, S /·".. S E, besteht
Entsprechend dem Ausgangssigiiul O1 der Schaltung
erschein! ander Ausgangsklemmc 5-1 das Ausgangssignal O, mit einer dem Ausgangssignal O1 entgegengesetzten
Polarität.
Das Ausgangssignal O, wird an die Stabilisierschallung
27 angelegt, die ähnlich aufgebaut ist wie die Schaltung gemäß Fig. 12. Die Substrat-Elektroden
der IG-FETs 2-2, 2«-2 und 28 sind an eine Stromquelle von /-.', oder E4 V angeschlossen, während die
Substrat-Elektroden der IG FF.Ts 6-2, 6«-2 und 29 mil einer Stromquelle \·ι· 0 odd /:. V verbunden
sind. Die Source-Eleklrodcn der IG-FETs 2-2, 28
sind an eine Stromquelle von /:', V angeschlossen,
während diejenigen der IG-FIiTs 6«-2, 29 mil einer
Stromquelle von /·.', V verbunden sind. Ersichthchcrweise
kann als Ausgangssignal der Stabilisicrsehallung 27 das auf der Umkehrung des Signals O, beruhende
Signal Ö, auf erforderliche Weise von einer Verzweigung zwischen den Drain-Elektroden der IG-FETs
28, 29 abgenommen werden.
Gemäß Fig. 16 wird das Ausgangssignal O1 der
Schaltung 25« gemäß Fig. 17(d) durch einen Umsetzer
30 einer l'olarilätsumkehrung unterworfen, so daß
es das Ausgangssignal gemäß Fig. I7(c) wird. Das Ausgangssignal O, des Umsetzers 30 wird dann zur
Speicherschaltung 26« geleitet. Wenn die Signale 0,
(T den höheren Wer! besitzen, speichert die Speicherschaltung
26« gemäß Fig. 17(f) das Ausgangssignal O1 der Koppelschaltung 25 als Signal Ox in dem Zustand,
in welchem der Kondensator 7-i aufgeladen ist.
Fig. IS isi ein Schaltbild einer Abwandlung der Schaltung gemäß I ig. 10. Hei dieser abgewandelten
Ausiiihrungslonn wird ein erster Stromweg durch den
IG-FET 2 gebildet, während der zweite Stromweg aus einer Reihenschaltung besteht, die durch einen IG-FET
6« und eine Kcihcnparallclscluillung aus den
IG-FETs 6-11, 6-12, 6-21 und 6-22 gebildet wird.
Die Souree-Elekiroden der IG-FHTs 6-12, 6-22 sind
an die Klemme 9 angeschlossen, welcher das logische Eingangssignal VIO aufgeprägt wird. Die Gatc-Elek-I
rode ilcs IG-IIiTs 2 wird mit dem Signal 0 und die
Ciale-Elektrode des IG-I-ETs 6« mit dein Signal ff
ucspeisl. während den Gate-Elektroden der IG-FETs
Ί-Π,6-12,6-21 und 6-22 die logischen Signale VIII,
Vl 12. Vl21 h/w. VI22 aufgeprägt werden. Wenn zwischen
dem an die Klemme 9 gemäß lig. 10 angelegten logischen Signal Vl und den fünf logischen Signalen
VIO, VIII, VI12, VI21 und V122 die bei
Verwendung einer positiven Logik erreichte Beziehung gemäß der logischen Formel
VI = VIO + VIII ■ VI12 + VI21 · VI22
aufgestellt wird, arbeitet die Schaltung gemäß Fig. IX auf die in Verbindung mit den Fig. 10 und 11 beschriebene Weise. Hierbei ist zu beachten, daß im Fall einer negativen^ Lqgjk_ nur die logische '-w ...*' VI = VIO · (VIII + VI12)""(VI21 + V122) zu gelten braucht.
aufgestellt wird, arbeitet die Schaltung gemäß Fig. IX auf die in Verbindung mit den Fig. 10 und 11 beschriebene Weise. Hierbei ist zu beachten, daß im Fall einer negativen^ Lqgjk_ nur die logische '-w ...*' VI = VIO · (VIII + VI12)""(VI21 + V122) zu gelten braucht.
Bei der Ausführungsform gemäß Fig. 19 wird de·
erste Lcitwcg bzw. Stromweg zwischen den Klemmen 1 und 5 durch die in Reihe geschalteten p-Kanal-IG-FETs
2 und Ία gebildet, deren Substrate mit der Klemme 1 verbunden sind. An die Gatc-Klcmmc
3 des iG-FETs 2 wird ein Taktsignal 0 gemäß
Fig. 2()(a) angelegt. Der zweite Stromweg zwischen den Klemmen 5 im 9 wird dagegen durch einen
einzigen n-Kanal-IG-FET 6 gebildet. Die Gatc-Elektrodc
des IG-FETs 6 ist zusammen mit derjenigen des IG-FETs 2a mit einer Klemme 20 verbunden, welcher
das eine niedrige Spannung besitzende logische Signal VI gemäß Fig. 20(c) aufgeprägt wird, während das
Substrat des IG-FETs 6 an Masse liegt. Der Kondensator 7 ist zwischen die Ausgangesklcmmen 5 und
Masse eingeschaltet. Die Sourcc-Elcktrodc des IG-FETs 6 wild mit dem Signal ff gemäß Fig. 20(b) gespeist,
welches die entgegengesetzte Polarität wie das Signal 0 und eine U-V - l'cr.odc besitzt, die gcringfügi;·
kürzer ist als die Periode des höheren Werts oder Pegels des Signals 0. Dies bedeutet, daß das Signal Oden
höheren Wert zumindest während der Periode des niedrigeren Werts oder Pegels des Signals ff besitzt.
Wenn das Signal Ohei der Schaltung gemäß Fig. 19
und 20 seinen niedrigeren Wert besitzt, ist der IG-FET 2 durchgeschaltet. Das Signal Vl mit niedriger
Spannung besitzt zwei Werte — /;, V und E11 V, wobei
im wesentlichen die Beziehung
I /-:, — £"„ I
< l/;\- Jf11I- I Viii I
Gültigkeit besitzt. Aus diesem Grund wird der IG-FET 2« unabhängig vom Wert oder Pegel des Signals Vl durchgeschaltct. Zu diesem Zeitpunkt besitzt andererseits das Signal ff einen höheren Wert von E, V, so daß der Kondensator 7 über den durch die IG-FETs 2 und 2« gebildeten ersten Stromweg auf E2 V aufgeladen wird. Selbst wenn der höhere Wert des Impulssignals ff nicht t. V, sondern E1 V (£,>£,) beträgt, besitzt das Gatc-Eingangssignal VI des IG-FETs 6 0 V oder /;, V bzw. denselben Wert wie die Souree-Spannungdes IG-FETs 6,d. h. es ist um einen dem Wert der Schwellenwertspannung entsprechenden Betrag niedriger. Infolgedessen ist der IG-FET 6 im Sperrzusland, so daß der zweite Stromweg ebenfalls gesperrt bzw. unterbrochen ist.
Gültigkeit besitzt. Aus diesem Grund wird der IG-FET 2« unabhängig vom Wert oder Pegel des Signals Vl durchgeschaltct. Zu diesem Zeitpunkt besitzt andererseits das Signal ff einen höheren Wert von E, V, so daß der Kondensator 7 über den durch die IG-FETs 2 und 2« gebildeten ersten Stromweg auf E2 V aufgeladen wird. Selbst wenn der höhere Wert des Impulssignals ff nicht t. V, sondern E1 V (£,>£,) beträgt, besitzt das Gatc-Eingangssignal VI des IG-FETs 6 0 V oder /;, V bzw. denselben Wert wie die Souree-Spannungdes IG-FETs 6,d. h. es ist um einen dem Wert der Schwellenwertspannung entsprechenden Betrag niedriger. Infolgedessen ist der IG-FET 6 im Sperrzusland, so daß der zweite Stromweg ebenfalls gesperrt bzw. unterbrochen ist.
Selbst wenn als nächstes das Signal Öauf den höheren
Wert übergeht, so daß der IG-FET 2 durchschaltet, bleibt der IG-FET 6 im Sperrzustand, solange das
Impulssignal ff seinen höheren Wert besitzt. Infolgedessen bleibt der Kondensator 7 auf E2 V aufgeladen.
Wenn sodann das logische Eingangssignal Vi seinen
unteren Wert besitzt, wenn der Impuls ff auf den niedrigeren
Wert verschoben worden ist, el. h. der Impuls ff auf den höheren Wert gebracht wurde, wird der
IG-FET 6 in den Sperr/.ustand versetzt, so daß der Kondensator 7 aufgeladen bleibt. Besitzt dagegen das
logische Eingangssignal Vl zu diesem Zeitpunkt den höheren Wert, so schaltet der IG-FE'I 6 durch und
veranlaßt dabei den Kondensator, seine Ladung über
den IG-FET 6 zu entladen, so daß das Potential der Ausgangsklemme 5 gemäß Fig. 2()(d) auf OV verringert
wird.
Wenn anschließend das Signal ff auf den höheren
Wert verschoben wird, während das Signal 0 seinen höheren Wert besitzt, besitzt auch das Ausgangssignal
O1 den höheren Wert, da der IG-FET 6 im Sperrzustand
steht, wenn das logische Signal VI den niedrigeren Wert besitzt. Wenn unter den Bedingungen, unter
welchen das logische Signal VI den höheren Wert besitzt, das Signal 0' auf den höheren Wert verschoben
wird, liegt der IG-FET 6 mil seiner Source-Elektrode an der Seite der Klemme S und mit seine: Drain-Elektrode
an der Seite der Klemme 9, so daß ein Sourcc-Folgezustand besteht. Wenn das Potential der
Ausgangsklemme 5 in einen Zustand versetzt wird, in welchem es um einen dem Wert der Schwellenwertspannung
Vth des IG-FETs 6 entsprechenden Betrag niedriger ist als die Spannung E1, d. h. in welchem
es einen Wert von (E1 — KrA) besitzt, wird der IG-FET
6 mithin in den Sperrzustand versetzt, so daß sich der Kondensator 7 gemäß Fig. 20(d) auf diese Spannung
(E1 - Vth) auflädt. Da die Beziehung O = (E1- Vlh)« E1 besteht, entspricht das Potential
der Ausgangsklemme 5 praktisch 0 V. Wenn das Signal 0 unter diesen Bedingungen auf 0 V gebracht
wird, schalten die den ersten Stromweg bildenden IG-FETs 2, la wiederum durch, so daß sich der Kondensator
auf E2 V auflädt, mit dem Ergebnis, daß das
Ausgangssignal O1 gemäß Fig. 20(d) eine Spannung
von E2 V besitzt. Auf diese Weise wird die Pegclvcrschiebung
bzw. Anpassung von E1 V auf E2 V durchgeführt.
Fig. 21 veranschaulicht eine Abwandlung der Schaltung gemäß Fig. 19, bei welcher der erste
Stromweg durch den IG-FET 2 gebildet wird, während der zweite Stromweg durch eine Reihenparallclschaltungaus
vier IG-FETs6-11,6-12,6-21 und 6-22
gebildet wird. Die Source-Elektroden der IG-FETs 6-12,6-22 sind an die Klemme 9 angeschlossen, während
die Substrat-Elektroden der IG-FETs 6-11, 6-12, 6-21 und 6-22 an Masse liegen. Die Gate-Klemme
3 des IG-FETs 2 wird mit dem Signal 0 gespeist, während die Klemme 9 mit dem die gegenüber
dem Signal ff entgegengesetzte Polarität besitzenden Signal ff gespeist wird und an die Gatc-Elcktroden
der IG-FETs 6-11, 6-12, 6-21 und 6-22 die logischen Signale VIII, VU2, VI21 bzw. VI22 angelegt
werden. Wenn die vier logischen Signale VIII, VI12, VI21 und VI22 in diesem Fall einen solchen
Wert besitzen, welcher bezüglich des logischen Signals Vl gemäß Fig. 20(c) der bei Verwendung einer
positiven Logik erzielten logischen Formel VI = VIII VI12 + VI21 · VI22 genügt, arbeitet die
Schaltung gcmäi3 Fig. 21 auf die in Verbindung mit den Fig. 19 und 20 beschriebene Weise. Hierbei ist
zu beachten, daß im Fall einer negativen Logik die Werte der logischen Signale VIII, VI12, VI21 und
V122 lediglich so festgestellt zu werden brauchen, daß sie der logischen Formel Vl -·= (VIII + Vl 12) · (VI21
l· VI22) entsprechen.
F" ig. 22 ist ein Schaltbild einer Schaltung, die durch
Min/ufiigungder Speicherschaltung 26 und der Stahilisierschaltuiig
27 gemäß Fig. 5 und 12 zur Koppclschnltung 25Λ der Ausführungsform gemäß Fig. 19
gebildet wurde. Wenn gemäß den Fig. 22 und 23 die
Signale 0, ff den höheren Wert besitzen und mithin auch das logische Eingangssignal Vl seinen höheren
Wert besitzt, unterwirft die Speicherschaltung 26 den Zustand des niedrigeren Werts des Ausgangssignals
Ox der Koppclschaltung 2Sb einer Poiaritätsumkchrung,
und sie speichert das in der Polarität umgekehrte Ausgangssignal O1 als Signal O1 mit dem Zustand höheren
Werts gemäß Fig. 23(e). Der gespeicherte Spannungswert dieses Signals O2 wird aufrechterhalten,
bis das Signal 0 das nächste Mal auf den höheren Pegel oder Wert übergeht. Die Arbeitsweise der Stabilisicrschaltung
27 entspricht derjenigen der Schaltung gemäß den Fig. 5 und 12.
Fig. 24 veranschaulicht eine Schaltung, bei welcher der gleiche Umsetzer 30 und die gleiche Speicherschaltung
26a wie in Fig. 16 in Kaskadenschaltung an die Koppelschaltung 25b angeschlossen sind. Der
Umsetzer 30 unterwirft das Ausgangssignal O1 einer
Polaritätsumkehrungzur Bildung des Ausgangssignals O2 gemäß den Fig. 25(d) und 25(e), und er liefert
dieses Ausgangssignal O2 zur Speicherschaltung 26a. Ähnlich wie in Fig. 16 wird das gespeicherte Ausgangssignal
Oj gemäß Fig. 25(f) entsprechend dem Ausgangssignal O2 an der Klemme 5-2 erhalten.
Bei der Ausführungsform gemäß Fig. 26 wird der erste Stromweg durch den p-Kanal-IG-FET 2 und der
zweite Stromweg durch den n-Kanal-IG-FET 6 gebildet,
wie dies auch bei der Ausführungsform gemäß Fig. I der Fall ist. Die Gate-Elektrode des IG-FETs 2
wird mit dem Impuls Ogemäß Fig. 27(a) gespeist. An
die Gate-Elektrode des IG-FETs 6 wird von einem UND-Glied 40 ein logisches Produktsignal (ff ■ VI)
[vgl. Fig. 27(d)] des Impulssignals 0 gemäß Fig. 27(b) und des niedrige Spannung besitzenden logischen
Signals VI gemäß Fig. 27(c) angelegt. Source-Elektrode und Substrat des IG-FETs 6 sind
zusammen mit einer Klemme des Kondensators 7 an eine Masscklemmc 9 angeschlossen.
Wenn gemäß den Fig. 2o und 2V sowohl das logische
Produktsigiia! (O' · Vl) .-ils auch das Impulssi
gnal 0 den niedrigeren Wert besitzt, wird der IG FET 2 durchgcschaltet und der IG-FET 6 in den
Sperrziistand versetzt. Dementsprechend lädt sich der
Kondensator 7 auf +E1V auf, während das Ausgangssignal
O1 gemäß Fig. 27(c) eine Spannung von E, V besitzt. Wenn nur das Signal öauf den höheren
Wert verschoben wird, wird der IG-FET 2 zum Sperren gebracht, mit dem Ergebnis, daß der Kondensator
7 auf E1 V aufgeladen bleibt.
Wenn sich zudem das Signal (C · Vl) auf den höheren Wert erhöht, während das Signal Oseinen höheren
Wert besitzt, wird der IG-FET 6 durehgesehaltet und der IG-FET 2 zum Sperren gebracht, so daß der Kondensator
7 entladen wird, um das Ausgangssignal O1
auf den niedrigeren Wert abfallen zu lassen.
Wenn hierauf das Signal (ff ■ VI) auf den nieJrigeren
Wert abfüllt, während das Signal Oseinen höheren Wert besitzt, werden beide IG-FIiTs 2 und 6 in den
Sperrzustand gebracht, was bewirkt, daß das Ausgangssignal O1 seinen niedrigeren Wert beibehält.
Wenn sowohl das Signal (O' ■ Vl) als auch das Signal 0
auf den niedrigeren Wert verschoben werden, wird ■lic Schaltung in einen Zustand zurückgeführt, in welchem
der ICi-FIiT 2 durehgesehaltet ist und der IG-FET
6 sperrt. Infolgedessen lädt sich der Kondensator 7 auf E, V auf. Danach wiederholt sich jeweils
die gleiche Arbeitsweise.
Hiemi 12 Blatt Zeichnungen
Claims (11)
1. Schaltungsanordnung zur Pegelanpassung einer
impulsförmigen Spannung, insbesondere zur Verwendung in einer elektronischen Kleinuhr, mit
einem ersten, mit einer ersten Signalspannung beschickten Anschluß, einem Ausgangsanschluß und
einem zwischen dem ersten Anschluß und den Ausgangsanschluß eingeschalteten leitenden
Stromweg, mit wenigstens einem ersten IG-FET und einem mit dem Gate-Anschluß des ersten
IG-FET verbundenen zweiten Anschluß, mit einem zweiten wenigstens einem zweiten IG-FET
enthaltenden leitenden Stromweg, mit einem dritten mit dem Ausgangsanschluß verbundenen Anschluß,
einem mit einem Bezugssignalwert beschickten Be2.ugsanschluß und mit einem Eingangsanschluß,
der mit einem logischen Signal niedriger Amplitude einer der Impulsformerschaltung
vorgeschalteten logischen Schaltung beaufschlagt wird, und mit einer Schaltungsanordnung,
um den zweiten IG-FET in den leitenden Zustand zu bringen, wenn das Bezugswertsignal
mit dem logischen Signal niedriger Amplitude koinzidiert, wobei der zweite Anschluß mit einer Impulssignalquellle
verbunden ist, die ein erstes Impulssignal mit einem relativ zum Bezugswert hohen Amplitudenwert erzeugt, dadurch gekennzeichnet,
daß der Bezugsanschluß mit einer Impulssignalquelle (11) zum Erzeugen eines
zweiten Impulssignals verbunden ist, welches einen Zwischenwert zwischen dem hohen Amplitudenwert
und dem Bezugswert und eine im wesentlichen mit dem ersten Impulssignal synchronisierte
Polarität besitzt, wobei nur dann, wenn das zweite Impulssignal und das logische Signal miteinander
koinzidieren, eine Bezugsausgangsspannung erhalten wird und die übrige Zeit über den ersten
leitenden Strornweg eine Ausgangsgröße mit hohem Amplitudenwert erhalten wird.
2. Schaltungsanordnung nach Anspruch I, dadurch gekennzeichnet, daß eine Torschaltung (10)
an die Bezugsspannungs-Eingangsklemme (9) angeschlossen ist, und daß die Torschaltung (10) mit
der Impulssignalquelle (11) und mit der logischen Schaltung (12) verbunden ist.
3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Stromweg
einen vierten IG-FET (6a) enthält, der mit dem zweiten IG-FET (6) in Reihe geschaltet und zwischen
die Ausgangsklemme (5) und die Bezugsspannungs-Eingangsklemme eingeschaltet ist, und
daß die Schaltungsanordnung Einrichtungen zur gemeinsamen A.nlcgungdes logischen Signals mit
niedriger Amplitude an die Gate-Elektroden eines dritten {la) und des zweiten IG-FETs (6), eine
Einrichtung zur Anlegung des zweiten Impulssignalsandie
Gate-Elektrode des vierten IG-FETs (6«) und daß die Bezugsspannungs-Eingangsklcmnie
an Masse liegt.
4. Schaltungsanordnung nach Anspruch I, dadurch gekennzeichnet, daß der zweite Stromweg
eine logische Rcihenparallelschaltung mit einer Anzahl von IG-FETs (6«, 6-11, 6-12, 6-21, 6-22)
aufweist, die zwischen der Ausg;iiigsklemme (5)
und der mit Masse verbundenen Uezugsspannungs-r.ingangsklemme
(9) in Reihe geschaltet sind, und daß die Schaltungsanordnung eine Einrichtung
zur Anlegung von vier logischen Signalen (VIII, VI12, VI21 und VI22) an die Gate-Elektroden
der verschiedenen IG-FETs aufweist, wobei zwischen den genannten logischen Signalen mit
niedriger Amplitude und dem logischen Signal (VI) eine durch die logische Formel
VI = VIII ■ VI12 + VI21 · VI22
ausgedrückte Beziehung hergestellt wird.
VI = VIII ■ VI12 + VI21 · VI22
ausgedrückte Beziehung hergestellt wird.
5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß mindestens eine Speicherschaltung
(26) zur Speicherung eines Ausgangssignals von einer Koppelschaltung (25) und eine Stabilisierschaltung (27) zur Stabilisierung
eines Ausgangssignals der Speicherschaltung (26) bezüglich seinem logischen Werts vorgesehen sind.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Speicherschaltung
eine Speicherausgangsklemme (5-1), einen fünften und einen sechsten IG-FET (2-1, 2a-l) des
einen Leittyps, die zwischen der Speicherausgangsklemme (5-1) und der ersten Klemme in
Reihe geschaltet sind, sowie einen siebten und einen achten IG-FET (6-1,6a-l) des anderen Leittyps
aufweist, die zwischen der Speicherausgangsklemme (5-1) und der Bezugsspannungs-Eingar.-gsklemme
(9) in Reihe geschaltet sind, daß die Gate-Elektroden des sechsten und des siebten
IG-FETs (2a-l, 6-1) an die Ausgangsklemme (5) angeschlossen sind, daß die Gate-Elektrode des
fünften IG-FETs (2-1) mit einem Signal (ß) gespeist wird, das eine der Polarität des zweiten Impulssignals
entgegengesetzte Polarität besitzt, daß der Gate-Elektrode des achten IG-FETs (6a-l)
das zweite Impulssignal (0) aufgeprägt wird, und daß die Stabilisierschaltung (27) einen neunten
und einen zehnten IG-FET (2-2, 2o-2) des einen Leittyps, die zwischen der ersten Klemme und der
Speicherausgangsklemme (5-1) in Reihe geschaltet sind, einen elften und einen zwölften IG-FET
(6-2, 6a-2) des anderen Leittyps, die zwischen Speicherausgangsklemme (5-1) und Bezugsspannungs-Eingangsklemme
(9) in Reihe geschaltet sind, eine Einrichtung zum Zusammenschaltender
Gate-Elektroden des zehnten und des elften IG-FETs, einen dreizehnten IG-FET (28) des einen
Leittyps, und einen in Reihe zu letzterem geschalteten vierzehnten IG-FET (29) des anderen Leittyps
aufweist, die zwischen die Speicherausgangsklemme (5-1) und die Bezugsspannungs-Eingangsklemme
(9) eingeschaltet sind.
7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Speicherschaltung
(26«) eine Speicherausgangsklemme (5-1). einen fünften IG-FET (2-1) des einen Leittyps, der zwischen
der Speieherausgangsklemme (5-1) und die
Ausgangsklemmc (5) der Koppelschaltung (25) eingeschaltet ist, einen sechsten IG-FET (6«-I)
des anderen Leittyps, der zwischen die Speicherausgangsklemmc (5-1) und die Ausgangsklemmc
(5) eingeschaltet ist und dessen Substratelektrode an Masse liegt, und einen zwischen die Speicherausgangsklemme
(5-1) und Masse eingeschalteten Kondensator (7-1) aufweist, daß die Gate-Elektrode
des fünften IG-FIiTs mit einem Signal (0') mit einer dem zweiten Impulssignal entgegengesetzten
Polarität gespeist wird, daß der Gate-EIe ktroile des sechste η IG-I HTs(6i/-lUI:is /wi-iti·
Impulssignal (0") aufgeprägt wird, und daß weiterhin
ein durch einen siebten und iinen achten IG-FET (31, 32) gebildeter Umsetzer zur Umkehrung
der Polarität nnes Ausgangssignals von der Speicherschaltung (26a) vorgesehen ist.
8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Stromweg
eine logische Reihenparallelschaltung mit mehreren IG-FETs (6a, 6a-ll, 6a-12, 6-21, 6-22) des
anderen Leittyps aufweist, die in Reihe zwischen die Ausgangsklemme (5) und die Bezugsspannungs-Eingangsklemme
(9) eingeschaltet sind, und daß die Schaltungsanordnung eine Einrichtung zur Anlegung eines ersten bis fünften logischen
Signals (VIII, VU2, VI21, VI22 und VIO) mit niedriger Amplitude an die Gate-Elektroden
der verschiedenen IG-FETs aufweist, wobei zwischen den fünf genannten logischen Signalen und
dem logischen Signal (VI) eine durch die logische Formel
VI = VIO + VIII · VU2 + V121 · VI22
ausgedrückte Beziehung hergestellt wird.
ausgedrückte Beziehung hergestellt wird.
9. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite IG-FET
(6-11) weiterhin parallel zu einem vierten IG-FET (6-21) geschaltet ist, daß die Gate-Elektroden des
zweiten und des vierten IG-FETs sowie beide Source-Elektroden dieser beiden IG-FETs mit logischen
Signalen (VI2, VI3 bzw. VU) gespeist werden, wobei zwischen diesen logischen Signalen
und dem logischen Signal (VI) eine durch die logische Formel
VI = VU-i-VI2 + VI3
ausdrückbare Beziehung hergestellt wird.
ausdrückbare Beziehung hergestellt wird.
10. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß die Speicherschaltung (26a) einen Umsetzerkreis (30) mit einem vierten
IG-FET (31) des einen Leittyps und einem fünften IG-FET (32) des anderen Leittyps, die in Reihe
zwischen die erste Klemme und Masse eingeschaltet sind, einen sechsten IG-FET (2-1) des einen
Leittypsund einen siebten IG-FET(6a-l) des anderen Leittyps, deren Source-Elektroden mit einem
Ausgangssignal vom Umsetzer (30) gespeist werden und deren Drain-Elektroden miteinander
verbunden sind, und eine Einrichtung zur Verbindung der Substratelektroden des sechsten und des
siebten IG-FETs mit der ersten Klemme bzw. mit Masse und einen zwischen einen Verbindungspunkt
bzw. eine Verzweigung zwischen den Drain-Elektroden des sechsten und des siebten
IG-FETs sowie Masse eingeschalteten Kondensator (7-1) aufweist, wobei die Gatc-Elektrodcn des
sechsten und des siebten IG-FETs mit dem durch Umkehrung des /.weiten Impulssignals erhaltenen
Signal bzw. dem zweiten Inipulssignal (0\ 0') gespeist
werden.
11. Schaltungsanordnung nach Anspruch 1, dadurch
gekcnnzeicb ei. caß der erste Stromweg
den ersten IG-FET des einen Leittyps aufweist, der zwischen die erste Klemme und die Ausgangsklcmine
e ingeschul tu 1 ist, dall der zweite Stromweg den zweiten IG-FET des anderen Leittyps
enthiilt, der zwischen die Ausgangsklemmen und die Be/.ugsspannungs-Hingangsklemme eingeschaltet
ist, daß die Schaltungsanordnung ein UND-Glied (40), dessen Aiisgangsklcmmc mit
der Gate-Elektrode des zweiten IG-FF-TS (6) verbunden ist, eine Einrichtung zur Anlegung des
zweiten Impulssignals und des logischen Sigi.als mit niedriger Amplitude an die Eingangsklemmen
des UND-Glieds (40), wobei die Bezugsspannungs-Eingangsklemme
mit Masse verbunden ist.
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---|---|---|---|---|
JPS52115637A (en) * | 1976-03-24 | 1977-09-28 | Sharp Corp | Mos transistor circuit |
US4109163A (en) * | 1977-03-11 | 1978-08-22 | Westinghouse Electric Corp. | High speed, radiation hard complementary mos capacitive voltage level shift circuit |
US4217502A (en) * | 1977-09-10 | 1980-08-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Converter producing three output states |
US4124900A (en) * | 1977-09-29 | 1978-11-07 | Westinghouse Electric Corp. | Memory using interleaved rows to permit closer spacing |
JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
US4321491A (en) * | 1979-06-06 | 1982-03-23 | Rca Corporation | Level shift circuit |
US4324991A (en) * | 1979-12-12 | 1982-04-13 | Casio Computer Co., Ltd. | Voltage selector circuit |
US4488066A (en) * | 1982-11-08 | 1984-12-11 | At&T Bell Laboratories | Databus coupling arrangement using transistors of complementary conductivity type |
US4580070A (en) * | 1983-03-21 | 1986-04-01 | Honeywell Inc. | Low power signal detector |
GB2178618A (en) * | 1985-07-27 | 1987-02-11 | Stc Plc | Input buffer circuit for static ram |
JPS63304494A (ja) * | 1987-06-03 | 1988-12-12 | Toshiba Corp | 半導体集積回路 |
US5202855A (en) * | 1991-01-14 | 1993-04-13 | Motorola, Inc. | DRAM with a controlled boosted voltage level shifting driver |
US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
US5960104A (en) * | 1996-08-16 | 1999-09-28 | Virginia Polytechnic & State University | Defect detection system for lumber |
US5786724A (en) | 1996-12-17 | 1998-07-28 | Texas Instruments Incorporated | Control of body effect in MOS transistors by switching source-to-body bias |
JP3765163B2 (ja) * | 1997-07-14 | 2006-04-12 | ソニー株式会社 | レベルシフト回路 |
GB9805882D0 (en) | 1998-03-20 | 1998-05-13 | Sharp Kk | Voltage level converters |
JP3773863B2 (ja) * | 2001-07-19 | 2006-05-10 | 三菱電機株式会社 | 半導体装置 |
TWI248056B (en) * | 2001-10-19 | 2006-01-21 | Sony Corp | Level converter circuits, display device and portable terminal device |
DE10343565B3 (de) * | 2003-09-19 | 2005-03-10 | Infineon Technologies Ag | Master-Latchschaltung mit Signalpegelverschiebung für ein dynamisches Flip-Flop |
TWI221059B (en) * | 2003-10-21 | 2004-09-11 | Novatek Microelectronics Corp | Voltage level shifter |
JP2006074631A (ja) * | 2004-09-03 | 2006-03-16 | Koninkl Philips Electronics Nv | レベルシフタ及び電圧変換装置 |
JP4116001B2 (ja) * | 2005-01-31 | 2008-07-09 | シャープ株式会社 | レベルシフタ回路及びそれを用いた表示素子駆動回路 |
US8605466B2 (en) * | 2009-12-28 | 2013-12-10 | Steven E. Summer | Radiation hardened motor drive stage |
US9325318B1 (en) * | 2014-11-26 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Post driver |
Family Cites Families (2)
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DE2522341B2 (de) | 1980-07-24 |
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