DE2512271B2 - Schaltungsanordnung zur zeitmultiplexuebertragung von binaersignalen - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Zeitmultiplexübertragung von Binärsignalen, 5$ die von mehreren Datenquellen ausgegeben werden, wobei während einer Zyklusdauer die einzelnen Bits der Binärsignale mehrfach abgetastet werden und ein zusammengesetztes Signal gewonnen wird, das Gruppen von Signalteilen enthält, die den einzelnen Bits der 6ci Binärsignale zugeordnet sind. Dabei wird mit Hilfe einer Einphasungseinrichtung je ein Signalteil jeder Gruppe abgetastet und daraus werden die entsprechenden Abtastwerte gewonnen, die zeitlich nacheinander insgesamt ein Zeitmultiplexsignal ergeben, das über eine ds Übertragungsstrecke übertragen wird. Außerdem ist ein Adressengenerator vorgesehen, der zeitlich nacheinander während der Zyklusdauer Adressen ausgibt, die je eine leitende Verbindung innerhalb des Multiplexers herstellen.

Bei einem bekannten Zeitmultiplexübertragungssystem sind die einzelnen Datenquellen über je eine Kanaleinheit an Eingänge eines Multiplexers angeschlossen, der zeitlich nacheinander, während einer Zyklusdauer, die ungefähr gleich der Dauer eines Bits ist, leitende Verbindungen der Eingänge mit dem Ausgang des Multiplexers herstellt Dabei enthalten diese Kanaleinheiten Pufferspeicher, in denen die einzelnen Bits der von den Datenquellen abgegebenen Signalen kurzzeitig gespeichert werden, damit die einzelnen Bits phasenrichtig über die Eingänge des Multiplexers an dessen Ausgang durchgeschaltet werden. Vom Ausgang des Multiplexers wird somit eine

£eitmultiplexsignal abgegeben, das zeitlich nacheinanler innerhalb eines gegebenen Zeitmultiplexrahmens iedes der von den Datenquellen abgegebenen Binärsignale signalisiert Da ebenso viele Kanaleinheiten als Datenquellen vorzusehen sind und j <*de dieser Kanalein-[leiten Pufferspeicher und Schaltungseinrichtungen besitzen muß, ist zur Realisierung dieses bekannten Verfahrens insbesondere dann ein erheblicher technischer Aufwand erforderlich, wenn viele Datenquellen vorgesehen sind.

Die DT-AS 1287 108 bezieht sich auf eine Schaltungsanordnung zum gleichzeitigen Entzerren mehrerer, über eine Vielzahl von Fernschreibleitungen und über eine Zeitmultiplexleitung übertragener Fernschreibzeichen im Start-Stop-Betrieb. Diese bekannte ,Schaltungsanordnung ist dadurch gekennzeichnet, daß mit einem Eingangsabtaster die ankommenden Fernschreibleitungen mit einer gegenüber der Telegrafiergeschwindigkeit wesentlich höheren Geschwindigkeiten zyklisch abgetastet werden und eine Impulsfolge einem zentralen Entzerrer zugeführt wird, welche einen Trennstrom der ankommenden Fernschreibzeichen signalisiert, daß mit einem Abtastgenerator eine Folge von Abtastimpulsen erzeugt wird, die um eine halbe Breite der einzelnen Telegrafierschritte versetzt ist und die einen Einstellimpuls bzw. einen Rückstellimpuls an eine bistabile Ausgangsstufe liefert, wenn ein Abtastimpuls mit einem in der Mitte eines Telegrafierschrittes auftretenden Impuls der Trennstom signalisierenden Impulsfolge koinzidiert, daß die Abtastimpulsfolge unterbrochen wird, wenn ebenso viele Abtastimpulse als Telegrafierschritte der Fernschreibzeichen abgegeben werden, daß die Ausgangsstufe die Trennstrom signalisierende Impulsfolge an den Eingang eines Ausgangsverteilers abgibt und daß der Ausgangsvertei ler diese Impulsfolge in abgehende, entzerrte und um eine halbe Telegrafierschrittbreite zeitlich versetzte Fernschreibzeichen zurückverwandelt. Die vorgenommene Signalentzerrung erfolgt nur insofern unabhängig für jeden Multiplexkanal, als Phasenverschiebungen der Bitraster in den einzelnen Multiplexkanälen zugelassen werden, nicht aber Geschwindigkeitsunterschiede.

Ein weiterer Nachteil der gemäß der DT-AS 12 87 108 bekannten Schaltungsanordnung ist darin zu sehen, daß die mit Hilfe der Halbaddierer und Verzögerungsleitungen abgespeicherten Informationen bezüglich der Schrittmitten und Anzahl der Informationsschritte nicht zu beliebigen Zeiten zur Verfügung stehen, sondern eben nur dann, wenn die VerzAgerungsleitungen Signale abgebea Aus diesem Grund ist diese bekannte Schaltungsanordnung wenig flexibel und ist tatsächlich nur zur Entzerrung von Telegrafiesignalen vorgegebener gleicher Geschwindigkeit verwendbar. Insbesondere bietet diese bekannte Schaltungsanordnung nicht die Möglichkeit Zeitpunkte festzulegen, die nicht mit den Schrittmitten koinzidieren.

Ein weiterer Nachteil der gemäß der DT-AS 12 87 108 bekannten Schaltungsanordnung ist darin zu sehen, daß es relativ schwierig ist, diese Schaltungsan-Ordnung von einer Telegrafiergeschwindigkeit auf eine andere Telegrafiergeschwindigkeit umzustellen, weil dazu alle Verzögerungsleitungen ausgewechselt werden müssen. Dabei wird davon ausgegangen, daß zunächst alle Verzögerungsleitungen derart eingestellt sind, daß sie die Entzerrung und übertragung von Binärsignalen ermöglichen, die alle die gleiche Geschwindigkeit Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Zeitmultiplexübertragung anzugeben, die einen relativ geringen technischen Aufwand erfordert

Die der Erfindung zugrunde liegende Aufgabe wird dadurch gelöst daß die Einphaseinrichtung pro Datenquelle je einen WortspeicLsr enthält daß ein erster, ein zweiter und ein dritter Zwischenspeicher vorgesehen sind, daß mehrere Schalter vorgesehen sind,

ίο die nach Ausgabe der Adressen je eine den Adressen zugeordnete Schalterstellung einnehmen, daß ein Startschritt eines Wortes mit einem Teil des vom Multiplexer abgegebenen Signals signalisiert und bei Vorliegen eines Freigabesignals der Startschritt im

ersten Zwischenspeicher gespeichert wird, während gleichzeitig die Zellen des zweiten und des dritten Zwischenspeichers in ihre Anfangszustände versetzt werden, daß die Inhalte des ersten Zwischenspeichers bzw. des zweiten Zwischenspeichers bzw. des dritten

ze Zwischenspeichers über einen ersten Schalter bzw. zweiten Schalter bzw. dritten Schalter in den der jeweiligen Adresse zugeordneten Wortspeicher eingespeichert werden, daß einzelne Zellen der Wortspeicher an Kontakte eines vierten Schalters bzw. eines fünften Schalters bzw. eines sechsten Schalters angeschlossen sind, daß über den Mittelkontakt des vierten Schalters Teile des Zeitmultiplexsignals abgegeben werden, daß der Mittclkontakt des fünften Schalters über einen ersten Addierer an Eingänge des zweiten Zwischenspei chers angeschlossen ist und daß der Mittelkontakt des sechsten Schalters über einen zweiten Addierer an

Eingänge des dritten Zwischenspeichers angeschlossen

ist

Die erfindungsgemäße Schaltungsanordnung zeich-

net sich durch vergleichsweise geringen technischen Aufwand aus, weil die Einphasung der einzelnen Bits nicht im Bereich der herkömmlichen Kanaleinheiten, sondern in der zentral angeordneten Einphasungseinrichtung vorgenommen wird, die eine rationellere Speicherorganisation ermöglicht Die erfindungsgemä Be Schaltungsanordnung zeichnet sich auch dadurch aus, daß die Möglichkeit besteht die Binärsignale mit verschiedenen Geschwindigkeiten von den einzelnen Datenquellen abzugeben und den Datensenken zuzu führen, weil der erste Addierer und der zweite Addierer in Abhängigkeit von den ausgegebenen Adressen hochgezahlt werden. Wenn beispielsweise eine der Datenquellen ein Binärsignal mit doppelter Geschwindigkeit im Vergleich zu den übrigen Binärsigntlen abgibt dann werden vom Adressengenerator doppelt so viele Adressen ausgegeben und der erste Zähler und der zweite Zähler werden in der halben Zeit hochgezählt im Vergleich zu den Zählungen, betreffend die übrigen Binärsignale.

Ein weiterer Vorzug der erfmdungsgemäßen Schaltungsanordnung ist darin zu sehen, daß dabei die Informationen, betreffend die Schrittmitten und die Anzahlen der Informationsschritte mit Hilfe des ersten Addierers und des zweiten Addierers gewonnen werden, so daß ab dem Auftreten eines Schrittumschlages diese Addierstufen hochgezählt werden und beim Hochzählen auftretende Signale jederzeit zugriffsbereit sind und decodiert werden können. Auf diese Weise können mit Hilfe der Addierer ab dem Auftreten der Schrittumschläge beliebige Zeitpunkte erkannt und beispielsweise zur Entzerrung von Wählimpulsen oder zur Beeinflussung der Dauer der Stopschritte herangezogen werden. Die erfindungsgemäße Schaltungsanord-

nung ist somit sehr flexibel, weil mit Hilfe des ersten Addierers und des zweiten Addierers der Zählvorgang und damit auch der Zeitmeßvorgang durch Signale beeinflußbar ist

Ein weiterer Vorzug der erfindungsgemäßen Schaltungsanordnung ist darin zu sehen, daß sie es in einfacher Weise ermöglicht, alle Kanäle auf eine andere Geschwindigkeit umzustellen, weil dazu nur das Teilungsverhältnis eines einzigen Frequenzteilers oder einiger weniger Frequenzteiler des Adressengenerators geändert werden muß.

Je kleiner die Zykluszeit im Verhältnis zur Dauer der einzelnen Bits der Binärsignale ist, desto öfter werden die Bits abgetastet desto größer ist die Anzahl der Signalteile pro Bit und desto genauer ist der mittlere Signalanteil in der Mitte der Gruppe angeordnet In diesem Zusammenhang ist es zweckmäßig, wenn die Zyklusdauer kleiner als ein Zehntel der Dauer der einzelnen Bits der Binärsignale ist

Wenn die Binärsignale der Datenquellen aus Worten mit einer vorgegebenen Anzahl von Bits bestehen und diese Worte aus einem Startschritt aus mehreren Informationsschritten und aus einem Stopschriti gebildet werden, dann ist es zweckmäßig mit der Einphasungseinrichtung ein Freigabesignal zu erzeugen, das nur am Beginn der Worte auftritt und es ist außerdem zweckmäßig, daß bei Vorliegen des Freigabesignals und nach Auftreten eines Startschrittes Abtastsignale erzeugt werden, die ungefähr in der Mitte der einzelnen Bits der Worte liegen und die Abtastung der Signalteile des zusammengesetzten Signals bewirken. Mit Hilfe des Freigabesignals und mit Hilfe der Abtastsignale wird unter den gegebenen Voraussetzungen der ungefähr in der Mitte der Gruppe gelegene Signalteil abgetastet

Es ist vorteilhaft die Mitten der einzelnen Bits mit Hilfe von Zählern zu ermittlen, die bei einem vorgegebenen Zählerstand die Abtastung der Signalteile auslösen und mit deren Hilfe das Freigabesignal erzeugt wird, das nach dem Auftreten eines Startschrittes während einer vorgegebenen Dauer die Abtastung der einzelnen Signalteile ermöglicht Diese Dauer ist durch Eingabe eines Binärwortes in den Zähler änderbar und kann beispielsweise derart eingestellt werden, daß auch Wählimpulse optimal übertragen werden können.

Falls mit teilweise gestörten Startschritten zu rechnen ist ist es zweckmäßig, mit Hilfe einer Startschrittsicherungseinrichtung die einzelnen Startschritte mehrmals abzutasten und aus diesen Abtastwerten durch Mehr- so heifcsentscheid ein Startschrittsicherungssignal abzuleiten, das die Abtestang der Bits bei gestörtem Startschritt stoppt

Im folgenden werden Ausfuhrungsbeispiele der Erfindung anhand der Figuren beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind. Es zeigt

F i g. 1 ein Blockschaltbild eines Zeitmultiplex-Datenöbertragungssystems,

Fig.2 Signale, die bei dem in Fig. 1 dargestellten Datenübertragungssystem auftreten,

F i g. 3 ein Blockschaltbild einer Einphasungseinrichtung,

Fig.4 eine ausführlichere Darstellung der in Fig.3 dargestellten fiiit|Ftffl?n^<n^^riiit'^i^^**^g_t

Fig.5 Signale, die bei der in den Fig.3 und 4 dargestellten Einphasungseinrichtung auftreten, Fig.6 ein bevorz, AusfÖhrungsbeispiel einer Einphasungseinrichtung mit Startsicherungseinrichtung und

F i g. 7 eine ausführlichere Darstellung der in F i g. 6 schematisch dargestellten Startsicherungseinrichtung.

F i g. 1 zeigt ein Zeitmultiplex-Datenübertragungssystem. Die Datenquellen DQ1, DQ 2... DQn liefern die zu übertragenden Daten an den sendeseitigen Multiplexer MS, der mit dem sendeseitigen Adressenzähler AS gesteuert wird. Dieser Adressenzähler AS gibt fortlaufend Adressen eins, zwei ... n, eins, zwei ... π aus, entsprechend den Signalen Ai, A 2... An. Wenn beispielsweise die Adresse eins aufgerufen wird, dann wird das Signal A 1 über den Eingang des Multiplexers MS an dessen Ausgang durchgeschaltet Das Signal B setzt sich somit aus Teilen der Signale A 1 bis An zusammen. Mit der sendeseitigen Einphasungseinrichtung PS weiden die einzelnen Bits der Signale A 1 bis An eingephast Auf diese Weise entsteht das Signal F, das über eine Übertragungsstrecke übertragen wird.

Auf der Empfangsseite befinden sich der empfangsseitige Multiplexer ME, der empfangsseitige Adressenzähler A£und die Datensenken DSi, DS 2... DSn.

Fig.2 zeigt die von den Datenquellen DQi bzw. DQ 2 abgegebenen Signale A i bzw. A 2. Die Abszissenrichtunig bezieht sich auf die Zeit L Die Binärwerte der einzelnen Bits sind mit den Bezugszeichen 0 und 1 bezeichnet Während der Dauer t/l wird das erste Zeichen mit dem Signal A 1 signalisiert Das Bit All bildet den Startschritt des ersten Zeichens, die Bits A 12, A 13, A 14, A 15, A 16 bilden die Informationsbits und das Bit: A 17 bildet den Stopschritt des ersten Zeichens. Das erste Zeichen wird somit durch das Wort 1010010 gebildet Das Bit A18 stellt den Startschritt des nächsten Zeichens dar.

Während der Dauer d 2 signalisiert das Signal A 2 ein anderes Zeichen, wobei das Bit A 21 den Startschritt die Bits A 22, A 23. A 24, A 25, A 26 die Informationsbits und das Bit A 27 den Stopschritt darstellt Dieses weitere Zeichen wird somit durch das Wort 1001000 gebildet Das Bit A 28 stellt den Startschritt des nächsten Zeichens dar.

Die Signale A 1, A 2 und auch alle weiteren nicht dargestellten Signale bis zum Signal An sind im allgemeinen nicht eingephast die einzelnen Bits treten in verschiedenen Bitrahmen auf und die einzelnen Zeichen in verschiedenen Zeichenrahmen. Außerdem sind die Signale A 1 bis An im allgemeinen verzerrt Die Signale A 1 bis An haben somit verschiedene Phasenlagen in bezug auf das Übertragungssystem, mit dem das zeitmulüpiexsignal Füberdie Übertragungsstrecke Π übertragen wird Bei der Zeitmultiplex-Übertragung muß daher eine Einphasung der einzelnen Bits vorgenommen werden. Es wäre denkbar diese Einphasungen unter Verwendung von Kanaleinheiten vorzunehmen, die in die Kanäle zwischen den einzelnes Datenquellen DQ1 bis DQn und den Eingängen des Multiplexers MS eingeschaltet sind. Mit derartiger Kanaleinheiten könnte eine Einphasung zeitlich voi dem Multiplexer MS vorgenommen werden. Im vorliegendes Fall wird die Einphasung zentralisiert mii Hilfe der Einphasungseinrichtung PS vorgenommen.

Als Datenquellen DQ1 bis DQa können beispielswei se Fernschreiber, Fernsceirgen, Lochstrei fenabtaster, Lochkartenabtaster vorgesehen sein Zwecks einfacher Darstellung sind nur drei Datenquel len eingezeichnet wogegen in der Praxis hundert« derartiger Datenquellen vrgs sein können. Au der Empfangsseite können als Datensenken beispieb

weise Fernschreiber, Fernschreibvermittlungen, Lochstireifenstanzer, Lochkartenstanzer vorgesehen sein.

F i g. 3 zeigt schematisch die Einphasungseinrichtung P.S. Sie besitzt einen Speicher SP mit mehreren Teilen SPi, SP2...SPn, die je einer der Datenquellen DQX, DQ 2... DQn und entsprechenden Kanälen zugeordnet sind. Die Schalter S1,52,53,54,55,56 besitzen außer je einem Mittelkontakt insgesamt η weitere Kontakte, die mit je einem der Teile SP X bis SPn verbunden sind. Die insgesamt η Schalterstellungen werden mittels der Siteuerstufe STeingestellt

Es wurde bereits erwähnt, daß der in F i g. 1 dargestellte Adressenzähler AS fortlaufend Adressen ausgibt, die den Datenquellen, den Kanälen und den Stellungen des Multiplexers MS zugeordnet sind. Zwecks einfacherer Darstellung ist nur eine Adressenleitung eingezeichnet. Im allgemeinen sind mehrere Adressenleitungen vorgesehen, über die parallel Binärzahlen ausgegeben werden, die die einzelnen Adressen darstellen. Wenn beispielsweise vier Adressenleitungen vorgesehen sind, dann werden der Reihe nach die Adressen 0000, 0001, 0010, 0011, 0100 usf. ausgegeben, bis die der Zahl π entsprechende Binärzahl erreicht ist. Mit diesen Adressen wird einerseits der Multiplexer MS eingestellt und andererseits wird die in F i g. 3 dargestellte Steuerstufe ST derart gesteuert, daß die Schalter 51 bis 56 mit jeder neuen Adresse um eine Schalterstellung vorrücken. Die Mittelkontakte der Schalter 55 und 56 sind an die Addierer ADX bzw. AD 2 angeschlossen. Das vom Multiplexer MS abgegebene Signal B wird den Zwischenspeichern ZSi, ZS2 und ZS 3 zugeführt.

Fig.4 zeigt ein Blockschaltbild einer Einphasungseinrichtung PS, die einerseits ausführlicher ist als die Fig.3, aber andererseits sich zwecks einfacherer Erläuterung der Wirkungsweise nur auf den Fall n=2 bezieht Die Teile 5Pl bzw. SP 2 des Speichers SP bestehen aus den Zellen 11 bis 18 bzw. 21 bis 28, die je ein Bit speichern. Der Addierer ADX ist ein Binäraddierer, der aus den vier Zellen 31, 32, 33, 34 gebildet wird Der Addierer ADX ermöglicht die Addition zweier Binärzahlen, von denen die eine über die Mittelkontakte der Schalter 55 eingegeben wird und zur zweiten Zahl 0001 hinzuaddiert wird. Diese zweite Zahl wird in den Addierer ADX dadurch eingegeben, daß an den mit dem Schaltungspunkt P1 verbundenen Eingang der Zelle 34 dauernd ein 1-Signal anliegt Der Addierer ADX berücksichtigt Überträge von einer Zelle zur anderen. Wenn beispielsweise über die Mittelkontakte des Schalters S 5 die Zahl 0011 .zugeführt wild, dann addiert der Addierer eine 1 hinzu rand gibt aber seine Ausgänge das Wort 0100 ab. Der Addierer AD 2 ist ebenfalls ein Binäraddierer und erhält einen ersten Summanden Ober die Mittelkontakte der Schalter 56. Der zweite Summand 001 wird immer dann über die Zeile 37 eingegeben, wenn das Signal M den Binärwert 1 annimmt

Der Zwischenspeicher ZS1 besteht nur aus der Zelle 41, die zwei stabile Zustände einnehmen kann, die als 0- bzw. 1-Zustand bezeichnet werden. Wenn während der Dauer des O-Zustandes ein 0-Signal zugeführt wird, dann bleibt der 0-Zustand, wenn dagegen ein 1-Signal zugeführt wird, dann geht die Zelle in ihren 1-Zustand über. Wenn die Zeile ihren !-Zustand einnimmt dann wird sie mit einem 0-Signal in ihren O-Zustand überführt wogegen sie bei Zuführung eines 1-Signals in ihrem !-Zustand verbleibt Die Zwischenspeicher ZS2 bzw. ZS3 bestehen aus den Zeilen 42 bis 45 und 46 bis 48.

speichern ein Bit und können ebenfalls einen 0- bzw. 1 -Zustand einnehmen. Die Zellen 42 bis 48 haben je zwei Eingänge, von denen die mit dem Gatter G 5 verbundenen Eingänge Rücksetzeingänge sind, so daß bei Auftreten eines 1 -Signals am Ausgang des Gatters G 5 alle Zellen 42 bis 48 in ihren 0-Zustand zurückgesetzt werden. Die zweiten Eingänge der Zellen 42 bis 45 sind an die Ausgänge des Addierers ADi angeschlossen und die zweiten Eingänge der Zellen 46 bis 48 sind an die Ausgänge der Zellen des Addierers AD 2 angeschlossen.

Die Schalter Sl bis 56 werden alle durch Elektronenschalter realisiert. Dabei bestehen die in F i g. 3 dargestellten Schalter S 2 und 55, wie die F i g. 4 zeigt, aus einer Gruppe von je vier Schaltern und die in Fig. 3 dargestellten Schalter S3 und S6 bestehen, wie die F i g. 4 zeigt, aus einer Gruppe von je drei Schaltern. Die in F i g. 4 dargestellten Schalter S1 bis S 6 werden ebenfalls mit der in F i g. 3 dargestellten Steuerstufe ST gesteuert, wobei jeder Adresse genau je eine Schalterstellung zugeordnet ist. Da im vorliegenden Fall der F i g. 4 nur zwei Adressen vorausgesetzt wurden, wird angenommen, daß die voll dargestellte Schalterstellung der Adresse eins und die gestrichelt dargestellte Schalterstellung der Adresse zwei entspricht

F i g. 5 zeigt Signale und Diagramme, anhand derer die Wirkungsweise der in den F i g. 3 und 4 dargestellten Einphasungseinrichtung erläutert wird. Die Abszissenrichtung bezieht sich wieder auf die Zeit i. Im Vergleich zur F i g. 2 sind die Signale in vergrößertem Zeitmaßstab dargestellt Das Diagramm E stellt die Zeitpunkte dar, zu denen die Adressen des Adressenzählers AS ausgegeben werden. Zum Zeitpunkt 11 wird die Adresse eins ausgegeben, so daß der in F i g. 1 dargestellte Schalter des Multiplexers MS die voll eingezeichnete Schaltstellung einnimmt und die Datenquelle DQ1 über den ersten Kanal mit dem Ausgang des Multiplexers verbunden ist und das Signal B=O abgegeben wird. Zum Zeitpunkt i3 wird die Adresse zwei ausgegeben, so daß der in F i g. 1 dargestellte Schalter des Multiplexers MS die gestrichelt dargestellte Schaltstellung einnimmt Mit dem Signal A 21 = 1 wird nun das Signal B= 1 über den Ausgang des Multiplexers abgegeben. Zum Zeitpunkt r 5 wird erneut die Adresse eins eingestellt und bei der voll dargestellten Stellung des Multiplexerschalters ergibt sich mil dem Signal /411 = 1 das Signal B= 1. Zum Zeitpunkt /1 wird wieder die Adresse zwei eingestellt so daß da: Signal zeitlich nacheinander aus Anteilen des Bits A 21 und des Bits Λ11 gebildet wird. Innerhalb dei Zyklusdauer Z werden also zeitlich nacheinander alle Adressen ausgegeben und die Eingänge des Multiple xers MS je einmal mit dessen Ausgang verbunden. Di< Zyklusdauer Z ist wesentlich kurzer als die Dauer dei Bits Λ 11 und Λ 21.

Es wurde bereits erwähnt daß die in den F i g. 3 und ^l darbestellten Schalter S1 bis S 6 unter Verwendung de Steuerstufe ST in Abhängigkeit von der jeweilige! Adresse eingestellt werden. Das Diagramm L zeigt di< Zeitpunkte, zu denen die einzelnen Schalterstellungei eingestellt werden. Ein Vergleich der Diagramme Emu L zeigt, daß die Schalterstellungen etwas späte eingestellt werden als die entsprechenden Adresse] vom Adressenzähler AS ausgegeben werden. Zun Zeitpunkt ί 2 sind die voll eingezeichneten Schalterstel langen eingestellt, die der Adresse eins entsprechen.

Auch dann, wenn das Signal K zum Zeitpunkt f. einen 1-Wert annimmt, wird aber den Ausgang de

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Gatters G 5 ein O-Signal abgegeben, da zum Zeitpunkt f 2 das Signal O=O ist. Damit wird die Zelle 41 in ihren O-Zustand versetzt und die Zellen 42 bis 48 werden in den Zuständen belassen, in denen sie sind. Kurz danach werden die in den Zellen 41 bis 48 gespeicheirten Informationen über die Schalter Sl, 52, 53 in die Zellen 11 bis 18 überschrieben, aber zunächs nicht ausgegeben.

Zum Zeitpunkt f 4 werden die gestrichelt eingezeichneten Schalterstellungen eingestellt, die der Adresse zwei entsprechen. Mit den Signalen B= 1 und K= 1 wird über den Ausgang des Gatters G 5 ein 1-Signal abgegeben. Damit wird einerseits der 1-Zustand der Zelle 41 eingestellt und die Zellen 42 bis 48 werden in ihre O-Zustände versetzt Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schulter 51 bis 53 in die Zellen 21 bis 28 überschrieben.

Die Zelle 21 ist nun im 1 -Zustand und die Zellen 22 bis 28 sind in ihrem O-Zustand. Die in den Zellen 21 bis 28 gespeicherten Informationen werden zunächst nicht ausgegeben.

Es wird angenommen, daß zum Zeitpunkt f 6 immer noch die Signale B= 1 und K= 1 abgegeben werden, so daß zum Zeitpunkt f 6 über den Ausgang des Gatters G 5 ein 1-Signal abgegeben wird, das einerseits den 1-Zustand der Zelle 41 und die O-Zustände der Zellen 42 bis 48 bewirkt Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schalter 51 bis 53 in die Zellen 11 bis 18 überschrieben und dort vorläufig festgehalten. In der Zelle Il ist somit ein I-Signal und in den Zellen 12 bis 18 sind O-Signile gespeichert

Ab dem Zeitpunkt i8 wird das Signal K==0 abgegeben, so daß auch über den Ausgang des Gatters G 5 ein O-Signal abgegeben wird. Dadurch wird die Zelle 41 in ihren O-Zustand versetzt Die Zustände der Zellen 42 bis 48 werden durch das O-Signal nicht geändert Kurz nach dem Zeitpunkt f8 werden die in den Zellen 21 bis 28 gespeicherten Informationen über die Schalter 55 und 56 bei gestrichelt dargestellten Schaltstellungen den Addierern ADi und AD 2 zugeführt Der Addierer AD 1 summiert zur Zahl 0000 die Zahl 0001 und gibt diese Zahl 00Oi an die Zellen 42 bis 45 ab, von denen aus sie in die Zellen 22 bis 25 abgespeichert wird. Der Addierer AD 2 erhält über die Schalter 56 die Zahl 000 und mit dem Signal M=O als zweiten Summanden die Zahl 0000, so daß diese Zahl in die Zellen 46 bis 48 und von dort in die Zellen 26 bis 28 gespeichert wird.

In weiterer Folge werden zunächst die Vorgänge bei Ausgabe der Adressen zwei beschrieben. Zum Zeitpunkt r 12 werden erneut die gestrichelt dargestellten Schaltstellungen der Schaher eingestellt und der Addierer AD 1 erhält als ersten Summanden das Wort 0001 und über den Schaltungspunkt Pl das Wort 0001, so daß er das Wort 0010 an die Zellen 42 bis 45 abgibt TOn denen es in die Zeilen 22 bis 25 umgespeichert wird. Dieser Sachverhalt ist auch ans Tabelle 1 ersichtlich. Ab dem Zettpunkt r 4 bis zum Zeitpunkt f 32 erhöht sich laufend der Summand, der über die Schalter 55 dem Addierer ADi zugeführt wird, bis schließlich zum Zeitpunkt f 32 das Wort Olli dem Gatter G 3 zugeführt and das Signal M= 1 abgegeben wird. Ober das Gatter G1 wird die in der ZeQe 21 gespeicherte Information abgegeben. Der Zeitpunkt f32 ISSt ungefähr in die Mitte des ta F i g. 2 dargestellten Bits A 2lT Das Bh A 21 wird somit in der Mitte abgetastet und bewirkt zum Zeitpunkt r 32 eisen TeB des Zettmultiplexsignals F.

Tabelle 1

31 32 33 34 M 35 36 37 K

5 tO	1	1	1	) 1	η	1	1	1	1
ί4	O	0 0 0	O	O	O	O	O	O
ί8	O	O (	1	O	O	O	O	O
£12	O	O	) O	O	O	O	O	O
f 16	O	O	) 1	O	O	O	O	O
ίο ί20	O	1 (	O	O	O	O	O	O
f24	O	1 (	1	O	O	O	O	O
f28	O	1	1	1	O	O	O	O
ί32	1	1	1	1	O	O	1	O
ί%	1	ι	1	1	O	1	O	O
5 Μ60	1	1	I 1	1	O	1	1	O
ί224	1	1	1 1	1	1	O	O	O
f288	1	1	1 1	1	1	O	1	O
f352	1	1		1	1	1	O	O
Γ416	1	1	1	1	1	1

Nach dem Zeitpunkt i32 wird der Addierer ADi weiter hochgezählt und erhält zum Zeitpunkt f64 (Fig.2) am Ende des Bits Λ21 das Wort 1111.

Anschließend wird der Addierer AD 1 wieder auf die Ausgangsstellung zurückgestellt und erhält das Wort 0000, das er bereits zum Zeitpunkt 14 erhalten hat Beim weiteren Hochzählen erhält der Addierer ADi zum Zeitpunkt r96 erneut das Wort Olli und dadurch wird wieder das Signal Af=I erzeugt Der Zeitpunkt f% (F i g. 2) liegt ungefähr in der Mitte des zweiten Bits -4 22. Das Bit Λ 22 wird somit zum Zeitpunkt f96 abgetastet und über das Gatter Gl wird ab dem Zeitpunkt *96 ein weiterer Teil des Signals F eingespeist Wie die Tabelle 1 zeigt, werden jeweils zu den Zeitpunkten f32, i96, f 160, ?224, i288, i352 und f 416 insgesamt siebenmal die Signale M= 1 ausgegeben und damit werden zeitlich nacheinander die in F i g. 2 dargestellten Bits A 21, A 22, A 23, A 24, A 25, A 26.

A 27 in der Mitte abgetastet und entsprechende Anteile des Signals Ferzeugt

Bisher wurde die Situation bei Ausgabe der Adressen zwei beschrieben. Wenn die Adressen eins ausgegeben und die voll dargestellten Schaltstellungen der Schalter 55 und 56 eingestellt sind, wird der Addierer ADi, wie aus der Tabelle 2 ersichtlich, hochgezählt Zu den Zeitpunkten f 34,198,1162,1226,f290,1354, ί 418 liegt an den Eingängen des Addierers AD 1 das Wort 0111, so daß das Signal M= 1 erzeugt wird. Damit werden die in

so Fig.2 dargestellten Bhs A It, A 12, A 13, AU, A 15,

A 16, A17 der Reihe nach in der Mitte abgetastet und

jedesmal wird ein Teilsignal zum Signa] F geliefert und über das Gatter G 1 abgegeben.

Im vorliegenden FaD wurde angenommen, daß die

Bits/4 11 und Λ 21 fast gleichzeitig auftreten, so daß das Bit A21 zum Zeitpunkt *32 und das Bit AU kurz danach zum Zeitpunkt /34 abgetastet werden. Unter dieser Voraussetzung werden dem Addierer ADi zeitlich nacheinander zu den Zeitpunkten f4 und 16 bzw. r8 und 110 jeweils die gleichen Summanden 0000 bzw. 0001 angeboten. Im allgemeinen treten die Bits A 11 und Λ 21 keineswegs gleichzeitig auf und im Addierer ADl werden zeitlich nacheinander bei den jeweils eingestellten Adressen Summanden angeboten,

#5 dk sk± wesentlich voneinander unterscheiden. Der Addierer AD 1 wird somit bei den jeweiligen Adressen in verschiedener Weise und völlig unabhängig voneinander hochgezähh.

Tabelle 2

31 32 33 34 M 35 36 37 K

1
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1

Mit den Signalen M=\ wird der Addierer AD2 hochgezählt, wie die Tabelle 1 und 2 zeigen. Gemäß Tabelle 1 wird dem Addierer AD 2 zum Zeitpunkt 1416 das Wort 111 zugeführt und unter Verwendung des Gatters G4 wird zu diesem Zeitpunkt das Signal K= 1 abgegeben. Dieses Signal K= 1 zum Zeitpunkt f416 bezieht sich auf die Adresse zwei und bereitet das Gatter G 5 zur öffnung vor. Danach wird mit dem Signal S=I wieder ein 1-Signal vom Ausgang des Gatters G 5 abgegeben, das die Zellen 42 bis 48 in ihre O-Zustände zurückversetzt und die Abtastung eines neuen Zeichens vorbereitet. Gemäß Tabelle 2 wird ein Signal M= 1 zum Zeitpunkt 1418 abgegeben und damit wird in ähnlicher Weise wie zum Zeitpunkt f416 das Gatter G 5 geöffnet und die Zellen 42 bis 48 in ihre O-Zustände zurückgesetzt Auf diese Weise wird somit die Abtastung eines neuen Zeichens mit dem Bit Λ 18 vorbereitet Das Signal F setzt sich aus Teilsignalen zusammen, die bei diesem Ausführungsbeispiel der Reihe nach den Bits A 21, A 11, A 22, A 12, A 23, A 13, A 24, A 14 usf. entsprechen.

Die in F i g. 2 dargestellten Bits A 17 und A 27 (Stopschritte) haben die gleiche Dauer wie die übrigen Bits der Signale A1 und A 2 In vielen Fällen werden von den in F i g. 1 dargestellten Datenquellen DQ1 bis DQn Signale abgegeben, deren Stopschritte l'/2mal langer sind als die übrigen Bits. Die anhand der F i g. 1 bis 5 beschriebene Schaltungsanordnung arbeitet befriedigend, einerlei, wie groß die Dauer der Stopschritte ist Insbesondere können alle oder auch nur einzelne der von den Datenquellen abgegebenen Signale Stopschritte enthalten, die I¹ZsOaI länger andauern als die übrigen Bits.

Fig.6 zeigt em Blockschaltbild einer Einphasungsemrichtuag PS. die außer den bereits anhand der F ig. 4 beschriebenen Bauteile die Startscferittsicherungseinrichtung SS die Gatter G6, Gl und den Zuordner ZU enthält Der Zuordner ZU arbeitet gemäß Tabelle 3. Daraus ist erskhtfich, daß nrit den Signalen ß= 1 und K=I das Wort 000 in die Zellen 46, 47, 48 eingeschrieben wird, ähnlich wie dies bereits anhand der Fig.4 beschrieben wurde. Mit den Signalen B=O und K = 1 wird nun aber das Wort 10Θ in die Zellen 46,47,48 eingeschrieben und damit wird der Zählerstand des aus dem Addierer AD2 und dem Zwischenspeicher ZS3 gebadeten Zählers spnraghaft erhöht, worauf noch detaflierter eingegangen wäd. Wenn Ober den Ausgang des Gatters G 7 ein 1-Signal an die Einginge der Zeilen 46,47,48 abgegeben wird, dann wird in diese Zellen das Wort 111 eingeschrieben.

Tabelle 3

D	K	1	0	0
0	0
0	1	0	0	0
ίο 1	0
1	1

F i g. 7 zeigt ausführlicher die in F i g. 6 schematisch eingezeichnete Startschrittsicherungseinrichtung SS. Die Schalter S7 und 58 arbeiten ähnlich wie die in Fig.4 dargestellten Schalter und nehmen bei jeder Adresse eine andere Schalterstellung ein. Im vorliegenden Fall ist die voll eingezeichnete Schalterstellung bei Adresse eins und die gestrichelt dargestellte Schalterstellung bei Adresse null eingestellt Die Schalter 57 und 58 können somit mit der in Fig.3 dargestellten Schaltstufe ST gesteuert werden. Die Schalter 510 haben je vier Schaltstellungen, die mit Hilfe der Steuerstufe 571 derart eingestellt werden, daß jede der Schalterstellungen während der Dauer einer Zykluszeit und damit während des Aufrufes aller Adressen eingestellt bleibt Es wird angenommen, daß die Schalter 510 die voll eingezeichnete erste Schaltstellung zum Zeitpunkt /3 einnehmen, zu dem die Adresse zwei eingestellt ist. Damit wird das Bit A 21 = 1 in der Zelle 51 gespeichert und über einen der Schalter 57 in die Zelle 21a übernommen. Zum Zeitpunkt ί 5 ist immer noch die erste Schaltstellung der Schalter 510 eingestellt so daß das Bit A 11 = 1 in die Zelle 51 eingespeichert und von dort aus über den ersten der Schalter 57 bei voll dargestellter Schalterstellung in die Zelle Ua übernommen wird. Damit ist eine erste Zyklusdauer abgelaufen und während der nun folgenden zweiten Zyklusdauer nehmen die Schalter 510 je eine zweite Schalterstellung ein, bei denen zum Zeitpunkt f 7 das Bit A 21 = 1 über die Zelle 52 in die Zelle 22a und zum Zeitpunkt f 9 das Bit AU = I über die Zelle 52 in die Zelle 12a eingespeichert wird. Während einer dritten Zyklusdauer nehmen die Schalter 510 je eine dritte Schalterstellung ein, so daß zum Zeitpunkt r 11 das Bit A 21 = 1 über die Zelle 53 in die Zelle 23a und zum Zeitpunkt r 13 das Bit All über die Zelle 53 in die Zelle 13a eingespeichert wird. Während der nun folgenden vierten Zyklusdauer wird zum Zeitpunkt ί 15 das Bit A 21 über die Zelle 54 in die Zeile 24a und zum Zeitpunkt t17 wird das Bit A 11 über die Zelle 54 in die Zelle 14a eingespeichert In der Zellen Ua, 12a, 13a, 14a sind nunmehr die Bits A11 unc in den Zellen 21a, 22*, 23a, 24a sind die Bits A 21

SS gespeichert

Tabelle	4	0	1	0	1	0	1	0	1	0	1	0	1	0	1
0	1	1	1	0	0	1	1	0	0	1	1	0	0	1	1
60 0	0	0	0	1	1	1	1	0	0	0	0	1	1	1	1
G	0	0	0	0	0	0	0	1	1	1	1	1	1	1	1
0	0

MH 00000001000101 1 1 H 11111110 1110 10 0 0

Ober die Schalter 58 wird bei jeder Adresse je eine

der Speicher 5PIa bzw. SP2a mit der Mehrheitsentscheidstufe MH verbunden, deren Wirkungsweise aus Tabelle 4 ersichtlich ist Danach gibt die Mehrheitsentscheidstufe MHvm dann ein !-Signal ab, wenn an ihren Eingängen mindestens drei 1-Signale anliegen, wogegen s ansonsten O-Signale abgegeben werden. Bei dieser Arbeitsweise wird unterstellt, daß die in Fig.5 dargestellten Bits A11 und A 21 kurzzeitig gestört sein können, so daß in den Speichern SP la bzw. SP2a nicht immer wie beschrieben die Worte 1111 bzw. 1111 sondern gelegentlich auch die Worte 0011 bzw. 1011 gespeichert sein können. Mit der Mehrheitsentscheidstufe MH wird somit ermittelt, ob die Mehrzahl der Zellen 11a bis 14a bzw. 21a bis 24a 1-Signale speichern und wenn dies der Fall ist, dann ist anzunehmen, daß mit Sicherheit ein Startschritt A11 bzw. A 21 vorliegt Je größer die Anzahl der Speicherzelle» llabis 14a,21abis 24a, 51 bis 54 und je größer die Anzahl der entsprechenden Schalter 57, 58, 510 ist mit desto größerer Sicherheit wird durch das Ausgangssignal der Mehrheitsentscheidstufe MH und durch das Signal H=O das Vorhandensein eines Startschrittes A 1 oder A 2 signalisiert

Nach den vierten Schaltstellungen der Schalter 510 werden mit der Schaltstufe 57*1 zeitlich nacheinander wieder die ersten, zweiten, dritten ... Schaltstellungen eingestellt und es wird laufend das Signal H erzeugt. Mit dem in Fig.6 dargestellten Gatter G 6 wird immer dann ein 1-Signal abgegeben, wenn an dessen Eingängen das Wort 0110 anliegt wie es beispielsweise zu den Zeitpunkten f 28 gemäß Tabelle 1 und f 30 gemäß Tabelle 2 zutrifft Mit Hilfe dieses Gatters G 6 wird somit ein Zeitpunkt festgelegt und wenn zu diesem Zeitpunkt mit H=I das Fehlen eines Startschrittes signalisiert wird, dann wird über den Ausgang des Gatters G 7 ein 1-Signal abgegeben, mit dem in die Zellen 46, 47, 48 das Wort 111 eingespeichert wird. Damit werden die in den Tabellen 1 und 2 dargestellten Zählvorgänge vorzeitig, d.h. vor Erreichen der Zeitpunkte f416 bzw. /418 beendet so daß ohne Zeitverzögerung mit der Einphasmng eines Startschrittes begonnen werden kann. Falls aber zu dem mit dem Gatter G 6 bestimmten Zeitpunkt das Signal H=O abgegeben wird, dann wird über den Ausgang des Gatters G 7 ebenfalls ein 0-Signal abgegeben, das auf die Zellen 46,47,48 keine Wirkung hat so daß der in den Tabellen 1 und 1 dargestellte Zählvorgang nicht gestört wird. In diesem Fall werden die Startschritte A ti bzw. A 21 signalisiert und es wird die Abtastung der entsprechenden Ztichen, wie beschrieben, in die Wege geleitet

Anhand der F i g. 4 und 6 wurde beschrieben, daß die Zahlvorgänge mit Hilfe der Addierer ADi, AD 2 und der Zwischenspeicher 252, ZS3 nur mit dem Signal K=\ begonnen werden können. Wie die Fig.2 zeigt ermöglicht das Signal K°=i vor dem Zeitpunkt r3 die Abtastung der Bits All und A21 und nach dem Zeitpunkt t416 die Abtastung der Bits A18 und A 28. Die Zeit ab dem Zeitpunkt r3 bis zum Zeitpunkt f 418 kann als Sperrzeit spi bezeichnet werden, weil während dieser Zeit die beschriebenen Zählvorgänge ablaufen, ohne daß sie durch Vorderflanken anderer Bits, beispielsweise der Bits A13 und A 24 gestört werden können. Wenn anstelle der Signale A1, Λ 2 Wählimpulse ^übertragen werden sollen, dann können sich wegen der relativ langen Sperrzeit sp 1 Schwierigkeiten ergeben. Um derartige Schwierigkeiten zu vermeiden, wird mit der in Fig.6 dargestellten Schaltungsanordnung das Vorhandensein derartiger Wählimpulse W signalisiert und es wird die Sperrzeit verkürzt, um eint sichere Übertragung des Signals IV zu gewährleisten. Insbesondere wird das Signals K mit der Sperrzeit sp 2 erzeugt Wie die Tabelle 3 zeigt, wird mit den Signalen ß=0 und K= 1 das Wort 100 in die Zellen 46,47,4B eingegeben, womit der Zählerstand wesentlich erhöht wird und der Zählerstand 111 bereits zum Zeitpunkt f 224 bzw. f 226 erreicht wird. Wenn also mit B=O und JC=I ein Wählimpuls IV signalisiert wird, dann isit in den Zellen 35,36,37 bereits zum Zeitpunkt r32 das Wort 100 gespeichert so daß sich zum Zeitpunkt f96 das Wort 101, zum Zeitpunkt f 160 das Wort 110 und zum Zeitpunkt 1224 das Wort 111 in den Zellen 35, 36, 37 befindet und das Signal K= 1 ausgelesen wird, das die Beendigung der Sperrzeit sp 2 signalisiert Ähnlich ist im Fall der Adresse zwei bereits zum Zeitpunkt r34 das Wort 100, zum Zeitpunkt f 98 das Wort 101, zum Zeitpunkt f 162 das Wort 110 und zum Zeitpunkt f 226 das Wort 111 in den Zellen 35,36, 37 gespeichert so daß zum Zeitpunkt r226 mit dem Signal K= 1 das Ende der Sperrzeit sp2 signalisiert wird.

Die im den F i g. 3,4 und 6 dargestellten Datenübertragungssysteme zeichnen sich durch geringen technischen Aufwand aus, weil, abgesehen von den π Wortspeichern 5Pl, 5P2...5Pn für die η Datenquellen DQl DQ 2.. .DQn von den übrigen Bauteilen nur je ein Stück erforderlich ist unabhängig davon, wie viele Datenquellen η vorgesehen sind.

Hier/u 7 Blatt Zcichnunccn

Claims (4)

Patentansprüche:

1. Schaltungsanordnung zur Zeitmultiplexübcrtragung von Binärsignalen, die von mehreren Daten- quellen ausgegeben werden, wobei während einer Zyklusdauer die einzelnen Bits der Binärsignale mehrfach abgetastet werden und ein zusammengesetztes Signal gewonnen wird, das Gruppen von Signalteilen enthält, die den einzelnen Bits der Binärsignale zugeordnet sind und wobei mit Hilfe einer Enphasungseinrichtung je ein Signalteil jeder Gruppe abgetastet wird und daraus die entsprechenden Abtastwerte gewonnen werden, die zeitlich nacheinander insgesamt ein Zeitmultiplexsignal '5 ergeben, das über eine Übertragungsstrecke übertragen wird und wobei ein Adressengenerator vorgesehen ist. der zeitlich nacheinander während der Zyklusdauer Adressen ausgibt, die je eine leitende Verbindung innerhalb des Multiplexers herstellen, dadurch gekennzeichnet, daß die Einphasungseinrichtung (PS) pro Datenquelle je einen Wortspeicher (5Pl bis SPn) enthält, daß ein erster (ZS 1), ein zweiter (ZS 2) und ein dritter (ZS 3) Zwischenspeicher vorgesehen sind, daß mehrere ²S Schalter (51 bis 56) vorgesehen sind, die nach Ausgabe der Adressen je eine den Adressen zugeordnete Schalterstellung einnehmen, daß ein Startschritt (AW, A 21) eines Wortes mit einem Teil des vom Multiplexer abgegebenen Signals (B) signalisiert und bei Vorliegen eines Freigabesignals (K=I) der Startschritt im ersten Zwischenspeicher (ZSl) gespeichert wird, während gleichzeitig die Zellen des zweiten (ZS 2) und des dritten (ZS 3) Zwischenspeichers in ihre Anfangszustände versetzt werden, daß die Inhalte des ersten Zwischenspeichers (ZSl) bzw. des zweiten Zwischenspeichers (ZS 2) bzw. des dritten Zwischenspeichers (ZS 3) Über einen ersten Schalter (51) bzw. zweiten Schalter (52) bzw. dritten Schalter (53) in den der jeweiligen Adresse zugeordneten Wortspeicher (5Pl bis 5PnJ eingespeichert werden, daß einzelne Zellen der Wortspeicher (SP 1 bis SPn) an Kontakte eines vierten Schalters (54) bzw. eines fünften Schalters (55) bzw. eines sechsten Schalters (56) angeschlossen sind, daß über den Mittelkontakt des vierten Schalters (54) Teile des Zeitmultiplexsignals (F) abgegeben werden, daß der Mittelkontakt des fünften Schalters (SS) über einen ersten Addierer (AD 1) an Eingänge des zweiten Zwischenspeichers (ZS2) angeschlossen ist und daß der Mittelkontakt des sechsten Schalters (56) über einen zweiten Addierer (AD 2) an Eingänge des dritten Zwischenspeichers (ZS3) angeschlossen ist

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei übertragung eines Wählimpulses in den dritten Zwischenspeicher (ZS3) eine Binärzahl (100) eingegeben wird, die eine Abkürzung des Zählvorganges und ein zeitlich vorverlegtes Freigabesignal (K= 1) bewirkt

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Startschrittsicherungseinrichtung (SS) vorgesehen ist, mittels der die einzelnen Startschritte (A 11. A 21) der übertragenen Signale (A 1, A 2) mehrmals abgetastet und die abgetasteten Werte in Zwischenspeichern (5PIa, 5P2a) gespeichert werden und daß unter Verwendung einer Mehrheitsentscheidstufe (MH) ein Signal {H) abgeleitet wird, das die Mehrheit der Binärwerte der abgetasteten Startschritte signalisiert und mit dessen Hilfe die Zählvorgänge gestoppt werden, falls keine ordnungsgemäßen Startschritte vorliegen (F ig. 7).

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Binärsignale (A 1, A 2) der Datenquellen (DQ 1 bis DQn) aus Worten mit einer vorgegebenen Anzahl von Bits bestehen und diese Worte aus einem Startschritt (All, A 21), aus mehreren Informationsbits (A 12 bis A 16, A 22 bis A 26) und aus einem Stopschritt (A 17, A 2) gebildet werden, daß mit der Einphasungseinrichtung (PS) das Freigabesignal (K=* 1) erzeugt wird, das nur am Beginn der Worte auftritt und daß bei Vorliegen des Freigabesignals (K=I) und nach Auftreten eines Startschrittes (All, A21) Abtastsignale (M=I) erzeugt werden, die ungefähr in der Mitte der einzelnen Bits der Worte liegen und die Abtastung der Signalteile des zusammengesetzten Signals (B) bewirken.