DE2511518A1 - Verfahren und schaltungsanordnung zum betreiben eines halbleiterspeichers - Google Patents

Verfahren und schaltungsanordnung zum betreiben eines halbleiterspeichers

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DE2511518A1 DE19752511518 DE2511518A DE2511518A1 DE 2511518 A1 DE2511518 A1 DE 2511518A1 DE 19752511518 DE19752511518 DE 19752511518 DE 2511518 A DE2511518 A DE 2511518A DE 2511518 A1 DE2511518 A1 DE 2511518A1
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Description

Böblingen, den 12. März 1975 ru-fe
Anmelderin: se
Pascalstraße 100
7Stuttgart 80
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: GE 974 024
"Verfahren und Schaltungsanordnung zum Betreiben eines halbleiterspeichers
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers, dessen Speicherzellen aus Flip-Flops mit bipolaren Transistoren und Schottkydioden als Lese/Schreib-Ankoppelelemente bestehen und die als Lastelemente hochohmige Widerstände oder als Stromquellen geschaltete Transistoren benutzen, und deren Schreib/Lesezyklen jeweils in mehreren Phasen ablaufen.
Speicherzellen, die als Flip-Flops mit bipolaren Transistoren und Schottkydioden als Lese-Schreib-Ankoppelelemente ausgebildet sind und als Lastelemete hochohmige Widerstände benutzen, sind z.B. aus dem IBM TDB Vol. 16, Nr. 6, November 1973, Seiten 1920 bis 1921 bekannt. Wie aus dieser Literaturstelle zu ersehen ist, hat das darin gezeigte Bitabtastschema den Nachteil, daß die Zellenknotenpotentiale nicht schnell genug wieder auf solche Potentiale gebracht werden, bei denen eine Speicherzelle durch Lese/Schreiboperationen benachbarter Speicherzellen nicht gestört wird. Daraus ergibt sich, daß bis zum nächsten Lese/Schreibzyklus relativ lange gewartet werden muß, so daß ein derartig aufgebauter Speicher relativ lange Lese/Schreibzyklen aufweist. Auch aus der Offenlegungsschrift 1 5 74 65I ist eine monolithische Speicherzelle bekannt geworden, die zwei bezüglich Basis und Kollektor überkreuztgekoppelte Transistoren aufweist und die aus einem relativ hochohmigen Kollektorwiderstand und einer zu
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diesem parallel geschalteten Diode pro Transistor besteht, wobei der jeweils relativ hochohmige Kollektorwiderstand als sogenannter Pinch-Widerstand ausgeführt ist. Und zwar ist der Pinch-Widerstand so ausgeführt, daß der sehaltungsmäßig jeweils dem anderen Transistor der Zelle zugehörige Kollektorwiderstand in der Verlängerung der Basiszone des einen Transistors als unter dem Emittermaterial vergrabener Widerstand ausgebildet ist, wobei sich die zu dem Kollektorwiderstand jeweils des einen Transistors parallel geschaltete Diode aus dem Basis-Kollektor-übergang des anderen Kollektorwiderstands ergibt. Obwohl hier eine sehr hoch iintegrierbare Speicherzelle gezeigt ist, in der die hochohmigen Kollektorwidex^stände als Pinch-Widerstände und damit hochintegrierbar ausgeführt sind, hat diese Zelle jedoch auch den Nachteil, daß die Zellenknotenpotentiale nur langsam auf solche Potentiale gebracht werden, bei denen die Speicherzelle durch Lese/Schreiboperationen benachbarter Speicherzellen nicht gestört wird, so daß sich der Lese/Schreibzyklus nicht verkürzen läßt. Diese Pinch-Widerstände haben auch noch den Nachteil, daß sie einen relativ hohen Speicherzellenstrom bzw. eine relativ hohe Verlustleistung hervorbringen, wodurch sich von der thermischen Seite her bei höherer Integrationsdichte auf dem Speicherchip pehr bald Grenzen wegen zu hoher Erwärmung zeigen.
Um die Speicherzellenströme und damit die Verlustleistung zu 'drücken, wäre es prinzipiell möglich, als Lastelemte anstelle der Pinch-Widerstände auch bipolare Transistoren zu verwenden. Obwohl sich hierdurch vom thermischen Standpunkt aus^ine höhVere Integrationsdichte erreichen ließe, wird durch die Verringerung des Speicherzellenstroms die Aufladung der Speicherzellenknoten nach der Selektion einer Speicherzelle noch langsamer, so daß sich dadurch die Lese bzw. Schreibzyklen wesentlich verlängern würden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers zu schaffens dessen Speicherzellen aus Flipflops mit bipolaren Transistoren und Schottky-Dioden als Lese/Schreib-An-
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koppelelemente bestehen und die als Lastelemente hochohmige Widerstände oder als Stromquellen geschaltete Transistoren benutzen, um durch eine geeignete Struktur der peripheren Schaltkreise und Schreib/Lese-Phasen einerseits sowie Restore- und Recovery-Phasen andererseits ohne Veränderung der Speicherzelle eine Verringerung der Zykluszeit bei kleinen Speicherzellströmen zu erreichen.
Die Lösung der Aufgabe ergibt sich insbesondere aus den Kennzeichen der Patentansprüche 1 und 3·
Diese angegebene Lösung hat die nachfolgend aufgeführten Vorteile.
Durch die Selektion der Wortleitungen des Speichers wird ein sehr schnelles und stabiles Arbeiten der Speicherzellen bewirkt. Eine Speicherzelle wird während der Selektionsphase eingeschrieben bzw. ausgelesen, indem die Bitleitungsströme extern gesteuert werden. In der Recovery-Phase werden die auftretenden erhöhten Bitleitungsströme dazu benutzt, um die Zellenknotenpotentia-Ie auf solche Potentiale zu bringen, bei denen eine Speicherzelle durch Lese/Schreiboperationen benachbarter Speicherzellen nicht gestört wird. Bei der Selektion sind nur geringe Pegelumladungen der Bitleitungen erforderlich, weil nach Erreichen des Recovery-Potentials in der Restore-Phase wieder ein gleichmäßiges niedriges Restore-Potential der Bitleitungen erzwungen wird. Xtfährend der Schreib-gperation wird von einer geschalteten Stromquelle ein hoher Schreibstrom über eine Bitleitung zu der einzuschreibenden Speicherzelle geführt. Gleichzeitig wird von dem im Gegentakt arbeitenden Schaltkreis das Potential der anderen Bitleitung nach unten gezogen, der jedoch nur den geringen Restorestrom zu führen hat. Zum Lesen wird der Differenzverstärker über eine geschaltete Stromquelle von einer Leitung zur Selektion eingeschaltet. Der Schreibteil wird hierbei durch entsprechende Pegel WO und Wo bzw» Wl und Wl nicht aktiviert. Dadurch, daß in der Recovery-Phase die externen Ströme die Speicherzelle wieder hochladen, wird die Betriebsgeschwindigkeit, d.h., die Gesamtzykluszeit des Halbleiterspeichers bei sehr kleinen Ruhe-Strömen in der GE 974 024
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!Speicherzelle ermöglicht. Daraus ergibt sich, daß es durch die
vorgeschlagene Betriebsweise und die zur Durchführung dieser Be-I triebsweise angegebene Schaltung möglich ist, sehr große Speicher mit hochintegrierten Speicherzellen, die nur einen sehr geringen Betriebsstrom benötigen, aufzubauen, und trotzdem eine sehr hohe Arbeitsgeschwindigkeit zu erreichen. Außerdem wird bei der integrierten Ausführung der Schaltung ein sehr kleiner Platz benötigt, da Schaltkreise für das Lesen und Schreiben mit in die Gesamtschaltung einbezogen werden. Ein kleiner Platzbedarf für die Peripherieschaltkreise eines integrierten Halbleiterspeichers mit
bipolaren Transistoren sind die Folge.
Die Erfindung wird nun anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher beschrieben.
Es zeigen:
Fig. 1 ein Schaltbild einer Speicherzelle mit den gesamten Peripherieschaltkreisen, in das die
Ströme während der Ruhe-Phase eingezeichnet
sind;
Fig. 2 ein Schaltbild wie in Fig. 1, in das die Ströme
während der Lesephase eingezeichnet sind;
Fig. 3 ein Schaltbild wie in Fig. 1, in das die Ströme
während der Schreibphase eingezeichnet sind;
Fig. 4 ein Schaltbild wie in Fig. I9 in das die Ströme
während der Recovery-Phase eingezeichnet sind,
nhand dessen auch die Restore-Phase erklärt
wird und
Fig. 5 ein Zeitdiagramm, aus dem insbesondere die Signale und Potentiale für die Selektion, die
Recovery-Phase, die Restore-Phase, die Schreibphase und die Lesephase zu ersehen sind.
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In der Mitte des Schaltbildes nach Pig. 1 ist die Speicherzelle zu sehen, die anstelle von Pinch-Widerständen bipolare Transistoren als Lastelemente aufweist, um den Speicherzellenstrom zu verringern. Wie bereits ausgeführt, werden jedoch durch die Verkleinerung des Speicherzellenstroms die Speicherzellenknoten B und C nach der Selektion der Speicherzelle entsprechend langsamer auf ihr Ruhepotential aufgeladen, so daß sich bei der bisher bekannten Betriebsweise die Zykluszeit dadurch wesentlich vergrößern würde. Außerdem hat die in dieser Figur gezeigte Speicherzelle als Lese/ Schreib-Koppelelemente Schottky-Dioden SXl und SX2. Die eigentlichen Flipflop-Transistoren werden von den beiden kreuzgekoppelten bipolaren NPN-Transistoren TXl und TX2 gebildet. Die PNP-Lasttransistoren sind mit TX3 und TX4 bezeichnet. Die beiden nicht näher bezeichneten Schottky-Dioden innerhalb der Speicherzelle, die jeweils zwischen Kollektor und Basis der kreuzgekoppelten Transistoren TXl und TX2 liegen, dienen lediglich zur Stabilisierung der Speicherzelle und spielen für die Erklärung der vorliegenden Erfindung keine Rolle, weshalb nicht näher auf diese Schottky-Dioden eingegangen wird.
Oberhalb dieser Speicherzelle befindet sich in der Fig. 1 nun die Recovery/Restore-Schaltung und unterhalb der Speicherzelle befindet sich die Lese/Schreib-Schaltung, die miteinander zu-
jsammenarbeiten. Die Aufteilung der Schaltung in einen oberen Teil für die Recovery/Restore-Operationen und einen unteren Teil für die Lese/Schreib-Operationen ist auch tatsächlich so im Layout !realisiert, da dadurch eine optimale Anordnung der peripheren Schaltkreise zu den Speicherzellen erreicht wird.
Der obere Teil der Schaltung, nämlich die Recovery/Restore-Schaljtung, besteht aus den Widerständen RX7 und RX8, den PNP-Transiistören Tl bis T4 sowie den Schottky-Dioden Sl bis S8. Die Wilderstände RX7 und RX8 sind mit einem Anschlußpunkt mit der ge-Imeinsamen Masseleitung GND verbunden. Der andere Anschluß des
!Widerstandes RX7 ist mit einer Elektrode sowohl des PNP-Transijstors Tl als auch des PNP-Transistors T2 verbunden. Der andere
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I - 6 -
Anschluß des Widerstandes RX8 ist mit Elektroden der PNP-Transistoren T3 und T4 verbunden. Die Transistoren Tl bis T4 liegen an einem festen Potential VN von -1,5V. Zwischen Kollektor und Basis der PNP-Transistoren Tl bis T4 liegt jeweils eine Schottky-Diode zur Stabilisierung (clamping), die im Schaltbild nicht näher bezeichnet sind. Der Kollektor des Transistors Tl ist über eine Schottky-Diode S3 mit der Bitleitung BO und über eine weitere Schottky-Diode S5 mit der Recovery-Leitung, die das Signal VREC führt, verbunden. Der Transistor T3 ist mit seinem Kollektor ebenfalls mit der Bitleitung BO verbunden. Da die Schaltung symmetrisch aufgebaut ist, ist der PNP-Transistor T2 mit seinem Kollektor über eine Schottky-Diode S4 mit der Bitleitung Bl verbunden und mit einer weiteren Schottky-Diode S6 mit der Recovery-Leitung. Der PNP-Transistor T4 ist mit seinem Kollektor direkt mit der Bitleitung Bl verbunden. Die Bitleitungen BO und Bl werden von außen über das Signal VREST und ein festes Potential VSENSE gesteuert, die über Leitungen und damit verbundene Schottky-Diodenpaare Sl, S7 bzw. S2, S8 mit der entsprechenden Bitleitung BO bzw. Bl verbunden sind. Die an den Bitleitungen BO und Bl eingezeichneten Kapazitäten CO und Cl gegen Substrat sowie die nicht näher bezeichneten Kapazitäten an der Speicherzelle stellen parasitäre Leitungs- und Schaltungskapazitäten dar.
Die Speicherzelle selbst ist über die Schottky-Dioden SXl und SX2 mit den Bitleitungen BO bzw. Bl verbunden. Außerdem ist sie über den Anschlußpunkt A mit der Wortleitung WL und über den Widerstand RIO mit Masse GND verbunden.
iDie Lese/Schreibschaltung im unteren Teil der Fig. 1 besteht aus den PNP-Transistoren T5 bis T7, den NPN-Transistören T8 bis TI3, den nicht näher bezeichneten Schottky-Dioden zwischen Kollektor und Basis der NPN-Transistoren T8 bis T12, den in Reihe mit den PNP-Transistoren T6 und T7 liegenden Schottky-Dioden S9 bzw. SlO, die an die Bitleitungen BO bzw. Bl angekoppelt sind, den Widerständen Rl und R2 sowie den Widerständen RXl bis RX6. An der Leitung mit dem Widerstand RXl liegt das Masse-Potential GND,
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an der Leitung mit dem Widerstand RX2 liegt das Signal WO, an der Leitung mit dem Widerstand RX3 liegt das Signal Wl, die beiden rechten Leitungen im Schaltbild Mitte mit den Widerständen RX4 und RX5 führen zu einem nicht dargestellten Leseverstärker und liegen mit ihrem anderen Anschluß an Masse GND und die unteren ' vier Leitungen im Schaltbild führen der Reihe nach folgende Po- !tentiale, nämlich das feste Potential VS = -4V, das Schreibsteuersignal WO und das Schreibsteuersignal Wl sowie das Bitselektionssignal BSL.
Nachfolgend wird nun die Wirkungsweise der Schaltung anhand der Figuren 1 bis 5 beschrieben. Es wird zunächst die Wirkungsweise der Schaltung in der Ruhezustandsphase anhand der Figur 1 beschrief ben. Während dieser Ruhezustandsphase ist die Wortleitung WL auf ihrem Ruhepotential von - 2,2 Volt. Die PNP-Transistoren T3 und I T4 liefern einen Vorstrom von «je 10 Mikroampere in die Bitleitungen BO und Bl. Das Potential für die Bitleitungen BO und Bl wird durch die Schottky-Dioden Sl und S2 auf den sogenannten Restore-Pegel von -2,8 Volt begrenzt. Dadurch sind die Bitlei- ! tungspotentiale genau definiert. Das Bitleitungspotential und j das Wortleitungspotentxal sind also so gewählt, daß über die
! Ankoppel-Schottkydioden SXl und SX2 kein Strom in die Speicherzel- !Ie fließt. In der Speicherzelle fließt nur der Ruhestrom, der j durch starke Linien innerhalb der Schaltung eingezeichnet ist und • über die Wortleitung WL abfließt. Der untere Teil der Schaltung, \ nämlich die Lese/Schreibschaltung ist während des Ruhezustands !des Speichers nicht im Betrieb, weshalb auch ihre Wirkungsweise 1 hier nicht beschrieben wird.
!Anhand der Figuren 2 und 5, linker mit R bezeichneter Teil des Diagramms, wird nun der Lesezyklus erklärt, der sich in die Lesephase, die Recovery-Phase und die Restore-Phase aufteilt. Wie l aus Fig. 5 zu ersehen ist, wird zur Selektion einer Speicherzelle 1 die Wortleitung WL auf einen um etwa 1 Volt tieferen Pegel und [das Potential VREST auf einen höheren Pegel gepulst. Die Bitlei-Itungspotentiale werden jetzt durch den Schaltzustand der Speicher-
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zelle bestiimnt. Im vorliegenden Beispiel wird angenommen, daß der linke Transistor TXl der Speicherzelle leitend und der rechte < Transistor TX2 gesperrt ist. Weil der Transistor TXl der Speicher-j ;zelle leitend ist, wird die Bitleitung BO auf einen tieferen j Pegel heruntergezogen, während die andere Bitleitung Bl durch den j :Bitleitungsstrom in ihrem Pegel geringfügig angehoben wird. Die Spannungsdifferenz wird durch den selektierten Differenzverstärker, bestehend aus den Transistoren T8 und T9 verstärkt. Die Sejlektion des Dxfferenzverstärkers erfolgt dabei über den PNP-Transistor T5, dessen Basis auf -1,5 Volt heruntergezogen wird und damit über den Transistor TlO den Differenzverstärkerstrom bestimmt. Der Strom in dem Transistor TlO wird bestimmt durch den Widerstand RX6 am Emitter und durch das Potential an der Basis, das bestimmt wird durch den Transistor T13, der emitterseitig ■ mit dem festen Potential YS von -^,2 Volt verbunden ist und desssen Basis über den Spannungsteiler Rl, R2 vorgespannt wird. Die Transistoren Τβ, T7, TIl und T12 werden während des Lesezyklus nicht benötigt und im Zusammenhang mit dem Schreibzyklus erklärt. Wie beschrieben, wird bei einer Selektion die Wortleitung WL jnach unten gepulst und die Bitleitungen laden sich dabei weigen der niedrig gewählten Restore-Spannung VREST nur geringfügig ium. Dadurch wird der Umladestrom, der durch die Speicherzelle in Idie Wortleitung WL fließt, klein gehalten. Ein höherer Restore- ; Pegel, der prinzipiell möglieh Ist, würde den kapazitiven Strom jerhöhen. Bei großen Speichern würde dies unnötig breite Wortjleitungen erfordern. Das Entladen der Bitleitungen Bl und BO jüber die leitenden Speicherzellentransistoren, z.B. TXl, erfolgt sehr schnell, da diese während der Sehaltphase einen großen kapazitiven Basisstrom erhalten. Dadurch wird das Differenzsignal zwischen den beiden Bitleitungen Bl und BO Innerhalb sehr kurzer jZeit aufgebaut. Anschließend folgt die nachfolgend beschriebene Recovery-Phase. Nach erfolgter Leseoperation geschieht die Deselektierung der Speicherzelle durch Absehalten der Dioden S5 und S6 (VREC wird positiver) und gleichzeitiges Anheben des Potentials auf der Wortleitung WL. Die Leseströme der Transistoren T3 und
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T4 in der Restore/Recovery-Schaltung im oberen Teil des Schaltbildes nach Fig. 4 sowie die Kollektorströme der Transistoren Tl und T2 laden jetzt die inneren Speicherzellenknoten B und C wieder auf ein Potential, das in der Größe von Ruhezustandspoten- ;
, j
jtial minus Spannung über einer Schottky-Diode liegt. Der in Fig. 4 \ |in den Bitleitungen BO und BL eingezeichnete Strom IRECO und JIRECI lädt die vorher beschriebenen Speicher-Zellenknoten B und ; ic auf, außerdem die Kapazitäten CO und Cl und zwar solange bis leine der Bitleitungen BO oder Bl (hier Bl) das Potential VSENSE j
'über die Schottky-Dioden S7 bzw. S8 erreicht hat. j
! i
i !
!Das dadurch entstehende Abtastsignal auf der mit VSENSE bezeich- . ineten Leitung schaltet mit dem Signal VREC die Schottky-Dioden S5 und S6 ein und damit die Schottky-Dioden S3 und S4 aus. Der Recovery-Strom, der von den Stromquellen Tl und T2 geliefert wird, j fließt somit über die mit VREC bezeichnete Leitung ab. Die j JRecovery-Phase ist damit beendet, bis auf eine Restumladung, die ' !in der Speicherzelle durch den Ruhezustandsstrom erfolgt. ;
!Anschließend daran folgt eine Restore-Phase (Fig. 4). Die Bitleitungen BO und Bl befinden sich nach der Recovery-Phase noch auf einem unterschiedlich hohen Potential. Durch das Einschalten der Spannung VREST (siehe Fig. 5 bei ca 80 Nanosekunden) werden die Bitleitungen BO und Bl über die Schottky-Dioden Sl und S2 entladen und auf ein gemeinsames Ruhepotential gezwungen. Damit pLSt der ursprüngliche Zustand der Bitleitungen BO und Bl sowie ider Speicherzelle wiederhergestellt.
Es wird nun für dieses Beispiel angenommen, daß auf die eben beschriebene Restore-Phase ein voller Schreibzyklus (Fig. 3) folgt. Der Schreibzyklus unterteilt sich wiederum in eine Schreibphase, eine Recovery- und eine Restorephase. Für das Schreiben muß das Signal auf der Wortleitung WL zum Zwecke der Selektion wieder nach unten gepulst werden. Gleichzeitig werden für das einzuschreibende Bit (es wird angenommen, daß der Transistor TX2 der !Speicherzelle eingeschaltet werden soll) der Transistor T6
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sowie der Transistor T12 eingeschaltet. Und zwar werden durch das Signal BSL, das an der unteren Leitung in Fig. 3 anliegt, die Basen der'Transistoren T5 bis T7 angesteuert, wodurch bei gleich- ; j zeitigem Anliegen des Signals WO nach Masse GND der Transistor 1T6 leitend wird und bei gleichzeitigem Anliegen des Signals WO der Transistor T12 eingeschaltet wird, der seinen Basisstrom [ über den Transistor T5 erhält. Der Transistor T7 wird nicht ange- ' !steuert, da das Signal Wl auf -1,5 Volt gehalten wird. Ebenso wird: !der Transistor TIl nicht eingeschaltet, da das Signal Wl genügend positiv ist. Der Transistor T12 bewirkt, daß die Bitleitung Bl j nach unten gezogen wird und garantiert damit, daß der Restore-Ruhe-r 'strom aus der Stromquelle T4 nicht in die Speicherzelle fließen ' kann, da dies ein Umschreiben der Speicherzelle praktisch unmöglich^ machen würde. Der Transistor T6 liefert einen Strom in die Bitleitung BO, der mindestens um den Stromverstärkungsfaktor ρ größer jals der Ruhestrom der Speicherzelle ist. Die Speicherzelle wird ; !dadurch in eine definierte Lage gezwungen. Im vorliegenden Falle ' !geschieht dies dadurch, daß über den Transistor T6 in der Lese- j jSchreib-Schaltung sowie der nachgeschalteten Schottky-Diode über ; jdie Ankoppeischottkydiode SXl das Potential am Knotenpunkt B der [Speicherzelle so weit angehoben wird, bis der Transistor TX2 der ,
!Speicherzelle einschaltet. Damit ist das Umschreiben der Speicherzelle bewirkt. Anschließend an die Schreibphase erfolgt im Schreib-, jzyklus eine Recovery- und eine Restore-Phase wie sie schon im Zusammenhang mit dem Lesezyklus beschrieben worden sind, so daß eine nochmalige Beschreibung nicht mehr erforderlich ist. !
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Claims (1)

  1. - li -
    PATENTANSPRÜCHE
    Verfahren zum Betreiben eines integrierten Halbleiterspeichers a dessen Speicherzellen aus Flipflops mit bipolaren Transistoren und Schottky-Dioden als Lese/Schreib-Ankoppelelemente bestehen und die als Lastelemente hochohmige Wi- \ derstände oder als Stromquellen geschaltete Transistoren ■ benutzen, und deren Sehreib/Lesezyklen jeweils in mehreren Phasen ablaufen, dadurch gekennzeichnet, daß zur Selektion einer Speicherzelle eine Wortleitung (WL) auf einen tieferen Pegel gepulst wird, wodurch der Pegel derjenigen Bitleitung (z.B. BO), die mit dem leitenden Transistor (TXl) der Speicherzelle verbunden ist, auch auf einen tieferen Pegel heruntergezogen wird, während der Pegel der anderen Bitleitung (z.B. Bl) geringfügig angehoben wird, so daß die Differenz der beiden Bitleitungspegel in einem Differenzverstärker festgestellt wird, daß danach die Deselektierung der Speicherzelle durch Anheben sowohl des
    \ Potentials auf der Wortleitung (WL) als auch eines Recovery-Potentials (VREC) erfolgt, so daß die inneren Speicherzellenknoten (B und C) wieder auf ein Potential
    ' aufgeladen werden, das in der Größe von Ruhezustandspotential minus Spannungsabfall über einer Schottky-Diode liegt, und daß das Aufladen der Speicherzellenknoten B
    ; und C solange erfolgt, bis eine der Bitleitungen BO oder Bl die Größe eines anliegenden Potentials (VSENSE) erreicht hat und daß daran anschließend die Bitleitungen (BO und
    ■ Bl) durch Einschalten einer Spannung (VREST) wieder auf ein gemeinsemes Ruhepotential gebracht werden»
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Entladen der Bitleitungen (Bl und BO) über die leitenden Speicherzellentransistoren (z.B. TXl) erfolgt, und daß während der Lesephase die Bitleitungen (Bl und BO) nur geringfügig umladen, so daß der ümladestrom, der durch die
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    - 12 Speicherzelle fließt, sehr klein ist.
    Schaltungsanordnung zur Durchführung der Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß ein Teil der Schaltung, der oberhalb der Speicherzelle liegt und nur über die Bitleitungen (BO und Bl) mit der Speicherzelle verbunden ist, zur Steuerung der Recovery- und der Restore-Phase innerhalb eines Lesezyklus oder eines Schreibzyklus dient und daß unterhalb der Speicherzelle eine Schaltung zum Lesen und Schreiben angeordnet ist, die über die Bitleitungen (BO und Bl) sowohl mit der Speicherzelle als auch mit dem oberen Teil der Schaltung zur Steuerung der Recovery/Restore-Phasen verbunden ist.
    Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß während der Ruhezustandsphase die Wortleitung (WL) auf Ruhepotential liegt, daß die Bitleitungen (BO und Bl) mit PNP-Transistoren (T3 und T4) verbunden sind, die einen Vorstrom für diese liefern, daß das Potential der Bitleitungen (BO und Bl) durch Schottky-Dioden (Sl unß S2) auf den Restore-Pegel begrenzt wird, daß zur Feststellung der Spannungsdifferenz auf den Bitleitungen (BO und Bl) ein Differenzverstärker (T8 und T9) mit den Bitleitungen (BO und Bl) verbunden ist, dessen Selektion über einen PNP-Transistor (T5) erfolgt, wodurch über einen weiteren Transistor (TlO) der Differenzverstärkerstrom bestimmt wird, dessen Basis mit dem Kollektor eines weiteren Transistors (T13) verbunden ist, der emitterseitig auf einem festen Potential (VS) liegt und dessen Basis über einen Spannungsteiler (Rl, R2) vorgespannt ist, daß die Recovery-Phase über die Schottky-Dioden (S5 und S6) eingeleitet wird, indem der Pegel der Recovery-Spannung (VRED) positiver wird und das Potential auf der Wortleitung (WL) gleichzeitig angehoben wira, daß die Kollektorströme der Transistoren (Tl und T2) im oberen Teil der Schaltung die in
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    neren Speicherzellenknoten (B und C) auf ein Potential aufladen (Ruhezustandspotential minus Spannung über einer Schottky-Diode) bis eine der Bitleitungen (BO oder Bl) über in der Lese/Schreibschaltung vorhandene Schottky-Dio- : den (S7 bzw. S8) das Potential (VSENSE) erreicht hat.
    15. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeich-
    net, daß das entstehende Abtastsignal (VSENSE) mit dem Recovery-Signal (VREC) die Schottky-Dioden (S5 und S6) ein- ! schaltet und Schottky-Dioden (S3 und S4) ausschaltet, wodurch der durch die als Stromquellen geschaltete Transistoren (Tl und T2) gelieferte Recovery-Strom über eine Leitung (VREC) abfließt.
    Schaltungsanordnung nach den Ansprüchen 3 und 4, dadurch gekennzeichnet, daß das unterschiedliche Ruhepotential auf den Bitleitungen (BO und Bl) nach der Recovery-Phase durch Einschalten einer Spannung (VREST) über Schottky-Dioden (Sl und S2) auf ein gemeinsames Ruhepotential gebracht wird.
    Schaltungsanordnung nach den Ansprüchen 3 bis 6, dadurch gekennzeichnet, daß sowohl zum Lesen als auch zum Schreiben die Wortleitung (WL) zum Zwecke der Selektion nach unten gepulst wird, und daß während der Restore-Phase ein Transistor (z.B. T12) bewirkt, daß eine Bitleitung (z.B. Bl) nach unten gezogen wird, wodurch der Restore-Ruhestrom aus einer Stromquelle (z.B. T4) nicht in die Speicherzelle fließt, sondern über eine dann mit der Bitleitung Bl verbundene Leitung (z.B. W) abfließt.
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DE19752511518 1975-03-15 1975-03-15 Verfahren und Schaltungsanordnung zum Betreiben eines Halbleiterspeichers Expired DE2511518C3 (de)

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* Cited by examiner, † Cited by third party
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EP0031001A2 (de) * 1979-12-22 1981-07-01 International Business Machines Corporation Verfahren zur kapazitiven Lesesignalverstärkung in einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik

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EP0031001A2 (de) * 1979-12-22 1981-07-01 International Business Machines Corporation Verfahren zur kapazitiven Lesesignalverstärkung in einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik
EP0031001A3 (en) * 1979-12-22 1981-07-15 International Business Machines Corporation Circuit arrangement for capacitive read-signal amplification in an integrated semiconductor memory with mtl technique memory cells

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