DE1524197B1 - Aritmetisch-logische einheit - Google Patents
Aritmetisch-logische einheitInfo
- Publication number
- DE1524197B1 DE1524197B1 DE1966L0054868 DEL0054868A DE1524197B1 DE 1524197 B1 DE1524197 B1 DE 1524197B1 DE 1966L0054868 DE1966L0054868 DE 1966L0054868 DE L0054868 A DEL0054868 A DE L0054868A DE 1524197 B1 DE1524197 B1 DE 1524197B1
- Authority
- DE
- Germany
- Prior art keywords
- input terminal
- operand
- bit
- operands
- complement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Complex Calculations (AREA)
- Image Generation (AREA)
Description
1 2
Die Erfindung bezieht sich auf eine arithmetisch- gelegt, so daß das Volladdierwerk in der Lage ist,
logische Einheit zur wahlweisen Berechnung der zusätzlich zu einer Addition zweier Signale, die seinen
arithmetischen Summe oder deren Komplement, des beiden Eingängen zugeführt sind, zwei logische
Komplementes des logischen Produktes, der logischen Operationen durchzuführen. Aber auch bei diesem
Summe oder der Nichtäquivalenzfunktion von zwei 5 Schaltkreis ist der Schaltungsaufwand ganz erheblich,
binären digitalen Zahlen, mit Hilfe von zwei auf- Demgegenüber hat sich die Erfindung die Aufgabe
einanderfolgenden Schaltungsteilen, von denen der gestellt, eine arithmetisch-logische Einheit anzugeben,
erste Zwischenwerte bildet, die im zweiten Schaltungs- die Signale erzeugt, welche ein Maß für die arithteil
mit den Überträgen aus der nächstniedrigeren metische Summe zweier Binärzahlen, für das Kom-Wertstelle
verarbeitet werden, unter Zuordnung eines io plement des logischen Produktes zweier Binärzahlen,
positiven oder negativen Signalhubes zur binären Eins. für die logische Summe zweier Binärzahlen oder für
Es ist bereits eine arithmetisch-logische Einheit die nichtäquivalente Funktion zweier Binärzahlen
bekannt (belgische Patentschrift 662153), bei der ein sind, und die mit einem Minimum an Schaltungsfehlergesichertes
Arbeiten in Verbindung mit einer aufwand und verschiedenen Bauelementen bei hoher
hohen Arbeitsgeschwindigkeit und geringem Aufwand 15 Übertragsgeschwindigkeit herstellbar ist.
angestrebt wird und die so ausgebildet ist, daß der Gemäß der Erfindung wird dies dadurch erreicht,
angestrebt wird und die so ausgebildet ist, daß der Gemäß der Erfindung wird dies dadurch erreicht,
erste Schaltungsteil aus den Operandenziffern (A, B) daß erste, zweite, dritte, vierteund fünfteNOR-/NAND-
und deren Komplementen (Z, Έ) einerseits in Ver- Glieder (NOR gilt jeweils für positiven, NAND für
bindung mit einer Und-Steuerkomponente (LM) negativen Signalhub) vorgesehen sind, daß die Aus-
und einer Additions-Exklusives-Oder-Steuerkompo- 20 gangsklemme des ersten Gliedes an eine Eingangsnente(iV)
nach der Beziehung klemme des vierten Gliedes und eine Eingangs-
klemme des fünften Gliedes gelegt ist, daß die Aus-
A~B + ABLM + ABLM + ABN gangsklemme des zweiten Gliedes mit einer Eingangs-
klemme des vierten Gliedes und einer Eingangsklemme
oder deren Äquivalente ein Zwischenresultatsignal (Sz) 25 des fünften Gliedes verbunden ist, daß die Ausgangsund
andererseits in Verbindung mit den Komple- klemme des fünften Gliedes an eine Eingangsklemme
menten der Und-Steuerkomponente und der Addition- des dritten Gliedes und eine Eingangsklemme des
Exklusives-Oder-Steuerkomponente nach der Be- vierten Gliedes gelegt ist, daß eine erste Steuerklemme
ziehung mit einer Eingangsklemme des dritten Gliedes und
30 einer Eingangsklemme des fünften Gliedes verbunden
A~BLM + ABLM + ABN ist, daß eine zweite Steuerklemme an einer Eingangs
klemme des ersten Gliedes liegt, daß eine dritte
oder deren Äquivalente ein Komplementzwischen- Steuerklemme mit einer Eingangsklemme des zweiten
resultatsignal (si) erzeugt und daß der zweite Schal- Gliedes verbunden ist, daß eine Eingangsklemme des
tungsteil aus den Übertragungssignalen (Ü, U) von 35 zweiten Gliedes ein Signal aufnehmen kann, das einem
der nächstniedrigen Stelle und den Zwischenresultat- vorgegebenen Bit eines ersten Operanden entspricht,
Signalen (Sz, &) einerseits nach den Beziehungen daß eine Eingangsklemme des zweiten Gliedes an ein
Signal legbar ist, das ein vorbestimmtes Bit eines
US + SÜ und ~SÜ + US zweiten Operanden darstellt, daß eine Eingangs-
40 klemme des ersten Gliedes ein Signal aufnehmen kann,
oder deren Äquivalente Endresultatsignale (S, sO und das das Komplement des das Bit des ersten Operanden
andererseits in Verbindung mit einem bei logischen entsprechenden Signals darstellt, daß eine Eingangs-Operationen
zugeführten Übertragsblockiersignal (Ver- klemme des ersten Gliedes das Komplement aufbindung)
und dessen bei arithmetischen Operationen nehmen kann, das dem Bit des zweiten Operanden
zugeführten Komplement sowie den Operanden und 45 entspricht, daß eine Übertragseingangsklemme ein
Operandenkomplementen des ersten Schaltungsteils Übertragsbit aufnehmen kann, das an eine Eingangsnach
den Beziehungen klemme des dritten Gliedes und des fünften Gliedes
gelegt ist, und daß eine zweite Übertragseingangs-
ÜS + AB + Verbindung klemme ein Übertragseingangssignal aufnehmen kann,
und 50 das an eine Eingangsklemme des dritten Gliedes und
US Verbindung + AB Verbindung eilLe Eingangsklemme des fünften Gliedes gelegt ist.
6 & Es sind somit, jedem Bit der zu verarbeitenden
oder deren Äquivalente Übertragssignale (Üh, Uh) für Zahlen zugeordnet, fünf NOR- bzw. NAND-Glieder
die nächsthöhere Stelle erzeugt bzw. im Falle der so miteinander zusammengeschaltet, daß sie eine
logischen Operationen sperrt. 55 arithmetische Summe zweier Binärzahlen auf Grund
Eine derartige arithmetisch-logische Einheit stellt einer Paralleladdition mit sehr schnellem Übertrag
aber immer noch einen erheblichen Schaltungs- bei geringem Kostenaufwand ergeben. Die gleiche
aufwand dar, der für viele Anwendungsfälle zu hoch ist. Schaltung, die für die Paraleladdition verwendet wird,
Weiter ist ein logischer Schaltkreis mit einem ist auch so ausgelegt, daß sie Signale erzeugt, die das
binären Volladdierwerk bekannt (deutsche Auslege- 60 Komplement des logischen Produktes zweier Binärschrift
1193 278), der zusätzlich zu den üblichen zahlen der logischen Summe zweier Binärzahlen oder,
Rechenoperationen noch besondere logische Funk- der Nichtäquivalenzfunktion zweier Binärzahlen dartionen
durchführen kann. Dieser logische Schaltkreis stellen. Ob die Kombination der Schaltungen eine
weist Vorrichtungen auf, die an dem Übertrags- arithmetische Summe oder ihr Komplement, das
ausgang des Volladdierwerkes ein Signal hervorrufen, 65 Komplement des logischen Produktes, die logische
das einen der beiden binären Zustände darstellt, und Summe oder die Nichtäquivalenzfunktion zweier
es ist ein Signal, das denselben Zustand darstellt, an binärer digitaler Zahlen erzeugt, hängt von dem
den Übertragungseingang des Volladdierwerkes an- Zustand dreier binärer Steuersignale ab.
Im Betrieb als Paralleladdierer erzeugen benachbarte Schaltungen, die bestimmte Bitfolgen der zu
verarbeitenden Zahlen oder Operanden entsprechen, Ausgangssignale und Übertragssignale, die sich bei
einer Verschiebung längs der Folge von Schaltungen zwischen Direktarithmetik und Komplementärarithmetik
ändern.
Der geringe Schaltungsaufwand, der sich bei der erfindungsgemäßen Schaltanordnung ergibt, beruht
vor allem darauf, daß lediglich fünf in sich gleiche Verknüpfungsglieder pro arithmetisch-logische Einheit
erforderlich sind.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Nachstehend wird das Ausführungsbeispiel der Erfindung
in Verbindung mit der Zeichnung erläutert.
F i g. 1 zeigt ein Blockdiagramm eines Ausführungsbeispieles der Erfindung, zur Verarbeitung einer
Binärstelle, und
F i g. 2 ein Ausführungsbeispiel zur Verarbeitung von drei Binärstellen.
Es ist davon auszugehen, daß die logische Funktion einer NOR-Schaltung und einer NAND-Schaltung
die gleiche sein kann, wenn die Signalpegel verschiedene binäre Bedeutungen erhalten. Ob eine
derartige Schaltung eine NOR-Schaltung oder eine NAND-Schaltung ist, hängt von der Definition der
Signalpegel ab. Wenn ein hohes Signal als »Eins« bezeichnet wird, ergibt das Vorhandensein einer »Eins«
an einer beliebigen Eingangsklemme der Schaltung eine »Null« an der Ausgangsklemme und die Schaltung
ist eine NOR-Schaltung. Wenn ein niedriges Signal als »Eins« bezeichnet wird, bedeutet das Vorhandensein
einer »Eins« an allen Eingangsklemmen der Schaltung notwendigerweise die Erzeugung einer »Null«
an der Ausgangsklemme und die Schaltung ist eine NAND-Schaltung.
In F i g. 1 sind die logischen Schaltungen 10,12,14,
16 und 18 jeweils als NOR-Glieder betrieben, also so ausgebildet, daß sie ein Ausgangssignal erzeugen, wenn
kein Signal an beiden Eingangsklemmen auftritt. Zwei Flip-Flops 20 und 22 (von denen jeder üblicherweise
Teil eines größeren Registers ist) können Signale erzeugen, die ein Bit und das Komplement eines jeden
der beiden Operanden, d. h. eines Addenden und eines Augenden, darstellen. Die das Bit des Addenden und
das Bit des Augenden darstellenden Signale werden jeweils unterschiedlichen Eingängen eines NOR-Gliedes
12 eingegeben, während die die Komplemente des Bits des Addenden und des Bits des Augenden
darstellenden Signale jeweils unterschiedlichen Eingängen des NOR-Gliedes 10 eingegeben werden.
Steuerklemmen 24, 26 und 28 können Steuersignale zur Steuerung der Arbeitsweise aufnehmen, die von
der in Fig. 1 gezeigten Schaltanordnung durchgeführt
werden soll. Die erste Steuerklemme 24 ist mit einer getrennten Eingangsklemme der NOR-Glieder
14 und 18 verbunden. Die zweite Eingangsklemme 26 ist an eine getrennte Eingangsklemme des
NOR-Gliedes 10 angeschlossen. Die dritte Eingangsklemme 28 liegt an einer getrennten Eingangsklemme
des NOR-Gliedes 12.
Die Eingangsklemmen 30 und 32 können Übertragssignale aus Stromkreisen aufnehmen, die Bits geringerer
Ordnung darstellen. Jede Übertragseingangsklemme 30 und 32 ist mit einer unterschiedlichen
Eingangsklemme des NOR-Gliedes 14 und des NOR-Gliedes 18 verbunden.
Die Übertragsausgangsklemmen sind Klemme 34 und entweder die Klemme 36 oder die Klemme 38,
je nachdem, ob es erwünscht ist, ein Übertragsbit oder sein Komplement zu übertragen.
Die Ausgangsklemme des NOR-Gliedes 10 ist mit getrennten Eingangsklemmen der NOR-Glieder 16 und 18 und mit der Klemme 38 verbunden. Die Ausgangsklemme des NOR-Gliedes 12 liegt an getrennten Eingangsklemmen der NOR-Glieder 16 und 18 und
Die Ausgangsklemme des NOR-Gliedes 10 ist mit getrennten Eingangsklemmen der NOR-Glieder 16 und 18 und mit der Klemme 38 verbunden. Die Ausgangsklemme des NOR-Gliedes 12 liegt an getrennten Eingangsklemmen der NOR-Glieder 16 und 18 und
ίο an der Ausgangsklemme 36. Die Ausgangsklemme des
NOR-Gliedes 18 ist mit getrennten Eingangsklemmen der NOR-Glieder 14 und 16 und mit der Ausgangsklemme
34 verbunden.
F i g. 2 zeigt drei Schaltanordnungen 40, 42 und 44, deren jede ähnlich der nach F i g. 1 ist und die so geschaltet sind, daß sie logische Vorgänge unter Einbeziehung zweier Ziffern aus drei Binärstellen verarbeiten. Die Schaltung 40 kann das Bit niedrigster Ordnung, die Schaltung 44 das Bit höchster Ordnung und die Schaltung 42 das Bit mittlerer Ordnung beeinflussen. Es sind die gleichen Bezugszeichen wie die in F i g. 1 gewählten in F i g. 2 vorgesehen, jedoch zusätzlich mit den Buchstaben A, B, C versehen, um zu zeigen, daß die Teile sich auf die Schaltung 40, 42 oder 44 beziehen. Die Flip-Flops 20.4, 205 und 2OC bilden ein Register mit drei Binärstellen, das in Abhängigkeit von den drei Bits eines Addenden gesetzt werden kann. Die Flip-Flops 22 A, 225 und 22 C bilden ein Register mit drei Binärstellen, das die drei Bits eines Augenden aufnehmen kann. Die gleichen Steuerleitungen 24,26 und 28 sind an jede Schaltung 40, 42 und 44 zur Steuerung angeschlossen.
F i g. 2 zeigt drei Schaltanordnungen 40, 42 und 44, deren jede ähnlich der nach F i g. 1 ist und die so geschaltet sind, daß sie logische Vorgänge unter Einbeziehung zweier Ziffern aus drei Binärstellen verarbeiten. Die Schaltung 40 kann das Bit niedrigster Ordnung, die Schaltung 44 das Bit höchster Ordnung und die Schaltung 42 das Bit mittlerer Ordnung beeinflussen. Es sind die gleichen Bezugszeichen wie die in F i g. 1 gewählten in F i g. 2 vorgesehen, jedoch zusätzlich mit den Buchstaben A, B, C versehen, um zu zeigen, daß die Teile sich auf die Schaltung 40, 42 oder 44 beziehen. Die Flip-Flops 20.4, 205 und 2OC bilden ein Register mit drei Binärstellen, das in Abhängigkeit von den drei Bits eines Addenden gesetzt werden kann. Die Flip-Flops 22 A, 225 und 22 C bilden ein Register mit drei Binärstellen, das die drei Bits eines Augenden aufnehmen kann. Die gleichen Steuerleitungen 24,26 und 28 sind an jede Schaltung 40, 42 und 44 zur Steuerung angeschlossen.
Es können auch andere Signale erzeugende Einrichtungen anstatt der Flip-Flops verwendet werden,
um die Operandensignale zu erzeugen; die Flip-Flops 2OA, 205 und 2OC sind nur als Beispiele gezeigt.
In F i g. 1 verwendet die dort gezeigte Addierstufe
als Eingänge Operandenausdrücke (Ai, A/, Bi, Bi), Übertragsausdrücke (Pi-i, Qi-i) aus der vorausgehenden
Stufe und logische Steuerausdrücke (L1, L2,
L3), die allen Stufen gemeinsam sind. Die gezeigte Stufe erzeugt in den beiden NOR-Gliedern 16 und 14
Signale Ri und St, die beim arithmetischen Additionsvorgang entweder die arithmetische Summe der beiden
Operanden Ai und Bi oder das Komplement der
arithmetischen Summe der beiden Operanden Ai und
Bi sind, je nachdem, ob die Eingangsübertragsausdrücke
(Pt-lt ö«-i) dem Komplement des Übertrages
aus der vorausgehenden Stufe oder einem Maß
für den Übertrag aus der vorausgehenden Stufe entsprechen. Die gezeigte Stufe erzeugt beim arithmetischen
Additionsbetrieb zur Verwendung in Stufen höherer Ordnung Signale, die den Übertragsausgangsausdrücken
P% und entweder Gi oder Ki entsprechen.
Die die Übertragsausgangsausdrücke darstellenden Signale sind wahlweise ein Maß für den Übertrag
oder für das Komplement des Übertrages. Beim arithmetischen Additionsbetrieb entsprechen die
Schaltungen unterschiedlichen Bitwerten, die vom Bit niedrigster Ordnung bis zum Bit höchster Ordnung
fortschreiten. In der Folge von Schaltungen von der Schaltung mit dem Bit geringster Ordnung
zu der Schaltung mit dem Bit höchster Ordnung ändern sich die Signale, die die Ubertragsausgangs-
ausdrücke darstellen, zwischen einem direkten Übertrag und dem Komplement des Übertrages; d. h.,
ob der Übertrag oder das Komplement des Übertrages in die Stufe nächsthöherer Ordnung abgegeben
5 6
wird, hängt davon ab, ob das Komplement des Über- Wenn der Ausdruck (P^1 + Qi-]) den Übertrag
träges oder der Übertrag in der Stufe nächstniedrigerer aus der vorausgehenden Stufe darstellt, ergibt sich
Ordnung aufgenommen wird. Wenn ein Übertrag aus mit der Bezeichnung C1-^1:
der Stufe nächstniedrigerer Ordnung aufgenommen
wird, wird das Komplement des Übertrages in die 5 Pi = (AiBi + AiBi)' Q'_i,
Stufe nächsthöherer Ordnung übertragen. Wenn das P4 = (Ai Bi + AiBi) C1Li,
Komplement des Übertrages aus der Stufe nächst- P« = AiBiCU + Ai j
niedrigerer Ordnung aufgenommen wird, wird der Ri — AiBi C^1 + /.
Übertrag auf die Stufe nächsthöherer Ordnung ab- Si = AiBiCU + AiBi'C1L1.
gegeben. Wenn der Übertrag in die Stufe nächst- io
höherer Ordnung übertragen werden soll, ist der Dann geben die Übertragsausgangssignale das
abgegebene Übertrag die logische Summe der Signale Komplement des Übertrages in die Stufe nächst-
an den Klemmen 34 und 38. Wenn das Komplement höherer Ordnung:
des Übertrages auf die Stufe nächsthöherer Ordnung ρ ι tr art' j_ a 'RT1 _i_ A ' r '
, ij ,1 · j ι ι 1'n. "t + -K-i = AiJSi C;..ι + Ai JSi C.-_i + Ai Bi ,
abgegeben werden soll, ist das abgegebene Über- 15
tragssignal die logische Summe der Signale an den und die Spannung an den Ausgangsklemmen der
Klemmen 34 und 36. NOR-Glieder 16 und 14 ist das Komplement der
Die Schaltungen nach den F i g. 1 und 2 arbeiten Teilsumme der beiden Operanden,
als ein arithmetischer Paralleladdierer, wenn alle r>
_i_ c α η τ _i_ a >
τ> η _ι_ α ο r<·
_ ... s-r
r
τ ι -»τ 11 · ι τττ 1· -*Μ -j- Of = AiJJi Cj-I -j- Ai DiKsi—i -X- AiJSiL·; _ι
Steueremgange (L1, L2, L3) Null sind. Wenn die ao , A'ß/c'
Steuereingänge L1 und L3 beide beaufschlagt werden * l-1'
und L2 Null ist, erscheint das Komplement des Wenn anstatt der Darstellung des Übertrages aus
logischen Produktes (Ai, Bi) an den Ausgängen der der vorausgehenden Stufe die Spannung an den
NOR-Glieder 16 und 14. Klemmen 30 und 32 das Komplement des Über-
Werden die Steuereingänge L1 und L2 beaufschlagt 25 träges darstellt, wird
und ist L3 gleich Null, erscheint die logische Summe η jl. η _ — r'.
(Ai + Bi) an den Ausgangsklemmen der NOR- i~1 -1 l~u
Glieder 16 und 14. und es ergibt sich:
Wird der Steuereingang L1 beaufschlagt und sind Pi = (A B +A 'B') C-
L2 und L3 gleich Null, tritt die nichtäquivalente 30 P=ABC-+ AiB'~C
Funktion (A{, Bi + Ai, Bi) an den Ausgangsklem- « „_ Λ d r>
x , Ä >
R r· ~*'
men der NOR-Glieder 16 und 14 auf. Das Ausgangs- v ^ 4 r c \ A'n'C
signal des NOR-Glieds 10 beträgt dann: * * * i-1 "■" * l *"*
G- = (A-' + B' + LY = A B L' ^as Ubertragsausgangssignal der Stufe zu der
1 * 2 · 35 gtufe nächsthöherer Ordnung ergibt sich dann für
Das Ausgangssignal des NOR-Gliedes 12 ist den Fall, daß der Übertragseingang in die Stufe aus
F_i/ ±B±rv a 1 r't ' der Stufe nächstniedrigerer Ordnung das Komplement
JVi \Ai "J- JJi ~"P *-''*)
Ai JJi JUn .
i-iVi -t^in-
des Übertrages aus der Stufe ist, zu: Das Ausgangssignal des NOR-Gliedes 18 ist
Pi = (Gi + K1 + Pi-! + Qi-]_ + L1), 40 Pi +Gi = AiBiCi-! + AiB1Ci-! + A1B1.
Pi = (Gi + K1 + Pi-! + Qi-]_ + L1), 40 Pi +Gi = AiBiCi-! + AiB1Ci-! + A1B1.
P1 = (Gi+ Ki)'(Pi-!+ Qi-J Ll, _ „ , . . . . . Δ XT^„
P1 — (a Tt, r ' _i- a ' RT Ύ (P, 4- η, V T -Das Signal zwischen den Ausgängen der NOR-
ri — \AiI>iL-ia -j- Ai JJiJ-I3 I (Ji-! -p t/i—-n J-n.
^1. , Jr. ι λ λ · . λ· ~, ·, , ,■,
Glieder 16 und 14 ist die Teilsumme der beiden
Das Ausgangssignal des NOR-Gliedes 16 ist Operanden
Ri = (Pi + Gi + Ki)' - Pi (Gi + Ki)', 45 Ri+ Si = A1Bi CU + A1 1B1 C4L1 + A1Bi C^1
Ri = [(Gi + Kd + (Pi-! + öi-i) + L1] (Gi + Ki)', + AiBi Q-,.
R1 = (Gi + KiY (Pt-! + Qi-!) + (Gi + Ki)1L1, ...
ß. — (A.R.T
> 4, j/R,'r Ύ (P* 4-rti 1 Somit wurde bei der Anordnung nach Fig. 2,
+ (AiBiL'Λ-Ai BiLJ L1 wenn beispielsweise A gleich Null, A1 = 1 und
3 · 50 ^2 = O sowie j50 = 1, B1 = 1, B2 = O ist, die Span-
Das Ausgangssignal des NOR-Gliedes 14 ist nung zwischen den Klemmen 46 und 48 eine »Eins«,
die Spannung zwischen den Klemmen 52 und 50
St = (Pi + Pi-! + Qi-! + L1)' — Pi eine »Eins« und die Spannung zwischen den Klem-
(Pi-i + Qi-iY L1', men 54 und 56 eine »Eins« darstellen. Die Spannung
Si — [(Gi + Ki) + (Pi-! + Qi-i) + L1] 55 zwischen den Klemmen 50 und 52 würde jedoch als
(Pi-! + Qi-J L1', Komplement des korrekten Bitwertes bekannt sein,
Si = (Gi + Ki) (Pi-! + Qi-J L1, woraus der Rest des Rechners die »Eins« zwischen
& = (AiBiLi + AiBiL3) (Pi-! + Qi-JL1. den Klemmen 50 und 52 als eine »Null« interpretieren
würde, so daß die korrekte Summe der beiden Zahlen,
Für die arithmetische Paralleladdition ergeben sich 60 d. h. 101 auftreten würde. Die Spannung zwischen
die drei logischen Steuerausdrücke (L1 = 0, L2 = O5 den Klemmen 34,4 und 36.4 würde eine »Eins« dar-L3
= 0) mit den allgemeinen Gleichungen zu: stellen, die das Komplement des Übertrages ist. Die
Spannung zwischen den Klemmen 345 und 365
Gi = AiBi, würde eine »Eins« sein, die der Übertrag ist. Ein
Ki = Ai Bi, 65 Überlauf signal würde zwischen den Ausgangsklem-
Pi = (AiB1 + AiBi)' (Pi-! + Qi-J, men der NOR-Glieder IOC und 18C abgenommen
Ri = (AiBi + AiBiJ (Pi-! + Qi-J werden.
Si = (AiBi + AiBi) (Pi^1 + Qi-J, Wenn die drei logischen Steuerausdrücke L1 = 1,
L2 = O, L3 = 1 sind, reduzieren sich die allgemeinen
Gleichungen auf:
Ri = (AiBiY,
Si = 0.
Damit ist der Übertrag gesperrt, und die Spannung zwischen den Ausgangsklemmen der NOR-Glieder
14 und 16 stellt das Komplement des logischen Produktes der beiden Operanden dar.
Für die Kombination der Steuersignale L1 = 1,
L2 = 1, L3 = 0 reduzieren sich die allgemeinen
Gleichungen auf:
Gi = O,
Ki = Ai'B1',
Pi = 0,
R1 = (At1Bt')' = Ai + Bu
S1 = 0.
Damit stellt die Spannung an den Ausgangsklemmen der NOR-Glieder 16 und 14 die logische Summe
der beiden Operanden dar.
Für die Steuersignalkombination L1 = 1, L2 = 0,
L3 = 0 reduzieren sich die allgemeinen Gleichungen auf:
30
20
Ki = Ai'Bi',
Pi = 0,
Ri = (AiBi + Ai'Bi')' = A1Bi' + At1Bt,
Si = 0.
Damit stellt die Spannung an den Ausgangsklemmen der NOR-Glieder 16 und 14 die nichtäquivalente
Funktion der beiden Operanden dar.
Falls erwünscht ist, daß das Signal R0 + S0 nach
F i g. 2 das Komplement des Bits niedrigster Ordnung der arithmetischen Summe der beiden Operanden
ist, würde ein konstanter Übertrag in die NOR-Glieder 14^4 und ISA erforderlich sein; die Klemme
36^4 würde mit der Ausgangsklemme des NOR-Gliedes
WA anstatt mit der Ausgangsklemme des NOR-Gliedes 12A verbunden sein; die Klemme 365
würde mit der Ausgangsklemme des NOR-Gliedes 125 anstatt mit der Ausgangsklemme 10 B verbunden
sein.
Somit ist die Anordnung gemäß vorliegender Erfindung eine logische Schaltung, die fünf NOR-Glieder
in jeder Bitstelle verwendet und steuerbar als Schnellparalleladdierer, als Einrichtung zur Erzeugung
des Komplementes des logischen Produktes, als Einrichtung zur Erzeugung der logischen Summe
und als Einrichtung zur Erzeugung der Nichtäquivalenzfunktion der beiden Operanden verwendet
werden kann.
Claims (7)
1. Arithmetisch-logische Einheit zur wahlweisen Berechnung der arithmetischen Summe
oder deren Komplement, des Komplementes des logischen Produktes, der logischen Summe oder
der Nichtäquivalenzfunktion von zwei binären digitalen Zahlen, mit Hilfe von zwei aufeinanderfolgenden
Schaltungsteilen, von denen der erste Zwischenwerte bildet, die im zweiten Schaltungsteil mit den Überträgen aus der nächst niedrigeren
Wertstelle verarbeitet werden, unter Zuordnung eines positiven oder negativen Signalhubes zur
binären Eins, dadurch gekennzeichnet, daß erste, zweite, dritte, vierte und fünfte
NOR-NAND-Glieder (10, 12, 14, 16, 18; NOR gilt jeweils für positiven, NAND für negativen
Signalhub) vorgesehen sind, daß die Ausgangsklemme des ersten Gliedes (10) an eine Eingangsklemme des vierten Gliedes (16) und eine Eingangäklemme
des fünften Gliedes (18) gelegt ist, daß die Ausgangsklemme des zweiten Gliedes (12)
mit einer Eingangsklemme des vierten Gliedes (16) und einer Eingangsklemme des fünften Gliedes
(18) verbunden ist, daß die Ausgangsklemme des fünften Gliedes (18) an eine Eingangsklemme des
dritten Gliedes (14) und eine Eingangsklemme des vierten Gliedes (16) gelegt ist, daß eine erste
Steuerklemme (24) mit einer Eingangsklemme des dritten Gliedes (14) und einer Eingangsklemme
des fünften Gliedes (18) verbunden ist, daß eine zweite Steuerklemme (26) an einer Eingangsklemme des ersten Gliedes (10) liegt, daß eine
dritte Steuerklemme (28) mit einer Eingangsklemme des zweiten Gliedes (12) verbunden ist,
daß eine Eingangsklemme des zweiten Gliedes (12) ein Signal (Ai) aufnehmen kann, das einem vorgegebenen
Bit eines ersten Operanden entspricht, daß eine Eingangsklemme des zweiten Gliedes (12)
an ein Signal (Bi) legbar ist, das ein vorbestimmtes Bit eines zweiten Operanden darstellt, daß eine
Eingangsklemme des ersten Gliedes (10) ein Signal aufnehmen kann, das das Komplement (Ai)
des das Bit des ersten Operanden entsprechenden Signals darstellt, daß eine Eingangsklemme des
ersten Gliedes (10) das Komplement (B/) aufnehmen kann, das dem Bit des zweiten Operanden
entspricht, daß eine Übertragseingangsklemme (30) ein Übertragsbit (P«-i) aufnehmen kann, das
an eine Eingangsklemme des dritten Gliedes (14) und des fünften Gliedes (18) gelegt ist, und daß
eine zweite Übertragseingangsklemme (32) ein Übertragseingangssignal (ßi-i) aufnehmen kann,
das an eine Eingangsklemme des dritten Gliedes (14) und eine Eingangsklemme des fünften Gliedes
(18) gelegt ist.
2. Schaltungsanordnung mit einer Vielzahl von miteinander verbundenen arithmetisch-logischen
Einheiten nach Anspruch 1, deren Anzahl gleich der Anzahl von Bits in den ersten und zweiten
Operanden entspricht, dadurch gekennzeichnet, daß die Steuerklemmen (24, 26, 28) mit den entsprechenden
NOR-NAND-Gliedern einer jeden arithmetisch-logischen Einheit (40, 42, 44) verbunden
sind, wobei die arithmetisch-logische Einheit steigender Ordnung von der arithmetischlogischen Einheit (40) entsprechend dem Bit
niedrigster Ordnung der Operanden zu der arithmetisch-logischen Einheit (44) entsprechend dem
Bit höchster Ordnung der Operanden in folgender Weise zusammengeschaltet ist: die Übertragseingangsklemmen
(Pi-i und Qi-i) der arithmetischlogischen Einheit (40) entsprechen dem Bit niedrigster
Ordnung der Operanden, die Ausgangsklemme des fünften Gliedes (18 A, 185, 18C)
einer jeden arithmetisch-logischen Einheit mit Ausnahme der Einheit (44), die dem Bit höchster
Ordnung der Operanden entspricht, ist mit der ersten Übertragseingangsklemme (P0 und P1) der
Einheit (42, 44) entsprechend dem Bit der nächst-
009586/274
folgenden höheren Ordnung der Operanden verbunden, die Ausgangsklentme des zweiten Gliedes
(12,4) der Einheit entsprechend den ungeradzahligen Bitordnungen der Operanden mit Ausnahme
der Einheit (44) entsprechend dem Bit höchster Ordnung der Operanden mit der zweiten
Ubertragseingangsklemme (Q0) der Einheit (42) entsprechend dem Bit nächsthöherer Ordnung
der Operanden verbunden, und der Ausgang des ersten Gliedes (105) der Einheit entsprechend den
geradzahligen Bitordnungen der Operanden mit Ausnahme der Einheit, die dem Bit höchster
Ordnung der Operanden entspricht, ist an die zweite Übertragseingangsklemme (Q1) der Einheit
(42) entsprechend dem Bit nächsthöherer Ordnung der Operanden angeschlossen.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangsklemmen
(Gi, Ki) der ersten und zweiten Glieder, die jeder Ordnung des Operanden entsprechen, miteinander
vertauscht sind, und daß ein konstantes Übertragseingangssignal dem dritten (14.4) und
fünften (18,4) Glied der Einheit (40) entsprechend dem Bit niedrigster Ordnung aufgegeben wird.
4. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch eine Einrichtung (20,4, 205,
20C) zur parallelen Erzeugung von Signalen (A0,
A1, A2) entsprechend den Bits des ersten Operanden,
und Signalen (A0, A1, A2) entsprechend
den Bits des Komplementes des ersten Operanden, wobei die Signale (A0, A1, A2) entsprechend den
Bits des ersten Operanden der Eingangsklemme des zweiten Gliedes (12,4, 125, 12C) einer jeden
der entsprechenden Einheiten aufgegeben werden, und die Signale (A0, A1, Az'), die dem Kornplement
des ersten Operanden entsprechen, der Eingangsklemme des ersten Gliedes (10 A, 105,
IOC) einer jeden der entsprechenden Einheiten aufgegeben werden, und durch eine Einrichtung
(22,4, 225, 22C) zur parallelen Erzeugung von Signalen (B0, B1, 52), die die Bits des zweiten
Operanden darstellen, sowie Signalen (B0, B1,
B2'), die die Bits des Komplementes des zweiten Operanden darstellen, wobei die Signale (B0, B1,
B2) des zweiten Operanden einer Eingangsklemme des zweiten Gliedes (12,4, 125, 12C) einer jeden
der entsprechenden Einheiten und die Komplementsignale (B0', B1, B2) des zweiten Operanden
der Eingangsklemme eines jeden ersten Gliedes (10,4, 105, 10C) einer jeden entsprechenden Einheit
aufgegeben werden.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung zur
Erzeugung von Signalen, die den Bits des ersten Operanden und dem Komplement entsprechen,
ein Flip-Flop-Register ist und daß die Einrichtung zur Erzeugung von Signalen, die den Bits
des zweiten Operanden und dem Komplement entsprechen, ein zweites Flip-Flop-Register ist.
6. Schaltungsanordnung nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß die erste
Steuerklemme (24) an eine zweite Eingangsklemme eines jeden der dritten und fünften Glieder (14,4,
145, 14 C; 18,4, 185, 18C), die zweite Steuerklemme (26) an eine getrennte Eingangsklemme
eines jeden ersten Gliedes (10,4, 105, 10C) und die dritte Steuerklemme (28) an eine getrennte
Eingangsklemme eines jeden zweiten Gliedes (12A, UB, 12C) gelegt sind.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß eine Steuereinrichtung
vorgesehen ist, die Steuersignale gleichzeitig den ersten und dritten Steuerklemmen (24, 28) zur
Erzeugung des Komplementes des logischen Produktes der Operanden, Steuersignale gleichzeitig
den ersten und zweiten Steuerklemmen (24, 26) zur Erzeugung der logischen Summe der Operanden,
und ein Steuersignal der ersten Steuerklemme (24) zur Erzeugung einer nichtäquivalenten Funktion
der Operanden aufgibt.
Hierzu 1 Blatt Zeichnungen
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US511207A US3388239A (en) | 1965-12-02 | 1965-12-02 | Adder |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1524197B1 true DE1524197B1 (de) | 1971-02-04 |
Family
ID=24033905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1966L0054868 Pending DE1524197B1 (de) | 1965-12-02 | 1966-10-20 | Aritmetisch-logische einheit |
Country Status (3)
Country | Link |
---|---|
US (1) | US3388239A (de) |
DE (1) | DE1524197B1 (de) |
GB (1) | GB1135108A (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3454751A (en) * | 1966-01-20 | 1969-07-08 | Westinghouse Electric Corp | Binary adder circuit using denial logic |
US3488481A (en) * | 1966-04-20 | 1970-01-06 | Fabri Tek Inc | Parallel binary adder-subtractor without carry storage |
DE1907789B1 (de) * | 1969-02-15 | 1970-10-01 | Philips Patentverwaltung | Elektronischer Baustein als Recheneinheit |
US3767906A (en) * | 1972-01-21 | 1973-10-23 | Rca Corp | Multifunction full adder |
US3956620A (en) * | 1974-11-26 | 1976-05-11 | Texas Instruments Incorporated | Adder with carry enable for bit operations in an electric digital calculator |
US4218747A (en) * | 1978-06-05 | 1980-08-19 | Fujitsu Limited | Arithmetic and logic unit using basic cells |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1184125B (de) * | 1961-11-17 | 1964-12-23 | Telefunken Patent | Zweistufiges Rechenwerk |
DE1193278B (de) * | 1963-06-27 | 1965-05-20 | Gen Electric | Binaeres Volladdierwerk mit zusaetzlicher Schaltlogik |
BE662153A (de) * | 1964-04-06 | 1965-08-02 | ||
US3201574A (en) * | 1960-10-07 | 1965-08-17 | Rca Corp | Flexible logic circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
-
1965
- 1965-12-02 US US511207A patent/US3388239A/en not_active Expired - Lifetime
-
1966
- 1966-10-20 DE DE1966L0054868 patent/DE1524197B1/de active Pending
- 1966-11-09 GB GB50332/66A patent/GB1135108A/en not_active Expired
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3201574A (en) * | 1960-10-07 | 1965-08-17 | Rca Corp | Flexible logic circuit |
DE1184125B (de) * | 1961-11-17 | 1964-12-23 | Telefunken Patent | Zweistufiges Rechenwerk |
DE1193278B (de) * | 1963-06-27 | 1965-05-20 | Gen Electric | Binaeres Volladdierwerk mit zusaetzlicher Schaltlogik |
BE662153A (de) * | 1964-04-06 | 1965-08-02 |
Also Published As
Publication number | Publication date |
---|---|
US3388239A (en) | 1968-06-11 |
GB1135108A (en) | 1968-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1237363B (de) | Arithmetisch-Logische-Einheit | |
DE2616717A1 (de) | Digitales addierwerk | |
DE2623986A1 (de) | Parallelrechenwerk | |
DE1549508C3 (de) | Anordnung zur Übertragsberechnung mit kurzer Signallaufzeit | |
DE2352686B2 (de) | Dezimaler Parallel-Addierer/Substrahierer | |
DE1524197B1 (de) | Aritmetisch-logische einheit | |
DE2746355A1 (de) | Einrichtung und verfahren zur wahlweisen multiplikation oder division zweier als binaerzahlen vorliegender operanden | |
DE2705989C2 (de) | Schaltungsanordnung zum parallelen Addieren oder Subtrahieren von mindestens zwei Eingangszahlen | |
DE2712582C2 (de) | DDA-Rechner (Digital-Differential-Analysator) | |
DE1524197C (de) | Arithmetisch logische Einheit | |
DE1184122B (de) | Addiervorrichtung | |
DE2913729C2 (de) | Schaltungsanordnung zur bitparallelen Binäraddition oder zum Shiften von Binärzahlen | |
DE1499227C3 (de) | Schaltungsanordnung für arithmetische und logische Grundoperationen | |
DE3889746T2 (de) | Zähler. | |
EP0333884B1 (de) | CMOS-Parallel-Serien-Multiplizierschaltung sowie deren Multiplizier- und Addierstufen | |
DE2460897C3 (de) | Parallel-Rechenwerk für Addition und Subtraktion | |
DE3335424A1 (de) | Multiplikationswerk und verfahren zu dessen betrieb | |
EP0193711B1 (de) | Schaltungsanordnung zur Funktionsüberwachung eines arithmetische Operationen ausführenden Rechenwerkes anhand von Paritätsbits | |
DE1911175A1 (de) | Chiffriereinrichtung | |
DE2140858C3 (de) | Paritätsbit- Vorhersage schaltung für eine Stellenverschiebeeinrichtung | |
DE1234055B (de) | Anordnung zur Addition oder Subtraktion | |
DE69222054T2 (de) | Einzelbitaddierer | |
DE1270306B (de) | Paritaetspruefschaltung fuer ein sowohl rein binaer als auch binaer-dezimal arbeitendes Addierwerk | |
DE1524143A1 (de) | Arithmetisch-logische Einheit | |
DE1574603A1 (de) | Binaere Addierschaltung |