DE2249832B2 - Verfahren zum herstellen einer verdrahtungsschicht und anwendung des verfahrens zum herstellen von mehrschichtenverdrahtungen - Google Patents

Verfahren zum herstellen einer verdrahtungsschicht und anwendung des verfahrens zum herstellen von mehrschichtenverdrahtungen

Info

Publication number
DE2249832B2
DE2249832B2 DE19722249832 DE2249832A DE2249832B2 DE 2249832 B2 DE2249832 B2 DE 2249832B2 DE 19722249832 DE19722249832 DE 19722249832 DE 2249832 A DE2249832 A DE 2249832A DE 2249832 B2 DE2249832 B2 DE 2249832B2
Authority
DE
Germany
Prior art keywords
layer
wiring
insulating layer
semiconductor
electrically conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19722249832
Other languages
English (en)
Other versions
DE2249832C3 (de
DE2249832A1 (de
Inventor
Mikio Tokio; Nakayama Kazufumi; Terada Chiaki; Kawasaki Kanagawa; Kamioka Hajime Hohya Tokio; Takagi (Japan)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of DE2249832A1 publication Critical patent/DE2249832A1/de
Publication of DE2249832B2 publication Critical patent/DE2249832B2/de
Application granted granted Critical
Publication of DE2249832C3 publication Critical patent/DE2249832C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

40
Die Erfindung betrifft ein Verfahren zum Herstellen einer Verdrahtungsschicht, bei dem auf einer Oberfläche einer Halbleiteranordnung eine mit wenigstens einer öffnung zu mindestens einer Zone der Halbleiteranordnung versehene Isolierschicht und auf dieser sowie in den öffnungen eine elektrisch leitende Schicht gebildet wird.
Durch die DT-AS 12 92 759 ist ein Verfahren zum Herstellen einer auf eine Oxidschicht auf einem J0 Halbleiterkörper eines Planar-Halbleiterbauelementes aufgebrachten Zuleitung zu einer diffundierten Halbleiterzone, bei dem die Zuleitung nach dem Eindiffundieren der Halbleiterzonen auf die zum Eindiffundieren verwendete Oxidmaske aufgebracht wird, bekanntgeworden. Es wird hier auf der ebenen Oberfläche des Halbleiterkörpers eine gegenüber der beim Diffundieren verwendeten 0,5 bis 1 μιη starken Oxidmaske dicke Oxidschicht aufgebracht, in dieser eine öffnung angebracht, in der die Oxidmaske für die Diffussion mit <,0 einer Diffusionsöffnung, die etwas kleiner als die öffnung in der dicken Oxidschicht ist, erzeugt wird und es wird nach dem Diffundieren die Zuleitung zu der diffundierten Halbleiterzone sowohl auf der Oxidmaske als auch auf der dicken Oxidschicht aufgebracht. hs
Aufgrund dieses Herstellungsprozesses werden die Zuleitungen für die Elektroden, die die Duffionsbereiche über die Oberfläche der Isolierschichten mit einer elektrischen Spannungsquelle verbinden, gleichmäßig über die durch die Isolierschichten gebildeten Stufen verschiedener Dicke geführt. Dies ist dadurch gewährleistet, daß die Dicke der Isolierschichten gegen die Elektrodenöffnung zu allmählich abnimmt Trotzdem besteht hier die Gefahr, daß die Zuleitung unterbrochen wird Eine Unterbrechung der Zuleitungen wird insbesondere am Rand der dicken Isolierschicht auftreten. Da diese eine Dicke von 2 bis 4 μιη aufweist, beträgt der Höhenunterschied zwischen dieser Schicht und der benachbarten Schicht, die eine Dicke von 0,5 bis 1 um aufweist 1 bis 3,5 μπι. Bei einer Höhendifferenz in dieser Größe neigt aber eine niedergeschlagene Metallschicht zum Abreißen.
Durch die US-PS 3169 892 ist ein Verfahren zur Herstellung einer Mehrschichtverdrahtung bekanntgeworden bei dem eine auf der Oberfläche eines isolierenden Substrats abgelagerte Metallschicht selektiv oxydiert und an diesen Stellen eine dielektrische Schicht jjebildet wird, während die übrigen Stellen als elektrisch leitende Schicht verwendet werden. Auf der ersten so behandelten Metallschicht wird eine zweite Metallschicht abgelagert und diese wiederum selektiv oxydiert, um hierdurch stellenweise einen dielektrischen Belag zu schaffen, während der restliche Bereich als elektrisch leitende Schicht verwendet wird. Schließlich wird auf der zweiten so behandelten Metallschicht eine dritte Metallschicht abgelagert und diese in der gleichen Weise behandelt.
Obwohl durch dieses Verfahren eine Mehrschichtenverdrahtung erhalten wird, die flai'h und im wesentlichen gleichmäßig ausgebildet ist, hat sich das Verfahren in der Praxis nicht durchsetzen können, da zum Oxydieren der Metallschicht auf der gesamten Tiefe eine lange Zeitdauer erforderlich ist. Wird die Oxydation unzureichend ausgeführt, dann entsteht durch den nicht oxydierten restlichen Metallbereich ein Kurzschluß. Es ist also mit diesem Verfahren nicht möglich, auf einfache Weise eine Mehrschichtverdrahtung herzustellen, die einen hohen Grad an Zuverlässigkeit aufweist.
Es ist bei Halbleiteranordnungen, insbesondere solchen mit einer großen Anzahl von integrierten Schaltungen auf einem einzigen Halbleiterplättchen. vorteilhaft, wenn die elektrische Verbindung in Form einer Mehrschichtverdrahtung ausgeführt wird, weil dann Schaltungen hoher Dichte hergestellt werden können. Zur Herstellung einer Mehrschichtverdrahtung wird z. B. gemäß -PS 35 93 068 auf einem Siliziumsubstrat eine Isolierschicht aus Siliziumdoxid gebildet. Die Isolierschicht wird mit einem oder mehreren Löcherr bzw. Fenstern versehen, in denen eine Metallschicht al: Verdrahtung zu der nach außen benachbarten Schichi gebildet wird. Als Metallschicht für eine derartigt Verdrahtung wird üblicherweise eine Aluminiumschichi oder es werden Schichten aus einer Vereinigung vor Chrom-Kupfer-Chrom im Hinblick auf die Adhäsion zi Siliziumdioxid und die elektrische Leitfähigkeit verwen dct. Jede der Metallschichten und der Siliziumdioxid Isolierschichten weist in der Kegel eine Dicke vor annähernd 1 μιη auf.
Bei Halbleiteranordnungen mit einer derartiger Mehrschichtverdrahtung bestehen jedoch ernsthafu Probleme. Wenn das elektrisch leitende Metall mittel: Vakuumaufdampfung auf der Halbleiteranordnung abgelagert wird, is', die erhaltende Metallschicht an oberen Rand der Seitenwände der in der Siliziumdi oxid-lsolierschicht gebildeten Löcher dünner als an der
anderen Stellen. Die Ursache hierfür liegt in der Höhendifferenz von annähernd einem Mikrometer zwischen dem Boden des Lochen und der äußeren Räche der Isolierschicht Die Metallschicht neigt deshalb dazu, sich am oberen Rand der Lochwand abzulösen. Wenn ferner auf Leitungsstreifen mit einer Dicke von annähernd J μΐη durch chemisches Bedampfen eine Siliziumdioxid-Isolierschicht mit einer Dicke von annähernd 1 um gebildet wird und dann auf der Siliziumdioxid-Isolierschicht weitere Leitungsstreifen in einer Richtung gebildet werden, die die eingebetteten Leitungsstreifen schneiden, dann besteht die Gefahr, daß die beiden Leitungsstreifen an der Kreuzungsstelle kurzgeschlossen werden. Dies deshalb, weil die zwischenliegende Siliziumdioxid-Isolierschicht am Rand der eingebetteten Leitungsstreifen dünner als an anderen Stellen ist Die in bekannten Halbieiteranordnungen enthaltene Mehrschichtverdrahtung weist somit keine ausreichende Zuverlässigkeit auf.
Bei einem Planartransistor ist das Elektrodenmetall mit dem Emitter durch ein in der Oxidschicht gebildetes Fenster verbunden. In Fällen, in denen der Emitterübergang flach liegt besteht jedoch die Gefahr, daß er durch das Sintern der Metallelektrode zerstört wird. Um diesen Mangel zu mildern, ist bereits vorgeschlagen worden, durch selektives epitaktisches Wachstum im Fenster eine Schicht aus Halbleitermaterial aufz.ibauen und damit den Emitter vor der Wanderung des Elektrodenmetalls zu schützen. Es ist jedoch sehr schwierig, das selektive epitaktische Wachstum stabil durchzuführen, da die Grenzbedingungen für den Aufbau des Halbleitermaterials sehr streng sind.
Der Erfindung liegt die Aufgabe zugrunde ein Verfahren der eingangs genannten Art so zu verbessern, daß zuverlässige Verdrahtungsschichten entstehen, die sich auch zur Mehrschichtverdrahtung eignen.
Diese Aufgabe wird gelöst mit einem Verfahren der eingangs genannten Art, das erfindungsgemäß dadurch gekennzeichnet, ist, daß die Isolierschicht als geschlossenes Muster ausgebildet wird, und daß die elektrisch leitende Schicht einer elektrolytischen Ätzung derart unterworfen wird, daß der auf der Isolierschicht befindliche Teil der elektrisch leitenden Schicht als Anode geschaltet wird, wodurch nur dieser Teil entfernt wird, während der in den öffnungen der Isolierschicht befindliche Teil der elektrisch leitenden Schicht übrig bleibt.
Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen angegeben.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen näher erläutert. In der zugehörigen Zeichnung zeigen
Fig. I bis 6 Querschnittsansichten zur Erläuterung einer Ausführungsform des Verfahrens, bei der ein Verdrahtungsmetall in eine Isolierschicht eingegraben wird, und
Fig. 7 und 8 Querschnittsansichten einer weiteren Ausführungsform des Verfahrens, bei der als leitende Schicht Halbleitermaterial verwendet wird.
Gemäß Fig. 1 wird auf einem Bereich einer Oberfläche eines Halbleitersubstrats 1 vorzugsweise unter Anwendung einer Diffusionstechnik ein Schaltungselement, wie L. B. ein Transistor, gebildet Auf der gesamten Oberfläche des Halbleitersubstrats i wird eine erste Isolierschicht 2 gebildet. In dieser ersten Isolierschicht 2 wird eine Aussparung gebildet, um einen Teil des Bereichs der Halbleiteroberfläche freizulegen Die erste Isolierschicht besteht z. B. aus Siliziumdi- xi>
Dann wird sowohl auf der Isolierschicht 2 als auch auf dtm nicht durch die erste Isolierschicht bedeckten Teil des Halbleitersubstrats 1 eine erste Aluminiumverdrahtungsschicht 3 gebildet Die erste Aluminiumverdrahtungsschicht ist somit elektrisch mit dem Schaltungselement verbunden. Sie wird mit einer zweiten Isolierschicht 4 bedeckt Diese ist z. B. als Phosphorsilikat-Glasschicht mit einer Dicke von 1 μπι ausgebildet. Schließlich wird durch einen Fotoätzprozeß eine öffnung 5 in der Isolierschicht 4 für die Anschlußverdrahtungsschichten gebildet
Gemäß F i g. 2 ist auf der gesamten Oberfläche durch Vakuumverdampfung Aluminium abgelagert, um eine Aluminiumdeckschicht 6 einer Dicke von 1 bis 1,5 μπι zu bilden. Der in der öffnung 5 abgelagerte Teil der Aluminiumdeckschicht 6 liegt in einer niedrigeren Ebene als der auf der zweiten Isolierschicht 4 abgelagerte Teil.
Das so behandelte Halbleitersubstrat wird in ein Bad aus einer wäßrigen Phosphorsäurelösung eingetaucht, die auf einer Temperatur von annähernd 30° C gehalten wird. Hierdurch wird auf die im folgenden beschriebene Weise eine elektrolytische Ätzung durchgeführt. Die auf der zweiten Isolierschicht 4 abgelagerte Aluminiumdeckschicht 6 wird als Anode ausgebildet. Eine in der Lösung angeordnete Platinplatte steht dem Substrat in einer Entfernung gegenüber, die innerhalb des Bereichs von 10 bis 100 cm gehalten wird. Die Platinplatte wird so als Kathode ausgebildet und die elektrolytische Ätzung des Aluminiums der Deckschicht 6 wird mit einem Gleichstrom bei einer konstanten Spannung von 1,2 V ausgeführt.
Bei diesem Beispiel wird das Aluminium der Deckschicht 6 mit einer Geschwindigkeit von 2500 bis 3000 Ä/min abgeätzt. Im Vergleich hierzu erfolgt bei einem chemischen Ätzprozeß das Abätzen nur mit einer Geschwindigkeit von annähernd 150 Ä/min.
Wenn das elektrolytische Ätzen fortschreitet, wird der in der öffnung 5 abgelagerte Teil der Aluminiumschicht von dem übrigen auf der zweiten Isolierschicht 4 abgelagerten Teil getrennt, wie dies in F i g. 3 dargestellt ist. Nach dieser Trennung wird der in der öffnung 5 befindliche Teil der Aluminiumschicht nicht mehr einer elektrolytischen Ätzung, sondern nur noch einer chemischen Ätzung unterworfen.
Die elektrolytische Ätzung des Teils der Aluminiumdeckschicht 6, der auf der zweiten Isolierschicht 4 abgelagert ist, wird jedoch fortgesetzt. Sie geht so rasch vonstatten, daß der auf der zweiten Isolierschicht 4 abgelagerte Teil der Aluminiumdeckschicht 6 vollständig von der Oberfläche verschwunden ist, wenn sich der wesentliche Teil des Aluminiums noch in der öffnung 5 befindet
Die elektrolytische Ätzung wird fortgesetzt, bis der Strom plötzlich abfällt, wodurch die Beendigung des Abtragens der Aluminiumdeckschicht 6 von der Isolierschicht angezeigt wird.
Das auf diese Weise in der öffnung 5 begrabene Aluminium weist eine im wesentlichen ebene Oberfläche auf, auf die eine zweite Aluminiumverdrahtungsschicht aufzubringen ist. Das Aluminium in der öffnung 5 ermöglicht es, daß die zweite Verdrahtungsschicht fest und wirksam mit der ersten Verdrahtungsschicht 3 verbunden wird. Die Herstellung dtr zweiten Verdrahtungsschicht wird im folgenden Beispiel erläutert.
Bei dem vorliegenden Beispiel ist Aluminium verwendet. Es können jedoch auch andere Metalle mit zufriedenstellenden Ergebnissen in die öffnung einge-
bracht werden.
Nachdem gemäß Fig.4 die Aluminiumschicht 6 in der öffnung 5 eingebracht ist, wird die gesamte Oberfläche durch chemisches Aufdampfen mit einer dritten Isolierschicht 7 bedeckt. Diese Schicht besteht z. B. aus Phosphorsilikatglas und weist eine Dicke von 2 μπι auf. In der dritten Isolierschicht 7 wird, wie in Fig. 5 dargestellt, ein Ausschnitt 8 mit einem Muster gebildet, das dem der zu bildenden zweiten Verdrahtungsschicht entspricht. Somit wird wenigstens ein Teil des in der öffnung 5 vergrabenen Metalls freigelegt.
Danach wird durch Vakuumverdampfung auf der gesamten Oberfläche Aluminium abgelagert, um eine, in der F i g. 5 nicht dargestellte, Aluminiumdeckschicht mit einer Dicke von 2,0 bis 2,5 |im zu bilden. Der am Ausschnitt 8 abgelagerte Teil der Aluminiumdeckschicht liegt in einer niedrigeren Ebene als der auf der dritten Isolierschicht 7 abgelagerte Teil. Es wird sodann in der gleichen Weise wie anhand der Fig. 1 bis 3 beschrieben, eine elektrolytische Abätzung der Aluminiumdeckschicht durchgeführt. Beim Fortschreiten des Ätzprozesses wird der im Ausschnitt 8 abgelagerte Teil des Aluminiums von dem übrigen auf der dritten Isolierschicht 7 abgelagerten Teil getrennt. Nach der Trennung wird nur der auf der dritten Isolierschicht 7 abgelagerte Teil des Aluminiums schnell abgeätzt und schließlich vollkommen entfernt. Der im Ausschnitt 8 verbleibende Teil des Aluminiums bildet somit die zweite Aluminiumverdrahtungsschicht 9, deren Oberfläche, wie in F i g. 6 dargestellt, im wesentlichen in der gleichen Ebene wie die der dritten Isolierschicht 7 liegt.
Falls die Herstellung einer dritten, einer vierten oder noch mehr aufeinanderfolgender Verdrahtungsschichten gefordert wird, kann das beschriebene Verfahren wiederholt werden.
Bei einer anderen Ausführungsform des Verfahrens wird gemäß Fig. 7 in einem Siliziumsubstrat IO durch ein übliches selektives Diffusionsverfahren eine Basis 11 gebildet. An der Stelle, an der der Emitter in die Basis 11 eindiffundiert werden soll, wird dann in der Isolierschicht 12 - einer oxydierten Oberflächenschicht — ein Fenster 13 für die Emitterdiffusion hergestellt Es wird dann auf der gesamten Oberfläche eine Halbleiterschicht, wie eine polykristalline Siliziumschicht 14. die mit einer großen Menge an Phosphor dotiert ist. gebildet. Der auf dem Fenster 13 abgelagerte Teil der Halbleiterschicht 14 liegt in einer niedrigeren Ebene als der auf der Isolierschicht 12 abgelagerte Teil. Diese Bildung der polykristallinen Siliziumschicht 14 wird vorzugsweise durch Zersetzung von Monosilan (SiH«) und Phosphin (PH3) in einem Ofen bei einer Temperatur von 600 bis 700° C bewirkt Die durch eine derartige thermische Zersetzung erzeugten gasförmigen Komponenten kondensieren auf der Oberfläche des Sflizhimsubstrats und bauen die pdykristalline Siliziumschicht auf. Bei diesem Verfahrensschritt kann eine große Menge an Phosphor oberhalb der Löslichkeitsgrenze in
das polykristalline Silizium dotiert werden.
Als Abänderung dieses Verfahrensschrittes kanr anstelle des polykristallinen Siliziums ein Silizium-Ein kristall im Fenster 13 gebildet werden. Dies kann durch Aufheizen des Ofens auf eine Temperatur von 110O0C bis 1200°C erreicht werden. Durch diesen Verfahrens schritt wird auf der oxydierten Schicht 12 polykristalli nes Silizium aufgebaut
Das so behandelte Siliziumsubstrat wird sodann in eir Bad aus einer Ätzlösung eingetaucht, in dem eine elektrolytische Ätzung derart bewirkt wird, daß ein Tei der auf der Isolierschicht 12 abgelagerten polykristalli nen Siliziumschicht 12 als Anode ausgebildet wird. Di( Ätzlösung wird z. B. durch Vermischen von 8 Gew.-°/< einer wäßrigen phosphorigen Säure einer Konzentra tion von 85% oder mehr 2 Gew.-% einer wäßriger Fluorwasserstoffsäure einer Konzentration von 47°/< oder mehr und mit 90 Gew.-% Wasser hergestellt Andererseits kann die Ätzlösung durch Mischen von 10( Gewichtsteilen einer 99%igen wäßrigen Essigsäure mi 10 Gewichtsteilen einer63%igen wäßrigen Salpetersäu re und mit einem Gewichtsteil einer 50%igen wäßriger Fluorwasserstoffsäure hergestellt werden. Die Tempe ratur des Bades wird vorzugsweise auf 35°C gehalten.
Das auf der Isolierschicht 12 abgelagerte polykristalli ne Silizium 14 wird durch den elektrolytischer Ätzvorgang leicht mit einer Geschwindigkeit von 100( bis 2000 Ä/min abgeätzt Beim Fortschreiten de elektrolytischen Ätzprozesses wird das im Fenster 1. ι verbleibende polykristalline Silizium (oder bei den abgeänderten Verfahrensschritt der Silizium-Einkn stall) nur einer geringen oder keiner Ätzung unterwor fen, nachdem es von dem auf der Isolierschicht V. abgelagerten polykristallinen Silizium getrennt ist. Si , wird die Einebnung bewirkt Dieses Verfahren ist den anhand der Fig. 1 bis 3 beschriebenen Verfahre.' ähnlich.
Das so behandelte Siliziumsubstrat wird dann erhitzi wodurch der Phosphor in dem im Fenster 1 verbliebenen polykristallinen Silizium bzw. Silizium Einkristall in das Siliziumsubstrat eindiffundiert wird um einen Emitter zu bilden (vgL Fig.8). Danach win auf der abgeflachten Oberfläche ein Metall 15 für dii Verdrahtung abgelagert
Bei dieser Plana.rhalbleiteranordnung ist das polykn stalline Silizium oder der Einkristall im Fenster 1. zwischen das Verdrahtungsmetall 15 und den Emitter übergang als eine Zwischenieitung gefügt, die da Verdrahtungsmetall mit dem Emitter verbindet Da VerdrahtungsmetaU 15 erreicht somit den Emitterüber gang selbst dann nicht, wenn es in den Zwischenleite eindiffundiert
Der erläuterte planare Halbleiteraufbau ist insbeson dere vorteilhaft bei Halbleiteranordnunigen, die wii Hochfrequenztransistoren flache oder schmale Über gänge besitzen.
Hierzu 3 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Verfahren zum Herstellen einer Verdrahtungsschicht, bei dem auf einer Oberfläche einer Halbleiteranordnung eine mit wenigstens einer öffnung zu mindestens einer Zone der Halbleiteranordnung versehene Isolierschicht und auf dieser sowie in den öffnungen eine elektrisch leitende Schicht gebildet wird, dadurch gekennzeichnet, daß die Isolierschicht (2, 4) als geschlossenes Muster ausgebildet wird und daß die elektrisch leitende Schicht (3, 6) einer elektrolytischen Ätzung derart unterworfen wird, daß der auf der Isolierschicht befindliche Teil der elektrisch ,5 leitenden Schicht als Anode geschaltet wird, wodurch nur dieser Teil entfernt wird, während der in den öffnungen (5) der Isolierschicht befindliche Tei! der elektrisch leitenden Schicht übrig bleibt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als elektrisch leitende Schicht eine Metallschicht (3,6) verwendet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Metallschicht (3, 6) durch Vakuumaufdampfung hergestellt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als elektrisch leitende Schicht eine dotierte Halbleiterschicht (14) verwendet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Halbleiterschicht durch epitaktisches Züchten hergestellt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als öffnung die Emitterdiffusionsöffnung verwendet wird.
7. Anwendung des Verfahrens nach einem der -,5 Ansprüche 1 bis 6 zum Herstellen einer Mehrschichtenverdrahtung, wobei die entsprechenden Verfahrensschntte wiederholt ausgeführt werden.
DE2249832A 1971-10-11 1972-10-11 Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen Expired DE2249832C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP46080047A JPS5232234B2 (de) 1971-10-11 1971-10-11

Publications (3)

Publication Number Publication Date
DE2249832A1 DE2249832A1 (de) 1973-04-19
DE2249832B2 true DE2249832B2 (de) 1977-06-02
DE2249832C3 DE2249832C3 (de) 1982-02-18

Family

ID=13707313

Family Applications (2)

Application Number Title Priority Date Filing Date
DE2265257A Expired DE2265257C2 (de) 1971-10-11 1972-10-11 Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE2249832A Expired DE2249832C3 (de) 1971-10-11 1972-10-11 Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE2265257A Expired DE2265257C2 (de) 1971-10-11 1972-10-11 Verfahren zur Herstellung einer integrierten Halbleiterschaltung

Country Status (4)

Country Link
US (1) US3849270A (de)
JP (1) JPS5232234B2 (de)
DE (2) DE2265257C2 (de)
GB (1) GB1413161A (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583380B2 (ja) * 1977-03-04 1983-01-21 株式会社日立製作所 半導体装置とその製造方法
JPS5893261A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 半導体装置の製造方法
WO1990000476A1 (en) * 1988-07-12 1990-01-25 The Regents Of The University Of California Planarized interconnect etchback
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
US5096550A (en) * 1990-10-15 1992-03-17 The United States Of America As Represented By The United States Department Of Energy Method and apparatus for spatially uniform electropolishing and electrolytic etching
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US6315883B1 (en) 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
US6709565B2 (en) 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6653226B1 (en) 2001-01-09 2003-11-25 Novellus Systems, Inc. Method for electrochemical planarization of metal surfaces
WO2003088352A1 (en) * 2002-04-09 2003-10-23 Rensselaer Polytechnic Institute Electrochemical planarization of metal feature surfaces
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
US8158532B2 (en) 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3169892A (en) * 1959-04-08 1965-02-16 Jerome H Lemelson Method of making a multi-layer electrical circuit
GB1048424A (en) * 1963-08-28 1966-11-16 Int Standard Electric Corp Improvements in or relating to semiconductor devices
US3372063A (en) * 1964-12-22 1968-03-05 Hitachi Ltd Method for manufacturing at least one electrically isolated region of a semiconductive material
US3409523A (en) * 1966-03-10 1968-11-05 Bell Telephone Labor Inc Electroetching an aluminum plated semiconductor in a tetraalkylammonium hydroxide electrolyte
FR96113E (fr) * 1967-12-06 1972-05-19 Ibm Dispositif semi-conducteur.
NL7101307A (de) 1970-02-03 1971-08-05

Also Published As

Publication number Publication date
US3849270A (en) 1974-11-19
DE2249832C3 (de) 1982-02-18
DE2249832A1 (de) 1973-04-19
JPS5232234B2 (de) 1977-08-19
JPS4845185A (de) 1973-06-28
DE2265257A1 (de) 1977-02-10
GB1413161A (en) 1975-11-05
DE2265257C2 (de) 1983-10-27

Similar Documents

Publication Publication Date Title
DE3021206C2 (de) Verfahren zur Herstellung von Leiterbahnen auf Halbleiterbauelementen
DE1614283C3 (de) Verfahren zum Herstellen einer Halbleiteranordnung
EP0001100B1 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE2249832C3 (de) Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen
DE102006019950B4 (de) Halbleitervorrichtung mit dielektrischer Trennung
DE1967363C2 (de)
DE1903961A1 (de) Integrierte Halbleiteranordnung
DE3222805A1 (de) Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat
DE3834241A1 (de) Halbleitereinrichtung
DE2445879C2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2546314A1 (de) Feldeffekt-transistorstruktur und verfahren zur herstellung
DE1589687C3 (de) Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung
DE2033532B2 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid
DE4130555A1 (de) Halbleitervorrichtung mit hoher durchbruchsspannung und geringem widerstand, sowie herstellungsverfahren
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2140108A1 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE2758283C2 (de) Verfahren zur Herstellung voneinander isolierter Halbleiterschaltungen
DE2916732C2 (de) Verfahren zum Herstellen von integrierten Halbleiterschaltungsanordnungen, bei dem Widerstandselemente gebildet werden
DE2436517A1 (de) Halbleiter-bauteil mit einem feldeffekt-transistor mit isolierter gateelektrode, sowie verfahren zur herstellung desselben
EP0111181B1 (de) Halbleiterbauelement mit Kontaktloch
DE60037558T2 (de) Verfahren zur herstellung eines halbleiterbauelements mit einem bipolartransistor und einem kondensator
DE2840975A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung
DE19503389A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE1564136C3 (de) Verfahren zum Herstellen von Halbleiterbauelementen

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
AH Division in

Ref country code: DE

Ref document number: 2265257

Format of ref document f/p: P