DE2265257A1 - Verfahren zum herstellen von inselartigen einkristallbereichen fuer integrierte halbleiterschaltungen - Google Patents

Verfahren zum herstellen von inselartigen einkristallbereichen fuer integrierte halbleiterschaltungen

Info

Publication number
DE2265257A1
DE2265257A1 DE19722265257 DE2265257A DE2265257A1 DE 2265257 A1 DE2265257 A1 DE 2265257A1 DE 19722265257 DE19722265257 DE 19722265257 DE 2265257 A DE2265257 A DE 2265257A DE 2265257 A1 DE2265257 A1 DE 2265257A1
Authority
DE
Germany
Prior art keywords
layer
insulating layer
semiconductor
deposited
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19722265257
Other languages
English (en)
Other versions
DE2265257C2 (de
Inventor
Hajime Kamioka
Kanagawa Kawasaki
Kazufumi Nakayama
Mikio Takagi
Chiaki Terada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of DE2265257A1 publication Critical patent/DE2265257A1/de
Application granted granted Critical
Publication of DE2265257C2 publication Critical patent/DE2265257C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/969Simultaneous formation of monocrystalline and polycrystalline regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

DIPu.-iNC. REiNHOLD KRAMER βοοο mcnxhen ο».
FLOSS·<AN NSTRASSH \t PATENTANWALT TELEFON iCfcli- S«3r; -"3 -et 2c. C
226525 7 TEiEX0S/sias»
• 72/8749
Fujitsu Limited
Kawasaki-shi, Japan
Verfahren zum Herstellen von inselartigen Einkristallbereichen für integrierte Halbleiterschaltungen
Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleitervorrichtungen, insbesondere von diffundierten Planarhalb·* leiteraufbauten, bei denen die drei Bereiche von Emitter, Basis und Kollektor in dor gleichen Ebene der Halbleiteranordnung liegen·
Halbleiteranordnungen, insbesondere solche mit einer großen Anzahl von integrierten Schaltungen auf einem einzigen Halbleiterplättchen enthalten als elektrische Verbindung eine erdrahtung, um Schaltungen hoher Dichte zu gewährleisten· Im allgemeinen unfaßt die Viellagenverdrahtung eine auf einem SiIiziumsubstrat gebildete Isolierschicht aus Siliziumdioxid· Die Isolierschicht weist ein oder mehrere Löcher auf, in denen die Verdrahtung der nach außen benachbarten Schicht gebildet wird· Als Metallschicht für eine derartige Verdrahtung wird üblicherweise eine Aluminiumschicht, oder ob werden Schichten aus einer Vereinigung von Chrom-Kupfer»
BAD
6 0 9 8 8 6/0411* " "
Chrom im Hinblick auf die Adhäsion zu Siliziundioxid und die elektrische Leitfähigkeit verwendet. Jede der Metallschichten und der Siliziumdioxid-Isolierschichten weist in der Hegel eine Dicke ton annähernd 1 ttDcrea auf«
Bei Halbleiteranordnungen nit einer derartigen Mehrßchichtverdrehtung bestehen Jedoch ernsthafte Probleme· Venn das elektrisch leitende Metall mittels Vakuumvefdämpfung auf der Halbleiteranordnung abgelagert wird, ist die erhaltene Metallschicht an oboren JB&nd der ßeitenwändo der in der Siliziumdioxid-Isolierschicht gebildeten Löcher dünner als an den anderen Stellen· Die Ursache bierfür liogt in der Höhendifferenz von annähernd einen Mikrome-t«*' εwischen dem Boden des Lochoe und der äußeren Fläche der Isolierschicht· Die Metallschicht neigt deshalb dazu, sich am oberen Rand der Lochwand abzulösen. Venn forner auf Leitungsstreifen nit einer Sicke von annähernd 1 ;u'''durch chemisches Bedanpfen eine ßiliziuiadioxid-Isolierechicht mit einer Dicke von annähernd 1 μ gebildet vird und dann auf der Siliziumdioxid-Isolierschicht weitere Leitungestreifen in einer Richtung gebildet werden, die die eingebetteten Leitungcotreifen schneiden, dann besteht die Gefahr, daß die beiden Leitungastreifen an der Kreuzungsstelle kurzgeschlossen «erden. Dies deshalb, veil die zwischenliegende Siliziumdioxidieolierschicht am Rand der eingebetteten Leitungsstreifen dünner ale an anderen Stellen ist. Zusammenfassend kann gesagt werden, dafi die in bekannten Halbleiteranordnungen enthaltene Vielschicht-Verdrahtung keine ausreichende Zuverlässigkeit aufweißt·
BAD ORIGINAL
609886/0Λ1 1
Bei einem Planartransistor ist das KUIrwrodsmnotall nlt den Emitter durch ein in der Oxidschicht gebildetes Fenster verbunden· In Fällen, in denen der BaitterÜbergang flach 44%, besteht jedoch die, Gefahr, daß er durch das Sintern der Metallelektrode zerstört wird, Ua diesen Mangel zu mildern, ist bereits vorgeschlagen worden, durch selektives epitaxiales Wachstum im Fenster eine Schicht aus Halb» leitermaterial aufzubauen und damit den Emitter vor der Wanderung des Elektrodenmetalle zu schützen. Es ist jedoch sehr schwierig, das selektive epitaxiale Wachstum stabil durchzuführen, da die Grenzbedingungen für den Aufbau des Ealbleitermaterials sehr streng sind·
Es 1st ferner zur Herstellung integrierter Schaltungen ein Verfahren entwickelt worden, bei dem ein Oxidfilm für die dielektrische Isolation, d.h. zur Isolation von Inseln des Halbleiters gebildet wird· Der Oxidfilm wird gewöhnlich durch selektive Oxidation eines SÜiziumsubstrats unter Verwendung eines maskierenden Kittels, wie Siliziumnitrid, gebildet· Auf diese Weise kann eine ebene Oberfläche des Substrats erhalten werden. Das Verfahren wird als "isoplanarer" Prozeß bezeichnet. Im allgemeinen wird bei dem isoplanaren Prozeß vor der Oxidation wenigstens der Oberflächenteil des Siliziumsubstrat8 geätzt, der oxidiert werden soll, damit eine la wesentlichen ebene Oberfläche erhalten wird. Bs ist jedoch sehr schwierig, zur Erzeugung einer völlig ebenen Oberfläche die Menge des abzuätzenden Siliziums und die Oxidierung der gesamten Tiefe der epitaxialen Schicht genau zu steuern«
BAD ORIGINAL
6098Ö6/0A1 1
Per Erfindung liegt die Aufgabe zugrunde, ein Herstellungsverfahren anzugeben, mit dem «β möglich ist, eine Halbleitervorrichtung mit einer mehr geebneten Leiteroberflache,über die die Metallverdrahtung läuft, zu erzeugen, als dies nit den bekannten Verfahren möglich ist. Es soll ferner mit dem erfindungsgemäßen Verfahren eine Halbleitervorrichtung herstellbar sein, die Schichten einer Metallverdrahtung enthält, welche im wesentlichen in der gleichen Ebene, wie die Halbleiterflächen, liegen, auf der sie sich befinden· Sie nach dem erfindungsgemäßen Verfahren herstellbaren Halbleitervorrichtungen sollen Metallverdrahtungslagen enthalten, die einen hohen Grad an Zuverlässigkeit der Anordnung gewährleisten. Sie Herstellung von Flanarhalbleitervorrichtungen soll in einfacher und auf leichte Weise möglich sein·
Das erfindungsgemäße Verfahren ist durch die folgenden Verfahrensechritte gekennzeichnet!
a) es wird auf einer Oberfläche eines Halbleitersubstrats eine Isolierschicht mit einem geschlossenen Huster gebildet,
b) es wird auf der gesamten Oberfläche des Halbleitersubstrate eine Seckschicht gebildet, von der wenigstens der auf der Isolierschicht abgelagerte Teil elektrisch leitend ist,
c) das so behandelte Halbleitersubstrat wird in ein Bad aus einer At«lösung eingetaucht, in dem eine elektrolytische Atzung der» art bewirkt wird, daß der auf der Isolierschicht abgelagerte Teil der Deckschicht aus leitendem Material als Anode ausgebildet wird, wodurch dieser Teil entfernt wird, und der durch die Isolierschicht umfaßte Teil der Deckschicht übrigbleibt·
-5-
BAD ORIGINAL
609886/0411
Unter dem Ausdruck "Isolierschicht" soll eine Schicht aus einem Haterial verstanden werden» das einen hundertmal höheren epezifißchen Widerstand als die auf der Isolierschicht abgelagerte leitende Deckschicht aufweist·
Eine bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens ist gekennzeichnet durch die folgenden Verfahrensschritte t ») es wird in einem Bereich auf einer Oberfläche eines Halbleitereubstrats ein Schaltungselement gebildet, und es wird die ge-* samte Oberfläche des Halbleitersubstrate ait einer ersten Isolierschicht bedeckt,
b) es wird in der ersten Isolierschicht eine Aussparung gebildet, um einen Seil des Bereiches des Schaltungselementes freizulegen,
e) es wird auf der ersten Isolierschicht eine erste Verdrahtungsechicht gebildet, die mit dem Schaltungselement elektrisch vor bunden ist,
d) es wird die gesamt· Oberfläche des so behandelten Halbleiter-Substrate mit einer zweiten Isolierschicht überzogen,
t) es wird in der zweiten Isolierschicht ein Durchgangsloch gebildet, um einen Teil der ersten Verdrahtungsschicht für die Verbindung zwischen den Verdrahtungeschichten freizulegen,
f) ta wird auf der gesamten Oberfläche des Halbleitersubetrats •in ßchichtüberzug aus Metall gebildet, von dem sich der im Durchgangsloch abgelagerte Teil in einer niedrigeren Ebene als der auf der zweiten Isolierschicht abgelagerte Teil b«-
609886/0411
BAD ORIGINAL
findet,
g) das 00 behandelte Halbleitersubstrat wird in ein Bad aus einer Atzlö'sung eingetaucht, in dem eine elektrolytische Ätzung derart bewirkt wird, daß der auf der zweiten Isolierschicht abgelagerte Teil des Schichtüberzugs aus Metall als Anode ausgebildet wird, wodurch dieser Teil entfernt wird, und der im Durchgangsloch abgelagerte Teil des Schichtüberzugs übrigbleibt und ferner
a*)die gesamte Oberfläche des Halbleiteraufbaue mit einer dritten Isolierschicht überzogen wird,
b*)in der dritten Isolierschicht ein Ausschnitt gebildet wird, um wenigstens einen Toil des im Durchgangsloch begrabenen Metalls freizulegen,
o')auf der gesamten Oberfläche der Halbleitervorrichtung ein ßchichtüberzug aus Verdrahtungsiaetall gebildet wird, von dem sich der am Ausschnitt abgelagerte Teil in einer niedrigeren Ebene als der auf der dritten Isolierschicht abgelagerte Teil befindet und
d')der so behandelte Halbleiteraufbau in ein Bad aus einer Ätzlöeung eingetaucht wird, in dem eine elektrolytische Ätzung derart bewirkt wird, daß der auf der dritten Isolierschicht abgelagerte Teil des ßchichtüberzugs aus Yerdrahtungsmetall al· Anode ausgebildet wird, wodurch dieser Teil entfernt wird, und der am Ausschnitt abgelagerte Teil des Schichtüberzuge als ■weit· Yerdrahtungsechicht übrigbleibt. __
BAD ORIGINAL
6098 8-6/041 1
Eine weitere vorteilhafte iusführungsform dee erfindungsgemäßen Verfahrens zur Herstellung von Halbleitervorrichtungen ist gekennzeichnet durch die folgenden Verfahrensschrittes
a) es wird ein Halbleitersubstrat mit einem auf einer Oberfläche dee Halbleitersubstrate gebildeten aktiven Bereich eines Schaltungselement es und mit einer aufgebrachten Isolierschicht her* gestellt» die wenigstens ein Fenster sum Freilegen eines Teile des aktiven Bereichs besitzt«
b) es wird auf dem Halbleitersubstrat eine Halbleiterechicht gebildet, von der sich der am Fenster abgelagerte Teil in einer niedrigeren Ebene als der auf der Isolierschicht abgelagerte Teil befindet,
c) das so behandelte Halbleitersubstrat wird in ein Bad aus einer Xtzlösung eingetaucht, in dem eine elektrolytische Ätzung derart bewirkt wird, daß der auf der Isolierschicht abgelagerte Teil der Halbleiterschicht ale Anode ausgebildet wird, wodurch dieser !Teil entfernt wird, und der am Fenster abgelagerte Teil des ßchichtüberzugs übrigbleibt und dann
Verdrah
d) wird auf der Isolierschicht eine /bungsschicht gebildet, die mit
der Halbleiterschicht elektrisch verbunden ist*
Sine weitere Ausftihrungsform des erfindungsgemaßen Verfahrens zur Herstellung von Halbleitervorrichtungen ist durch die folgenden Verfahrensschritte gekennzeichnet!
a) es wird ein Halbleitersubstrat mit einer an einer Oberfläche des Halbleitersubstrats eingegrabenen Schicht und mit einer Isolierschicht eines geschlossenen Mustere in einem Isolations·
BAD ORIGINAL
609886/0411
bereich hergestellt, wobei die Isolierschicht ein geschlossenes Muster aufweist und die eingegrabene Schicht umgibt»
b) es wird durch epitaxiales Wachstum auf der gesamten Oberfläche des Halbleitersubstrate eine Halbleitorechicht gebildet, von der eich der auf dem Halbleitersubstrat gelagert« Teil,der durch die Isolierschicht umschlossen ist, in einer niedrigeren Ebene als dor auf der Isolierschicht abgelagerte Teil der Halbleiterschicht befinde';, und der erstgenannte Teil nonokristallin und der zuletztgenannte Teil polykristallin ausgebildet ist,
c) das so behandelte Halbleitersubstrat wird in ein Bad aus einer ÄtzlÖBung eingetaucht, in dem eine elektrolytlache ätzung derart bewirkt wird, daß der auf der Isolierschicht abgelagerte Teil der Halbleiterschicht als Anode ausgebildet wird, wodurch dieser Teil entfernt wird, und der durch die Isolierschicht umschlossene Teil der Halbleiterschicht eine Insel bildet und
d) wird auf der Insel ein Schaltungselement gebildet·
Bei der zulotztgenannten Ausführungsform können in die Halbleiterschient vor dem elektrolytischen Ätzen Unreinheiten eindiffundiert werden·
Bei dem zuletztgenannten Verfahrei. wird die Isolierschicht vorzugsweise durch die folgenden Verfahrensschritte gebildet! t) es wird durch epitaxial©* Wachstum auf der gesamten Oberfläche dee Halbleitersubstrate eine SiliziumoxLdechicht gebildet,
-9-
BAD ORIGINAL 609886/041 1
die lsi wesentlichen die gleiche Sicke vie die zu bildende Halbleiterschicht besitzt,
b) auf der gesamten. Oberfläche der ßilisiumoxideehicht wird eine Siliziumnitridschicht gebildet»
e) die ßiliziumnitridschicht wird derart mit einem Huster versehen, daß das Siliciumnitrid auf dem isolierten Bereich verbleibt, und denn wird
d) die Siliziumoaddschicht unter Verwendung von der Biliziumnitridsohicht ala Maske selektiv entfernt·
Die Erfindung wird durch Ausführungsbeispiele anhand von 15 figuren näher erläutert« Ea zeigen
Fig· 1 bis 6 Querschnittsansichten zur Erläuterung einer Ausführungsform eines erfindungsgemäßen Verfahrens, bei den ein Verdrahtungsmetall in eine Isolierschicht eingegraben wird,
Fig. 7 und. 8 Querschnittsansichten, die eine weitere Ausführungsform des erfindungsgemäSen Verfahrens darstellen, bei dem ein Halbleitermaterial nach einer Basisdiffusion in einem Fenster für eine Eaitterdiffusion gebildet wird und
fig· 9 Ms 15 Querschnittsansichten einer weiteren Ausführungsform eines erfindungsgemäßen Verfahrens zur Herstellung einer integrierten Halbleiter schaltung.
Beispiel 1 Beispielt 1 und 2 veranschaulichen Zwischenergebnisse eines
• 10 -β09βββ/0411 BADORIGINAL
erfindungegemäßen Verfahrens, bei dem eine Kehrschichtverdrahtung in eine Isolierschicht so eingebracht wird, daß eine ebene Ober* fläche entsteht. Beispiel 1 bezieht sich auf den ersten HaIbechritt, bei dem das Metallmaterial in einem in einer zweiten Isolierschicht gebildeten Durchgangsloch begraben wird, über das di· Mehrschichtverdrahtung läuft·
Gemäß Fig. 1 wird auf einem Bereich einer Oberfläche eines HaIbleitersubstrats 1 vorzugsweise unter Anwendung einer Diffusions» technik ein Schaltungselement, wie z. B. ein Transistor, gebildet. Auf der gesamten Oberfläche des Halbleitersubstrats 1 wird eine erste Isolierschicht 2 gebildet. In dieser ersten Isolierschicht 2 wird eine Aussparung gebildet, um einen Teil des Bereiche freizulegen. Die erste Isolierschicht besteht z.B. aus Siliciumdioxid· Dann wird sowohl auf der Isolierschicht 2 als auch auf dem nicht durch die erste Isolierschicht bedeckten Toll dee Halbleitersubstrats 1 eine erste Aluminiumverdrahtungsschicht 3 gebildet« Die erste Aluminiumverdrahtungsschicht ist somit elektrisch mit dem Schaltungselement verbunden. Sie wird mit einer «weiten Isolierschicht 4 bedeckt. Diese ist z.B. als Phosphor-•ilikat-Glaeschicht mit einer Dicke von einem /x ausgebildet· Schließlich wird durch einen Fotoätzprozesa ein Durchgangsloch für die AnschluSverdrahtungsschlchten gebildet«
Gemäfi Pig. 2 let auf der gesamten Oberfläche durch Vakuumverdampfunp Aluminium abgelagert, um eine Aluminiumdeckschicht 6
- 11 -
BAD ORIGINAL 609886/0411
einer Dicke von 1 bis 1,5/i zu bilden. Der auf dem Durchgangsloch 5 abgelagerte Teil der Aluminiumdeckschicht 6 liegt in einer niedrigeren Ebene als der auf der zweiten Isolierschicht 4 abgelagert© Teil.
Sas so behandelte Halbleitersubstrat wird in ein Bad aus einer wässrigen Phosphorsäurelöeung eingetaucht, die auf einer Temperatur von annähernd 300C gehalten wird· Hierdurch wird auf die im folgenden beschriebene Weise eine elektrolytische Atzung durchgeführt. Die auf der zweiten Isolierschicht 4 abgelagerte Aluminiumdeckschicht 6 wird als Anode ausgebildet. Eine in der lösung angeordnete Platinplatte steht dem Substrat in einer Entfernung gegenüber« die innerhalb des Bereiche von 10 bis 100 ca gehalten wird. Die Platinplatte wird so als Kathode ausgebildet und die elektrolytische Ätzung des Aluminiums der Deckschicht 6 wird mit einem Gleichstrom bei einer konstanten Spannung von 1,2 V ausgeführt·
Bei diesem Beispiel wird das Aluminium der Deckschicht 6 mit einer Geschwindigkeit von 2.500 bis 3.000 A/min abgeätzt. Im Vergleich hierzu erfolgt bei einem chemischen Ätzprozeß das Abätzen nur mit einer Geschwindigkeit von annähernd 150 A /min·
Venn das elektrolytische Ätzen fortschreitet, wird der in dem Durchgangsloch 5 abgelagerte Teil der Aluminiumschicht von dem Übrigen auf der zweiten Isolierschicht 4 abgelagerten Teil ge-
. - 12 -
609886/041 1 BAD original
trennt, vie dies in Fig. J dargestellt ist. fiaca dieser Trennung wird der in Durchgangeloch β befindliche Teil der Aluminiumschicht nicht mehr einer elektrolyt!sehen Ätzung, sondern nur noch einer chemischen Ätzung unterworfen«
Sie elektrolytisch« Atzung des Teile der Αΐυτηΐnlmadeckschicht 6, der auf der zweiten Isolierschicht 4 abgelagert ist« wird jedoch fortgesetzt· Sie geht so rasch vonstatten, daß der auf der zweiten Isolierschicht 4 abgelagerte Teil der Aluminiumdeckschicht 6 vollständig von der Oberfläche verschwunden ist, wenn sich der wesentliche Teil des Aluminiums noch im Durchgangsloch 5 befindet·
Sie elektrolytische Atzung wird fortgesetzt, bis der Strom plötzlich abfällt, wodurch die Beendigung des Abtragens der Aluminiundeckschicht 6 von der Isolierschicht angezeigt wird·
Das auf diese Weise im Durchgangeloch 5 begrabene Aluminium weist eine im wesentlichen ebene Oberfläche auf, auf die eine zweite Aluminiumverdrahtungeschicht aufzubringen ist· Das Aluminium im Durchgangeloch 5 ermöglicht es, daß die zweite Verdrahtungsschicht fest und wirksam mit der ersten Verdrahtungsschicht 3 verbunden wird. Die Herstellung der zweiten Verdrahtungsschicht wird im folgenden Beispiel erläutert·
Bei den vorliegenden Beispiel ist Aluminium verwendet· Es können jedoch auch andere Metalle Im Durchgangsloch mit zufriedenstellenden Ergebnisβen begraben werden.
BAD ORIGINAL
60988ß/rU 1 1
Beispiel 2
Dieses Beispiel stellt den zweiten Verfahrensschritt dar« der auf den ersten, in Beispiel 1 erläuterten, Halbschritt folgt· Der zweite Halbschritt umfaßt das Ausbreiten einer viellagigen Verdrahtungsschicht, wobei ein Metall für die Verdrahtung in eine dritte Isolierschicht derart eingegraben wird, daß die Oberfläche des versenkten Metalls im. wesentlichen in der gleichen Ebene, vie die der dritten Isolierschicht liegt·
Nachdem gemäß fig· 4 die Aluminiuiaschicht 6 im Durchgangsloch 5 vergraben ist, wird die gesamte Oberfläche durch chemisches Aufdampfen mit einer dritten Isolierschicht 7 bedeckt. Diese Schicht besteht s.B. aus Phosphor silikat glas und weist eine Dicke von 2/x auf. In der dritten Isolierschicht 7 wird, wie in Pig· 5 dargestellt, ein Ausschnitt 8 mit einem Küster gebildet, das dem der zu bildenden zweiten Verdrahtungsschicht entspricht· Somit wird wenigstens ein Seil des im Durchgangsloch 5 vergrabenen Metalls freigelegt·
h wird durch Vakuumverdampfung auf der gesamten Oberfläche Aluminium abgelagert, um eine, in ä^er Fig· nicht dargestellte, Aluminiundeckschicht mit einer Dicke von 2,0 bis 2,5/1 zu bilden· Der am Ausschnitt 8 abgelagerte Teil der Aluminiumdeckschicht liegt in einer niedrigeren Ebene als der auf der dritten Isolierschicht 7 abgelagerte (Deil· Es wird sodann in der gleichen Weis·«
609886/0411 bad ORIGINAL
276 525 7
su Beispiel 1 anhand der Fig. 1 bis 3 beschrieben, eine elektrolyt! sehe Abätzung der Aluainiumdeckschicht durchgeführt. Beim fortschreiten des Ätzprozessea wird der im Ausschnitt 8 abgelagert# Teil des Aluminiums von dem übrigen auf der dritten Isolierschicht 7 abgelagerten Teil getrennt· Nach der Trennung wird nur der auf der dritten Isolierschicht 7 abgelagerte Teil des AIuainiums schnell abgeätzt und schließlich vollkommen entfernt· Der im Ausschnitt 8 verbleibende Teil des Aluminiums bildet somit die weite Aluminiumverdrahtungoschicht 9· deren Oberfläche, wie in fig· 6 dargestellt, im wesentlichen in der gleichen Ebene wie die der dritten Isolierschicht 7 liegt·
falle die Herstellung einer dritten, einer vierten oder noch mehr Aufeinanderfolgender Verdrahtrungßschichten gefordert wird, kann dae beschriebene Verfahren wiederholt werden. Hit anderen Worten, die folgenden Schritte können wiederholt werden. Erstens wird das Halbleitersubstrat mit einer Isolierschicht bedeckt, dann wird an der Stelle der Isolierschicht, an der eine Verbindung zwischen Verdrahtungsschichten gebildet werden soll, ein Durchgangsloch gebildet· Die Isolierschicht ist z.B. als Phosphorsilikatglas-Bchicht ausgebildet. Zweitens wird auf der gesamten Oberfläche Aluminium abgelagert und dann durch einen elektrolytisch en AtzproseB das Aluminium mit Ausnahme des Teile, der im Durchgangsloch abgelagert ist, abgeätzt. Drittens wird erneut auf die Oberfläch· eine Isolierschicht, z.B. eine Phosporsilikat-Glasschicht, aufgebracht und dann «in Ausschnitt mit einem Küster, das dem der
BAD ORIGINAL · "J
609886/041 1
nachfolgenden Verdrahtungeschicht entspricht, gebildet· Schließ« lieh wird in gleicher Weise vie beim zweiten Verfahrensschritt Aluminium in dem Ausschnitt begraben·
Beiepiel 3
Dieses Beispiel beschreibt eine weitere Ausführungsform des erfindungsgemäß en Verfahrene· tfach einer Basisdif fusion wird in dem in einer oxidierten Oberflächenschicht gebildeten Fenster(n) durch epitaxiales Wachstum Halbleitermaterial für die Emitterdiffusion aufgebaut, so daß eine für den Kontakt mit einem Verdrahtungemetall ebene Oberfläche entsteht·
Gemäß fig. 7 ist in einem Siliziumsubstrat 10 durch ein übliches selektives Diffusionsverfahren eine Basis 11 gebildet· An der Stelle, an der der Emitter in die Basis 11 eindiffundiert werden soll, wird dann in der Isolierschicht 12 - einer oxidierten Oberflächenschicht - ein Fenster 13 für die Eaitterdiffusion hergestellt. Es wird dann auf der gesamten Oberfläche eine Halbleiterschicht, wie eine polykristallin Siliziumschicht 14, die mit einer großen Menge an Phosphor dotiert ist, gebildet« Der auf dem Fenster 1J abgelagerte Teil der Halbleiterschicht 14 liegt in •iner niedrigeren Ebene als der nuf der Isolierschicht 12 abgelagerte Teil. Diese Bildung der polykristallinen Siliziumschicht 14 wird vorzugsweise durch Zersetzung von Konosilan (SiH^) und Phosphin (PH,) in einem Ofen bei einer Temperatur von 600 bie TOO0C bewirkt. Die durch eine derartige thermische Zersetzung
-16-
609886/041 1 BAD original
erzeugten gasförmigen Komponenten kondensieren auf der Oberfläche des Siliziumsubstrats im Ofen und bauen die polykristalline SiIigiumschicht auf. Bei diesem Verfahreneschritt kann eine große Kenge an Phosphor oberhalb der Löslichkeitsgrenze in daa polykristalline Silizium dotiert werden·
Als Abänderung dieses Verfahrensachrittes kann anstelle des polykristallinen Siliziums ein Silizium-Einkristall im Fenster 13 gebildet werden· Dies kann durch Aufheizen des Ofens auf eine Temperatur von 1.1000C bis 1»200°C erreicht werden« Durch diesen Verfahrensschritt wird auf der oxidierten Schicht 12 polykrictallines Silizium aufgebaut. ^ "'' '-'-""■ : ·
Das so behandelte Siliziumsubstrat wird sodann in ein Bad aus einer Ätzlösung eingetaucht, in dem eine elektrolytische Ätzung derart bewirkt wird, daß ein Teil der auf der Isolierschicht 12 abgelagerten polykristallinen ßiliziumschicht 12 als Anode ausgebildet wird. Die Ätzlb'eung wird z.B. durch Vermischen von acht Gewichtsprozenten einer wässrigen phosphorigen Säure einer Konzentration von 85% oder mehr mit zwei Gewichtsprozenten einer wässrigen Fluorwasserstoffsäure einer Konzentration von ^7% oder Mehr und mit 90 Gewichtsprozenten Wasser hergestellt. Andererseits kann die Ätzlösung durch Mischen von 100 Gewichtsteilen tiner 99#igen wässrigen Essigsäure mit 10 Gewichtsteilen einer 62%igen wässrigen Salpetersäure und mit einem Gewichteteil einer 50%igen wässrigen Fluorwasserstoffsäure hergestellt werden· Di·
BAD ORIGINAL
609886/0411
(Temperatur des Bades vird vorzugsweise auf 350C gehalten.
Pas auf der Isolierschicht 12 abgelagert· polykristallin« Silicium 1A- vird durch den elektrolytischen Itzvorgang leicht mit einer Geschwindigkeit von 1.000 bis 2.000 4/min abgeätzt· Beim Fortschreiten des elektrolytischen Itzprozesses vird das im Fenlter 13 verbleibende polykristalline Silizium (oder bei dem abgeänderten Verfahrensschritt der ßilizium-Einkristall ) nur einer geringen oder keiner Ätzung unterworfen« nachdem es von dem auf der Isolierschicht 12 abgelagerten polykristallinen Silizium getrennt ist. So vird die Einebnung bewirkt· Dieses Verfahren 1st dem zu Beispiel 1 anhand der Pig· 1 bis 3 beschriebenen Verfahren ahnlich.
Das so behandelte Siliziumsubstrat wird dann erhitzt, wodurch der Phosphor in den im Fenster 13 verbliebenen polykristallinen Silizium bzw. Silizium-Einkristall in das Siliziumsubstrat eindiffundiert wird, um einen Emitter zu bilden (vgl. Fig· 8)· Danach vird auf der abgeflachten Oberfläche ein Metall 15 für die Verdrahtung abgelagert.
Bei dieser Planarhalbleitervorrichtung ist das polykristalline ßili ζ ium oder der Einkristall la Fenster 13 zwischen das Verdrahtungsmetall 13 und den Emitterübergang als eine Zwischenltitung gefügt, die daa Verdrahtungsmetall mit dem Emitter verbindet« Das Verdrahtungsmetall 13 erreicht somit den Emitter- .
- 18 -
ß Π 9:8 8 8 / 0 A 1 1 BAD ORIGINAL
Übergang selbst dann nicht, wenn ee In den Zwischenleiter eindiffundiert*
Per erläuterte planare Halbleiteraufbau ist insbesondere vorteil« baft bei Halbleitervorrichtungen» die wie Hochfrequenztransietoren flache oder schmale übergänge besitzen«
Beispiel 4
Dieses Beispiel stellt den Verfahrensschritt des Abflachens bzw. Einebnens einer Halbleiteroberfläche einer integrierten Halbleiterschaltung dar. Der Verfahrensschritt betrifft einen verbesserten "Isoplanar-Prozess", bei den keine selektive Oxidation angewandt wird.
Gemäß Fig. 9 wird auf einer Oberfläche eines p-leitenden HaIbleitersubetrats 16 durch Diffusion von Antimon in hoher Konzentration eine η-leitende eingegrabene Schicht 17 gebildet·
Gemäß Fig. 10 wird z.B. durch eine thermische Oxidationstechnik oaek· eine Isolierschicht 18, z.B. eine Siliziumdioxidschicht, -ce gebildet. Die Dicke der Isolationsschicht liegt zwischen 2 und 3,Ji. Es ist offensichtlich, daß keine selektive Oxidationstechnik angewandt wird. Z.B. kann durch £rhitzen des ßiliziuEhalbleitersubstrats in einea Ofen bei einer Temperatur von 1.250°C über ein« Zeit-
BAD ORIGINAL
-19-
609886/041 1
dauer von 310 Minuten unter Einblasen von Dampf von 10O0O eine giliziumdioxidschicht mit einer Dicke von 2,2 u gebildet werden·
Gemäß Fig· 11 wird die Isolierschicht einem Fotoätzprozeß derart unterzogen, daß nur der im Isolationsbereich befindliche Teil des Biliziumdioxida übrigbleibt· Der Isolationsbereich weist ein geschlossenes Muster auf·
Gemäß FIg* 12 wird dann ein Halbleiter 19 (z.B. eine n-leitende Siliziumschicht mit einer Dicke von 2,5 fcl» 3»5/Ü gebildet· Zur Bildung dieser Siliziumschicht kann die übliche Technik des epitaxial en Wachstums unter Verwendung von Monosilan angewandt werden· Auf dem Siliziumsubstrat bzw· auf der Isolierschicht (Siliziumdioxid) 18 werden unter üblichen Bedingungen des epitaxiolen Wachstums Einkristalle 20 und polykristallines Silizium gebildet·
Gemäß Pig· 13 wird eine Insel des Einkristalle 20 von den vielen anderen auf die Oberfläche des Siliziumsubstrats gelegten Inseln getrennt. Diese Trennung wird durch elektrolytisches Itzen gemäß dieser Erfindung bewirkt, wobei das polykristalline Silizium 21 in der gleichen Weise, wie zu Beispiel 3 beschrieben, weggeätzt wird· Aue Yig· 13 ist ersichtlich, daß die Isolation dee Einkristalls 20 sowohl durch die Siliziumdioxidschicht 18 eines ge« schloseenen Mustere und den pn-übergang gewährleistet ist, der vorher zwischen dem Einkristall 20 und dem Halbleitersubstrat ge-
609886/041 1
- 20·
BAD ORIGINAL
22652b/ .20.
bildet worden ist.
Gemäß Fig· 14 wird dae bo behandelte Biliziumhalbleitersubstrat daraufhin einer thermischen Oxidation ausgesetzt, um auf Jeder ßilizium-Einkristallschicht 20 eine ßiliziuiadioxidschicht 22 zu bilden. Diese Siliziumdioxidschicht 22 hat im wesentlichen die gleiche Oberflächenebeno wie die Siliziumdioxidschicht 18· Daraufhin wird auf Jeder isolierten Einkristallinsel 20 ein in Flg. jiicht dargestelltes Schaltungselement gebildet, wobei die oben erwähnte Siliziumdi'oxidßchicht 22 ale Maske gegen !Diffusion benutzt wird·
Bei diesem Beispiel kann die Bildung der in Fig· 11 dargestellten 'Siliziumdioxidschicht 18 alt einem geschlossenen Muster auch durch Itzen unter Verwendung einer Siliziumnitridmaske 23 entsprechend 7ig· 15 bewirkt werden. Gemäß diesem Verfahren kann die darauffolgende Trennung der Silizium-Einkrißtallcchicht 20 wegen der auf der Spitze der Siliziumdioxidschicht 18 abgelagerten Siliziumnitridschicht 23 (vgl. Fig. 15) leicht durch elektrolytisches iteen ausgeführt werden·
Bei diesem Beispiel können vor dom zu Fig· 12 erläuterten elektrolytiechen itζvorgang Verunreinigungen, wie ζ·Β· Phosphor, in hoher Konzentration in die Siliziumhalbleiterschicht 19 eindiffundiert werden. Diese Vorbehandlung hat den Vorteil, daß der auf der Isolierschicht (Siliziumdioxidschicht) 18 abgelagerte Teil
BAD ORIGINAL - 21 -609886/041 1
2f[ der Siliziumhalbleiterschicht 19t &·&· der polykristallinea Silizium enthaltende !Teil, weit schneller abgeätzt wird, als der auf dem SiIiziumhalbleitersubstrat 16 abgelagerte Seil 20, der Silizium-Einkristalle enthält· Hierdurch wird leicht eine. !Trennung dar !Einkristallschichten 20 erhalten· Dies deshalb, weil die Ge« gchwindigkeit der Diffusion des Phospors in das polykristalline Silizium 21 zwei- oder dreimal höher ist als die der Diffusion in die Einkristalle 20· Die Vorbehandlung wird vorteilhaft beim Ätzen einer ßiliziumschicht insbesondere mit hohem spezifischen Widerit and, d.h· mehreren Onm-cm oder mehr angewandt*
^yinsprüche
15 Figuren
BAD ORIGINAL
609886/0411

Claims (1)

  1. . ι
    Vorfahren sur Herstellung einer integrierten Halbleiterschaltung, bei dem an einer Cborfläche einos Holbloitorcubatrata eine eingegrabene Schicht und in einen Isolationsbereich^ eine Isolierschicht gebildet wird, ferner durch epitaxialee Wachstum auf der geseilten Oberfläche des Halbleiternubctrats eine Eelbloiterechicht gebildet vird und die Halbleiter»· Schicht so behandelt vird, daß sie in den durch die Isolierschicht eingegrenzten Boreich in Fora von Inseln übrigbleibt und schließlich auf einor der Inseln ein Schaltungoelonont gebildet vird, daduroh gekonnaeichnot, daß die Isolierschicht als geschlossenes tfustor ausgebildet iat und das epitoxialo Vachstrun derart auegeführt vird, daß
    ORIGINAL
    60988ß/0A1 1
    eich der auf den Halbleitersubstrat abgelagerte der durch dio Isolierschicht eingegrenzt ist, in einer niedrigeren Ebene öle der auf der Isolierschicht abgelagert· Seil der H&lbleiterschicht befindet, und der erstgenannte Teil monokristallin und der zuletztgenannte Teil polykristallin ausgebildet ist» ferner das eo behandelte Halbleitersubstrat in ein Bad aus einer XtzlöGung eingetaucht wird, in dem eine elektrolytische Ätzung derart aufgeführt wird, daß der auf der Isolierschicht abgelagerte Teil der Halbleiterschicht als Anode geschaltet wird» wodurch dieser Teil entfernt wird» und der durch die Isolierschicht eingegrenzte Teil der Halb« lederschicht in Form von Inseln Übrigbleibt·
    2, Jo* Verfahren nach Anspruch^» dadurch gekennzeichnet, daß vor dom elektrolytischen It sen in die Halbleiterschicht Verunreinigungen eindiffundiert werden·
    Jt* Vorfahren nach Anspruch y» dadurch g ο k β η E» üeichne t, daß zur Bildung der Isolierschicht durch epitaxiales Wachstum auf der gesamten Oberfläche des Halb«
    ί leitersubßtrats eine Siliziumoxidschicht gebildet wird, die in
    j wesentlichen die gleiche Dicke wie die zu bildende Halbleiter« schicht besitzt, auf der gesamten Oberfläche der Silizium« oxidschicht eine Siliziu&nitridschicht gebildet wird, die ßilisluanitrideehicht derart siit einem Muster versehen wird«
    - 6-
    BAD 609886/041 1
    daß ddo Siliciumnitrid cuf dea icolierten Bereich verbleibt, uod denn die ßilisiinioxidschicht untor Verwendung &er Gilisiua- nitridcchidit ids tlazko selektiv entfernt wird·
    BAD ORIGINAL
    609886/OA11
DE2265257A 1971-10-11 1972-10-11 Verfahren zur Herstellung einer integrierten Halbleiterschaltung Expired DE2265257C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP46080047A JPS5232234B2 (de) 1971-10-11 1971-10-11

Publications (2)

Publication Number Publication Date
DE2265257A1 true DE2265257A1 (de) 1977-02-10
DE2265257C2 DE2265257C2 (de) 1983-10-27

Family

ID=13707313

Family Applications (2)

Application Number Title Priority Date Filing Date
DE2265257A Expired DE2265257C2 (de) 1971-10-11 1972-10-11 Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE2249832A Expired DE2249832C3 (de) 1971-10-11 1972-10-11 Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE2249832A Expired DE2249832C3 (de) 1971-10-11 1972-10-11 Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen

Country Status (4)

Country Link
US (1) US3849270A (de)
JP (1) JPS5232234B2 (de)
DE (2) DE2265257C2 (de)
GB (1) GB1413161A (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583380B2 (ja) * 1977-03-04 1983-01-21 株式会社日立製作所 半導体装置とその製造方法
JPS5893261A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 半導体装置の製造方法
WO1990000476A1 (en) * 1988-07-12 1990-01-25 The Regents Of The University Of California Planarized interconnect etchback
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
US5096550A (en) * 1990-10-15 1992-03-17 The United States Of America As Represented By The United States Department Of Energy Method and apparatus for spatially uniform electropolishing and electrolytic etching
US6315883B1 (en) 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6709565B2 (en) 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6653226B1 (en) 2001-01-09 2003-11-25 Novellus Systems, Inc. Method for electrochemical planarization of metal surfaces
US6848975B2 (en) * 2002-04-09 2005-02-01 Rensselaer Polytechnic Institute Electrochemical planarization of metal feature surfaces
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2104776A1 (de) * 1970-02-03 1971-08-19 Hitachi Ltd Halbleitervorrichtung mit einem Halb leiterbauelement in einer isolierten Halb leiterzone
DE1296266B (de) * 1964-12-22 1974-10-10 Verfahren zum elektrischen isolieren von einkristallinen bereichen in einer integrierten halbleiterschaltung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3169892A (en) * 1959-04-08 1965-02-16 Jerome H Lemelson Method of making a multi-layer electrical circuit
GB1048424A (en) * 1963-08-28 1966-11-16 Int Standard Electric Corp Improvements in or relating to semiconductor devices
US3409523A (en) * 1966-03-10 1968-11-05 Bell Telephone Labor Inc Electroetching an aluminum plated semiconductor in a tetraalkylammonium hydroxide electrolyte
FR96113E (fr) * 1967-12-06 1972-05-19 Ibm Dispositif semi-conducteur.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1296266B (de) * 1964-12-22 1974-10-10 Verfahren zum elektrischen isolieren von einkristallinen bereichen in einer integrierten halbleiterschaltung
DE2104776A1 (de) * 1970-02-03 1971-08-19 Hitachi Ltd Halbleitervorrichtung mit einem Halb leiterbauelement in einer isolierten Halb leiterzone

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z.: Journal of the Electrochemical Society, Bd. 105, Nr. 7, Juli 1958, S. 402-408 *

Also Published As

Publication number Publication date
US3849270A (en) 1974-11-19
DE2249832C3 (de) 1982-02-18
JPS4845185A (de) 1973-06-28
JPS5232234B2 (de) 1977-08-19
DE2249832B2 (de) 1977-06-02
DE2249832A1 (de) 1973-04-19
GB1413161A (en) 1975-11-05
DE2265257C2 (de) 1983-10-27

Similar Documents

Publication Publication Date Title
EP0001100B1 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE3021206C2 (de) Verfahren zur Herstellung von Leiterbahnen auf Halbleiterbauelementen
DE2732184C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2265257A1 (de) Verfahren zum herstellen von inselartigen einkristallbereichen fuer integrierte halbleiterschaltungen
DE2521568A1 (de) Verfahren zum herstellen von integrierten halbleiterbauelementen
DE2615754C2 (de)
DE3841588A1 (de) Dynamischer vertikal-halbleiterspeicher mit wahlfreiem zugriff und verfahren zu seiner herstellung
DE19837395A1 (de) Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements
DE2033532C3 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid
DE2704413A1 (de) Verfahren zur herstellung von halbleiteranordnungen, bei dem eine dotierungsverunreinigung aus einer polykristallinen halbleiterschicht in ein unterliegendes einkristallines halbleitermaterial eindiffundiert wird
DE2365056A1 (de) Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche
DE1614457A1 (de) Halbleitervorrichtung und Verfahren zu seiner Herstellung
DE1589687C3 (de) Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE112016000050B4 (de) Verfahren zur Herstellung eines Splitgate-Leistungsbauelements
DE2615438A1 (de) Verfahren zur herstellung von schaltungskomponenten integrierter schaltungen in einem siliziumsubstrat
DE2449012A1 (de) Verfahren zur herstellung von dielektrisch isolierten halbleiterbereichen
DE2510593C3 (de) Integrierte Halbleiter-Schaltungsanordnung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2235185A1 (de) Monolithische integrierte schaltung
DE2628382A1 (de) Verfahren zum herstellen von aus aluminiumoxid bestehenden dielektrischen isolationszonen in integrierten schaltungen
DE1814747C2 (de) Verfahren zum Herstellen von Feldefekttransistoren
DE2616857A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2516393A1 (de) Verfahren zum herstellen von metall- oxyd-halbleiter-schaltungen
DE2703618A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung

Legal Events

Date Code Title Description
8181 Inventor (new situation)

Free format text: TAKAGI, MIKIO, TOKYO, JP NAKAYAMA, KAZUFUMI TERADA, CHIAKI, KAWASAKI, KANAGAWA, JP KAMIOKA, HAJIME,HOHYA, TOKYO, JP

8128 New person/name/address of the agent

Representative=s name: BLUMBACH, P., DIPL.-ING., 6200 WIESBADEN WESER, W.

AC Divided out of

Ref country code: DE

Ref document number: 2249832

Format of ref document f/p: P

D2 Grant after examination
8364 No opposition during term of opposition