DE19950579A1 - Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom - Google Patents

Kompensations-MOS-Bauelement mit hohem Kurzschlußstrom

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Abstract

Die Erfindung betrifft ein Kompensations-MOS-Bauelement, bei dem zur Verhinderung einer Zerstörung des Bauelements bei hohem Kurzschlußstrom eine Löcherinjektion aus einem Injektor (11) vorgenommen wird, so daß mit zunehmender Elektronendichte auch die Löcherdichte ansteigt und die Feldwirkung der Elektronen kompensiert wird.

Description

Die Erfindung betrifft ein Kompensations-MOS-Bauelement mit einem eine erste Hauptoberfläche und eine zur ersten Haupto­ berfläche gegenüberliegende zweite Hauptoberfläche aufweisen­ den Halbleiterkörper aus einem hochdotiertem und an die zwei­ te Hauptoberfläche angrenzenden Halbleitersubstrat des einen Leitungstyps, einem Halbleitergebiet des einen Leitungstyps, das sich zwischen der der zweiten Hauptoberfläche abgewandten Seite des Halbleitersubstrates und der ersten Hauptoberfläche erstreckt und in das ausgehend von der ersten Hauptoberfläche und sich in Richtung auf die zweite Hauptoberfläche erstrec­ kende Halbleiterbereiche des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps eingelagert sind, und mit auf den beiden Hauptoberflächen vorgesehenen Elektroden.
Bei derartigen Kompensations-MOS-Bauelementen, im folgenden auch kurz Kompensationsbauelemente genannt, wird der Strom im Halbleitergebiet, das im folgenden als n-leitend angenommen wird und das infolge der eingelagerten Halbleiterbereiche des p-Leitungstyps säulenartig gestaltet ist, als reiner Elektro­ nenstrom geführt. Wegen der bei solchen Kompensationsbauele­ menten möglichen hohen n-Dotierung kann beispielsweise bei einer Auslegung für Sperrspannungen von etwa 600 V deren ak­ tive Fläche gegenüber herkömmlichen Bauelementen um etwa ei­ nen Faktor 5 verringert werden. Dies führt letztlich dazu, daß bei für 600 V ausgelegten Kompensations-MOS-Bauelementen im Vergleich zu herkömmlichen Leistungs-MOS-Bauelementen, wie insbesondere Transistoren, eine um einen Faktor 5 höhere Stromdichte auftritt. Im Falle eines Last-Kurzschlusses fährt ein konventionelles Bauelement wie auch ein Kompensationsbau­ element von seiner Durchlaßkennlinie auf eine durch das Aus­ gangskennlinienfeld vorgegebene Begrenzung. Hierbei erhöht sich der absolute Strom im Bauelement je nach dessen Design um mindestens einen Faktor 2 bis 5.
In diesem Zusammenhang ist noch zu beachten, daß bei der Kom­ pensation im n-leitenden Halbleitergebiet mit den in diesem vorgesehenen p-leitenden Halbleiterbereichen infolge deren enger Nachbarschaft relativ hohe Querfelder auftreten, die die Elektronen noch zusätzlich auf einen engeren Strompfad einschränken, als dies an sich durch das mit den Halbleiter­ bereichen des anderen Leitungstyps durchsetzte Halbleiterge­ biet des einen Leitungstyps vorgesehen ist.
Infolge der insbesondere im Kurzschlußfall auftretenden gro­ ßen Stromdichten wird das elektrische Feld durch die frei be­ weglichen Ladungsträger stark beeinflußt. Für das elektrische Feld E gilt näherungsweise der folgende (eindimensionale) Zu­ sammenhang:
dE/dx = -e/ε (p - n + ND - NA) und (1)
jn = -e n vnsat (2)
mit
x = Ausdehnung in das Volumen des Kompensationsbauele­ mentes in Richtung des elektrischen Feldes E,
e = Elementarladung,
ε = Dielektrizitätskonstante des Halbleitermaterials, insbesondere des Siliziums,
p = Konzentration der freien beweglichen Löcher am gleichen Ort wie die Elektronen,
n = Konzentration der freien beweglichen Elektronen am gleichen Ort wie die Löcher,
ND = Konzentration der ionisierten Donatorrümpfe,
NA = Konzentration der ionisierten Akzeptorrümpfe,
jn = Dichte des Elektronenstroms und
vnsat = Sättigungsgeschwindigkeit der Elektronen im Be­ reich eines hohen elektrischen Feldes E.
Aus der Gleichung (1) ist ohne weiteres zu ersehen, daß bei einem Anstieg der Elektronenkonzentration n bis in die Grö­ ßenordnung der Konzentration ND der ionisierten Donatorrümpfe die ursprünglich durch diese vorgesehene Steigung des elek­ trischen Feldes aufgehoben oder sogar umgedreht werden kann. Dabei ist zu bedenken, daß im n-leitenden Halbleitergebiet die Konzentration NA der ionisierten Akzeptorrümpfe und die Konzentration der freien beweglichen Löcher im wesentlichen Null sind.
Da die Fläche unter der Kurve des elektrischen Feldes zwi­ schen Source und Drain der daran angelegten Spannung ent­ spricht und mit zunehmendem Kurzschlußstrom bei festgehalte­ ner Gatespannung die Feldkurve schließlich kippt, ergibt sich damit eine abnehmende Spannungsfestigkeit. Bei derzeitigen auf 600 V ausgelegten Bauelementen wird nur mehr etwa bei ei­ ner dreifachen spezifizierten Nennstromdichte noch die spezi­ fizierte Sperrspannung erreicht. Für höhere Kurzschlußströme muß die maximal zulässige Sperrspannung vermindert werden, d. h., die Stromdichte wird in Abhängigkeit von der Spannung reduziert. Dies hat den Nachteil, daß die Durchlaßverluste bei Nennstrom oder wenig darüber im Vergleich zu einem Bau­ element mit höherer Begrenzungsstromdichte schon deutlich zu­ nehmen.
Diese Schwierigkeit kann grundsätzlich nur durch zwei ver­ schiedene Methoden umgangen werden.
Bei der ersten Methode wird die Grunddotierung in dem n-lei­ tenden Halbleitergebiet und in den p-leitenden Halbleiterbe­ reichen erhöht, während bei der zweiten Methode zusätzliche Löcher zur Kompensation der Elektronen erzeugt werden.
Der Anwendung der ersten Methode sind Grenzen gesetzt, da bei einer weiteren Erhöhung der Grunddotierung wegen der Kompen­ sationsbedingung entsprechend engere Abmessungen benötigt werden, welche schwierig zu realisieren sind. Für die zweite Methode wurden bisher keine näheren Überlegungen angestellt. So gibt es bisher keine Kompensations-MOS-Bauelemente, bei denen Kurzschlußströme bei voller Spannungsfestigkeit für beispielsweise 600 V so hoch liegen können, daß auch bei dop­ peltem oder dreifachem Nennstrom noch keine höhere als die lineare Durchlaßverlustzunahme auftritt.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Kompen­ sations-MOS-Bauelement zu schaffen, für das höhere Begren­ zungsströme ohne dessen Zerstörung zulässig sind.
Diese Aufgabe wird bei einem Kompensations-MOS-Bauelement der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in das Halbleitergebiet im Bereich zwischen den der ersten Hauptoberfläche abgewandten Enden der Halbleiterbereiche und dem Halbleitersubstrat eine hochdotierte Feldstoppschicht des einen Leitungstyps vorgesehen ist und daß zwischen der Feld­ stoppschicht und der zweiten Hauptoberfläche Injektorzonen des anderen Leitungstyps in das Halbleitergebiet und/oder das Halbleitersubstrat eingebettet sind.
Dabei geht die vorliegende Erfindung von den folgenden Über­ legungen aus:
Bei einem Kompensations-MOS-Bauelement wird im Halbleiterge­ biet des einen Leitungstyps und in den darin eingelagerten Halbleiterbereichen des anderen Leitungstyps das elektrische Feld bei Überstrombelastungen nur dann nicht weiter verzerrt, wenn bei weiter zunehmender Elektronendichte in dem Halblei­ tergebiet auch die Löcherdichte zunimmt und somit die Elek­ tronen in ihrer Feldwirkung kompensiert. Diese Kompensation muß aber bereits geschehen, bevor durch Lawinenmultiplikation der Elektronen die Ladungsträgerdichte und die elektrischen Feldverhältnisse außer Kontrolle geraten können.
Daher wird bei dem erfindungsgemäßen Kompensations-MOS-Bau­ element eine Injektorzone des anderen Leitungstyps, also vor­ zugsweise eine p-leitende Injektorzone, hinter einer dünnen hochdotierten Feldstoppschicht des einen Leitungstyps, also vorzugsweise einer n-leitenden Feldstoppschicht so angeord­ net, daß bei einem beginnenden Anstieg des elektrischen Fel­ des infolge der erhöhten Elektronenkonzentration das elektri­ sche Feld durch die Feldstoppschicht mittels des Punchthrough-Effektes hindurchgreifen und in den p-leitenden Halb­ leiterbereichen eine Löcherinjektion verursachen kann.
Damit ermöglicht das erfindungsgemäße Kompensations-MOS-Bau­ element durch feldabhängiges Einbringen von Minoritätsla­ dungsträgern aus den Injektorzonen in die Majoritätsladungs­ trägerbereiche eine Kompensation der Ladungsträger, ähnlich wie bei einem Bipolarbauelement, wie beispielsweise einem IGBT (Bipolartransistor mit isoliertem Gate), so daß die bei einer gegebenen Spannung maximal führbare Stromdichte nicht mehr grundsätzlich begrenzt ist.
Das erfindungsgemäße Kompensations-MOS-Bauelement verwendet die Injektorzonen zum feldabhängigen Injizieren von Minori­ tätsladungsträgern. Vor diesen Injektorzonen, die inselförmig in das Halbleitergebiet und/oder das Halbleitersubstrat ein­ gebettet sind, ist die hochdotierte Feldstoppschicht vorgese­ hen, deren Flächenladung in der Größenordnung der Durch­ bruchsladung liegt, so daß bei einem ansteigenden elektri­ schen Feld allmählich eine Injektion von Löchern erfolgt. Da die p-leitenden Injektorzonen hochdotiert sind und auch das Halbleitersubstrat hoch mit n-leitendem Dotierstoff dotiert ist, fällt an dem Übergang zwischen dem n+-leitenden Halblei­ tersubstrat zu der p-leitenden Injektorzone nur eine Zener­ spannung von etwa 6 V ab. Zur Verstärkung des Injektionsef­ fektes kann auch ein ohmscher Kontakt zwischen der p-leiten­ den Injektorzone und dem n+-leitenden Halbleitersubstrat vor­ gesehen werden. Dies kann gegebenenfalls so realisiert wer­ den, daß nach der Fertigstellung der Epitaxie zum Aufwachsen des n-leitenden Halbleitergebietes auf dem n+-leitenden Halb­ leitersubstrat das Halbleitersubstrat selbst bis zu den In­ jektorzonen abgeschliffen und dann ein Metallisierungsprozeß vorgenommen wird. Damit entfällt das Auftreten einer Zener- Spannung, so daß die Injektion von Löchern früher einsetzen wird.
Nachfolgend wird die Erfindung anhand der Zeichnung näher er­ läutert, in deren einziger Figur ein Kompensations-MOS-Bau­ element gemäß der vorliegenden Erfindung schematisch im Schnitt gezeigt ist.
Auf einem n+-leitenden Halbleitersubstrat 1 aus Silizium be­ findet sich ein n-leitendes Halbleitergebiet 2 aus ebenfalls Silizium, in welches p-leitende Halbleiterbereiche 3 einge­ bettet sind. Die Struktur aus dem Halbleitersubstrat 1, dem Halbleitergebiet 2 und den Halbleiterbereichen 3 kann bei­ spielsweise entweder durch mehrere Epitaxieschritte, verbun­ den mit Ionenimplantationen zur Erzeugung der Halbleiterbe­ reiche 3 oder durch Trenchätzen und epitaktisches Auffüllen der Trenche zur Bildung der Halbleiterbereiche 3 hergestellt werden, wie dies bereits mehrfach beschrieben worden ist.
In üblicher Weise sind auf einer zu einer Hauptoberfläche 5 gegenüberliegenden Hauptoberfläche 4 des Halbleitergebietes 2 bzw. der Halbleiterbereiche 3 eine Isolationsschicht 6 aus beispielsweise Siliziumdioxid, in welche Gateelektroden 7 aus beispielsweise polykristallinem Silizium eingebettet sind, und eine Metallisierung 8 aus beispielsweise Aluminium vorge­ sehen. Die Metallisierung 8 stellt Sourceelektroden dar, wel­ che mit Sourcezonen 9, die wie das Halbleitergebiet 2 n-lei­ tend sind, verbunden sind. Auf diese Weise wird eine MOSFET- Zelle 10 gebildet.
Die Drainelektrode ist in der Figur nicht gesondert darge­ stellt. Sie befindet sich auf dem n+-leitenden Halbleitersub­ strat 5.
Erfindungsgemäß sind bei diesem Kompensations-MOS-Bauelement p+-leitende Injektorzonen 11 im Grenzbereich zwischen dem Halbleitersubstrat 1 und dem Halbleitergebiet 2 vorgesehen.
Diese Injektorzonen 11 können gegebenenfalls auch ganz in den unteren Bereich des Halbleitergebietes 2 oder in das Halblei­ tersubstrat 1 eingelagert sein.
Vor den Injektorzonen 11 ist im Halbleitergebiet 2 aber auf jeden Fall eine n+-leitende Feldstoppschicht 12 vorgesehen, so daß bei einem beginnenden Anstieg des elektrischen Feldes durch die erhöhte Elektronenkonzentration das Feld durch die­ se Feldstoppschicht 2 hindurchgreifen und in den Injektorzo­ nen 11 eine Löcherinjektion verursachen kann. Durch diese Lö­ cherinjektion wird die bei einem Kurzschluß weiter zunehmende Elektronendichte kompensiert.
Die Flächenladung der Feldstoppschicht 12 liegt in der Grö­ ßenordnung der Durchbruchsladung (kritische Ladung, die über die erste Maxwell'sche Gleichung mit der kritischen Feldstär­ ke verknüpft ist), oder auch darunter; das heißt, die Feld­ stoppschicht 12 enthält so wenig Ladung, daß bei einem an­ steigenden elektrischen Feld allmählich eine Injektion von Löchern aus den Injektorzonen 11 erfolgen kann.
Da die Injektorzonen 11 hochdotiert sind und auch das Halb­ leitersubstrat 1 eine hohe Dotierungskonzentration besitzt, tritt am Übergang zwischen dem Halbleitersubstrat 1 und den Injektorzonen 11 nur eine Zener-Spannung von etwa 6 V auf. Diese Zener-Spannung von 6 V kann noch vermieden werden, wenn das Substrat bis zu den Injektorzonen 11 abgeschliffen wird (vgl. Strichlinie 13) und sodann auf dieses abgeschliffene Substrat eine Metallisierung aufgetragen wird.
Bezugszeichenliste
1
n+
-leitendes Halbleitersubstrat
2
n-leitendes Halbleitergebiet
3
p-leitendes Halbleitergebiet
4
erste Hauptoberfläche
5
zweite Hauptoberfläche
6
Isolationsschicht
7
Gateelektrode
8
Metallisierung
9
Sourcezone
10
MOSFET-Zelle
11
Injektorzone
12
n+
-leitende Feldstoppschicht
13
Strichlinie für Abtragen des Halbleitersubstrates

Claims (3)

1. Kompensations-MOS-Bauelement mit einem eine erste Haupt­ oberfläche (4) und eine zur ersten Hauptoberfläche (4) gegenüberliegende zweite Hauptoberfläche (5) aufweisenden Halbleiterkörper (1, 2) aus einem hochdotierten und an die zweite Hauptoberfläche (5) angrenzenden Halbleiter­ substrat (1) des einen Leitungstyps, einem Halbleiterge­ biet (2) des einen Leitungstyps, das sich zwischen der der zweiten Hauptoberfläche (5) abgewandten Seite des Halbleitersubstrates (1) und der ersten Hauptoberfläche (4) erstreckt und in das ausgehend von der ersten Haupt­ oberfläche (4) und sich in Richtung auf die zweite Haupt­ oberfläche (5) erstreckende Halbleiterbereiche (3) des anderen, zum einen Leitungstyp entgegengesetzten Lei­ tungstyps eingelagert sind, und mit auf den beiden Hauptoberflächen (4, 5) vorgesehenen Elektroden (8), dadurch gekennzeichnet, daß in das Halbleitergebiet (2) im Bereich zwischen den der ersten Hauptoberfläche (4) abgewandten Enden der Halblei­ terbereiche (3) und dem Halbleitersubstrat (1) eine hoch­ dotierte Feldstoppschicht (12) des einen Leitungstyps vorgesehen ist, und daß zwischen die Feldstoppschicht (12) und der zweiten Hauptoberfläche (5) Injektorzonen (11) des anderen Leitungstyps in das Halbleitergebiet (2) und/oder das Halbleitersubstrat (1) eingebettet sind.
2. Kompensations-MOS-Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Feldstoppschicht (12) so wenig Ladung enthält, daß bei einem beginnenden Anstieg des elektrischen Feldes durch erhöhte Konzentration von Ladungsträgern des einen Leitungstyps das elektrische Feld durch die Feldstopp­ schicht (12) hindurchzugreifen vermag und in den Injek­ torzonen (11) eine Injektion von Ladungsträgern des ande­ ren Leitungstyps auslöst.
3. Kompensations-MOS-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen Injektorzonen (11) und Halbleitersubstrat (1) ein ohmscher Kontakt hergestellt ist.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667514B2 (en) 2001-07-03 2003-12-23 Infineon Technologies Ag Semiconductor component with a charge compensation structure and associated fabrication
DE102005009000A1 (de) * 2005-02-28 2006-09-07 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbares Halbleiterbauelement mit verbesserter Inversdiode und Herstellungsverfahren hierfür
DE102006034678B3 (de) * 2006-07-24 2007-11-29 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE102007020657A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
US7973362B2 (en) 2006-10-05 2011-07-05 Infineon Technologies Austria Ag Semiconductor component and method for producing it
US9349792B2 (en) 2013-02-18 2016-05-24 Infineon Technologies Austria Ag Super junction semiconductor device having columnar super junction regions

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029944B2 (en) 2013-02-18 2015-05-12 Infineon Technologies Austria Ag Super junction semiconductor device comprising implanted zones

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5141889A (en) * 1990-11-30 1992-08-25 Motorola, Inc. Method of making enhanced insulated gate bipolar transistor
AU8472798A (en) * 1997-06-27 1999-01-19 Michigan Instruments, Inc. Non-invasive aortic impingement

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667514B2 (en) 2001-07-03 2003-12-23 Infineon Technologies Ag Semiconductor component with a charge compensation structure and associated fabrication
DE102005009000A1 (de) * 2005-02-28 2006-09-07 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbares Halbleiterbauelement mit verbesserter Inversdiode und Herstellungsverfahren hierfür
DE102005009000B4 (de) * 2005-02-28 2009-04-02 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
US7652325B2 (en) 2005-02-28 2010-01-26 Infineon Technologies Austria Ag Field effect controllable semiconductor component with improved inverse diode and production methods therefor
DE102006034678B3 (de) * 2006-07-24 2007-11-29 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
US7973362B2 (en) 2006-10-05 2011-07-05 Infineon Technologies Austria Ag Semiconductor component and method for producing it
DE102007020657A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
US7923772B2 (en) 2007-04-30 2011-04-12 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body and method for producing it
DE102007020657B4 (de) * 2007-04-30 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
US9349792B2 (en) 2013-02-18 2016-05-24 Infineon Technologies Austria Ag Super junction semiconductor device having columnar super junction regions

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