DE19949364A1 - Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur - Google Patents

Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur

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Abstract

Ein Leistungs-MOSFET weist eine Vielzahl von mit Abstand voneinander angeordneten Reihen von parallelen, die gleiche Erstreckung aufweisenden Gräben auf. Die Gräben sind mit einem Gateoxid ausgekleidet und mit einer einzelnen gemeinsamen Schicht aus leitendem Polysilizium gefüllt, das sich in jeden Graben erstreckt und über der Siliziumoberfläche liegt, die benachbarte Gräben verbindet. Der Sourcekontakt wird an einer Stelle hergestellt, der von den Gräben entfernt liegt und zwischen den Reihen von Gräben angeordnet ist. Die Gräben weisen eine Tiefe von 1,8 mum und eine Breite von 0,6 mum auf und sie weisen einen Abstand voneinander von ungefähr 0,6 mum oder mehr auf. Der Graben ist zwischen 0,2-0,25 mum tiefer als der Kanalbereich. Das Bauteil weist eine sehr niedrige Kenngröße auf und ist insbesondere bei Niederspannungsschaltungen brauchbar.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauteil der im Oberbegriff des Anspruchs 1 genannten Art sowie auf ein Verfahren zu seiner Herstellung.
Halbleiterbauteile mit MOS-Gate-Steuerung sind gut bekannt und sie können eine pla­ nare Kanalgeometrie oder eine Graben-Kanalgeometrie aufweisen.
Bei der Ausführungsform mit einer planaren Geometrie werden mit Abstand voneinan­ der angeordnete Kanalbereiche in die Oberfläche eines Halbleiterplättchens eindiffun­ diert, und MOS-Gate-Elektroden bedecken die invertierbaren Kanalbereiche, die coplanar zueinander sind. Derartige Strukturen sind über einen weiten Bereich von Durchbruchspannungen brauchbar.
Bei der Ausführungsform mit einer Grabengeometrie werden invertierbare Kanalberei­ che entlang der vertikalen Wände von U-förmigen Gräben gebildet, die in die Silizium­ oberfläche eingeätzt sind. Ein Source-Kontakt ist mit dem Kanalbereich und dem Sourcebereich für jede getrennte Grabeneinheit verbunden. Graben-Halbleiterbauteile werden vorzugsweise für niedrigere Durchbruchspannungs-Nennwerte verwendet, bei­ spielsweise von weniger als ungefähr 100 Volt.
Sowohl Bauteile mit einer planaren Geometrie als auch Bauteile mit einer Grabengeo­ metrie können mit Kanalbereichen ausgebildet werden, die eine mit Abstand angeord­ nete vieleckige oder mit Abstand angeordnete streifenförmige Anordnung aufweisen.
Halbleiterbauteile mit einer Grabengeometrie haben von Natur aus eine geringere Kapazität zwischen den Gate- und Drain-Elektroden und damit eine niedrigere Ladung QGD als planare Bauteile. Weil eine wesentliche Kenngröße eines MOSFETs in dem Produkt von QGD und dem Einschaltwiderstand RDSON besteht, werden Graben- Halbleiterbauteile häufig für Niedrigspannungsanwendungen bevorzugt, die einen mini­ malen Schaltverlust erfordern, wie z. B. bei MOSFETs, die in Leistungsversorgungen mit niedriger Spannung zur Lieferung von Leistung von einer Batterie an ein tragbares elek­ tronisches Bauteil verwendet werden, wie z. B. einem Laptop-Computer.
Die Geometrien von Graben-Halbleiterbauteilen haben nicht die beste Grabendichte ermöglicht, um den Wert von RDSON zu einem Minimum zu machen. Daher sind, obwohl das Graben-Halbleiterbauteil einen niedrigen Wert von QGD hat, komplizierte Herstellungsverfahren erforderlich, um auch einen niedrigen Wert von RDSON zu erreichen. Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauteil mit MOS- Gate-Steuerung, wie z. B. einen MOSFET, mit einer Grabengeometrie zu schaffen, das minimale Werte von QGD und RDSON aufweist, und gleichzeitig mit wenig aufwendigen und zuverlässigen Produktionstechniken hergestellt werden kann.
Diese Aufgabe wird durch die im Patentanspruch 1 bzw. 17 angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Gemäß der vorliegenden Erfindung wird eine neuartige Grabenstruktur und ein neuarti­ ges Herstellungsverfahren geschaffen, bei dem niedrige Werte sowohl für QGD als auch RDSON durch die Verwendung einer gemeinsamen Polysiliziumschicht für eine Vielzahl von benachbarten Gräben erreicht wird, wobei die Kontakte an die Source- und Kanal­ bereiche von den Grabenbereichen entfernt liegen. Als Ergebnis können die Gräben mit engerem Abstand voneinander angeordnet werden, um die Gesamtkanalbreite pro Flä­ cheneinheit zu vergrößern. Der Wert von QGD wird weiterhin durch die Verwendung einer neuartigen Graben-Mesa-Höhe und durch die Steuerung des Grabenbodens gegenüber der P/N-Grenzschicht verringert, die den Boden des invertierbaren Kanals entlang der Wände des Grabens bildet. Speziell wird eine Grabentiefe (oder Mesa- Höhe) von ungefähr 1,8 µm verwendet, wobei der Grabenboden in die P/N- Grenzschicht um ungefähr 0,2-0,25 µm eindringt.
Die neuartige Grabenstruktur hat weiterhin vorzugsweise eine Länge von weniger als ungefähr 20 µm und eine Breite von ungefähr 0,6 µm. Die Gräben sind in parallelen, sich über die gleiche Länge erstreckenden Gruppen mit einem Abstand von mehr als ungefähr 0,6 µm angeordnet. Die Gräben sind mit einer gemeinsamen Polysilizium­ schicht gefüllt, die als das Bauteil-Gate wirkt. Jeder parallele Satz von Gräben ist von einem benachbarten Satz von Gräben durch einen Streifen aus einem nicht mit Gräben versehenen Bereich getrennt, der senkrecht zu den langgestreckten Gräben verläuft. Die Source-/Basis-Kontakte sind in diesem Streifen entfernt von den Grabenstrukturen angeordnet, jedoch mit dem Kanalbereich und dem Sourcebereich für jeden Graben verbunden.
Dadurch, daß ein Kontakt lediglich mit dem Sourcebereich hergestellt wird, kann ein bidirektionales leitendes Bauteil gebildet werden.
Das erfindungsgemäße Halbleiterbauteil eignet sich von Natur aus für ein vereinfachtes Herstellungsverfahren mit einer verringerten Anzahl von Masken und kritischen Mas­ kenausrichtungen, und es weist eine verringerte Kenngröße auf.
Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnungen noch mehr erläutert.
In der Zeichnung zeigen:
Fig. 1 einen Querschnitt einer Zelle eines bekannten MOSFET mit planarer Geome­ trie.
Fig. 2 einen Querschnitt einer Zelle eines zweiten bekannten MOSFET mit planarer Geometrie.
Fig. 3 einen Querschnitt eines Zellenelementes eines bekannten Halbleiterbauteils mit Grabengeometrie.
Fig. 4 eine Draufsicht auf ein Halbleiterplättchen, das die vorliegende Erfindung bein­ halten kann.
Fig. 5 einen Querschnitt des aktiven Bereichs des Halbleiterplättchens nach Fig. 4 am Bereich "A" nach Fig. 4, der die Grabenstruktur und ein gemeinsames Poly­ silizium-Gate gemäß der vorliegenden Erfindung zeigt und einen Querschnitt in Fig. 6 entlang der Schnittlinie 5-5 nach Fig. 6 bildet.
Fig. 6 eine schematische Draufsicht auf den Bereich "A" nach Fig. 4, um zwei Reihen von Gräben und ihre entfernt angeordneten Source-Kontakte zu zeigen, wobei die obere Polysilizium-Schicht entfernt ist.
Fig. 7 einen Querschnitt nach Fig. 6 entlang der Schnittlinie 7-7 in Fig. 6, um die Source-Kontaktstruktur zwischen Reihen von Gräben in Fig. 6 zu zeigen.
Fig. 8 einen Querschnitt des Halbleiterplättchenbereiches "B" nach Fig. 4, der die Abschlußstruktur zeigt, die das Halbleiterplättchen nach Fig. 4 umgibt.
Fig. 9 eine schematische Draufsicht auf die Abschlußtopologie am Bereich 5 nach den Fig. 8 und 9.
Fig. 10 einen Querschnitt eines kleinen Teils eines Halbleiterplättchens, der die ersten Schritte bei der Herstellung eines Halbleiterbauteils gemäß der Erfindung zeigt.
Fig. 11 einen Querschnitt des Halbleiterplättchen-Teils nach Fig. 10 nach den Diffusi­ onsschritten zur Bildung der Bereiche, die zu den Source- und Kanalbereichen werden.
Fig. 12 einen Querschnitt der Struktur nach Fig. 11 nach der Formung typischer Grä­ ben.
Fig. 13 einen Querschnitt der Struktur nach Fig. 12 nach der Bildung eines Gateoxids in den Gräben und der Bildung einer Schicht von an Ort und Stelle dotiertem Polysilizi­ um.
Fig. 14 einen Querschnitt eines Teils des Abstandes zwischen Reihen von Gräben vor der Ausbildung des Source-/Kanal-Kontaktes.
Fig. 15 den Querschnitt nach Fig. 14 nach der Bildung der Kontaktbereiche für den Source-/Kanal-Kontakt und vor den Schritten, die die aktiven Bereiche gemäß Fig. 5 abschließen.
Fig. 1 zeigt im Querschnitt eine einzelne Leistungs-MOSFET-Zelle 30 eines Leistungs- MOSFET, der gemäß der US-Patentschrift 5 731 604 hergestellt ist, deren Inhalt durch diese Bezugnahme hier mit aufgenommen wird. Die Zelle 30 ist eine einer großen Anzahl von mit Abstand voneinander angeordneten vieleckigen planaren Zellen, die jeweils einen Kanal-Diffusionsbereich 31 vom P-Leitungstyp (der in vielen Fällen als Basisbereich bezeichnet wird) in einem, einen niedrigen spezifischen Widerstand auf­ weisenden, epitaxial gebildeten Substrat 32 einschließen. Der Kanalbereich 31 nimmt eine P+-Diffusion 33 und eine N+-Source-Diffusion 34 auf. Der Bereich zwischen dem Außenumfang des Sourcebereiches 34 an dessen oberer Oberfläche und dem Umfang des P-Bereiches 31 bildet einen planaren invertierbaren Kanalbereich 35. Der Kanalbe­ reich 35 ist durch eine Schicht aus Siliziumdioxid 36 bedeckt, die eine Gate- Isolierschicht bildet, und die Gate-Isolierschicht ist von einer leitenden Polysilizium­ schicht 37 bedeckt, die eine leitende Gate-Elektrode ist, die in manchen Fällen als Gate-Poly bezeichnet wird. Die Polysiliziumschicht 37 ist von einer durchgehenden Aluminium-Source-Elektrode 38 durch eine Isolierschicht 39 isoliert, die üblicherweise eine abgeschiedene Niedrigtemperaturoxid- oder LTO-Schicht ist. Es können auch andere Isoliermaterialien verwendet werden. Eine nicht gezeigte Drain-Elektrode ist an der Unterseite eines (nicht gezeigten) 375 µm dicken N++-Körpers befestigt, der die epitaxiale N-Schicht 32 trägt. Es sei darauf hingewiesen, daß die Source-Elektrode 38 sowohl mit dem N+-Sourcebereich 34 als auch dem P+-Bereich 33 in der geätzten Öff­ nung 40 in dem Silizium 32 in Kontakt steht.
Bei typischen Halbleiterbauteilen, die die Zellenstruktur nach Figur verwenden und die für Durchbruchsspannungen von weniger als ungefähr 40 Volt ausgelegt sind, bei­ spielsweise für eine VDS-Spannung von 24 Volt, und die durch eine Spannung VGS zwi­ schen dem Gate 37 und der Source 38 von 10 Volt eingeschaltet werden, hat die Source-Diffusion 34 eine Tiefe von ungefähr 0,4 µm, und die P-Basis 31 hat eine Tiefe von ungefähr 1,9 µm. Die Kapazität zwischen dem Gate 37 und der Drain-Elektrode 32 ist bei einer planaren Konstruktion, wie z. B. der nach Fig. 1, relativ hoch, so daß die Ladung QGD hoch ist, beispielsweise größer als ungefähr 12,3. Somit ist bei einer pla­ naren zellularen Konstruktion mit einem verringerten Einschaltwiderstand von ungefähr 9,3 mΩ die Kenngröße oder RDSON × QGD ungefähr 115 (mΩnc).
Fig. 2 zeigt eine weitere Zellenkonfiguration, die ähnlich der nach Fig. 1 ist, so daß gleiche Bezugsziffern gleiche Strukturen bezeichnen. Das Bauteil nach Fig. 2 unter­ scheidet sich grundlegend von dem nach Fig. 1 lediglich dadurch, daß eine Seiten­ isolations-Abstandsisolation 50 für das LTO 39 verwendet wird, und nicht ein photolitho­ graphischer Schritt zur Ausbildung der Kontaktöffnung 40. Für die gleiche Sperrspan­ nung und Gatespannung, wie sie weiter oben für Fig. 1 angegeben wurden, und unter Verwendung einer Source-Tiefe von 0,1 µm und einer Basistiefe von 1,5 µm übersteigt die Kenngröße für derartige Bauteile ungefähr 128 (mΩnc).
Es ist wünschenswert, diese hohe Kenngröße insbesondere für Niederspannungsbau­ teile zu verringern, die in Anwendungen mit relativ hohen Frequenzen verwendet wer­ den sollen, bei denen der Schaltverlust so weit wie möglich verringert werden muß. Die Kenngröße kann in einer streifenförmigen Grabenkonstruktion durch sorgfältige Opti­ mierung der Grabentiefe und der Tiefe der P-Basis verringert werden.
Fig. 3 zeigt schematisch den Querschnitt eines bekannten Halbleiterbauteils mit Gra­ bengeometrie, das ein epitaxiales N--Substrat 51 aufweist, das mit einer Vielzahl von parallelen Gräben versehen ist, von denen zwei in Form der Gräben 52 und 53 gezeigt sind, die in einem Kanal 54 vom P-Leitungstyp ausgebildet sind. N+-Sourcebereiche 55-56 erstrecken sich über die Länge der Gräben, wie dies für den Graben 52 gezeigt ist. Die Gräben 52 und 53 sind dann mit Gateoxidschichten 57 bzw. 58 ausgekleidet, und sie werden mit Polysiliziumstreifen 59 bzw. 60 gefüllt. Die Streifen 59 und 60 sind notwendigerweise an der oberen Oberfläche des Siliziums 51 unterbrochen, sie sind jedoch an irgendeinem anderen Bereich des Halbleiterplättchens verbunden, der nicht gezeigt ist, und sie sind mit einer gemeinsamen Gate-Elektrode 61 verbunden. Die Oberseiten der Polysiliziumstreifen 59 und 60 und ein Teil der Sourcebereiche 55 und 56 sind gegenüber einer Aluminium-Source-Elektrode 62 über LTO-Streifen 63 und 64 isoliert.
Die Struktur nach Fig. 3 ist eine Grabenstruktur, bei der invertierbare Kanäle in dem die vertikalen Wände der Gräben 52 auskleidenden P-Material gebildet werden, die sich von den Sourcebereichen 55-56 zum N-Bereich 51 erstrecken. Die Struktur weist einen niedrigen Wert von RDSON auf und wurde daher als die bevorzugte Struktur für Leistungs-Halbleiterbauteile mit MOS-Gate-Steuerung betrachtet, die zur Verwendung bei niedrigen Spannungen bestimmt sind, beispielsweise bei Spannungen von weniger als ungefähr 40 Volt.
Die vorliegende Erfindung ergibt eine neuartige Konstruktion für Halbleiterbauteile vom Grabentyp, bei der sich eine vereinfachte Herstellungstechnik und ein verbesserter Kompromiß hinsichtlich der Variablen QGD und RDSON ergibt, so daß ein Halbleiterbau­ teil für niedrige Spannungen mit einer verringerten Kenngröße und verringerten Kosten, verglichen mit bekannten Bauteilen, geschaffen wird.
Die Struktur des Halbleiterbauteils gemäß der Erfindung ist in den Fig. 4-9 gezeigt, und ein Verfahren zur Herstellung der Struktur ist in den Fig. 10-15 gezeigt.
Es wird zunächst auf Fig. 4 Bezug genommen, in der eine Draufsicht eines typischen Halbleiterplättchens 70 gezeigt ist, das die Struktur der vorliegenden Erfindung enthält. Das Halbleiterplättchen 70 kann eine Breite von 102 tausendstel Zoll und eine Länge von 157 tausendstel Zoll haben (die größte Größe, die in ein Halbleitergehäuse vom SO8-Typ paßt), obwohl das Halbleiterplättchen irgendwelche andere gewünschte Abmessungen haben kann. Das Halbleiterplättchen weist eine obere Source-Elektrode 71, ein Gate-Anschlußkissen 72, mit dem ein Polysilizium-Gate verbunden ist, wie dies weiter unten beschrieben wird, und eine untere Drain-Elektrode 73 auf, die in Fig. 5 gezeigt ist.
Ein kleiner Teil des aktiven Grabenbereiches des Halbleiterplättchens nach Fig. 4, der in dem Kreis "A" gezeigt ist, ist im einzelnen in den Fig. 5 und 7 gezeigt. Ein kleiner Teil des Abschlußbereiches des Halbleiterplättchens nach Fig. 4, der in dem Kreis "B" gezeigt ist, ist ausführlicher in den Fig. 8 und 9 gezeigt. Es ist zu erkennen, daß das hier beschriebene Halbleiterbauteil eine verbesserte Ausnutzung des aktiven Bereiches von ungefähr 84% aufweist, wobei ein Abschlußbereich mit verringerter Fläche, ein klei­ nes Gate-Anschlußkissen 72 (6 × 6 tausendstel Zoll) und eine geringe Straßenbreite (an der die Halbleiterplättchen innerhalb einer Halbleiterscheibe getrennt werden) von ungefähr 3,1 tausendstel Zoll verwendet werden. Die (nicht gezeigten) Gate-Sammel­ schienen erstrecken sich parallel zu der Richtung der Gräben, um einen unbeschränk­ ten Stromfluß und einen verringerten Gate-Widerstand (von ungefähr 2,5 Ohm) in dem Halbleiterplättchen nach Fig. 4 zu ermöglichen.
Der aktive Bereich "A" gemäß den Fig. 5, 6 und 7 ist für ein Bauteil mit vertikaler Leitung mit einem N+-Körper 80 gezeigt, an dem ein Drain-Kontakt 73 befestigt ist und der eine epitaxiale abgeschiedene N--Schicht 81 aufnimmt, die die Grenzschichten auf­ nimmt. Eine Kanal-Diffusion 82 vom P-Leitungstyp ist in der oberen ebenen Oberfläche der N-Substratschicht 81 bis zu einer ersten Tiefe von beispielsweise 1,5-1,6 µm gebil­ det. Ein flacher N+-Sourcebereich 83 ist in der oberen Oberfläche des Bereiches 81 bis zu einer zweiten Tiefe von beispielsweise 0,3-0,4 Å ausgebildet.
Eine Vielzahl von Reihen von parallelen, die gleiche Erstreckung aufweisenden Gräben 85 wird dann in die Oberfläche des Substrates 81 bis zu einer dritten Tiefe eingeätzt, die größer als die Tiefe der P-Diffusion 82 ist, vorzugsweise um 0,2-0,25 µm. Somit haben die parallelen Gräben 85 eine Tiefe von ungefähr 1,8 µm, und sie schneiden durch die Sourceschicht 83 und die Kanalschicht 82, wie dies gezeigt ist. Fig. 6 zeigt, daß die Siliziumoberfläche erste und zweite Reihen 86 und 87 von Gräben 85 enthält, die durch einen in der Mitte liegenden, nicht mit Gräben versehenen Bereich 88 vonein­ ander getrennt sind, der weiter unten beschrieben ist und der Bereich ist, der die ent­ fernt liegenden Source-/Kanalkontakte für das Halbleiterbauteil aufnimmt, so daß eine sehr enge, eine hohe Dichte aufweisende Anordnung der Gräben ermöglicht wird.
Bei der bevorzugten Ausführungsform der Erfindung haben die Gräben 85 eine Breite von ungefähr 0,6 µm und eine Länge von ungefähr 5-8 µm. Der Grabenabstand sollte gleich oder größer als ungefähr 0,6 µm sein.
Der Abstand 88 zwischen Reihen 86 und 87 sollte so klein wie möglich sein, um aktiven Grabenbereich einzusparen.
Das Innere jedes der Gräben 85 ist mit einer aufgewachsenen Siliziumdioxid-Gate­ isolierschicht 90 ausgekleidet, die eine Dicke von 300-500 Å aufweisen kann. Das Inne­ re jedes der mit dem Gateoxid ausgekleideten Gräben wird dann mit einer leitenden Polysiliziumschicht 95 gefüllt, die als das Bauteil-Gate wirkt. Es sei bemerkt, daß die Polysiliziumschicht 95 von der oberen Oberfläche des Substrates zwischen jedem der Gräben 85 isoliert ist, sich jedoch kontinuierlich über diese obere Oberfläche erstreckt. Dies steht im Gegensatz zu der üblichen Polysilizium-Gatestruktur bekannter Halbleiter­ bauteile, wie sie in Fig. 3 gezeigt ist, bei der die Polysiliziumstreifen jeder "Zelle" von benachbarten Streifen durch die Source-Kontaktstruktur getrennt sind. Gemäß einem wesentlichen Merkmal der vorliegenden Erfindung können die benachbarten Zellen nach Fig. 5 näher aneinanderliegen und dichter gepackt sein (was eine größere Kanalbreite pro Flächeneinheit ergibt), wobei der Source-Kontakt zu einer Position her­ gestellt wird, die seitlich von dem Graben entfernt ist.
Die obere Oberfläche der Polysiliziumschicht wird dann mit einer TEOS-Isolierschicht 96 oder einer anderen geeigneten Isolierschicht bedeckt, um die Polysilizium-Gate- Elektrodenschicht 95 von der Source-Elektrode 71 zu isolieren.
Um einen Kontakt zu den Source-/Kanalbereichen herzustellen, die von den Enden der Gräben entfernt angeordnet sind, kann die Kontaktstruktur, die in dem US-Patent 5 731 604 beschrieben ist, verwendet werden, wie dies schematisch in den Fig. 6 und 7 gezeigt ist. So wird eine Vielzahl von Öffnungen in dem Bereich 88 hergestellt, die als vieleckige (rechteckige) geätzte Rahmen 101 und 102 dargestellt sind, die recht­ winklige Kontaktfenster 101a, 102a umgeben, die einen Kontakt der Aluminium-Source- Elektrode 71 mit dem Sourcebereich 83 und dem Kanalbereich 82 an mit Abstand von­ einander angeordneten Stellen entlang der Reihe 88 nach Fig. 6 ermöglichen. Ein fla­ cher Siliziumgraben 101b, 102b ist in dem Kontaktfenster geätzt, um die P-Basis 82 für einen Kontakt freizulegen. Diese Kontaktbereiche können irgendeinen gewünschten Abstand voneinander aufweisen, und sie sind vorzugsweise kürzer in Richtung der Längserstreckung der Gräben, um den breiten Bereich zu verringern, der für diesen Source-Kontakt erforderlich ist. Bei einer bevorzugten Ausführungsform weisen die Kontakte eine Teilung senkrecht zur Längserstreckungsrichtung der Gräben von unge­ fähr 4,8 µm auf. Diese Kontakte sind dann mit den flachen Sourcebereichen 83 an der Oberseite jedes flachen Grabens verbunden und ermöglichen einen Stromfluß zwi­ schen der Source-Elektrode 71 und der Drain-Elektrode 73 nach Fig. 5, wenn eine geeignete, an das Polysilizium 95 angelegte Spannung den Kanal benachbart zur Außenseite jedes Grabens invertiert. Ein Strom fließt horizontal durch den Sourcebe­ reich 83 zwischen den Gräben und dann vertikal nach unten durch den Kanal 82 (Fig. 5) zur Drain-Elektrode 73.
Es sei bemerkt, daß die Erfindung bis zu diesem Punkt für ein N-Kanal-Halbleiterbauteil erläutert wurde. Es ist zu erkennen, daß alle Leitungstypen umgekehrt werden können, um ein P-Kanal-Halbleiterbauteil zu schaffen.
Die Fig. 8 und 9 zeigen schematisch eine Abschlußstruktur, die für das Halbleiter­ plättchen nach Fig. 4 verwendet werden kann. So kann ein eine geringe Fläche auf­ weisender Abschluß verwendet werden, der eine Polysilizium-Feldplatte 110 (die durch eine Verlängerung der Polysiliziumschicht 95 gebildet ist), einen Spalt 111 in der Poly­ siliziumschicht 95 und einen EQR-Ring 112 umfaßt, der ebenfalls durch eine Verlänge­ rung der Polysiliziumschicht 95 gebildet ist.
Im folgenden wird ein neuartiges Verfahren für die Herstellung des Halbleiterbauteils mit MOS-Gate-Steuerung und Grabenstruktur nach den Fig. 4-9 beschrieben. Das Halbleiterbauteil, das hergestellt werden soll, ist ein Leistungs-MOSFET mit einer Nenn­ spannung von 30 Volt und einer Halbleiterplättchengröße von 102 × 157 tausendstel Zoll. Die Bezugsziffern, die zur Bezeichnung von Elementen des Halbleiterplättchens nach den Fig. 4-9 verwendet wurden, werden in den Fig. 10-15 zur Bezeich­ nung gleicher Teile verwendet.
Der erste Schritt bei dem Verfahren besteht in der Auswahl einer Silizium- Halbleiterscheibe mit einem N+-Hauptkörper 80, der eine Dicke von 375 µm und einen spezifischen Widerstand von 0,003 2Ωcm aufweist. Wie dies in Fig. 10 gezeigt ist, ist auf der oberen Oberfläche der Halbleiterscheibe die epitaxiale N--Schicht 81 aufge­ wachsen. Die Schicht 81 ist mit Phosphor dotiert und weist eine Dicke von 5 µm auf, und sie weist für ein Bauteil für 30 Volt einen spezifischen Widerstand von 0,2 Ωcm auf. Eine Feldoxidschicht 115 wird als erstes über der Schicht 81 bis zu einer Dicke von 7500 Å in einem Oxidationsschritt in Dampf bei 1050°C aufgewachsen. Dann wird ein Maskierungsschritt ausgeführt, um das Feldoxid in dem Abschlußbereich zu maskieren und um den aktiven Bereich des Halbleiterbauteils zu öffnen, wobei ein geeigneter Ätz- und Abstreifschritt verwendet wird.
Danach wird in der in Fig. 11 gezeigten Weise eine Bor-Implantation ausgeführt, um den P-Bereich 82 zu bilden. Die Bor-Implantationsdosis beträgt 7E13 bei 120 kV. Das Bor wird dann bis zu einer Tiefe von 1,5-1,6 µm durch einen Eintreibschritt bei 1175°C über 30 Minuten eingetrieben. Als nächstes wird der Sourcebereich 83 gebildet, wobei eine Arsen-Implantation mit einer Dosis von 1E16 bei 50 kV verwendet wird. Hierauf folgt eine Erhitzung auf 900°C für 30 Minuten in einer Stickstoffatmosphäre, um das Implantat vorzutempern, worauf eine Erhitzung bei 900°C für 10 Minuten in Dampf folgt, um eine Oxidschicht 120 bis zu einer Dicke von ungefähr 2000 Å aufzuwachsen.
Ein zweiter Maskierungsschritt wird dann ausgeführt, um Gräben in dem aktiven Bereich zu bilden. Eine Trockenplasmaätzung wird dann ausgeführt, um die mit Abstand voneinander angeordneten Gräben zu ätzen, wie dies in Fig. 12 gezeigt ist. Die Grabentiefe beträgt vorzugsweise 1,7-1,8 µm, wobei sich herausgestellt hat, daß dies zu dem vorteilhaftesten Kompromiß zwischen QGD und RDSON in dem fertigen Halbleiterbauteil führt.
Im einzelnen sollte die Grabenätzung fast 0,2-0,25 µm tiefer als der P-Kanalbereich 82 sein. Eine tiefere Ausbildung des Grabens verbessert RDSON, verringert jedoch die Durchbruchspannung. Wenn der Graben flacher gemacht wird, so wird QDG verkleinert, doch wird ein höherer Wert von RDSON hervorgerufen. Eine Grabentiefe von ungefähr 1,8 µm, was ungefähr 0,2-0,25 µm tiefer als der P-Kanal ist, hat sich als der vorteilhafte­ ste Kompromiß zwischen QDG, RDSON und der Durchbruchspannung herausgestellt.
Weil der Source-/Kanalkontakt an einer entfernten Stelle angeordnet ist, muß die Gra­ benlänge sorgfältig ausgewählt werden, um eine leichte Möglichkeit eines Ausfalls auf­ grund einer niedrigen Lawinendurchbruchsenergie zu vermeiden (aufgrund eines lan­ gen Strompfades und einem hohen Wert von Rb1 in dem N+-Sourcebereich 83). So werden 8 µm bevorzugt, wenn ein Abstand zwischen den Gräben von 0,6 µm für eine Grabenöffnungsbreite von 0,6 µm verwendet wird. Bei einer mäßigeren Grabendichte, beispielsweise bei Gräben, die einen Abstand von 1,2-1,8 µm aufweisen, kann die Gra­ benlänge auf ungefähr 14 µm verlängert werden, ohne daß das Halbleiterbauteil gegen­ über der Lawinendurchbruchsenergie unnötig "weich" wird.
Nach den Grabenätzschritten in Fig. 12 wird der Photoabdecklack abgestreift, und die Halbleiterscheibe wird entglast und gereinigt. Ein Opferoxid wird als nächstes durch Erhitzen der Halbleiterscheibe auf 950°C in Dampf aufgewachsen, worauf das aufge­ wachsene Oxid entglast und entfernt wird und die Halbleiterscheibe gereinigt wird. Ein Gateoxid-Herstellungsschritt, vorzugsweise ein TCA-Oxidationsschritt, wird dann bei 950°C ausgeführt, um die Gateoxidschicht 90 bis zu einer Dicke von 300-500 Å aufzu­ wachsen, wie dies in Fig. 13 gezeigt ist. Es sei bemerkt, daß die Oxidschicht 90 über der Oxidschicht 120 liegt, die die Siliziumoberfläche zwischen den Gräben überspannt und die Oxidschicht auf den überspannenden Oberflächen verstärkt.
Danach wird, wie dies ebenfalls in Fig. 13 gezeigt ist, die leitende Polysiliziumschicht 95 über der aktiven Oberfläche des Halbleiterbauteils (und in den Abschlußbereichen) aufgewachsen. Hierbei sollte eine an Ort und Stelle (in situ) erfolgende Polysilizium- Dotierung verwendet werden, wobei das Polysilizium mit an Ort und Stelle eingebrach­ ten Dotierungsmitteln abgeschieden wird, beispielsweise unter Verwendung von Silan mit Phosphin. Es wurde festgestellt, daß die Verwendung einer an Ort und Stelle erfol­ genden Dotierung zu einer Verringerung der Schwellenwertspannung um ungefähr 0,5 Volt verglichen mit einer undotierten Filmschicht führt. Alternativ kann ein POCl3- dotierter Polysiliziumfilm verwendet werden, wenn das Phosphor bis zum Boden des Grabens eingetrieben wird.
Ein bevorzugtes Verfahren verwendet die anfängliche Ausbildung einer undotierten Polysiliziumschicht mit einer Dicke von ungefähr 1000 Å, gefolgt von der Abscheidung einer 6500 Å dicken, an Ort und Stelle dotierten Polysiliziumschicht. Dieses Verfahren bildet eine Polysiliziumschicht 95 mit einer Dicke von 7500 Å, die vollständig die Innen­ räume der mit Oxid beschichteten Gräben 85 füllt und über dem Oxid über den plana­ ren Siliziumoberflächenbrücken zwischen den Gräben liegt.
Der nächste Schritt in dem Verfahren verwendet eine dritte Polysiliziummaske, die zum Öffnen der Polysiliziumschicht 95 an Stellen in Bereichen, wie z. B. den Bereich 88 in Fig. 6 verwendet wird, um den Source-/Kanalkontakt aufzunehmen und um in dem Abschlußbereich den Spalt 111 (Fig. 8 und 9) in dem Abschlußbereich zu bilden, um die Feldplatte 110 und den EQR-Ring 112 zu bilden und voneinander zu trennen. So wird in Fig. 14 und im Bereich 88 die Polysiliziumschicht 95 mit einem Muster ver­ sehen und dann fortgeätzt, um Fenster 130, 131 und 132 in der Polysiliziumschicht 95 und der darunterliegenden Oxidschicht 120, 90 zu öffnen. Vorzugsweise wird eine Plas­ maätzung verwendet. Danach wird die TEOS-Schicht 96 bis zu einer Dicke von 7500 Å gebildet.
Als nächstes wird, wie dies in Fig. 15 gezeigt ist, eine vierte Maske, die die Kontakt­ maske ist, aufgebracht, um die Source-/Kanal-Öffnungen in den Reihen, wie z. B. der Reihe 88, zu bilden, und unter Verwendung der Verfahrensfolge in der anhängigen US- Patentanmeldung 08/956 062 werden Gräben 101, 102 und 103 durch die N+-Schicht 83 und in die Oberseite der P-Kanalschicht 82 geätzt. Die Kante der Oxidschicht 120, 90 wird vorzugsweise geringfügig zurückgeätzt.
Auf diesen Schritt folgt eine starke P+-Basisimplantation 140 (die in Fig. 7 nicht gezeigt ist), die bei 900°C über ungefähr 30 Minuten einer Wärmebehandlung unterworfen wird. Die P+-Basisimplantation 140 verringert den Wert Rb (Basiswider­ stand) des Halbleiterbauteils.
Die Halbleiterscheibe wird als nächstes entglast und gereinigt, und das Aluminium- Sourcemetall 71 wird auf die Bauteiloberfläche aufgebracht, wodurch ein Kontakt mit dem Sourcebereich 83 und dem P-Kanal hergestellt wird.
Eine fünfte Maske (die Metallmaske) wird als nächstes aufgebracht, um das Gate- Anschlußkissen 72 (Fig. 4) und (nicht gezeigte) Gate-Sammelschienen zu bilden, die parallel zur Längserstreckungsrichtung der Gräben 85 verlaufen.
Schließlich wird die Halbleiterscheibe bei 425°C über eine Stunde gesintert. Die Unter­ seite des N+-Bereiches 80 (Fig. 5) wird dann geschliffen, um dessen Dicke auf unge­ fähr 200 µm zu verringern. Vorzugsweise wird die Oberfläche zunächst mit einem gro­ ben Schleifmittel geschliffen, gefolgt von einem Schleifen mit einem feineren Schleifmit­ tel und gefolgt von einer Ätzung, um eine Spannungsentlastung der geschliffenen Ober­ fläche zu erreichen. Ein geeignetes Rückseitenmetall 73 wird dann auf die Rückseite des Bauteils aufgebracht.
Die Halbleiterscheibe wird dann geprüft und in üblicher Weise in Halbleiterplättchen unterteilt. Die Halbleiterplättchen können dann in einem Gehäuse angeordnet werden, beispielsweise in einem Gehäuse von SO-8-Typ.
Das vorstehend beschriebene Verfahren und die Vorrichtung dient zur Herstellung eines Leistungs-MOSFET, der eine verringerte Kenngröße aufweist. Es sind vielfältige Abänderungen möglich, um das Herstellungsverfahren einzustellen und um andere Arten von Halbleiterbauteilen mit MOS-Gate-Steuerung herzustellen, beispielsweise IGBT-Bauteile.
Bei einer Modifikation kann das Verfahren so geändert werden, daß ein bidirektionaler Typ eines MOSFET hergestellt wird. So kann, wenn ein Kontakt zu den Reihen 88 her­ gestellt wird, und die Aluminium-Source-Elektrode 71 in Fig. 15 lediglich mit dem Sourcebereich 83 und nicht mit dem Kanalbereich in Kontakt steht, das Bauteil für einen bidirektionalen Betrieb in Anwendungen mit einem niedrigen dV/dt-Tastverhältnis verwendet werden.

Claims (21)

1. Halbleiterbauteil mit MOS-Gate-Steuerung, mit:
einem Halbleitersubstrat mit einem Leitungstyp, das eine obere ebene Oberflä­ che aufweist,
einem Kanaldiffusionsbereich des anderen Leitungstyps, der sich in die obere ebene Oberfläche des Substrates bis zu einer ersten Tiefe unterhalb der Oberfläche erstreckt,
einer Source-Diffusion des einen Leitungstyps, die sich in das Substrat bis zu einer zweiten Tiefe erstreckt, die kleiner als die erste Tiefe ist,
einer Vielzahl von mit Abstand voneinander angeordneten Gräben, die in dem Substrat und in dessen oberer ebener Oberfläche bis zu einer dritten Tiefe unterhalb der Substratoberfläche ausgebildet sind, die größer als die erste Tiefe ist,
einer Gate-Isolierschicht, die auf den Wänden der Vielzahl von Gräben zumin­ dest in den Bereichen zwischen den ersten und zweiten Tiefen ausgebildet ist,
einem leitenden Gate-Material, das über der Gate-Isolierschicht und im Inneren des Grabens angeordnet ist,
einem Sourcekontakt, der mit dem Source-Diffusionsbereich an einer Stelle auf der oberen ebenen Oberfläche verbunden ist, der vollständig seitlich entfernt von der Vielzahl von Gräben angeordnet ist,
einer Gate-Elektrode, die mit dem leitenden Gate-Material verbunden ist, und
einem Drain-Kontakt, der mit dem Substrat verbunden ist.
2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von mit Abstand voneinander angeordneten Gräben parallel zueinander angeordnet sind und die gleiche Erstreckung aufweisen.
3. Halbleiterbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Viel­ zahl der mit Abstand voneinander angeordneten Gräben in einer Vielzahl von mit Abstand voneinander angeordneten Reihen und parallel zueinander angeordnet sind und in jeder Reihe die gleiche Erstreckung aufweisen.
4. Halbleiterbauteil nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die Gräben eine Tiefe von ungefähr 1,8 µm aufweisen.
5. Halbleiterbauteil nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die dritte Tiefe um ungefähr 0,2-0,25 µm tiefer als die erste Tiefe ist.
6. Halbleiterbauteü nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß die Gräben eine Breite von ungefähr 0,6 µm und einen Abstand von ungefähr 0,6 µm oder mehr aufweisen.
7. Halbleiterbauteil nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß die Gate-Isolierschicht eine Oxidschicht mit einer Dicke von mehr als ungefähr 200 Å aufweist, die die Innenseite jedes der Gräben vollständig bedeckt, und daß das leitende Gate-Material eine kontinuierliche Schicht aus Polysilizium ist, die jeden der Gräben vollständig füllt und gegenüber dem Substrat isoliert ist.
8. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekenn­ zeichnet, daß der Sourcekontakt weiterhin sowohl mit dem Kanalbereich als auch mit dem Sourcebereich verbunden ist.
9. Halbleiterbauteil nach einem der Ansprüche 3-8, dadurch gekennzeichnet, daß der Sourcekontakt zwischen den mit Abstand voneinander angeordneten Reihen von Gräben angeordnet ist.
10. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekenn­ zeichnet, daß jeder der Gräben eine Länge von mehr als ungefähr 6 µm jedoch weniger als von ungefähr 20 µm aufweist.
11. Halbleiterbauteil mit MOS-Gate-Steuerung, mit einem Halbleitersubstrat von einem Leitungstyp und mit einer oberen Oberfläche, mit zumindest ersten und zweiten, invertierbare vertikale Kanäle bildenden Gräben, die durch die obere Oberfläche hin­ durch in das Substrat über eine erste Tiefe ausgebildet sind, mit einem Gateoxid, das die Innenwände der zumindest ersten und zweiten Gräben bedeckt, mit einem Kanalbereich des anderen Leitungstyps, der benachbart zu einem Teil der Länge der Wände der ersten und zweiten Gräben und bis zu einer zweiten Tiefe unterhalb der oberen Oberfläche ausgebildet ist, wobei die zweite Tiefe kleiner als die erste Tiefe ist, mit einem flachen Sourcebereich, der sich von der oberen Oberfläche in das Substrat bis zu einer dritten Tiefe erstreckt, wobei die dritte Tiefe kleiner als die zweite Tiefe ist, und mit einer kontinuierlichen leitenden Polysiliziumschicht, die die zumindest ersten und zweiten Gräben füllt und von dem Substrat isoliert ist.
12. Halbleiterbauteil nach Anspruch 11, dadurch gekennzeichnet, daß das Halbleiter­ bauteil einen Sourcekontakt einschließt, der vollständig seitlich mit Abstand von dem Bereich der oberen Oberfläche angeordnet ist, die zwischen den zumindest ersten und zweiten Gräben liegt, wobei der Sourcekontakt zumindest mit dem Sourcebereich an einer Stelle verbunden ist, die von den ersten und zweiten Gräben entfernt ist.
13. Halbleiterbauteil nach Anspruch 12, dadurch gekennzeichnet, daß der Source­ kontakt weiterhin mit dem Kanalbereich an der entfernt angeordneten Stelle verbunden ist.
14. Halbleiterbauteil nach einem der Ansprüche 11-13, dadurch gekennzeichnet, daß die Gräben eine Tiefe von ungefähr 1,8 µm aufweisen.
15. Halbleiterbauteil nach einem der Ansprüche 11-14, dadurch gekennzeichnet, daß der Kanalbereich ungefähr 0,2-0,25 µm tiefer als die Gräben ist.
16. Halbleiterbauteil nach einem der Ansprüche 11-15, dadurch gekennzeichnet, daß die Gräben eine Breite von ungefähr 0,6 µm und einen Abstand von ungefähr 0,6 µm oder mehr aufweisen.
17. Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils mit MOS-Gate- Steuerung, wobei das Verfahren die folgenden Schritte umfaßt:
Eindiffundieren eines Kanalbereiches mit einem Leitungstyp in eine Oberfläche eines Substrates des anderen Leitungstyps bis zu einer ersten Tiefe, Eindiffundieren eines Sourcebereiches des anderen Leitungstyps bis zu einer zweiten Tiefe, die kleiner als die erste Tiefe ist, Ätzen einer Vielzahl von mit Abstand voneinander angeordneten und allgemein U-förmigen Gräben in die Oberfläche des Siliziumsubstrats bis zu einer dritten Tiefe, die größer als die erste Tiefe ist, Ausbilden eines Gateoxides über den Innenoberflächen der Gräben und Ausbilden eines Isolieroxids über den Oberflächenbereichen zwischen den Gräben, und nachfolgendes Abscheiden einer kontinuierlichen Schicht aus leitendem Polysilizium in jedem der Gräben und über die isolierte Oberfläche zwischen den Gräben, und Ausbilden eines Sourcekontaktes an zumindest den Sourcebereich an einer Stelle, die seitlich von dem Abstand zwischen den Gräben entfernt ist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die Gräben eine Tiefe aufweisen, die um ungefähr 0,2-0,25 µm tiefer als der Kanalbereich ist.
19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß die Gräben bis zu einer Tiefe von ungefähr 1,8 µm geätzt werden.
20. Verfahren nach einem der Ansprüche 17-19, dadurch gekennzeichnet, daß die Gräben eine Breite von ungefähr 0,6 µm und einen Abstand von mehr als ungefähr 0,6 µm aufweisen.
21. Verfahren nach einem der Ansprüche 17-20, dadurch gekennzeichnet, daß der Sourcekontakt weiterhin mit dem Kanalbereich an der Stelle verbunden ist.
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