DE19924651B4 - Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements - Google Patents
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Abstract
Verfahren
zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements
mit den Schritten:
Ausbilden einer Isolationszwischenschicht (102, 202) auf einem Halbleitersubstrat (100, 200);
selektives Ätzen der Isolationszwischenschicht (102), bis ein Teil des Halbleitersubstrats (100) freigelegt ist, wodurch ein Kontaktloch (103, 203) darin ausgebildet wird;
Ausbilden eines versenkten Kontaktsteckers (104, 204) in dem Kontaktloch (103, 203), wobei der Kontaktstecker (104, 204) mit dem Halbleitersubstrat (100, 200) in Verbindung steht und wobei die Oberseite des Kontaktsteckers im Kontaktloch tiefer liegt als die Oberseite der Isolationszwischenschicht (102, 202);
Ausbilden einer ersten leitfähigen Schicht (105, 205) auf der Isolationszwischenschicht (102, 202) und im verbleibenden Kontaktloch, wobei die erste leitfähige Schicht mit dem Kontaktstecker (104) elektrisch verbunden ist;
Auffüllen des verbleibenden Kontaktlochs (103, 203) mit einer Materialschicht (106a) oder Ausbilden eines Kontakt-Abstandsrings (206a) aus einer Materialschicht (206) auf der an den Seitenwänden des Kontaktlochs (203) abgeschiedenen, ersten leitfähigen Schicht (205);
Ausbilden einer...
Ausbilden einer Isolationszwischenschicht (102, 202) auf einem Halbleitersubstrat (100, 200);
selektives Ätzen der Isolationszwischenschicht (102), bis ein Teil des Halbleitersubstrats (100) freigelegt ist, wodurch ein Kontaktloch (103, 203) darin ausgebildet wird;
Ausbilden eines versenkten Kontaktsteckers (104, 204) in dem Kontaktloch (103, 203), wobei der Kontaktstecker (104, 204) mit dem Halbleitersubstrat (100, 200) in Verbindung steht und wobei die Oberseite des Kontaktsteckers im Kontaktloch tiefer liegt als die Oberseite der Isolationszwischenschicht (102, 202);
Ausbilden einer ersten leitfähigen Schicht (105, 205) auf der Isolationszwischenschicht (102, 202) und im verbleibenden Kontaktloch, wobei die erste leitfähige Schicht mit dem Kontaktstecker (104) elektrisch verbunden ist;
Auffüllen des verbleibenden Kontaktlochs (103, 203) mit einer Materialschicht (106a) oder Ausbilden eines Kontakt-Abstandsrings (206a) aus einer Materialschicht (206) auf der an den Seitenwänden des Kontaktlochs (203) abgeschiedenen, ersten leitfähigen Schicht (205);
Ausbilden einer...
Description
- Die Erfindung betrifft ein Herstellung eines Kontakts eines Halbleiterspeicherbauelements.
-
1A und1B stellen nacheinander Prozesse eines Verfahrens zur Herstellung eines herkömmlichen Kontakts eines Speicherknotens eines Halbleiterspeicherbauelements dar. - Ein herkömmliches Verfahren zur Herstellung eines Speicherknotens eines DRAM (dynamischer Direktzugriffsspeicher)-Zellenkondensators verfolgt die in
1A dargestellten Schritte. Auf einem Halbleitersubstrat1 wird eine Isolationszwischenschicht2 ausgebildet. Die Isolationszwischenschicht2 wird geätzt, bis eine obere Oberfläche eines Teils des Halbleitersubstrats1 freigelegt ist, so daß ein Kontaktloch3 , das heißt ein Speicherknoten-Kontaktloch3 , ausgebildet wird. Eine leitfähige Schicht4 zum Ausbilden eines Speicherknotens, beispielsweise eine Polysiliziumschicht, wird auf der Isolationszwischenschicht2 ausgebildet, um das Kontaktloch3 aufzufüllen. - Wenn die Polysiliziumschicht
4 unter Verwendung einer Speicherknoten-Ausbildungsmaske strukturiert wird, wie in1B dargestellt, wird ein Speicherknoten4a ausgebildet. In diesem Fall ist2 eine Draufsicht, die den Speicherknoten4a zum Kontaktloch3 korrekt justiert darstellt. - Wenn ein Justierfehler zwischen einem Speicherknoten
4b und einem Kontaktloch3 bei einem Speicherknoten-Strukturierungsprozeß erzeugt wird, wie in3 gezeigt, wird eine Verengung (Bezugsziffer5 ), bei der der Speicherknoten4b eingeschnürt ist, durch einen Überätzprozeß erzeugt, welcher während eines Trockenätzprozesses zur Strukturierung eines Speicherknotens üblicherweise ausgeführt wird. -
4 ist eine Draufsicht auf3 , wobei eine Bezugsziffer5 ein Verbindungsabschnitt zwischen dem Speicherknoten4b und dem Kontaktloch3 ist. Wenn die Verengung stark ist, bricht der Speicherknoten4b ein. - Die
US 5,552,340 A offenbart die Ausbildung eines engen Kontaktloches in einer Siliziumoxid-Schicht. Eine Mehrschicht-Kontaktverbindung wird wie folgt ausgebildet: Auf dem Boden des Kontaktlochs wird eine Titandisilizid-Bodenschicht gebildet, auf dem Boden und den Seitenwänden des Lochs wird eine dünne, gesputterte Titanschicht abgeschieden, darauf eine dünne Titannitrid-Sperrschicht und darauf eine gesputterte, zusätzliche Titannitrid-Schicht. Schließlich wird das verbleibende Loch mit einer Wolframschicht gefüllt und auf dem Wolfram und der angrenzenden Titannitrid-Sperrschicht wird eine Leiterbahn abgeschieden. - Die nachveröffentlichte
EP 0 872 880 A2 offenbart verschiedene Verfahren zur Herstellung von Kontaktsteckern in zuvor geätzten Kontaktlöchern. - Die
JP 63 289 836 A - Die Verwendung von Seitenwand-Abstandsringen (sidewallspacer) bei der Ausbildung dielektrischer Kondensatoren in einem integrierten Halbleiterbauteil beschreibt die
US 5,442,213 A . - Es ist eine Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements bereitzustellen, um eine starke Verengung einer Kontaktelektrode eines Speicherknotens trotz einer fehlerhaften Justierung derselben zu verhindern.
- Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.
- Ein weiterer Vorteil des Verfahrens zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements ist, dass das Risiko eines Brechens der Kontaktelektrode eines Speicherknotens verringert ist.
- Mit Bezug auf
5E und7E wird nach der Ausbildung eines versenkten Kontaktsteckers eine leitfähige Schicht, die mit einem Kontaktstecker elektrisch verbunden wird, auf einer Isolationszwischenschicht zusammen mit einer Topologie eines Kontaktlochs nach der Ausbildung eines versenkten Kontaktsteckers ausgebildet. Ein Kontaktloch wird mit einer Materialschicht aufgefüllt oder ein Kontakt-Abstandsring wird auf einer leitfähigen Schicht beider Seitenwände eines Kontaktlochs durch die Materialschicht ausgebildet. Dann wird die Materialschicht aus einem Material mit einer Ätzselektivität bezüglich der leitfähigen Schicht und einer leitfähigen Schicht zur Ausbildung eines nachfolgenden Speicherknotens hergestellt. Gemäß der Erfindung wird eine starke Verengung eines Speicherknotens trotz einer fehlerhaften Justierung desselben verhindert. Folglich wird das Brechen einer Kontaktelektrode eines Speicherknotens verhindert. - Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
-
1A und1B Querschnittsansichten, die nacheinander Prozesse eines Verfahrens zur Herstellung eines bekannten Halbleiterspeicherbauelements zeigen; -
2 eine Draufsicht auf1B ; -
3 eine Querschnittsansicht, die einen früheren fehlerhaft justierten Speicherknoten zeigt; -
4 eine Draufsicht auf3 ; -
5A bis5E Querschnittsansichten, die nacheinander Prozesse eines neuen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der ersten Ausführungsform der Erfindung zeigen; -
6 eine Draufsicht auf5E ; -
7A bis7E Querschnittsansichten, die nacheinander Prozesse eines neuen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der zweiten Ausführungsform der Erfindung zeigen; -
8 eine Draufsicht auf7E ; -
9 eine Querschnittsansicht, die einen fehlerhaft justierten Speicherknoten gemäß der zweiten Ausführungsform zeigt; und -
10 eine Draufsicht auf9 . - Erste Ausführungsform
- Die Erfindung wird nun in Verbindung mit einer bevorzugten oder beispielhaften Ausführungsform mit Bezug auf die zugehörigen Zeichnungen ausführlicher beschrieben.
-
5A bis5E erläutern nacheinander Prozesse eines neuen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der ersten Ausführungsform der Erfindung. - Mit Bezug auf
5A wird eine Isolationszwischenschicht102 auf einem Halbleitersubstrat100 ausgebildet. Die Isolationszwischenschicht102 wird unter Verwendung einer darauf als Maske ausgebildeten Photoresiststruktur (nicht dargestellt) geätzt. Als Ergebnis wird ein Kontaktloch103 , das heißt ein Speicherknoten-Kontaktloch103 , so ausgebildet, daß eine obere Oberfläche eines Teils des Halbleitersubstrats100 , beispielsweise eines Teils eines Störstellenbereichs (nicht dargestellt), freigelegt wird. Ein versenkter Kontaktstecker104 wird ausgebildet, um einen Teil des Kontaktlochs103 aufzufüllen. Der versenkte Kontaktstecker104 besitzt eine Versenkungstiefe (t) im Bereich von 10 bis 500 nm (100 Å bis 5000 Å). - Der versenkte Kontaktstecker
104 wird durch die folgenden Prozesse ausgebildet. Nachdem eine leitfähige Schicht auf der Isolationszwischenschicht102 ausgebildet ist, um das Kontaktloch103 zu füllen, wird die leitfähige Schicht mittels eines Rückätzprozesses planar geätzt. Die leitfähige Schicht wird überätzt, so daß ein oberes Oberflächenniveau des Kontaktsteckers104 verhältnismäßig niedriger ist als jenes der Isolationszwischenschicht102 , das heißt, der versenkte Kontaktstecker104 die Versenkungstiefe (t) aufweist. Folglich wird der versenkte Kontaktstecker104 ausgebildet. - Oder, nachdem eine leitfähige Schicht auf der Isolationszwischenschicht
102 ausgebildet ist, um das Kontaktloch103 zu füllen, wird die leitfähige Schicht mittels eines CMP (chemisch-mechanisches Polieren)-Prozesses planar geätzt, bis eine obere Oberfläche der Isolationszwischenschicht102 freigelegt ist. Des weiteren wird ein Teil der leitfähigen Schicht im Kontaktloch103 mittels entweder eines Naßätzprozesses oder eines Trockenätzprozesses geätzt, wodurch der versenkte Kontaktstecker104 ausgebildet wird. - Die leitfähige Schicht zur Ausbildung des versenkten Kontaktsteckers
104 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. - Mit Bezug auf
5B wird eine leitfähige Schicht105 , wie z.B. eine Verkappungsschicht, die mit dem versenkten Kontaktstecker104 elektrisch verbunden ist, auf der Isolationszwischenschicht102 zusammen mit einer Topologie des Kontaktlochs103 ausgebildet. Die leitfähige Schicht105 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. Die leitfähige Schicht105 besitzt einen Dickenbereich von 10 bis 300 nm (100 Å bis 3000 Å). - Mit Bezug auf
5C wird eine Materialschicht106 auf der leitfähigen Schicht105 ausgebildet, um das Kontaktloch103 aufzufüllen. Die Materialschicht106 wird aus einem Material mit einer Ätzselektivität bezüglich der leitfähigen Schicht105 hergestellt und ebenso wird ein Speicherelektrodenmaterial, das durch einen folgenden Prozeß ausgebildet wird, entweder aus einem leitfähigen Material oder einem Isolationsmaterial hergestellt. - Die Materialschicht
106 , wie z.B. eine Siliziumoxidschicht, wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus BPSG, PSG, SiO2 und Fox (fließfähiges Oxid) besteht. Außerdem kann die Materialschicht106 aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche aus Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si und W-N besteht. - Mit Bezug auf
5D wird die Materialschicht106 zur Isolation mittels beispielsweise eines Rückätzprozesses planar geätzt, bis eine obere Oberfläche der leitfähigen Schicht105 auf beiden Seiten des Kontaktlochs103 freigelegt ist. Als Ergebnis wird ein Materialschichtstecker106a , beispielsweise ein Stecker aus einer Siliziumoxidschicht, ausgebildet. Eine leitfähige Schicht108 zum Ausbilden eines Speicherknotens wird auf der leitfähigen Schicht105 einschließlich des Materialschichtsteckers106a ausgebildet. - Die leitfähige Schicht
108 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. Hierbei werden sowohl der versenkte Kontaktstecker104 als auch die leitfähigen Schichten105 ,108 vorzugsweise aus Polysilizium hergestellt und der Materialschichtstecker106a wird aus Siliziumoxid hergestellt. - Wie in
5E dargestellt, wird die leitfähige Schicht108 durch einen herkömmlichen Photolithographieprozeß strukturiert, wodurch ein Speicherknoten110 , wie z.B. eine untere Elektrode eines DRAM (dynamischer Direktzugriffsspeicher)-Zellenkondensators, ausgebildet wird. Hierin ist ein zum Kontaktloch103 fehlerhaft justierter Speicherknoten110 gezeigt. Da der Materialstecker106a eine Ätzselektivität bezüglich der leitfähigen Schichten105 ,108 aufweist, wird die frühere starke Verengung nicht erzeugt, obwohl der Justierfehlergrad ähnlich jenem eines bekannten Speicherknotens4b ist, wie in3 gezeigt.6 ist eine Draufsicht auf5E . - Obwohl ein Speicherknoten
110 mit Bezug auf6 zum Kontaktloch103 fehlerhaft justiert ist, wird er durch die leitfähige Schicht105 und den Materialschichtstecker106a abgestützt. Eine Bezugsziffer111 ist ein Verbindungsabschnitt zwischen dem Speicherknoten110 und dem Kontaktloch103 . - In Anbetracht einer Verbindungsfläche zwischen dem Speicherknoten
110 und dem Kontaktloch103 wird ein Radius des Materialschichtsteckers106a gesteuert, um eine Justierfehlertoleranz und einen Kontaktwiderstand zwischen diesen zu erhalten. Dies ist möglich durch Steuern einer Dicke der leitfähigen Schicht105 , die vor der Abscheidung der Materialschicht106 ausgebildet wird. - Zweite Ausführungsform
- Die Erfindung wird nun in Verbindung mit einer weiteren bevorzugten oder beispielhaften Ausführungsform mit Bezug auf die zugehörigen Zeichnungen ausführlicher beschrieben.
-
7A bis7E erläutern nacheinander Prozesse eines Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der zweiten Ausführungsform der Erfindung. - Mit Bezug auf
7A wird eine Isolationszwischenschicht202 auf einem Halbleitersubstrat200 ausgebildet. Die Isolationszwischenschicht202 wird unter Verwendung einer darauf als Maske ausgebildeten Photoresiststruktur (nicht dargestellt) geätzt. Als Ergebnis wird ein Kontaktloch203 , das heißt ein Speicherknoten-Kontaktloch203 , so ausgebildet, daß eine obere Oberfläche eines Teils des Halbleitersubstrats200 , beispielsweise eines Teils eines Störstellenbereichs (nicht dargestellt), freigelegt wird. Ein versenkter Kontaktstecker204 wird ausgebildet, um einen Teil des Kontaktlochs203 aufzufüllen. - Wie bei der ersten Ausführungsform wird eine leitfähige Schicht, die zum Füllen des Kontaktlochs
203 ausgebildet wird, mittels eines Rückätzprozesses überätzt oder mittels entweder eines Naßätzprozesses oder eines Trockenätzprozesses nach dem Planarisierungsätzen derselben mittels eines CMP (chemisch-mechanisches Polieren)-Prozesses weiter geätzt, wodurch der versenkte Kontaktstecker204 ausgebildet wird. Der versenkte Kontaktstecker204 weist eine Versenkungstiefe (t) im Bereich von 10 bis 300 nm (100 Å bis 5000 Å) auf. - Die leitfähige Schicht zur Ausbildung des versenkten Kontaktsteckers
204 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. - Mit Bezug auf
7B wird eine leitfähige Schicht205 , wie z.B. eine Verkappungsschicht, die mit dem versenkten Kontaktstecker204 elektrisch verbunden ist, auf der Isolationszwischenschicht202 zusammen mit einer Topologie des Kontaktlochs203 ausgebildet. Die leitfähige Schicht205 besitzt einen Dickenbereich von 10 bis 300 nm (100 Å bis 3000 Å) und wird aus einem Material ausgebildet, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. - Mit Bezug auf
7C wird eine Materialschicht206 mit einer Ätzselektivität bezüglich der leitfähigen Schicht205 zusammen mit einer Topologie des Kontaktlochs203 darauf ausgebildet. Die Materialschicht206 wird entweder aus einem leitfähigen Material oder einem Isolationsmaterial mit einer Ätzselektivität bezüglich einem Material zum Ausbilden eines folgenden Speicherknotens hergestellt. - Die Materialschicht
206 , wie z.B. eine Siliziumoxidschicht, wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus BPSG, PSG, SiO2 und Fox (fließfähiges Oxid) besteht. Außerdem kann die Materialschicht aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche aus Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si und W-N besteht. - Wie in
7D dargestellt, wird die Materialschicht206 mittels eines Rückätzprozesses geätzt, so daß ein Kontakt-Abstandsring206 , beispielsweise ein Siliziumoxid-Abstandsring, ausgebildet wird. Eine leitfähige Schicht208 zum Ausbilden eines Speicherknotens wird auf der leitfähigen Schicht205 ausgebildet, um das Kontaktloch203 aufzufüllen. - Die leitfähige Schicht
208 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. Hierbei werden sowohl der versenkte Kontaktstecker204 als auch die leitfähigen Schichten205 ,208 vorzugsweise aus Polysilizium ausgebildet und der Kontakt-Abstandsring206a wird aus Siliziumoxid hergestellt. - Wie in
7E dargestellt, wird die leitfähige Schicht208 durch einen herkömmlichen Photolithographieprozeß strukturiert, wodurch ein Speicherknoten210 , wie z.B. eine untere Elektrode eines DRAM (dynamischer Direktzugriffsspeicher)-Zellenkondensators, ausgebildet wird. Hierin ist ein zum Kontaktloch203 fehlerhaft justierter Speicherknoten210 gezeigt. Da der Kontakt-Abstandsring206a eine Ätzselektivität bezüglich der leitfähigen Schichten205 ,208 aufweist, wird die frühere starke Verengung nicht erzeugt. -
8 ist eine Draufsicht auf7E . - Obwohl mit Bezug auf
8 eine kleine Verengung außerhalb des Kontakt-Abstandsrings206a erzeugt werden kann, hält der Kontakt-Abstandsring206a die Verbindung des Speicherknotens210 darin und des Kontaktlochs203 (Bezugsziffer211 ) perfekt aufrecht. - Wenn, wie in
9 gezeigt, der Justierfehler des Speicherknotens210 und des Kontaktlochs203 während der Ausbildung einer Leitungsschichtstruktur208b stark ist, wie in10 gezeigt, kann die Verengung auch innerhalb des Kontakt-Abstandsrings206a erzeugt werden. Folglich werden der Speicherknoten210 und das Kontaktloch203 nicht innerhalb, sondern an einem Teil außerhalb des Kontakt-Abstandsrings206a (Bezugsziffer213 ) direkt verbunden. - Eine Dicke und ein Radius des Kontakt-Abstandsrings
206a sollten zweckmäßig gesteuert werden, um diesen Fall zu verhindern. Der Radius des Kontakt-Abstandsrings206a wird durch Steuern einer Dicke der leitfähigen Schicht205 gesteuert und dessen Dicke wird durch Steuern einer Dicke der Materialschicht206 gesteuert. - Ein Teil eines Kontaktlochs wird mit einem Material mit einer Ätzselektivität bezüglich eines Speicherknotens gefüllt oder ein Kontakt-Abstandsring wird aus dem Material ausgebildet, wodurch eine starke Verengung des Speicherknotens trotz einer fehlerhaften Justierung desselben verhindert wird. Somit wird das Einbrechen des Speicherknotens verhindert.
Claims (10)
- Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements mit den Schritten: Ausbilden einer Isolationszwischenschicht (
102 ,202 ) auf einem Halbleitersubstrat (100 ,200 ); selektives Ätzen der Isolationszwischenschicht (102 ), bis ein Teil des Halbleitersubstrats (100 ) freigelegt ist, wodurch ein Kontaktloch (103 ,203 ) darin ausgebildet wird; Ausbilden eines versenkten Kontaktsteckers (104 ,204 ) in dem Kontaktloch (103 ,203 ), wobei der Kontaktstecker (104 ,204 ) mit dem Halbleitersubstrat (100 ,200 ) in Verbindung steht und wobei die Oberseite des Kontaktsteckers im Kontaktloch tiefer liegt als die Oberseite der Isolationszwischenschicht (102 ,202 ); Ausbilden einer ersten leitfähigen Schicht (105 ,205 ) auf der Isolationszwischenschicht (102 ,202 ) und im verbleibenden Kontaktloch, wobei die erste leitfähige Schicht mit dem Kontaktstecker (104 ) elektrisch verbunden ist; Auffüllen des verbleibenden Kontaktlochs (103 ,203 ) mit einer Materialschicht (106a ) oder Ausbilden eines Kontakt-Abstandsrings (206a ) aus einer Materialschicht (206 ) auf der an den Seitenwänden des Kontaktlochs (203 ) abgeschiedenen, ersten leitfähigen Schicht (205 ); Ausbilden einer zweiten leitfähigen Schicht (108 ,208 ) auf der ersten leitfähigen Schicht (105 ,205 ) einschließlich der Materialschicht (106a ,206 ); und aufeinanderfolgendes Ätzen der zweiten und der ersten leitfähigen Schicht (108 ,105 ;208 ,205 ) unter Verwendung einer Kontaktelektroden-Ausbildungsmaske zum Ausbilden einer Kontaktelektrode, wobei die Materialschicht (106a ,206 ) gegenüber der ersten und zweiten leitfähigen Schicht (105 ,108 ;205 ,208 ) eine Ätzselektivität aufweist. - Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens des Kontaktsteckers (
104 ) die Schritte umfasst: Ausbilden einer leitfähigen Schicht auf der Isolationszwischenschicht (102 ,202 ), um das Kontaktloch (103 ,203 ) zu füllen; und Rückätzen der leitfähigen Schicht mittels Überätzung zum Ausbilden des versenkten Kontaktsteckers (104 ,204 ). - Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens des versenkten Kontaktsteckers (
104 ,204 ) die Schritte umfasst: Ausbilden einer leitfähigen Schicht auf der Isolationszwischenschicht (102 ,202 ), um das Kontaktloch (103 ,203 ) zu füllen; Planarisierungsätzen der leitfähigen Schicht mittels eines CMP (chemisch-mechanisches Polieren)-Prozesses, bis die obere Oberfläche der Isolationszwischenschicht freigelegt ist; und Ätzen eines Teils der leitfähigen Schicht mittels entweder eines Trocken- oder eines Nassätzprozesses, wodurch der versenkte Kontaktstecker (104 ,204 ) ausgebildet wird. - Verfahren nach Anspruch 2 oder 3, wobei der versenkte Kontaktstecker (
104 ) eine Versenkungstiefe im Bereich von 10 nm bis 500 nm aufweist. - Verfahren nach Anspruch 1, wobei die leitfähige Schicht eine Dicke im Bereich von 10 nm bis 300 nm aufweist.
- Verfahren nach Anspruch 1, wobei die Materialschicht (
106a ,206 ) entweder aus einer leitfähigen Schicht oder aus einer Isolationsschicht hergestellt wird. - Verfahren nach Anspruch 6, wobei die Isolationsschicht aus Siliziumoxid hergestellt wird.
- Verfahren nach Anspruch 6, wobei die Isolationsschicht aus einem Material hergestellt wird, das aus einer Gruppe ausgewählt ist, welche BPSG, PSG, SiO2 und Fox (fließfähiges Oxid) umfasst.
- Verfahren nach Anspruch 1, wobei die Materialschicht (
106a ,206 ) aus einem Material hergestellt wird, das aus einer Gruppe ausgewählt ist, welche Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si und W-N umfasst. - Verfahren nach Anspruch 1, wobei der versenkte Kontaktstecker (
104 ,204 ), die erste leitfähige Schicht (105 ,205 ) und die zweite leitfähige Schicht (108 ,208 ) jeweils aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag oder eine Kombination davon umfasst.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980020363A KR100272673B1 (ko) | 1998-06-02 | 1998-06-02 | 반도체 메모리 장치의 제조 방법 |
KR98-20363 | 1998-06-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19924651A1 DE19924651A1 (de) | 1999-12-16 |
DE19924651B4 true DE19924651B4 (de) | 2007-03-01 |
Family
ID=19538128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19924651A Expired - Lifetime DE19924651B4 (de) | 1998-06-02 | 1999-05-28 | Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements |
Country Status (7)
Country | Link |
---|---|
US (1) | US6323558B1 (de) |
JP (1) | JP4057745B2 (de) |
KR (1) | KR100272673B1 (de) |
CN (1) | CN1107969C (de) |
DE (1) | DE19924651B4 (de) |
GB (1) | GB2338106B (de) |
TW (1) | TW404012B (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6537913B2 (en) * | 2001-06-29 | 2003-03-25 | Intel Corporation | Method of making a semiconductor device with aluminum capped copper interconnect pads |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR0147640B1 (ko) * | 1995-05-30 | 1998-08-01 | 김광호 | 반도체 장치의 커패시터 및 그 제조방법 |
JP3607424B2 (ja) * | 1996-07-12 | 2005-01-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1998
- 1998-06-02 KR KR1019980020363A patent/KR100272673B1/ko not_active IP Right Cessation
-
1999
- 1999-04-23 TW TW088106502A patent/TW404012B/zh active
- 1999-04-23 GB GB9909489A patent/GB2338106B/en not_active Expired - Lifetime
- 1999-05-28 DE DE19924651A patent/DE19924651B4/de not_active Expired - Lifetime
- 1999-05-28 CN CN99107887A patent/CN1107969C/zh not_active Expired - Lifetime
- 1999-06-01 JP JP15434899A patent/JP4057745B2/ja not_active Expired - Fee Related
- 1999-06-02 US US09/323,889 patent/US6323558B1/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
KR100272673B1 (ko) | 2000-11-15 |
TW404012B (en) | 2000-09-01 |
GB9909489D0 (en) | 1999-06-23 |
DE19924651A1 (de) | 1999-12-16 |
CN1237782A (zh) | 1999-12-08 |
US6323558B1 (en) | 2001-11-27 |
CN1107969C (zh) | 2003-05-07 |
KR20000000633A (ko) | 2000-01-15 |
GB2338106B (en) | 2000-08-02 |
JP4057745B2 (ja) | 2008-03-05 |
JP2000031421A (ja) | 2000-01-28 |
GB2338106A (en) | 1999-12-08 |
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---|---|---|---|
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