DE19914305B4

DE19914305B4 - Elektronische Vorrichtung

Info

Publication number: DE19914305B4
Application number: DE19914305A
Authority: DE
Inventors: Kanji Higashiyamato Otsuka
Original assignee: Fujitsu Ltd; Hitachi Ltd; Mitsubishi Electric Corp; NEC Corp; Oki Electric Industry Co Ltd; Sharp Corp; Sanyo Electric Co Ltd; Sony Corp; Matsushita Electric Industrial Co Ltd
Current assignee: OTSUKA, KANJI, HIGASHIYAMATO, JP; Panasonic Corp; NEC Corp; Sharp Corp; Sanyo Electric Co Ltd; Sony Corp; Fujitsu Semiconductor Ltd; Renesas Electronics Corp; Lapis Semiconductor Co Ltd
Priority date: 1998-03-31
Filing date: 1999-03-29
Publication date: 2004-11-25
Anticipated expiration: 2019-03-30
Also published as: US20030090291A1; FR2782812A1; US6522173B1; FR2782812B1; JP3480306B2; JPH11284126A; DE19914305A1; US6693801B2

Abstract

Elektronische Vorrichtung, mit:
einer Verdrahtungsplatine;
wenigstens einem Paar von Signalleitungen (21), welche auf der Verdrahtungsplatine parallel vorgesehen sind und eine gleiche Länge besitzen;
einem Chip (29), welches auf der Verdrahtungsplatine montiert ist und wenigstens einen Differenztreiber (30) enthält, der digitale komplementäre Sendesignale an die wenigstens eine der Leitungen ausgibt; und
einem Paar (26) von System-Stromversorgungsleitungen (27, 28), über die erste und zweite Stromversorgungsspannungen (VDD, VSS) dem wenigstens einen Differenztreiber zugeführt werden, wobei das Paar (26) der System-Stromversorgungsleitungen parallel zueinander verlaufen und eine gleiche Länge haben.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine elektronische Vorrichtung, die eine Transferschaltung besitzt, welche ein digitales Sendesignal, das von einem Treiber ausgegeben wurde, über Signalleitungen zu einem Empfänger überträgt.

1 ist ein Schaltungsdiagramm eines Beispiels einer herkömmlichen elektronischen Vorrichtung, wie sie z.B. aus der US 5027088 A bekannt ist. Die elektronische Vorrichtung enthält einen CMOS-Differenztreiber 3 und einen CMOS-Differenzempfänger 4. Der CMOS-Treiber 3 setzt ein digitales Sendesignal 3 in komplementäre digitale Sendesignale CS und CS (Im Weiteren auch /CS bezeichnet) um, die jeweils auf Signalleitungen 1 und 2 ausgegeben werden. Der CMOS-Differenzempfänger 4 empfängt die komplementären digitalen Sendesignale CS und /CS, die über die Signalleitungen 1 und 2 übertragen wurden, und generiert daraus ein digitales Empfangssignal RS, welches dem digitalen Sendesignal TS entspricht.

Der CMOS-Differenztreiber 3 enthält einen CMOS-Treiber 5, der das digitale Positivphase-Sendesignal CS ausgibt, welches mit dem digitalen Sendesignal TS in Phase liegt. Der CMOS-Treiber 5 enthält einen n-Kanal-MOS-(nMOS)-Transistor 6, der als ein Abschlußelement dient, und einen p-Kanal-MOS-(pMOS)-Transistor 7, der als ein Abschlußelement dient. Der CMOS-Differenztreiber 3 enthält einen CMOS- Inverter 8, der einen pMOS-Transistor 9 enthält, der als ein Abschlußelement dient, und einen nMOS-Transistor 10, der als Pull-down-Element dient.

Der CMOS-Differenzempfänger 4 enthält einen CMOS-Treiber 11, der das in Phase liegende digitale Phasensendesignal CS empfängt, welches über die Signalleitung 1 übertragen wird. Der CMOS-Treiber 11 enthält einen nMOS-Transistor 12, der als ein Abschlußelement dient, und einen pMOS-Transistor 13, der als ein Pull-down-Element dient. Der CMOS-Differenzempfänger 4 enthält einen CMOS-Inverter 14, der das digitale Gegenphasensendesignal /CS empfängt, welches über die Signalleitung übertragen wird. Der CMOS-Inverter 14 enthält einen pMOS-Transistor 15, der als ein Abschlußelement dient, und einen nMOS-Transistor 16, der als ein Pull-down-Element dient.

Wenn die in dieser Weise konfigurierte elektronische Vorrichtung das digitale Sendesignal TS von dem niedrigen Pegel auf den hohen Pegel umschaltet, wird der nMOS-Transistor 6 des CMOS-Treibers 5 EIN-geschaltet und es wird der pMOS-Transistor 7 AUS-geschaltet. Ferner wird der pMOS-Transistor 9 des CMOS-Inverters 8 AUS-geschaltet und es wird der nMOS-Transistor 10 EIN-geschaltet.

Es wird damit eine Ladung, welche den Eingangsanschluß des CMOS-Treibers 11 von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 1 über den CMOS-Treiber 5 zugeführt und es wird eine Ladung, die den Eingangsanschluß des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel schaltet, von der Erde von der Signalleitung 2 über den CMOS-Inverter 8 gezogen.

Die zuvor erläuterte Erscheinung kann so verstan den werden, daß die positive Signalenergie, welche den Eingangsanschluß des CMOS-Treibers 11 von dem niedrigen Pegel auf den hohen Pegel ändert, über die Signalleitung 1 von dem CMOS-Treiber 5 zugeführt wird und daß die negative Signalenergie, die den Eingangsanschluß des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel ändert, von dem CMOS-Inverter 8 der Signalleitung 2 zugeführt wird.

Wenn der Eingangsanschluß des CMOS-Treibers 11 von dem niedrigen Pegel auf den hohen Pegel schaltet und der Eingangsanschluß des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel schaltet, wird der nMOS-Transistor 12 des CMOS-Treibers 11 EIN-geschaltet und es wird der pMOS-Transistor 13 AUS-geschaltet. Ferner wird der pMOS-Transistor 15 des CMOS-Inverters 14 EIN-geschaltet und es wird der nMOS-Transistor 16 derselben AUS-geschaltet.

Damit werden die Ausgangsgrößen des CMOS-Treibers 11 und des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel gebracht. Es wird somit das digitale Empfangssignal RS, welches von dem CMOS-Differenzempfänger 4 ausgegeben wird, von dem niedrigen Pegel auf den hohen Pegel geschaltet. Somit empfängt der CMOS-Differenzempfänger 4 im wesentlichen das digitale Sendesignal TS.

Wenn im Gegensatz dazu das digitale Sendesignal TS von dem hohen Pegel auf den niedrigen Pegel geschaltet wird, so wird der nMOS-Transistor 6 des CMOS-Treibers 5 AUS-geschaltet und es wird der pMOS-Transistor 7 EIN-geschaltet. Ferner wird der pMOS-Transistor 9 des CMOS-Inverters 8 EIN-geschaltet und es wird der nMOS-Transistor 10 desselben AUS-geschaltet.

Damit wird eine Ladung, welche den Eingangsanschluß des CMOS-Treibers 11 von dem hohen Pegel auf den niedrigen Pegel schaltet, zur Erde von der Signalleitung 1 über den CMOS-Treiber 5 gezogen und es wird eine Ladung, welche den Eingangsanschluß des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 2 von dem CMOS-Inverter 8 zugeführt.

Die zuvor erläuterte Erscheinung kann so betrachtet werden, daß negative Signalenergie, welche den Eingangsanschluß des CMOS-Treibers 11 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 1 von dem CMOS-Treiber 5 zugeführt wird, und daß positive Signalenergie, die den Eingangsanschluß des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel ändert, der Signalleitung 2 von dem CMOS-Inverter 8 zugeführt wird.

Wenn der Eingangsanschluß des CMOS-Inverters 11 von dem hohen Pegel auf den niedrigen Pegel schaltet und der Eingangsanschluß des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel schaltet, wird der nMOS-Transistor 12 des CMOS-Treibers 11 AUS-geschaltet und es wird der pMOS-Transistor 13 desselben EIN-geschaltet. Ferner wird der pMOS-Transistor 15 des CMOS-Inverters 14 AUS-geschaltet und es wird der nMOS-Transistor 16 desselben EIN-geschaltet.

Damit werden die Ausgangsgrößen des CMOS-Treibers 11 und des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel geschaltet. Damit wird das digitale Empfangssignal RS, welches von dem CMOS-Differenzempfänger 4 ausgegeben wird, von dem hohen Pegel auf den niedrigen Pegel geschaltet. Damit empfängt der CMOS-Differenzempfänger 4 im wesentlichen das digitale Sendesignal TS.

Wie oben beschrieben ist, wird bei der herkömmlichen elektronischen Vorrichtung, die in 1 gezeigt ist, die komplementäre Signalenergie den Signalleitungen 1 und 2 von dem CMOS-Differenztreiber 3 zugeführt, wenn das digitale Sendesignal TS sich ändert, so daß die komplementären digitalen Sendesignale CS und /CS, die aus dem digitalen Sendesignal TS abgeleitet wurden, zu dem CMOS-Differenzempfänger 4 über die Signalleitungen 1 und 2 übertragen werden.

Wenn die Signalleitungen 1 und 2 parallele Leitungen mit gleicher Länge sind, so daß der Kopplungskoeffizient dicht bei 1 liegt, bilden die Signalleitungen 1 und 2 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Damit werden die komplementären digitalen Sendesignale CS und /CS in einem Modus übertragen, der eng bei einem TEM (Transversed Electromagnetic Mode = transversaler elektromagnetischer Modus) liegt und es kann somit eine Beschleunigung der Signalübertragung erreicht werden.

Es sei jedoch darauf hingewiesen, daß dann, wenn die komplementären digitalen Sendesignale CS und /CS von dem CMOS-Differenztreiber 3 zu dem CMOS-Differenzempfänger 4 gelangen, komplementäre Signalenergie, die den Signalleitungen 1 und 2 von dem CMOS-Differenztreiber 3 zugeführt wird, von der Stromversorgungsleitung zugeführt wird. Um daher die Signalübertragung noch weiter zu beschleunigen, ist es erforderlich, die komplementäre Signalenergie dem CMOS-Differenztreiber 3 von der Stromversorgungsleitung mit einer höheren Geschwindigkeit zuzuführen. Es gibt jedoch in dieser Hinsicht keinen Vorschlag.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine elektronische Vorrichtung oder Gerät zu schaffen, welches mit einer CPU und einer Vielzahl von Speichern ausgerüstet ist, in welcher bzw. in welchem ein Signal zwischen der CPU und den Speichern mit einer höheren Geschwindigkeit übertragen werden kann.

Diese Aufgabe wird jeweils durch die in den Patentansprüchen 1, 16, 23 oder 29 angegebenen elektronischen Vorrichtungen gelöst.

Im Patentanspruch 1 wird dies durch eine elektronische Vorrichtung erreicht, die aufweist: eine Verdrahtungsplatine, wenigstens ein Paar von Signalleitungen, welches auf der Verdrahtungsplatine parallel vorgesehen ist und eine gleiche Länge besitzt; ein Chip, welches auf der Verdrahtungsplatine montiert ist und wenigstens einen Differenztreiber enthält, der komplementäre digitale Sendesignale zu wenigstens einer der oben erwähnten Leitungen ausgibt; und ein Paar von Stromversorgungssystemleitungen, über die erste und zweite Stromversorgungsspannungen dem oben erwähnten wenigstens einen Differenztreiber zugeführt werden, wobei das Paar der Strom versorgungssystemleitungen zueinander parallel sind und gleiche Länge aufweisen.

Wenn ein digitales Sendesignal, welches an den Differenztreiber angelegt wird, sich in seinem Pegel ändert, wird eine resultierende komplementäre Signalenergie, welche die Pegel der Eingangsanschlüsse eines Differenzempfängers ändert, der an das Paar der Signalleitungen angeschlossen ist, dorthin durch den Differenztreiber zugeführt. Die zuvor erwähnte komplementäre Signalenergie wird über die Stromversorgungssystemleitungen dem Differenztreiber zugeführt.

Die Stromversorgungssystemleitungen sind zueinander parallel und haben gleiche Länge und arbeiten somit als ein Übertragungspfad, in welchem das elektromagnetische Feld angenähert in bezug auf die komplementäre Signalenergie, die dem Differenztreiber zuzuführen ist, geschlossen ist. Es kann somit die komplementäre Signalenergie, die dem Differenztreiber zuzuführen ist, zu diesem mit einer hohen Geschwindigkeit ohne irgendeine Dämpfung übertragen werden. Es können somit die komplementären digitalen Sendesignale über ein Paar von Signalleitungen mit einer hohen Geschwindigkeit übertragen werden.

Im Patentanspruch 16 wird die oben genannte Aufgabe durch eine elektronische Vorrichtung gelöst, die folgendes aufweist: eine Verdrahtungsplatine; wenigstens eine Signalleitung, die auf der Verdrahtungsplatine ausgebildet ist; ein Chip, welches auf der Verdrahtungsplatine montiert ist und einen Treiber enthält, der ein nicht differentielles digitales Sendesignal ausgibt; und einen ersten Kondensator, der zwischen die Stromversorgungssystemleitungen geschaltet ist, die auf dem Chip ausgebildet sind, über welche Leitungen erste und zweite Stromversorgungsspannungen dem Treiber zugeführt werden, wobei die Stromversorgungssystemleitungen parallel zueinander sind und gleiche Länge besitzen.

Bei der zuvor erläuterten Konfiguration kann, bevor die komplementäre Signalenergie dem Differenztreiber über die Stromversorgungssystemleitungen zugeführt wird, die komplementäre Signalenergie zu diesem von dem ersten Kondensator zugeführt werden. Es kann damit das digitale Sendesignal über die Signalleitung mit einer hohen Geschwindigkeit übertragen werden.

Im Patentanspruch 23 wird die oben genannte Aufgabe durch eine elektronische Vorrichtung gelöst, die folgendes aufweist: eine Verdrahtungsplatine mit einer ersten und einer zweiten Oberfläche; einer CPU, die auf einem Chip-Montagebereich montiert ist, der an einen zentralen Abschnitt der ersten Oberfläche der Verdrahtungsplatine vorgesehen ist; Speicher, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind; erste, zweite, dritte und vierte Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben. Die erste, zweite, dritte und vierte Gruppe erstrecken sich jeweils auf der ersten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen, durchdringen die Schaltungsplatine und erstrecken sich auf der zweiten Oberfläche zu einem Zentrum derselben hin. Die Speicher, die in einem gleichen Abstand von Anschlüssen zwischen den Anschlüssen der CPU und der ersten bis vierten Gruppe der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, sind von einem identischen Typ und sind an entsprechende Gruppen der Signalleitungen angeschlossen.

Es ist damit möglich, die Längen der Signalleitungen einer elektronischen Vorrichtung zu minimieren, die durch eine einzelne Verdrahtungsplatine gebildet ist und bei der es erforderlich ist, eine CPU und Speicher, die durch diese zugegriffen werden, mit Hilfe von gleich langen parallelen Leitungen zu verbinden. Es können damit Signale zwischen der CPU und den Speichern mit einer hohen Geschwindigkeit übertragen werden.

Im Patentanspruch 26 wird die oben genannte Aufgabe durch eine elektronische Vorrichtung gelöst, die folgendes aufweist: eine erste und eine zweiten Verdrahtungsplatine, die jeweils eine erste und eine zweiten Oberfläche besitzen; eine auf einem Chip-Montagebereich montierte CPU, der an einem zentralen Abschnitt der ersten Oberfläche der ersten Verdrahtungsplatine vorgesehen ist; Speicher, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind; und erste, zweite, dritte und vierte Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben. Die erste, zweite, dritte und vierte Gruppe erstrecken sich jeweils auf der ersten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen und erstrecken sich auf der zweiten Oberfläche zu einem Zentrum derselben hin. Die Speicher, die in einem gleichen Abstand von Anschlüssen zwischen den Anschlüssen der CPU und den ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, sind von einem identischen Typ und sind an entsprechende Gruppen der Signalleitungen angeschlossen.

Es ist damit möglich, die Länge der Signalleitungen einer elektronischen Vorrichtung zu minimieren, die durch zwei Verdrahtungsplatinen gebildet ist und die eine CPU und Speicher verbinden soll, die durch diese zugegriffen werden, und zwar mit Hilfe von gleich langen parallelen Leitungen. Es können damit Signale zwischen der CPU und den Speichern mit einer hohen Geschwindigkeit übertragen werden.

Im Patentanspruch 29 wird die oben genannte Aufgabe durch eine elektronische Vorrichtung gelöst, die folgendes aufweist: erste und zweite Halbleitersubstrate, die jeweils eine erste und zweite Oberfläche besitzen; eine CPU, die an einem Chip-Montagebereich montiert ist, welcher an einer zentralen Position der ersten Oberfläche des ersten Halbleitersubstrats vorgesehen ist; Speicher, die auf wenigstens einer der ersten und zweiten Oberflächen des Halbleitersubstrats montiert sind; und erste, zweite, dritte und vierte Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben. Die erste, zweite, dritte und vierte Gruppe erstreckt sich jeweils auf der ersten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen und erstrecken sich auf der zweiten Oberfläche zu einem Zentrum derselben hin. Die Speicher, die in einem gleichen Abstand von den Anschlüssen zwischen den Anschlüssen der CPU und den ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, sind von einem identischen Typ und sind an entsprechende Gruppen der Signalleitungen angeschlossen.

Es ist damit möglich, die Längen der Signalleitungen einer elektronischen Vorrichtung zu minimieren, die durch zwei Halbleitersubstrate gebildet ist und die eine CPU und Speicher verbinden soll, die durch diese zugegriffen werden, was mit Hilfe von gleich langen parallelen Leitungen erfolgt. Es können damit Signale zwischen der CPU und den Speichern mit einer hohen Geschwindigkeit übertragen werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung, wenn diese in Verbindung mit den beigefügten Zeichnungen gelesen wird, in welchen:

1 ein Schaltungsdiagramm einer herkömmlichen elektronischen Vorrichtung ist;

2 ein schematisches Diagramm einer ersten Ausführungsform der vorliegenden Erfindung ist;

3 eine schematische Querschnittsansicht einer ersten Struktur eines Paares von Signalleitungen und eines Paares von Stromversorgungs- und Erdungsleitungen zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet werden;

4 eine schematische Querschnittsansicht einer zweiten Struktur eines Paares von Signalleitungen und eines Paares von Stromversorgungs- und Erdungsleitungen ist, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet werden;

5 ein schematisches Diagramm einer zweiten Ausführungsform der vorliegenden Erfindung ist;

6 eine schematische Querschnittsansicht einer ersten Struktur eines Paares von Signalleitungen und eines Paares von Stromversorgungs- und Erdungsleitungen ist, die in der zweiten Ausführungsform der vorliegenden Erfindung verwendet werden;

7 eine schematische Querschnittsansicht einer zweiten Struktur des Paares der Signalleitungen und des Paares der Stromversorgungs- und Erdungsleitungen ist, die in der zweiten Ausführungsform der vorliegenden Erfindung verwendet werden;

8 ein schematisches Diagramm einer dritten Ausführungsform der vorliegenden Erfindung ist;

9 ein schematisches Diagramm einer vierten Ausführungsform der vorliegenden Erfindung ist;

10 eine schematische Draufsicht einer Struktur eines IC-Chip-Montagebereiches ist, der verwendet wird, wenn ein Paar von Signalleitungen, die in der vierten Ausführungsform der vorliegenden Erfindung verwendet werden, eine koplanare Verdrahtungsstruktur besitzt;

11 eine schematische perspektivische Ansicht des Teiles eines IC-Chip-Montagebereiches ist, der verwendet wird, wenn das Paar der Signalleitungen, die in der vierten Ausführungsform der vorliegenden Erfindung verwendet werden, eine gestapelte Verdrahtungsstruktur besitzt;

12 ein schematisches Diagramm einer fünften Ausführungsform der vorliegenden Erfindung ist;

13 ein Schaltungsdiagramm einer Konfiguration eines Drei-Zustands-CMOS-Differenztreibers ist, der in der fünften Ausführungsform der vorliegenden Erfindung verwendet wird;

14 ein Schaltungsdiagramm einer Konfiguration eines Abschluß-Widerstandsteiles ist, der in der fünften Ausführungsform der vorliegenden Erfindung verwendet wird;

15 ein schematisches Diagramm einer sechsten Ausführungsform der vorliegenden Erfindung ist;

16 ein schematisches Diagramm einer siebten Ausführungsform der vorliegenden Erfindung ist;

17 ein Wellenformdiagramm einer Betriebsweise der siebten Ausführungsform der vorliegenden Erfindung ist;

18 ein schematisches Diagramm einer achten Ausführungsform der vorliegenden Erfindung ist;

19 ein schematisches Diagramm einer neunten Ausführungsform der vorliegenden Erfindung ist;

20 ein schematisches Diagramm einer zehnten Ausführungsform der vorliegenden Erfindung ist;

21 ein schematisches Diagramm einer elften Ausführungsform der vorliegenden Erfindung ist;

22 ein schematisches Diagramm einer zwölften Ausführungsform der vorliegenden Erfindung ist;

23 ein schematisches Diagramm einer dreizehnten Ausführungsform der vorliegenden Erfindung ist;

24 ein Zeitplan einer Betriebsweise der dreizehnten Ausführungsform der vorliegenden Erfindung ist;

25 ein schematisches Diagramm einer vierzehnten Ausführungsform der vorliegenden Erfindung ist;

26 ein schematisches Diagramm einer fünfzehnten Ausführungsform der vorliegenden Erfindung ist;

27 ein schematisches Diagramm einer sechzehnten Ausführungsform der vorliegenden Erfindung ist;

28 ein schematisches Diagramm einer siebzehnten Ausführungsform der vorliegenden Erfindung ist;

29 ein schematisches Diagramm einer achtzehnten Ausführungsform der vorliegenden Erfindung ist;

30 eine schematische Draufsicht einer neunzehnten Ausführungsform der vorliegenden Erfindung ist;

31 eine schematische Bodenansicht der neunzehnten Ausführungsform der vorliegenden Erfindung ist;

32 eine schematische Draufsicht von einigen Leitungen ist, die auf einer Verdrahtungsplatine ausgebildet sind, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird;

33 eine schematische Bodenansicht von einigen Leitungen ist, die auf der Verdrahtungsplatine ausgebildet sind, die in der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird;

34 eine schematische Bodenansicht eines einen Abschlußwiderstand bildenden Bereiches ist, der auf der Verdrahtungsplatine vorgesehen ist, die in der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird;

35 eine schematische Querschnittsansicht einer zwanzigsten Ausführungsform der vorliegenden Erfindung ist;

36 eine schematische Draufsicht einer einundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

37 eine schematische Bodenansicht der einundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

38 eine schematische Querschnittsansicht einer zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

39 eine schematische Draufsicht einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

40 eine schematische Querschnittsansicht ist, und zwar entlang einer Linie X1-X1, die in 39 gezeigt ist;

41 eine schematische Draufsicht einer vierundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

42 eine schematische Querschnittsansicht gemäß einer Linie X2-X2 ist, die in 40 gezeigt ist;

43 eine schematische Draufsicht einer fünfundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

44 eine schematische Querschnittsansicht gemäß einer Linie X3-X3 ist, die in 43 gezeigt ist;

45 eine schematische Draufsicht einer sechsundzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

46 eine schematische Querschnittsansicht gemäß einer Linie X4-X4 ist, die in 45 gezeigt ist;

47 eine schematische Draufsicht einer siebenundzwanzigsten Ausführungsform der vorliegenden Erfindung ist; und

48 eine schematische Querschnittsansicht gemäß einer Linie X5-X5 ist, die in 47 gezeigt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Es folgt nun eine Beschreibung unter Bezugnahme auf die 2 bis 48 der ersten bis siebenundzwanzigsten Ausführungsformen der vorliegenden Erfindung.
Erste Ausführungsform (2 bis 4):
2 ist ein schematisches Diagramm, welches eine erste Ausführungsform der vorliegenden Erfindung veranschaulicht, die ein Paar von Signalleitungen besitzt, welche keine Verzweigung aufweisen und eine Übertragungsschaltung enthält, die Signale in einer Richtung überträgt.
Die in 2 gezeigte Konfiguration enthält eine Verdrahtungsplatine 20 und ein Paar 21 von Signalleitungen 22 und 23, die aus gleich langen parallelen Leitungen gebildet sind, welche einen großen Kupplungskoeffizienten haben. Ein Stromversorgungsspannungseingangsanschluß 24 ist auf der Verdrahtungsplatine 20 ausgebildet und empfängt eine positive Stromversorgungsspannung VDD. Ein Erdungsspannungseingangsanschluß 25 ist auf der Verdrahtungsplatine 20 ausgebildet und empfängt eine Erdungsspannung VSS. Ein Paar 26 aus einer Stromversorgungsleitung 27 und einer Erdungsleitung 28 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Das Paar 26 der Stromversorgungs- und Erdungsleitungen besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 21 der Signalleitungen. Im folgenden werden die Stromversorgungsleitung und die Erdungsleitung als Stromversorgungssystemleitungen als Ganzes bezeichnet.
Ein integrierter Schaltungschip (im folgenden als ein IC-Chip bezeichnet) 29 ist auf der Verdrahtungsplatine 20 montiert und besitzt einen Stromversorgungsspannungseingangsanschluß 29A, der mit der Stromversorgungsleitung 27 verbunden ist, und einen Erdungsspannungseingangsanschluß 29B, der mit der Erdungsleitung 28 verbunden ist, und Signalausgangsanschlüsse 29C und 29D, die mit den Signalleitungen 22 bzw. 23 verbunden sind. Der IC-Chip 29 besitzt einen CMOS-Differenztreiber 30, der das digitale Sendesignal TS in komplementäre digitale Sendesignale CS und /CS umsetzt und der die Signale CS und /CS zu den Enden der Si gnalleitungen 22 und 23 über Signalausgangsanschlüsse 29C und 29D ausgibt.
Der CMOS-Differenztreiber 30 enthält einen CMOS-Treiber 31 mit der gleichen Konfiguration wie diejenige des CMOS-Treibers 5, der in 1 gezeigt ist, und einen CMOS-Inverter 32 mit der gleichen Konfiguration wie diejenige des CMOS-Inverters 8, der in 1 gezeigt ist.
Es ist ein IC-Chip 33 auf der Verdrahtungsplatine 33 montiert und besitzt Signaleingangsanschlüsse 33A und 33B, die jeweils mit den anderen Enden der Signalleitungen 22 bzw. 23 verbunden sind. Der IC-Chip 33 enthält einen CMOS-Differenzempfänger 34, der die komplementären digitalen Sendesignale CS und /CS empfängt, die über die Signalleitungen 22 und 23 übertragen wurden, und der das digitale Empfangssignal RS, welches dem digitalen Sendesignal TS entspricht, an eine interne Schaltung (nicht gezeigt) ausgibt. Der CMOS-Differenztreiber 34 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenzempfängers 4, der in 1 gezeigt ist.
Es ist möglich, den charakteristischen Impedanzwert des Signalverkettungspaares 21 auf einen willkürlichen Wert zwischen 20 Ω und 100 Ω einzustellen. Da jedoch die Gatter des CMOS-Differenzempfängers 34 aus CMOS-Gattern bestehen (CMOS-Treiber und CMOS-Inverter), werden die komplementären digitalen Sendesignale CS und /CS, die über das Paar 21 der Signalleitungen übertragen werden, dort reflektiert und die reflektierten komplementären digitalen Sendesignale CS und /CS werden über das Paar 21 der Signalleitungen in der umgekehrten Richtung ausgebreitet und erreichen den CMOS-Differenztreiber 30.
Es wird somit der EIN-Widerstand des CMOS-Differenztreibers 30 so eingestellt oder gewählt, daß er mit dem charakteristischen Impedanzwert des Paares 21 der Signalleitungen übereinstimmt, so daß die reflektierten komplementären digitalen Sendesignale CS und /CS, die durch das Paar 21 der Signalleitungen ausgebreitet werden, in der umgekehrten Richtung ausgebreitet werden. Es ist bei der zuvor erläuterten Anordnung möglich, die reflektierten komplementären digitalen Sendesignale CS und /CS daran zu hindern, an dem CMOS-Differenztreiber 30 erneut reflektiert zu werden und zu verhindern, daß die vorwärts gerichteten komplementären digitalen Sendesignale CS und /CS zu irgendeinem Zeitpunkt gestört werden.
3 ist eine schematische Querschnittsansicht einer ersten Struktur des Paares 21 der Signalleitungen und des Paares 26 der Stromversorgungs- und Erdungsleitungen. Bei der ersten Struktur sind die Signalleitungen 22 und 23, die Stromversorgungsleitung 27 und die Erdungsleitung 28 auf einer identischen Oberfläche einer isolierenden Platine 35 parallel ausgebildet, welche Platine die Verdrahtungsplatine 20 bildet, so daß das Paar 21 der Signalleitungen und das Paar 26 in einer koplanaren Verdrahtungsformation angeordnet sind. In der Nähe des Paares 21 der Signalleitungen und des Paares 26 der Stromversorgungs- und Erdungsleitungen gibt es keine Stromversorgungsleitung und Erdungsleitung, die nicht paarweise zusammengefaßt bzw. angeordnet sind.
Es sei nun angenommen, daß 'a' einen Abstand zwischen dem Zentrum der Signalleitung 22 und der Signalleitung 23 in der Breitenrichtung und den Abstand zwischen dem Zentrum der Stromversorgungsleitung 27 und dem Zentrum der Erdungsleitung 28 in der Breitenrichtung bezeichnet und daß 'b' den Intervall zwischen dem Paar 21 der Signalleitungen und dem Paar 26 der Stromversorgungs- und Erdungsleitungen bezeichnet. Wenn die Konstruktion so ausgelegt ist, daß b > 2a befriedigt wird, ist es möglich, sowohl den Kopplungskoeffizierten zwischen den Signalleitungen 22 und 23 als auch den Kopplungskoeffizienten zwischen der Stromversorgungsleitung 26 und der Erdungsleitung 28 angenähert gleich 1 zu machen. Damit bildet das Paar 21 der Signallei tungen und das Paar 26 der Stromversorgungs- und Erdungsleitungen Übertragungsleitungen, in welchen das elektromagnetische Feld angenähert geschlossen ist.
4 ist eine schematische Querschnittsansicht einer zweiten Struktur des Paares 21 der Signalleitungen und des Paares 26 der Stromversorgungs- und Erdungsleitungen. Bei der zweiten Struktur liegen die Signalleitung 22 und die Signalleitung 23 einander gegenüber, und zwar über die isolierende Platine 35, und die Stromversorgungsleitung 27 und die Erdungsleitung 28 liegen durch diese hindurch einander gegenüber, so daß das Paar 21 der Signalleitungen und das Paar 26 der Stromversorgungs- und Erdungsleitungen in einer gestapelten Verdrahtungsformation angeordnet sind. In der Nähe des Paares 21 der Signalleitungen und des Paares 26 der Stromversorgungs- und Erdungsleitungen gibt es keine Stromversorgungsleitung und Erdungsleitung, welche Leitungen nicht paarweise angeordnet sind.
Es sei nun angenommen, daß 't' die Dicke der isolierenden Platine 35 bezeichnet, 'c' die Breiten der Signalleitungen 22 und 23, der Stromversorgungsleitung 27 und der Erdungsleitung 28 bezeichnet, und 's' den Intervall zwischen benachbarten Paaren der Leitungen bezeichnet. Wenn die Konstruktion so ausgelegt ist, um s/(t + c) > 2 zu befriedigen, ist es möglich, sowohl den Kopplungskoeffizienten zwischen den Signalleitungen 22 und 23 als auch den Kopplungskoeffizienten zwischen der Stromversorgungsleitung 27 und der Erdungsleitung 28 angenähert gleich 1 zu machen. Damit bildet das Paar 21 der Signalleitungen und das Paar 26 der Stromversorgungs- und Erdungsleitungen Übertragungsleitungen, in welchen das elektromagnetische Feld angenähert geschlossen ist. Das Paar 26 der Stromversorgungs- und Erdungsleitungen muß nicht notwendigerweise in der Länge gleich dem Paar 21 der Signalleitungen und parallel dazu sein.
Bei der ersten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn das digitale Sendesignal TS von dem niedrigen Pegel auf den hohen Pegel schaltet, die positive Signalenergie, welche den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 34 von dem niedrigen Pegel auf den hohen Pegel ändert, zu der Signalleitung 22 von dem CMOS-Treiber 31 zugeführt und wird über die Signalleitung 22 zu dem In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 34 übertragen. Ferner wird die negative Signalenergie, welche den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 34 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 23 von dem CMOS-Inverter 32 zugeführt und wird über die Signalleitung 23 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 34 übertragen.
Wenn im Gegensatz dazu das digitale Sendesignal TS von dem hohen Pegel auf den niedrigen Pegel schaltet, wird negative Signalenergie, welche den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 34 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 22 von dem CMOS-Treiber 31 zugeführt und wird über die Signalleitung 22 zu dem In-Phase-Eingangsanschluß des CMOS-Differenztreibers 34 übertragen. Ferner wird positive Signalenergie, welche den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 34 von dem niedrigen Pegel auf den hohen Pegel ändert, der Signalleitung 23 von dem CMOS-Inverter 32 aus zugeführt und wird über die Signalleitung 23 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 34 übertragen.
Wie oben beschrieben ist, wird gemäß der ersten Ausführungsform der vorliegenden Erfindung die komplementäre Signalenergie über die Signalleitungen 22 und 23 zu dem CMOS-Differenzempfänger 34 übertragen, wenn das digitale Sendesignal TS sich ändert. Es sei in diesem Fall darauf hingewiesen, daß die Signalleitungen 22 und 23 die Form von parallelen Leitungen mit gleicher Länge zu Paaren zusammengefaßt sind und einen großen Kopplungskoeffizienten haben. Damit bilden die Signalleitungen 22 und 23 einen Übertragungspfad, in welchem das elektromagnetische Feld nahezu geschlossen ist. Somit kann die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitungen 22 und 23 in einem Modus übertragen werden kann, der dicht bei dem TEM liegt.
Da die Stromversorgungsleitung 27 und die Erdungsleitung 28 als parallele Leitungen mit gleicher Länge zu Paaren zusammengefaßt sind, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 27 und die Erdungsleitung 28 einen Übertragungspfad, in welchem das elektromagnetische Feld nahezu geschlossen ist. Selbst wenn somit das Paar 26 der Stromversorgungs- und Erdungsleitungen lang ist, kann die komplementäre Signalenergie, die erforderlich ist, um die komplementären digitalen Sendesignale CS und /CS von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 erforderlich ist, mit einem reduzierten Verlust zu dem CMOS-Differenztreiber 30 von dem Stromversorgungsspannungseingangsanschluß 24 und dem Erdungsspannungseingangsanschluß 25 in einem Modus übertragen werden, der dicht bei dem TEM liegt.
Zusätzlich zu dem oben gesagten, besitzt das Paar 26 der Stromversorgungs- und Erdungsleitungen den gleichen charakteristischen Impedanzwert wie derjenige des Paares 21 der Signalleitungen und ist somit an das Paar 21 derselben auf der Grundlage der charakteristischen Impedanz angepaßt. Damit stimmt die komplementäre Signalenergie, die an dem Paar 21 der Signalleitungen verbraucht wird, mit der komplementären Signalenergie überein, die von dem Stromversorgungsspannungseingangsanschluß 24 und dem Erdungsspannungseingangsanschluß 25 dem CMOS-Differenztreiber 30 zugeführt wird. Somit kann die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden.
Es ist somit gemäß der ersten Ausführungsform der vorliegenden Erfindung möglich, zu verhindern, daß die Wellenformen der komplementären digitalen Sendesignale CS und /CS verformt werden, und möglich, auf diese Weise mit einer hohen Geschwindigkeit, die dicht bei derjenigen des Lichtes liegt, die komplementären digitalen Sendesignale CS und /CS über das Paar 21 der Signalleitungen von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 zu übertragen.
Es ist zu bevorzugen, daß eine Stromversorgungsleitung und eine Erdungsleitung, über die die Stromversorgungsspannung und die Erdungsspannung an den CMOS-Treiber 30 zugeführt werden, der in dem CI-Chip 29 ausgebildet ist, auf paarweisen parallelen Leitungen gleicher Länge gebildet sind. In diesem Fall ist es möglich, einen Transfer der komplementären digitalen Sendesignale CS und /CS über das Paar 21 der Signalleitungen von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 weiter zu beschleunigen.
Ferner ist gemäß der ersten Ausführungsform der vorliegenden Erfindung der IC-Chip 33 mit dem Differenzempfänger 34 als Empfänger ausgestattet. Der Differenzempfänger 34 spricht nicht auf In-Phase-Störsignale und Störsignale an, die einer der Signalleitungen 22 und 23 überlagert sind, sondern spricht lediglich auf die komplementären digitalen Sendesignale CS und /CS an. Somit besitzt das Übertragungs- oder Sendesystem eine große Störsignalgrenze und es kann die Signalspannung reduziert werden. Obwohl beispielsweise die kleinste Amplitude in den existierenden Schaltungen gleich ist 0,8 V bis 1,5 V, kann die erste Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf etwa 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen oder Flanken zu vermindern und eine Übertragung von Hochfrequenzsignalen zu erreichen und den Stromverbrauch zu reduzieren.
Zweite Ausführungsform (5–7):
5 ist ein schematisches Diagramm einer zweiten Ausführungsform der vorliegenden Erfindung, welche zwei Paare von Signalleitungen besitzt, die keine Verzweigung haben und welche eine Übertragungsschaltung enthält, die Signale in einer Richtung überträgt.
Die Konfiguration, die in 5 gezeigt ist, enthält eine Verdrahtungsplatine 36, ein Paar 37 von Signalleitungen 38 und 39, die aus parallelen Leitungen mit gleicher Länge gebildet sind, welche einen großen Kopplungskoeffizienten haben, und enthält ein Paar 40 von Signalleitungen 41 und 42, die als gleich lange parallele Leitungen ausgebildet sind und einen großen Kopplungskoeffizienten besitzen. Die Paare 37 und 40 der Signalleitungen haben den gleichen Kopplungskoeffizienten und den gleichen charakteristischen Impedanzwert und sind zueinander gleich und parallel zueinander.
Ein Stromversorgungsspannungseingangsanschluß 43 ist auf der Verdrahtungsplatine 36 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspannungseingangsanschluß 44 ist auf der Verdrahtungsplatine 36 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 45 der Stromversorgungsleitung 46 und einer Erdungsleitung 47 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben.
Die Schaltung ist so ausgelegt, daß sie eine Bedingung befriedigt, daß Z1 = Z0/2, worin Z0 die charakteristischen Impedanzwerte der Paare 37 und 40 der Signalleitungen bezeichnet, Z1 den charakteristischen Impedanzwert des Paares 45 der Stromversorgungs- und Erdungsleitungen bezeichnet, und 2 die Zahl der Paare der Signalleitungen angibt. In dem Fall, bei dem die Bedingung Z1 = Z0/2 nicht befriedigt wird, ist es zu bevorzugen, die Schaltung so einzustellen, um einen Zustand zu erhalten, der so dicht wie möglich bei dem oben erläuterten Zustand liegt.
Es ist ein IC-Chip 48 auf der Verdrahtungsplatine 36 montiert und besitzt einen Stromversorgungsspannungseingangsanschluß 48A, der mit einer Stromversorgungsleitung 46 verbunden ist, und einen Erdungsspannungseingangsanschluß 48B, der mit einer Erdungsleitung 47 verbunden ist. Der IC-Chip 48 besitzt Signalausgangsanschlüsse 48C, 48D, 48E und 48F, die mit den Enden der Signalleitungen 38, 39, 41 bzw. 42 verbunden sind.
Ein CMOS-Differenztreiber 49 des IC-Chips 48 setzt ein digitales Sendesignal TS1, welches von einer internen Schaltung (nicht gezeigt) zugeführt wird, in komplementäre digitale Sendesignale CS1 und /CS1 um und gibt die Signale CS1 und /CS1 an die Signalleitungen 38 und 39 über die Signalausgangsanschlüsse 48C und 48D jeweils aus. Der CMOS-Differenztreiber 49 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in 1 gezeigt ist.
Der CMOS-Differenztreiber 50 des IC-Chips 48 setzt ein digitales Sendesignal TS2, welches von der internen Schaltung zugeführt wird, in komplementäre digitale Sendesignale CS2 und /CS2 um und gibt die Signale CS2 und /CS2 an die Signalleitungen 41 und 42 über die Signalausgangsanschlüsse 48E und 48F jeweils aus. Der CMOS-Differenztreiber 50 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in 1 gezeigt ist.
Es ist ein IC-Chip 51 auf der Verdrahtungsplatine 36 montiert und besitzt Signaleingangsanschlüsse 51A, 51B, 51C und 51D, die jeweils mit den anderen Enden der Signalleitungen 38, 39, 41 und 42 verbunden sind.
Der IC-Chip 51 besitzt einen CMOS-Differenzempfänger 52, der komplementäre digitale Sendesignale CS1 und /CS1 empfängt, die über die Signalleitungen 38 und 39 übertragen wurden, und gibt ein digitales Empfangssignal RS1, welches dem digitalen Sendesignal TS entspricht, an eine interne Schaltung (nicht gezeigt) aus. Der CMOS-Differenzempfänger 52 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenzempfängers 4, der in 1 gezeigt ist.
Der IC-Chip 51 besitzt einen CMOS-Differenzempfänger 53, der die komplementären digitalen Sendesignale CS2 und /CS2 empfängt, welche über die Signalleitungen 41 und 42 übertragen wurden, und gibt ein digitales Empfangssignal RS2, welches dem digitalen Sendesignal TS2 entspricht, an eine interne Schaltung (nicht gezeigt) aus. Der CMOS-Differenzempfänger 53 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenzempfängers 4, der in 1 gezeigt ist.
Es ist möglich, den charakteristischen Impedanzwert des Signalverkettungspaares 37 und 40 auf einen willkürlichen Wert zwischen 20 Ω und 100 Ω einzustellen. Da jedoch die Gatter der CMOS-Differenzempfänger 52 und 53 aus CMOS-Gattern bestehen (CMOS-Treiber und CMOS-Inverter), werden die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2, die über die Paare 37 und 40 der Signalleitungen übertragen werden, dort jeweils reflektiert und es breiten sich die reflektierten komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 37 und 40 der Signalleitungen in der entgegengesetzten Richtung aus und erreichen die CMOS-Differenztreiber 49 und 50.
Es werden somit die EIN-Widerstandswerte der CMOS-Differenztreiber 49 und 50 so gewählt, daß sie den charakteristischen Impedanzwerten der Paare 37 und 40 der Signalleitungen entsprechen bzw. an diese angepaßt sind, so daß die reflektierten komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2, die über die Paare 37 und 40 der Signalleitungen sich ausbreiten, in der entgegengesetzten Richtung laufen. Es ist mit der zuvor erläuterten Anordnung möglich, zu verhindern, daß die reflektierten komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 an den CMOS-Differenztreibern 37 und 40 erneut reflektiert werden, und zu verhindern, daß die vorwärts gerichteten komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 zu irgendeinem Zeitpunkt gestört werden.
6 zeigt eine schematische Querschnittsansicht einer ersten Struktur der Paare 37 und 40 der Signalleitungen und des Paares 45 der Stromversorgungs- und Erdungsleitungen. In der ersten Struktur sind die Signalleitungen 38, 39, 41 und 42, die Stromversorgungsleitung 46 und die Erdungsleitung 47 parallel auf einer identischen Oberfläche einer isolierenden Platine 54 ausgebildet, welche die Verdrahtungsplatine 36 bildet, so daß die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversorgungs- und Erdungsleitungen in einer koplanaren Verdrahtungsformation angeordnet sind. In der Nähe der Paare 37 und 40 der Signalleitungen und des Paares 45 der Stromversorgungs- und Erdungsleitungen gibt es keine Stromversorgungsleitung und Erdungsleitung, die nicht paarweise vorgesehen sind.
Es sei nun angenommen, daß 1) 'a' den Abstand zwischen dem Zentrum der Signalleitung 38 und der Signalleitung 39 in der Breitenrichtung und den Abstand zwischen dem Zentrum der Signalleitung 41 und der Signalleitung 42 bezeichnet, 2) 'a'' den Abstand zwischen der Stromversorgungsleitung 46 und der Erdungsleitung 47 in der Breitenrichtung bezeichnet, 3) 'b' den Intervall zwischen den Paaren 37 und 40 der Signalleitungen bezeichnet und 4) 'b'' den Intervall zwischen dem Signalleitungsteil 37 und dem Paar 45 der Stromversorgungs- und Erdungsleitungen bezeichnet. Wenn die Konstruktion so getroffen ist, daß b > 2a und b' > 2a' befriedigt wird, ist es möglich, den Kopplungs koeffizienten zwischen den Signalleitungen 38 und 39, den Kopplungskoeffizienten zwischen den Signalleitungen 41 und 42 und den Kopplungskoeffizienten zwischen der Stromversorgungsleitung 46 und der Erdungsleitung 47 angenähert gleich 1 zu machen. Damit bilden die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversorgungs- und Erdungsleitungen Übertragungsleitungen, bei denen das elektromagnetische Feld nahezu geschlossen ist.
7 ist eine schematische Querschnittsansicht einer zweiten Konstruktion der Paare 37 und 40 der Signalleitungen und des Paares 45 der Stromversorgungs- und Erdungsleitungen. Bei der zweiten Konstruktion liegen die Signalleitung 38 und die Signalleitung 39 einander über die isolierende Platine 35 gegenüber, die Signalleitungen 41 und 42 liegen sich durch diese Platine hindurch gegenüber und die Stromversorgungsleitung 46 und die Erdungsleitung 47 liegen sich durch diese hindurch gegenüber, so daß die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversorgungs- und Erdungsleitungen in einer gestapelten Verdrahtungsformation angeordnet sind. In der Nachbarschaft der Paare 37 und 40 der Signalleitungen und des Paares 45 der Stromversorgungs- und Erdungsleitungen sind keine Stromversorgungsleitung und Erdungsleitung vorhanden, welche Leitungen nicht gepaart sind.
Es sei nun angenommen, daß 't' die Dicke der isolierenden Platine 54 angibt, 'c' die Breiten der Signalleitungen 38, 39, 41 und 42 bezeichnet, 'c'' die Stromversorgungsleitung 46 und die Erdungsleitung 47 bezeichnet, 's' den Intervall zwischen den Paaren 37 und 38 der Signalleitungen bezeichnet und 's'' den Abstand zwischen dem Paar 37 der Signalleitungen und dem Paar 45 der Stromversorgungs- und Erdungsleitungen angibt. Wenn die Konstruktion so ausgeführt ist, daß s/(t + c) > 2 und s'/(t + c') > 2 befriedigt werden, ist es möglich, beide Kopplungskoeffizienten zwischen den Signalleitungen 38 und 39 und zwischen den Si gnalleitungen 41 und 42 und den Kopplungskoeffizienten zwischen der Stromversorgungsleitung 46 und der Erdungsleitung 47 angenähert gleich 1 zu machen. Somit bilden die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversorgungs- und Erdungsleitungen Übertragungsleitungen, bei denen das elektromagnetische Feld angenähert geschlossen ist. Das Paar 45 der Stromversorgungs- und Erdungsleitungen muß nicht notwendigerweise in der Länge gleich sein den Paaren 37 und 40 der Signalleitungen und muß nicht parallel zu diesen sein, sondern kann in einer willkürlichen Richtung ausgebildet sein.
Bei der zweiten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn das digitale Sendesignal TS2 von dem niedrigen Pegel auf den hohen Pegel schaltet, positive Signalenergie, welche den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 52 von dem niedrigen Pegel auf den hohen Pegel ändert, zu der Signalleitung 38 von dem In-Phase-Ausgangsanschluß des CMOS-Treibers 49 zugeführt und wird über die Signalleitung 38 zu dem In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 52 hin übertragen. Ferner wird negative Signalenergie, welche den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 52 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 39 von dem Gegenphasen-Ausgangsanschluß des CMOS-Inverters 49 zugeführt und wird über die Signalleitung 39 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 52 hin übertragen.
Wenn das digitale Sendesignal TS2 von dem niedrigen Pegel auf den hohen Pegel schaltet, wird positive Signalenergie, welche den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem niedrigen Pegel auf den hohen Pegel ändert, der Signalleitung 41 von dem In-Phase-Ausgangsanschluß des CMOS-Treibers 50 zugeführt und wird über die Signalleitung 41 zu dem In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 53 übertragen. Ferner wird ne gative Signalenergie, die den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 42 von dem Gegenphasen-Ausgangsanschluß des CMOS-Inverters 50 zugeführt und wird über die Signalleitung 42 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 53 hin übertragen.
Wenn im Gegensatz dazu das digitale Sendesignal TS1 von dem hohen Pegel auf den niedrigen Pegel schaltet, wird negative Signalenergie, die den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 52 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 38 von dem In-Phase-Ausgangsanschluß des CMOS-Treibers 49 zugeführt und wird über die Signalleitung 38 zu dem In-Phase-Eingangsanschluß des CMOS-Differenztreibers 52 hin übertragen. Ferner wird positive Signalenergie, welche den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 52 von dem niedrigen Pegel auf den hohen Pegel ändert, zu der Signalleitung 39 von dem Gegenphasen-Ausgangsanschluß des CMOS-Inverters 49 zugeführt und wird über die Signalleitung 39 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenzempfänger 52 hin übertragen.
Wenn das digitale Sendesignal TS2 von dem hohen Pegel auf den niedrigen Pegel schaltet, so wird negative Signalenergie, die den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 41 von dem In-Phase-Ausgangsanschluß des CMOS-Treibers 50 zugeführt und wird über die Signalleitung 41 zu dem In-Phase-Eingangsanschluß des CMOS-Differenztreibers 53 hin übertragen. Ferner wird positive Signalenergie, die den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem niedrigen Pegel auf den hohen Pegel ändert, der Signalleitung 42 von dem Gegenphasen-Ausgangsanschluß des CMOS-Inverters 50 zugeführt und wird über die Signalleitung 41 zu dem Gegenpha sen-Eingangsanschluß des CMOS-Differenzempfängers 53 hin übertragen.
Wie oben dargelegt ist, wird gemäß der zweiten Ausführungsform der vorliegenden Erfindung die komplementäre Signalenergie über die Signalleitungen 38 und 39 und die Signalleitungen 41 und 42 zu den CMOS-Differenzempfängern 52 und 53 hin übertragen, wenn sich die digitalen Sendesignale TS1 und TS2 ändern. Es sei in diesem Fall darauf hingewiesen, daß die Signalleitungen 38 und 39 und die Signalleitungen 41 und 42 jeweils Paare von gleich langen parallelen Leitungen sind, die einen großen Kopplungskoeffizienten haben. Damit formen die Signalleitungen 22 und 23 und die Signalleitungen 41 und 42 jeweilige Übertragungspfade, in denen das elektromagnetische Feld angenähert geschlossen ist. Es kann somit die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitungen 38 und 39 und die Signalleitungen 41 und 42 in einem Modus übertragen werden kann, der dicht bei dem TEM liegt.
Da die Stromversorgungsleitung 46 und die Erdungsleitung 47 ein Paar aus gleich langen parallelen Leitungen bilden, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 46 und die Erdungsleitung 47 eine Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Selbst wenn das Paar 45 der Stromversorgungs- und Erdungsleitungen lang ist, kann die komplementäre Signalenergie, die erforderlich ist, um die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 zu den CMOS-Differenzempfängern 52 und 53 zu übertragen, mit einem reduzierten Verlust zu den CMOS-Differenztreibern 49 und 50 von dem Stromversorgungsspannungseingangsanschluß und dem Erdungsspannungseingangsanschluß 44 in einem Modus übertragen werden, der dicht bei dem TEM liegt.
Zusätzlich zu dem oben gesagten, ist die zweite Ausführungsform der vorliegenden Erfindung so ausgelegt, daß Z1 = Z0/2 befriedigt wird, worin Z0 die charakteristische Impedanz der Paare 37 und 40 der Signalleitungen bezeichnet und Z1 die charakteristische Impedanz des Paares 45 der Stromversorgungs- und Erdungsleitungen bezeichnet. Damit ist das Paar 26 der Stromversorgungs- und Erdungsleitungen an das Paar 21 der Signalleitungen auf der Grundlage der charakteristischen Impedanz angepaßt. Damit stimmt die komplementäre Signalenergie, die bei den Paaren 37 und 40 der Signalleitungen verbraucht wird, mit der komplementären Signalenergie überein, die von dem Stromversorgungsspannungseingangsanschluß 43 und dem Erdungsspannungseingangsanschluß 44 den CMOS-Differenztreibern 49 und 50 zugeführt wird. Es kann somit die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden.
Es ist somit gemäß der zweiten Ausführungsform der vorliegenden Erfindung möglich, Wellenformen der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 daran zu hindern, verformt zu werden, und somit möglich, diese komplementären digitalen Sendesignale über die Paare 37 und 40 der Signalleitungen von den CMOS-Differenztreibern 49 und 50 zu den CMOS-Differenzempfängern 52 und 53 mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.
Es wird bevorzugt, daß eine Stromversorgungsleitung und eine Erdungsleitung, über die die Stromversorgungsspannung und die Erdungsspannung den CMOS-Treibern 49 und 50 zugeführt werden, welche in dem IC-Chip 48 ausgebildet sind, aus gepaarten gleich langen parallelen Leitungen gebildet sind. Es ist in diesem Fall möglich, noch weiter eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 37 und 40 der Signalleitungen von den CMOS-Differenztreibern 49 und 50 zu den CMOS-Differenzempfängern 52 und 53 zu beschleunigen.
Ferner ist gemäß der zweiten Ausführungsform der vorliegenden Erfindung der IC-Chip 51 mit den Differenzempfängern 52 und 53 als Empfänger ausgestattet. Der Differenzempfänger 52 spricht nicht auf In-Phase-Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 38 und 39 überlagert sind, sondern spricht lediglich auf die komplementären digitalen Sendesignale CS1 und /CS1 an. In ähnlicher Weise spricht der Differenzempfänger 53 nicht auf In-Phase-Störsignale und auf Störsignale an, die einer der Signalleitungen 41 und 42 überlagert sind, sondern spricht lediglich auf die komplementären digitalen Sendesignale CS2 und /CS2 an. Somit besitzt das Übertragungssystem eine große Störsignalgrenze und es kann die Signalspannung reduziert werden. Obwohl beispielsweise die kleinste Amplitude bei den bestehenden Schaltungen gleich ist 0,8 V – 1,5 V, kann die erste Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf etwa 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu vermindern und eine Übertragung von Hochfrequenzsignalen zu erzielen und auch eine Reduzierung im Stromverbrauch zu erzielen.
Dritte Ausführungsform (8):
8 ist ein schematisches Diagramm, welches eine dritte Ausführungsform der vorliegenden Erfindung veranschaulicht, die ein Paar von Signalleitungen besitzt, welche eine Verzweigung haben und welche eine Übertragungsschaltung enthält, die Signale in einer Richtung überträgt.
Die in 8 gezeigte Konfiguration enthält eine Verdrahtungsplatine 55, ein Paar 56 an Signalleitungen und einen Abschlußwiderstand 59. Das Paar 56 besteht aus gleich langen parallelen Signalleitungen 57 und 58, die auf der Verdrahtungsplatine 55 ausgebildet sind, und besitzt einen großen Kopplungskoeffizienten. Der Abschlußwiderstand 59 schließt die Signalleitungen 57 und 58 ab.
Ein Stromversorgungsspannungseingangsanschluß 60 ist auf der Verdrahtungsplatine 55 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspannungseingangsanschluß 61 ist auf der Verdrahtungsplatine 55 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 62 einer Stromversorgungsleitung 63 und einer Erdungsleitung 64 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Das Paar 62 der Stromversorgungs- und Erdungsleitungen, die auf der Verdrahtungsplatine 55 ausgebildet sind, besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 56 der Signalleitungen.
Das Paar 56 der Signalleitungen und das Paar 62 der Stromversorgungs- und Erdungsleitungen können eine koplanare Verdrahtungsstruktur haben, wie sie in 3 gezeigt ist, oder können eine gestapelte Verdrahtungsformation haben, wie dies in 4 gezeigt ist.
Es ist ein IC-Chip 65 auf der Verdrahtungsplatine 55 montiert und besitzt einen Stromversorgungsspannungseingangsanschluß 64A, der mit der Stromversorgungsleitung 63 verbunden ist, einen Erdungsspannungseingangsanschluß 65B, der mit der Erdungsleitung 64 verbunden ist, und Signalausgangsanschlüsse 65C und 65D, die mit den Signalleitungen 57 bzw. 58 verbunden sind. Der IC-Chip 65 besitzt einen CMOS-Differenztreiber 66, der das digitale Sendesignal TS, welches von einer internen Schaltung (nicht gezeigt) zugeführt wird, in komplementären digitale Sendesignale CS und /CS umsetzt und der die Signale CS und /CS zu den Enden der Signalleitungen 57 und 58 über die Signalausgangsanschlüsse 65C und 65D ausgibt. Der CMOS-Differenztreiber 66 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in 1 gezeigt ist.
Es sind IC-Chips 67-1–67-m eines identischen Typs oder unterschiedlicher Typen auf der Verdrahtungsplatine 55 montiert. Die IC-Chips 67-1–67-m besitzen jeweils Signaleingangsanschlüsse 67-1A–67-mA, die mit der Signalleitung 57 verbunden sind, und Signaleingangsanschlüsse 67-1B–67-mB, die mit der Signalleitung 58 verbunden sind. Die IC-Chips 67-1–67-m haben jeweilige Operationsverstärker 68-1–68-m, welche die komplementären Signale CS und /CS empfangen, welche über die Signalleitungen 57 und 58 übertragen werden.
Der Operationsverstärker 68-1 besitzt einen In-Phase-Eingangsanschluß, der mit dem Signaleingangsanschluß 67-1A verbunden ist, und einen Gegenphasen-Eingangsanschluß, der mit dem Signaleingangsanschluß 67-1B verbunden ist. Der Operationsverstärker 68-m besitzt einen In-Phase-Eingangsanschluß, der mit dem Signaleingangsanschluß 67-mA verbunden ist, und einen Gegenphasen-Eingangsanschluß, der mit dem Signaleingangsanschluß 67-mB verbunden ist.
Bei der dritten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn sich das digitale Sendesignal TS von dem niedrigen Pegel auf den hohen Pegel ändert, die positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 68-1–68-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 57 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 66 zugeführt, und wird über die Signalleitung 57 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 68-1–68-m übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 68-1–68-m von dem hohen Pegel auf den niedrigen Pegel schaltet, zu der Signalleitung 58 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 66 zugeführt und wird über die Signalleitung 58 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstärker 68-1–68-m hin übertragen.
Wenn im Gegensatz dazu das digitale Sendesignal TS sich von dem hohen Pegel auf den niedrigen Pegel ändert, so wird negative Signalenergie, welche die In-Phase-Ein gangsanschlüsse der Operationsverstärker 68-1–68-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 57 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 66 zugeführt und wird zu den In-Phase-Ausgangsanschlüssen der Operationsverstärker 68-1–68-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 68-1–68-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 58 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 66 zugeführt und wird zu den Gegenphasen-Ausgangsanschlüssen der Operationsverstärker 68-1–68-m hin übertragen.
Die Eingangsimpedanzwerte der Operationsverstärker 68-1–68-m sind ebenso groß oder größer als 1000-mal dem charakteristischen Impedanzwert (20 Ω–100 Ω) des Paares 56 der Signalleitungen. Es wird damit die komplementäre Signalenergie, die über das Paar 56 der Signalleitungen übertragen wird, schwer in den Operationsverstärkern 68-1–68-m absorbiert und erreicht den Abschlußwiderstand 59 ohne wesentlichen Verlust. Dann verbraucht der Abschlußwiderstand 59 die komplementäre Signalenergie in Form von Wärme. Damit tritt eine Reflexion der komplementären Signalenergie nicht auf und es können die komplementären digitalen Sendesignale CS und /CS normal durch die Operationsverstärker 68-1–68-m hindurchlaufen.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung sind die Signalleitungen 57 und 58 durch ein Paar von gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Damit bilden die Signalleitungen 57 und 58 einen Übertragungspfad, bei dem das elektromagnetische Feld angenähert geschlossen ist. Es kann somit die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitungen 57 und 58 in einem Modus übertragen werden kann, der dicht bei dem TEM liegt.
Da die Stromversorgungsleitung 63 und die Erdungsleitung 64 in Form von gepaarten gleich langen parallelen Leitungen ausgebildet sind, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 63 und die Erdungsleitung 64 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Selbst wenn somit das Paar 62 der Stromversorgungs- und Erdungsleitungen lang ist, kann die komplementären Signalenergie, die erforderlich ist, um die komplementären digitalen Sendesignale CS und /CS zu den Operationsverstärkern 68-1–68-m zu übertragen, mit einem reduzierten Verlust übertragen werden, und zwar zu dem CMOS-Differenztreiber 66 von dem Stromversorgungsspannungseingangsanschluß 60 und dem Erdungsspannungseingangsanschluß 61 in einem Modus, der dicht bei dem TEM liegt.
Zusätzlich zu dem oben gesagten, besitzt das Paar 62 der Stromversorgungs- und Erdungsleitungen den gleichen charakteristischen Impedanzwert wie derjenige des Paares 56 der Signalleitungen, so daß das Paar 62 an das Paar 56 auf der Grundlage der charakteristischen Impedanz angepaßt ist. Es kann somit die komplementäre Signalenergie, die von dem Stromversorgungsspannungseingangsanschluß 60 und dem Erdungsspannungseingangsanschluß 61 zugeführt wird, zu dem CMOS-Differenztreiber 66 über das Paar 62 der Stromversorgungs- und Erdungsleitungen ohne reduzierten Verlust übertragen werden.
Es ist somit gemäß der ersten Ausführungsform der vorliegenden Erfindung möglich, die Wellenformen der komplementären digitalen Sendesignale CS und /CS daran zu hindern, deformiert zu werden und somit die komplementären digitalen Sendesignale CS und /CS über das Paar 21 der Signalleitungen von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.
Es ist somit gemäß der dritten Ausführungsform der vorliegenden Erfindung möglich, die Wellenformen der komplementären digitalen Sendesignale CS und /CS daran zu hindern, deformiert zu werden und somit die komplementären digitalen Sendesignale CS und /CS über das Paar 56 der Signalleitungen von dem CMOS-Differenztreiber 66 zu den Operationsverstärkern 68-1–68-m mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.
Es ist zu bevorzugen, daß eine Stromversorgungsleitung und eine Erdungsleitung, über die die Stromversorgungsspannung und die Erdungsspannung dem CMOS-Treiber 66 zugeführt werden, der in dem IC-Chip 65 ausgebildet ist, aus gepaarten gleich langen parallelen Leitungen gebildet sind. In diesem Fall ist es möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS über das Paar 56 der Signalleitungen von dem CMOS-Differenztreiber 66 zu den Operationsverstärkern 68-1–68-m mit weiter erhöhter Geschwindigkeit zu übertragen.
Die oben erläuterte Konfiguration der dritten Ausführungsform der vorliegenden Erfindung ist derart angeordnet, daß die IC-Chips 67-1–67-m jeweils die Operationsverstärker 68-1–68-m als Differenzempfänger enthalten. Die Operationsverstärker 68-1–68-m sprechen nicht auf In-Phase-Störsignale und Störsignale an, die einer der Signalleitungen 57 und 58 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS und /CS an. Damit besitzt das Übertragungssystem eine große Störsignalgrenze und die Signalspannung kann reduziert werden. Beispielsweise kann bei der dritten Ausführungsform der vorliegenden Erfindung, obwohl die kleinste Amplitude in den bestehenden Schaltungen gleich ist 0,8 V–1,5 V, die kleinste Amplitude bis herab auf etwa 0,1 V reduziert werden. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu vermindern und einen Transfer von Hochfrequenzsignalen zu erzielen und den Stromverbrauch zu reduzieren.
Vierte Ausführungsform (9–11):
9 ist ein schematisches Diagramm, welches eine vierte Ausführungsform der vorliegenden Erfindung veranschaulicht, die zwei Paare von Signalleitungen besitzt, die jeweils eine Verzweigung haben und die eine Übertragungsschaltung enthält, die Signale in einer Richtung überträgt.
Die in 9 gezeigte Konfiguration enthält eine Verdrahtungsplatine 70 und Paare 71 und 75 von Signalleitungen. Das Paar 71 besteht aus gleich langen parallelen Signalleitungen 72 und 73, die auf der Verdrahtungsplatine 70 ausgebildet sind und die einen großen Kopplungskoeffizienten haben. In ähnlicher Weise besteht das Paar 75 aus gleich langen parallelen Signalleitungen 76 und 77, die auf der Verdrahtungsplatine 70 ausgebildet sind und die einen großen Kopplungskoeffizienten haben. Die Paare 71 und 75 der Signalleitungen besitzen den gleichen Kopplungskoeffizienten, charakteristische Impedanz und gleiche Länge wie die anderen und sind zueinander parallel.
Ein Stromversorgungsspannungseingangsanschluß 79 ist auf der Verdrahtungsplatine 70 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspannungseingangsanschluß 80 ist auf der Verdrahtungsplatine 70 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 81 aus. einer Stromversorgungsleitung 82 und einer Erdungsleitung 83 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Das Paar 81 der Stromversorgungs- und Erdungsleitungen ist auf der Verdrahtungsplatine 70 ausgebildet.
Die Schaltung ist so ausgelegt, daß eine Bedingung befriedigt wird, daß Z1 = Z0/2, worin Z0 die charakteristischen Impedanzwerte der Paare 71 und 75 der Signalleitungen angibt, Z1 den charakteristischen Impedanzwert des Paares 81 der Stromversorgungs- und Erdungsleitungen angibt, und 2 die Zahl der Paare der Signalleitungen angibt.
In dem Fall, bei dem die Bedingung Z1 = Z0/2 nicht befriedigt wird, ist es zu bevorzugen, die Schaltung so einzustellen, um einen Zustand zu erhalten, der so dicht wie möglich bei dem oben erläuterten Zustand liegt.
Die Paare 71 und 75 der Signalleitungen und das Paar 81 der Stromversorgungs- und Erdungsleitungen können eine koplanare Verdrahtungsstruktur haben, wie sie in 6 gezeigt ist, oder können eine gestapelte Verdrahtungsformation haben, wie sie in 7 gezeigt ist.
Ein IC-Chip 84 ist auf der Verdrahtungsplatine 70 montiert und besitzt einen Stromversorgungsspannungseingangsanschluß 84A, der mit der Stromversorgungsleitung 82 verbunden ist, einen Erdungsspannungseingangsanschluß 84B, der mit der Erdungsleitung 83 verbunden ist, und Signalausgangsanschlüsse 84C, 84D, 84E und 84F, die mit den Signalleitungen 72 bzw. 73 bzw. 76 bzw. 77 verbunden sind.
Der IC-Chip 84 besitzt einen CMOS-Differenztreiber 85, der das digitale Sendesignal TS1 in komplementäre digitale Sendesignale CS1 und /CS1 umsetzt und die Signale CS1 und /CS1 an die Enden der Signalleitungen 72 und 73 über die Signalausgangsanschlüsse 84C und 84D ausgibt. Der CMOS-Differenztreiber 85 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in 1 gezeigt ist.
Der IC-Chip 84 besitzt einen CMOS-Differenztreiber 86, der das digitale Sendesignal TS2 in komplementäre digitale Sendesignale CS2 und /CS2 umsetzt und der die Signale CS2 und /CS2 an die Enden der Signalleitungen 76 und 77 über die Signalausgangsanschlüsse 84E und 84F ausgibt. Der CMOS-Differenztreiber 86 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in 1 gezeigt ist.
Die IC-Chips 87-1–87-m eines identischen Typs oder unterschiedlicher Typen sind auf der Verdrahtungsplatine 70 montiert. Die IC-Chips 87-1–87-m haben jeweils Signaleingangsanschlüsse 87-1A–87-mA, die mit der Signalleitung 72 verbunden sind, und Signaleingangsanschlüsse 87-1B–87-mB, die mit der Signalleitung 73 verbunden sind. Ferner besitzen die IC-Chips 87-1–87-m jeweils Signaleingangsanschlüsse 87-1C–87-mC, die mit der Signalleitung 76 verbunden sind, und Signaleingangsanschlüsse 87-1D–87-mD, die mit der Signalleitung 77 verbunden sind.
Die IC-Chips 87-1–87-m besitzen jeweils Operationsverstärker 88-1–88-m, welche die komplementären digitalen Sendesignale CS1 und /CS1 empfangen, die über die Signalleitungen 72 und 73 übertragen werden, und haben Operationsverstärker 98-1–98-m, welche die komplementären digitalen Sendesignale CS2 und /CS2 empfangen, die über die Signalleitungen 76 und 77 übertragen werden.
Der Operationsverstärker 88-1 besitzt einen In-Phase-Eingangsanschluß, der mit dem Signaleingangsanschluß 87-1A verbunden ist, und einen Gegenphasen-Eingangsanschluß, der mit dem Signaleingangsanschluß 87-1B verbunden ist. Der Operationsverstärker 88-m besitzt einen In-Phase-Eingangsanschluß, der mit dem Signaleingangsanschluß 87-mA verbunden ist, und einen Gegenphasen-Eingangsanschluß, der mit dem Signaleingangsanschluß 87-mB verbunden ist.
10 ist eine schematische Querschnittsansicht einer Struktur eines IC-Chip-Montagebereiches, in welchem die Paare 71 und 75 der Signalleitungen in einer koplanaren Formation ausgebildet sind, wie im Falle, der in 6 gezeigt ist. In 10 bezeichnen die Bezugszeichen 91-1A, 91-1B, 91-1C und 91-1D Anschlußflecke für Anschlüsse mit den Signaleingangsanschlüssen 87-1A, 87-1B, 87-1C und 87-1C des IC-Chips 87-1. Die Bezugszeichen 91-mA, 91-mB, 91-mC und 91-mD zeigen Anschlußflecke an, und zwar für Anschlüsse mit den Signaleingangsanschlüssen 87-mA, 87-mB, 87-mC und 87-mD des IC-Chips 87-m.
11 ist eine schematische perspektivische Ansicht einer Struktur eines Teiles des IC-Chipbereichs, in welchem die Paare 71 und 75 der Signalleitungen in einer gestapelten Formation ausgebildet sind, wie in dem Fall, der in 7 gezeigt ist. Eine Veranschaulichung einer isolierenden Platine, welche die Verdrahtungsplatine 70 bildet, ist weggelassen. Die in 11 gezeigte Struktur umfaßt eine Leiterschicht 93, die sich von der Signalleitung 73 aus erstreckt, eine Leiterschicht 94, die in einem Kontaktloch ausgebildet ist, welches in dem Formationsbereich der Leiterschicht 93 der Verdrahtungsplatine 70 ausgebildet ist (nicht gezeigt), und besitzt eine Leiterschicht 95, die auf der Oberfläche der isolierenden Platine ausgebildet ist und die mit der Leiterschicht 94 verbunden ist. Bei der in 11 gezeigten Struktur dient die Leiterschicht 95 als ein Anschlußbereich oder Anschlußfleck (pad) zum Herstellen einer Verbindung mit dem Signaleingangsanschluß 87-1 des IC-Chips 87-1. Ein Abschnitt 96, der der Leiterschicht 95 der Signalleitung 72 benachbart ist, dient als ein Anschlußfleck zum Herstellen einer Verbindung mit dem Signaleingangsanschluß 87-1B des IC-Chips 87-1.
Bei der vierten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn sich das digitale Sendesignal TS1 von dem niedrigen Pegel auf den hohen Pegel ändert, positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 88-1–88-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 72 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 87 zugeführt und wird über die Signalleitung 72 zu den Operationsverstärkern 88-1–88-m hin übertragen. Ferner wird negative Signalenergie, die die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 88-1–88-m von dem hohen Pegel auf den niedrigen Pegel schalten, der Signalleitung 73 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 85 zugeführt und wird über die Signalleitung 73 zu den Gegenpha sen-Eingangsanschlüssen der Operationsverstärker 88-1–88-m hin übertragen.
Wenn das digitale Sendesignal TS2 sich von dem niedrigen Pegel auf den hohen Pegel ändert, wird positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 89-1–89-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 76 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 86 zugeführt und wird über die Signalleitung 76 zu den Operationsverstärkern 89-1–89-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 89-1–89-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 77 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 86 zugeführt und wird über die Signalleitung 77 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstärker 89-1–89-m hin übertragen.
Wenn im Gegensatz hierzu das digitale Sendesignal TS1 sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 88-1–88-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 72 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 85 zugeführt und wird über die Signalleitung 72 zu den In-Phase-Ausgangsanschlüssen der Operationsverstärker 88-1–88-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 88-1–88-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 73 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 85 zugeführt und wird über die Signalleitung 73 zu den Gegenphasen-Ausgangsanschlüssen der Operationsverstärker 88-1–88-m hin übertragen.
Wenn das digitale Sendesignal TS2 sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 89-1–89-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 76 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 86 zugeführt und wird über die Signalleitung 76 zu dem In-Phase-Ausgangsanschlüssen der Operationsverstärker 89-1–89-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 89-1–89-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 77 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 86 zugeführt und wird über die Signalleitung 77 zu den Gegenphasen-Ausgangsanschlüssen der Operationsverstärker 89-1–89-m hin übertragen.
Die Eingangsimpedanzwerte der Operationsverstärker 88-1–88-m und 89-1–89-m sind genauso groß oder größer als das 1000-fache des charakteristischen Impedanzwertes (20 Ω–100 Ω) der Paare 71 und 75 der Signalleitungen. Es wird damit die komplementäre Signalenergie, die über die Paare 71 und 75 der Signalleitungen übertragen wird, schwer in den Operationsverstärkern 88-1–88-m und 89-1–89-m absorbiert und erreicht die Abschlußwiderstände 74 und 78 ohne wesentlichen Verlust. Dann verbrauchen die Abschlußwiderstände 74 und 78 die komplementäre Signalenergie als Wärme. Damit tritt eine Reflexion der komplementären Signalenergie nicht auf und die komplementären digitalen Sendesignal CS1 und /CS1 und CS2 und /CS2 können normal durch die Operationsverstärker 88-1–88-m und 89-1–89-m hindurchlaufen.
Gemäß der vierten Ausführungsform der vorliegenden Erfindung sind die Signalleitungen 72 und 73 und die Signalleitungen 76 und 77 jeweils durch Paare von gleich langen parallelen Leitungen gebildet und besitzen einen großen Kopplungskoeffizienten. Damit bilden die Signalleitungen 72 und 73 und die Signalleitungen 76 und 77 jeweils Übertragungspfade, in denen das elektromagnetische Feld angenähert geschlossen ist. Es kann somit die komplementäre Signalenergie mit reduziertem Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitungen 72 und 73 und die Signalleitungen 76 und 77 in einem Modus übertragen werden kann, der nicht bei dem TEM liegt.
Da die Stromversorgungsleitung 82 und die Erdungsleitung 83 aus einem Paar gleich langer paralleler Leitungen gebildet sind, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 82 und die Erdungsleitung 83 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Selbst wenn somit das Paar 81 der Stromversorgungs- und Erdungsleitungen lang ist, kann die komplementäre Signalenergie, die erforderlich ist, um die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 zu den Operationsverstärkern 88-1–88-m und 89-1–89-m zu übertragen, mit einem reduzierten Verlust zu den CMOS-Differenztreibern 85 und 86 von dem Stromversorgungsspannungseingangsanschluß 79 und dem Erdungsspannungseingangsanschluß 80 in einem Modus übertragen werden, der dicht bei dem TEM liegt.
Die Schaltung ist so ausgelegt, daß eine Bedingung befriedigt wird, wonach Z1 = Z0/2 ist, worin Z0 die charakteristischen Impedanzwerte der Paare 71 und 75 der Signalleitungen bezeichnet, Z1 den charakteristischen Impedanzwert des Paares 81 der Stromversorgungs- und Erdungsleitungen bezeichnet, und 2 die Zahl der Paare der Signalleitungen bezeichnet. Das Paar 26 der Stromversorgungs- und Erdungsleitungen besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 21 der Signalleitungen und ist damit an das Paar 21 der Signalleitungen angepaßt. Damit ist die komplementäre Signalenergie, die an den Paaren 71 und 75 der Signalleitungen verbraucht wird, der komplementären Signalenergie angepaßt, die von dem Stromversorgungsspannungseingangsanschluß 79 und dem Erdungs spannungseingangsanschluß 80 dem CMOS-Differenztreiber 85 und 86 zugeführt wird. Es kann somit komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden.
Es ist somit gemäß der vierten Ausführungsform der vorliegenden Erfindung möglich, zu verhindern, daß die Wellenformen der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 deformiert werden und daß auf diese Weise die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 71 und 75 der Signalleitungen von den CMOS-Differenztreibern 85 und 86 zu den Operationsverstärkern 88-1–88-m und 89-1–89-m mit einer Geschwindigkeit übertragen werden, die dicht bei derjenigen des Lichtes liegt.
Es ist zu bevorzugen, daß eine Stromversorgungsleitung und eine Erdungsleitung, über die die Stromversorgungsspannung und die Erdungsspannung an die CMOS-Treiber 85 und 86 angelegt werden, die in dem IC-Chip ausgebildet sind, aus gepaarten gleich langen parallelen Leitungen gebildet sind. Es ist in diesem Fall möglich, weiter eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 71 und 75 der Signalleitungen von den CMOS-Differenztreibern 85 und 86 zu den Operationsverstärkern 88-1–88-m und 89-1–89-m zu beschleunigen.
Die oben erläuterte Konfiguration der vierten Ausführungsform der vorliegenden Erfindung ist so ausgebildet, daß die IC-Chips 87-1–87-m jeweils die Operationsverstärker 88-1–88-m als Differenzempfänger enthalten. Die Operationsverstärker 88-1–88-m sprechen nicht auf In-Phase-Störsignale an und auf Störsignale, die einer der Signalleitungen 72 und 73 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS1 und /CS1 an. In ähnlicher Weise sprechen die Operationsverstärker 89-1–89-m nicht auf In-Phase-Störsignale und Störsignale an, die einer der Leitungen 76 und 77 überla gert sind, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS2 und /CS2 an. Damit besitzt das Übertragungssystem eine große Störsignalgrenze und die Signalspannung kann reduziert werden. Beispielsweise kann, obwohl die kleinste Amplitude bei bestehenden Schaltungen gleich ist 0,8 V–1,5 V, die vierte Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf ca. 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu vermindern und eine Übertragung von Hochfrequenzsignalen zu erzielen und den Stromverbrauch zu reduzieren.
Fünfte Ausführungsform (12–14):
12 ist ein schematisches Diagramm, welches eine fünfte Ausführungsform der vorliegenden Erfindung veranschaulicht, die ein Paar von Signalleitungen besitzt, die eine Verzweigung haben und die eine Übertragungsschaltung enthält, welche Signale in zwei Richtungen überträgt.
Die in 12 gezeigte Konfiguration enthält eine Verdrahtungsplatine 98, ein Paar 99 von Signalleitungen und einen Abschlußwiderstand 102. Das Paar 99 besteht aus gleich langen parallelen Signalleitungen 100 und 101, die auf der Verdrahtungsplatine 55 ausgebildet sind und die einen großen Kopplungskoeffizienten haben. Der Abschlußwiderstand 102 schließt die Signalleitungen 100 und 101 ab.
Ein Stromversorgungsspannungseingangsanschluß 103 ist auf der Verdrahtungsplatine 98 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspannungseingangsanschluß 104 ist auf der Verdrahtungsplatine 98 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 105 einer Stromversorgungsleitung 106 und einer Erdungsleitung 107 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Das Paar 105 aus Stromversorgungs- und Erdungsleitungen, das auf der Verdrahtungsplatine 98 ausgebildet ist, besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 99 der Signalleitungen.
Das Paar 99 der Signalleitungen und das Paar 105 der Stromversorgungs- und Erdungsleitungen können eine koplanare Verdrahtungsstruktur haben, wie sie in 3 gezeigt ist, oder eine gestapelte Verdrahtungsformation aufweisen, wie sie in 4 gezeigt ist.
Ein IC-Chip 108 ist auf der Verdrahtungsplatine 98 montiert und besitzt einen Stromversorgungsspannungseingangsanschluß 108A, der mit der Stromversorgungsleitung 106 verbunden ist, einen Erdungsspannungseingangsanschluß 108B, der mit der Erdungsleitung 107 verbunden ist, und Signalausgangsanschlüsse 108C und 108D, die mit den Signalleitungen 100 und 101 jeweils verbunden sind. Der IC-Chip 108 besitzt einen Drei-Zustands-CMOS-Differenztreiber 109, der das digitale Sendesignal TS, welches von einer internen Schaltung (nicht gezeigt) zugeführt wird, in komplementäre digitale Sendesignale CS und /CS umsetzt und gibt die Signale CS und /CS an die Enden der Signalleitungen 100 und 101 über die Signalausgangsanschlüsse 108C und 108D aus.
13 ist ein Schaltungsdiagramm des Drei-Zustands-CMOS-Differenztreibers 109, der aus einem CMOS-Treiber 111, einem CMOS-Inverter 112 und aus nMOS-Transistoren 113 und 114 besteht. Der CMOS-Treiber 111 besitzt die gleiche Konfiguration wie diejenige des CMOS-Treibers 5, der in 1 gezeigt ist. Der CMOS-Inverter 112 besitzt die gleiche Konfiguration wie diejenige des CMOS-Inverters 8, der in 1 gezeigt ist. Die nMOS-Transistoren 113 und 114 werden EIN- und AUS-geschaltet, und zwar durch ein Treiberfreigabesignal DE. Wenn das Treiberfreigabesignal DE sich auf dem hohen Pegel befindet, sind die nMOS-Transistoren 113 und 114 im aktiven Zustand. Wenn das Treiberbereitschaftssignal DE sich auf dem niedrigen Pegel befindet, befinden sich die nMOS-Transistoren 113 und 114 in dem inaktiven Zustand.
Um erneut auf 12 einzugehen, so enthält der IC-Chip 108 einen Operationsverstärker 116, der als ein Differenzempfänger arbeitet, einen Abschlußwiderstandsteil 117, der die Signalleitungen abschließt, die in dem IC-Chip 108 vorgesehen sind, der an die Signalleitungen 100 und 101 angeschlossen ist. Ein In-Phase-Eingangsanschluß des Operationsverstärkers 116 und ein Ende 117A des Abschlußwiderstandsteiles 117 sind mit dem Signaleingangsanschluß 108C verbunden. Ein Gegenphasen-Eingangsanschluß des Operationsverstärkers 116 und das andere Ende 117B des Abschlußwiderstandsteiles 117 sind mit dem Signaleingangsanschluß 108D verbunden.
14 ist ein Schaltungsdiagramm einer Konfiguration des Abschlußwiderstandsteiles 117, welches aus einem nMOS-Transistor 119 und einem Abschlußwiderstand 120 besteht. Der nMOS-Transistor 119 wird durch das Treiberbereitschaftssignal DE EIN- und AUS-geschaltet.
Um erneut auf 12 einzugehen, so sind IC-Chips 122-1–122-m eines identischen Typs oder unterschiedlicher Typen auf der Verdrahtungsplatine 98 montiert. Die IC-Chips 122-1–122-m haben jeweils Signaleingangsanschlüsse 122-1A–122-mA, die mit der Signalleitung 100 verbunden sind, und Signaleingangsanschlüsse 122-1B–122-mB, die mit der Signalleitung 101 verbunden sind.
Der IC-Chip 122-1 enthält einen Operationsverstärker 123-1, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-1A verbunden ist, und einen Gegenphasen-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-1B verbunden ist. Ferner enthält der IC-Chip 122-1 einen Drei-Zustands-CMOS-Differenztreiber 124-1, der in der gleichen Weise konfiguriert ist, wie der Drei-Zustands-CMOS-Differenztreiber 109 und der einen In-Phase-Ausgangsanschluß besitzt, welcher mit dem Signaleingangsanschluß 122-1A verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-1B verbunden ist.
Der IC-Chip 122-m enthält einen Operationsverstärker 123-m, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-mA verbunden ist, und einen Gegenphasen-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-mB verbunden ist. Ferner enthält der IC-Chip 122-m einen Drei-Zustands-CMOS-Differenztreiber 124-m, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 109 und der einen In-Phase-Ausgangsanschluß besitzt, welcher mit dem Signaleingangsanschluß 122-mA verbunden ist und welcher einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-mB verbunden ist.
Bei der fünften Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird unter einer Bedingung, daß ein Schreibfreigabesignal WE, welches durch den IC-Chip 108 ausgegeben wird, sich in dem aktiven Zustand befindet, wenn sich das digitale Sendesignal TS von dem niedrigen Pegel auf den hohen Pegel ändert, die positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 123-1–123-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 100 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 109 zugeführt und wird über die Signalleitung 100 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 123-1–123-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 123-1–123-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 101 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 109 zugeführt und wird über die Signalleitung 101 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstärker 123-1–123-m hin übertragen.
Wenn im Gegensatz dazu das digitale Sendesignal TS sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 123-1–123-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 100 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 109 zugeführt und wird zu den In-Phase-Ausgangsanschlüssen der Operationsverstärker 123-1–123-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 123-1–123-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 101 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 109 zugeführt und wird zu Gegenphasen-Ausgangsanschlüssen der Operationsverstärker 123-1–123-m hin übertragen.
Die Eingangsimpedanzwerte der Operationsverstärker 123-1–123-m sind so große entsprechend mehr als das 1000-fache des charakteristischen Impedanzwertes (20 Ω–100 Ω) des Paares 99 der Signalleitungen. Es wird damit die komplementäre Signalenergie, die über das Paar 99 der Signalleitungen übertragen wird, kaum in den Operationsverstärkern 123-1–123-m absorbiert und erreicht den Abschlußwiderstand 102 ohne einen wesentlichen Verlust. Dann verbraucht der Abschlußwiderstand 102 die empfangene komplementäre Signalenergie als Wärme. Damit tritt eine Reflexion der komplementären Signalenergie nicht auf und es können die komplementären digitalen Sendesignale CS und /CS normal durch die Operationsverstärker 123-1–123-m hindurchlaufen.
In dem Zustand, in welchem ein Lesefreigabesignal RE, welches durch den IC-Chip 108 ausgegeben wird, sich in einem aktiven Zustand befindet, wird dann, wenn der Operationsverstärker 116 des IC-Chips 108 sich auf den empfangsbereiten Zustand ändert, das komplementäre digitale Sendesignal an das Paar 99 der Signalleitungen von dem CMOS-Dif ferenztreiber 124-1 des IC-Chips 122-1 ausgegeben oder von dem CMOS-Differenztreiber 124-m des IC-Chips 122-m ausgegeben, und wird über das Paar 99 der Signalleitungen in zwei Wegen übertragen. Das komplementäre digitale Sendesignal, welches auf der rechten Seite übertragen wird, wird durch den Abschlußwiderstand 102 absorbiert. Das komplementäre digitale Sendesignal, welches auf der linken Seite übertragen wird, wird durch den Abschlußwiderstand 120 des Abschlußwiderstandsteiles 117 absorbiert. Es tritt somit keine Reflexion der komplementären digitalen Sendesignale auf. Damit hat der Operationsverstärker 116 immer die Fähigkeit, das komplementäre digitale Sendesignal zu empfangen, welches eine gute Wellenform hat.
Es ist zu bevorzugen, daß die EIN-Widerstandswerte der Drei-Zustands-CMOS-Differenztreiber 109 und 124-1–124-m gleich sind oder kleiner sind als die Hälfte des charakteristischen Impedanzwertes des Paares 99 der Signalleitungen.
Wie oben beschrieben ist, wird gemäß der fünften Ausführungsform der vorliegenden Erfindung, wenn das digitale Sendesignal TS sich in den Zustand ändert, in welchem das Schreibfreigabesignal WE, welches durch den IC-Chip 108 ausgegeben wird, im aktiven Zustand ist, die komplementäre Signalenergie über die Signalleitungen 100 und 101 zu den Operationsverstärkern 123-1–123-m übertragen. Die Signalleitungen 100 und 101 sind aus einem Paar von gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Damit bilden die Signalleitungen 100 und 101 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Es können damit die komplementären digitalen Sendesignale in einem Modus übertragen werden, der dicht bei dem TEM liegt, und zwar mit reduziertem Verlust.
Da die Stromversorgungsleitung 106 und die Erdungsleitung 107 aus gepaarten, gleich langen parallelen Leitungen bestehen, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 106 und die Erdungsleitung 107 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Somit kann selbst dann, wenn das Paar 105 der Stromversorgungs- und Erdungsleitungen lang ist, die komplementäre Signalenergie, die zum Übertragen der komplementären digitalen Sendesignale CS und /CS zu den Operationsverstärkern 123-1–123-m erforderlich ist, mit einem reduzierten Verlust zu dem CMOS-Differenztreiber 109 von dem Stromversorgungsspannungseingangsanschluß 104 und dem Erdungsspannungseingangsanschluß 105 in einem Modus übertragen werden, der dicht bei dem TEM liegt.
Zusätzlich zu dem oben gesagten, besitzt das Paar 105 der Stromversorgungs- und Erdungsleitungen den gleichen charakteristischen Impedanzwert wie derjenigen des Paares 99 der Signalleitungen, so daß das Paar 105 auf der Grundlage der charakteristischen Impedanz an das Paar 99 angepaßt ist. Damit ist die komplementäre Signalenergie, die an dem Paar 99 der Signalleitungen verbraucht wird, an die komplementäre Signalenergie angepaßt, die von dem Stromversorgungsspannungseingangsanschluß 103 und dem Erdungsspannungseingangsanschluß 104 dem CMOS-Differenztreiber 109 zugeführt wird. Es kann somit die komplementäre Signalenergie mit reduziertem Verlust übertragen werden.
Es ist somit gemäß der fünften Ausführungsform der vorliegenden Erfindung möglich, die Wellenformen der komplementären digitalen Sendesignale CS und /CS daran zu hindern, deformiert zu werden und auf diese Weise die komplementären digitalen Sendesignale CS und /CS über das Paar 99 der Signalleitungen von dem CMOS-Differenztreiber 109 zu den Operationsverstärkern 123-1–123-m mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.
Es ist zu bevorzugen, daß eine Stromversorgungsleitung und eine Erdungsleitung, über die die Stromversorgungsspannung und die Erdungsspannung dem CMOS-Differenztreiber 109 zugeführt werden, der in dem IC-Chip 108 ausgebildet ist, aus gepaarten gleich langen parallelen Leitungen gebildet sind. Es ist in diesem Fall möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS über das Paar 99 der Signalleitungen von dem CMOS-Differenztreiber 109 zu den Operationsverstärkern 123-1–123-m weiter zu beschleunigen.
Die oben erwähnte Konfiguration der fünften Ausführungsform der vorliegenden Erfindung ist so ausgebildet, daß die IC-Chips 122-1–122-m jeweils Operationsverstärker 123-1–123-m als Differenzempfänger enthalten. Die Operationsverstärker 123-1–123-m sprechen nicht auf In-Phase-Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 100 und 101 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS und /CS an. Damit besitzt das Übertragungssystem eine große Störsignalgrenze und die Signalspannung kann reduziert werden. Obwohl beispielsweise die kleinste Amplitude in den bestehenden Schaltungen gleich ist 0,8 V–1,5 V, kann die fünfte Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf etwa 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu reduzieren und eine Übertragung von Hochfrequenzsignalen zu erreichen und den Stromverbrauch zu reduzieren.
Sechste Ausführungsform (15):
15 ist ein schematisches Diagramm, welches eine sechste Ausführungsform der vorliegenden Erfindung veranschaulicht, die zwei Paare von Signalleitungen besitzt, die jeweils eine Verzweigung haben und die eine Übertragungsschaltung enthält, welche Signale in zwei Wegen überträgt.
Die in 15 gezeigte Konfiguration enthält eine Verdrahtungsplatine 126, ein Paar 127 an Signalleitungen 128 und 129 und ein Paar 131 von Signalleitungen 132 und 133. Die Signalleitungen 128 und 129 sind aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. In ähnlicher Weise sind Signalleitungen 132 und 333 aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Die Paare 127 und 131 der Signalleitungen besitzen einen identischen Kopplungskoeffizienten, charakteristische Impedanz und Länge und sind zueinander parallel.
Ein Stromversorgungsspannungseingangsanschluß 135 ist auf der Verdrahtungsplatine 126 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspannungseingangsanschluß 136 ist auf der Verdrahtungsplatine 123 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 137 von einer Stromversorgungsleitung 138 und einer Erdungsleitung 139 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben.
Die Schaltung ist so ausgelegt, daß sie einer Bedingung genügt, daß Z1 = Z0/2, worin Z0 die charakteristischen Impedanzwerte der Paare 127 und 131 der Signalleitungen angibt, Z1 den charakteristischen Impedanzwert des Paares 137 der Stromversorgungs- und Erdungsleitungen angibt, und 2 die Zahl der Paare der Signalleitungen angibt. In dem Fall, bei dem die Bedingung Z1 = Z0/2 befriedigt wird, ist es zu bevorzugen, die Schaltung so einzustellen, um eine Bedingung zu erhalten, die so dicht wie möglich bei der zuvor angegebenen Bedingung liegt.
Die Paare 127 und 131 der Signalleitungen und die Paare 137 der Stromversorgungs- und Erdungsleitungen können eine koplanare Verdrahtungsstruktur haben, wie sie in 3 gezeigt ist, oder eine gestapelte Verdrahtungsformation haben, wie sie in 4 gezeigt ist.
Es ist ein IC-Chip 140 auf der Verdrahtungsplatine 126 montiert und besitzt einen Stromversorgungsspannungseingangsanschluß 140A, der mit der Stromversorgungsleitung 138 verbunden ist, einen Erdungsspannungseingangsanschluß 140B, der mit der Erdungsleitung 139 verbunden ist, und Signalausgangsanschlüsse 140C, 140D, 140E und 140F, die jeweils mit den Signalleitungen 128, 129, 132 und 133 verbunden sind.
Der IC-Chip 140 besitzt einen Drei-Zustands-CMOS-Differenztreiber 141, der das digitale Sendesignal TS1, welches von einer internen Schaltung (nicht gezeigt) zugeführt wird, in die komplementären digitalen Sendesignale CS1 und /CS1 umsetzt und die Signale CS1 und /CS1 an die Enden der Signalleitungen 128 und 129 über die Signalausgangsanschlüsse 140C und 140D ausgibt. Der Treiber 141 ist in der gleichen Weise konfiguriert wie der Drei-Zustands-CMOS-Differenztreiber 109, der in 12 gezeigt ist.
Der IC-Chip 140 besitzt einen anderen Drei-Zustands-CMOS-Differenztreiber 142, der das digitale Sendesignal TS2, welches von der internen Schaltung zugeführt wird, in die komplementären digitalen Sendesignale CS2 und /CS2 umsetzt und der die Signale CS2 und /CS2 an die Enden der Signalleitungen 132 und 133 über die Signalausgangsanschlüsse 140E und 140F ausgibt. Der Treiber 142 ist in der gleichen Weise konfiguriert wie der Drei-Zustands-CMOS-Differenztreiber 109, der in 12 gezeigt ist.
Der IC-Chip 140 enthält einen Operationsverstärker 143, der als ein Differenzempfänger funktioniert und einen Abschlußwiderstandsteil 144, der die Signalleitungen abschließt, welcher in dem IC-Chip 143 vorgesehen ist, welcher mit den Signalleitungen 128 und 129 verbunden ist. Der Abschlußwiderstandsteil 144 ist in der gleichen Weise konfiguriert wie der Abschlußwiderstandsteil 117, der in 12 gezeigt ist. Ein In-Phase-Eingangsanschluß des Operationsverstärkers 143 und ein Ende 144A des Abschlußwider standsteiles 144 sind mit dem Signaleingangsanschluß 140C verbunden. Ein Gegenphasen-Eingangsanschluß des Operationsverstärkers 143 und das andere Ende 144B des Abschlußwiderstandsteiles 144 sind mit dem Signaleingangsanschluß 140D verbunden.
Der IC-Chip 140 enthält einen anderen Operationsverstärker 145, der als ein Differenzempfänger funktioniert und einen Abschlußwiderstandsteil 146, der die Signalleitungen abschließt, die in dem IC-Chip 143 vorgesehen sind, der an die Signalleitungen 132 und 133 angeschlossen ist. Der Abschlußwiderstandsteil 146 ist in der gleichen Weise konfiguriert wie der Abschlußwiderstandsteil 117, der in 12 gezeigt ist. Ein In-Phase-Eingangsanschluß des Operationsverstärkers 145 und ein. Ende 146A des Abschlußwiderstandsteiles 146 sind mit dem Signaleingangsanschluß 140E verbunden. Ein Gegenphasen-Eingangsanschluß des Operationsverstärkers 145 und das andere Ende 146B des Abschlußwiderstandsteiles 146 sind mit dem Signaleingangsanschluß 140F verbunden.
Die IC-Chips 147-1–147-m eines identischen Typs oder unterschiedlicher Typen sind auf der Verdrahtungsplatine 126 montiert. Die IC-Chips 147-1–147-m besitzen jeweils Signaleingangsanschlüsse 147-1A–147-mA, die mit der Signalleitung 128 verbunden sind, und besitzen Signaleingangsanschlüsse 147-1B–147-mB, die mit der Signalleitung 129 verbunden sind.
Der IC-Chip 147-1 enthält einen Operationsverstärker 148-1, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1A verbunden ist, und einen Gegenphasen-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1B verbunden ist. Der IC-Chip 147-1 enthält einen Operationsverstärker 149-1, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1C verbunden ist, und einen Gegenphasen-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1D verbunden ist. Der IC-Chip 147-1 enthält ferner einen Drei-Zustands-CMOS-Differenztreiber 150-1, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 141 und einen In-Phase-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1A verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1B verbunden ist. Ferner enthält der IC-Chip 147-1 einen Drei-Zustands-CMOS-Differenztreiber 151-1, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 141, und einen In-Phase-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1C verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1D verbunden ist.
Der IC-Chip 147-m enthält einen Operationsverstärker 148-m, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Eingangsanschluß hat, der mit dem Signaleingangsanschluß 147-mA verbunden ist, und einen Gegenphasen-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-mB verbunden ist. Der IC-Chip 147-m enthält einen Operationsverstärker 149-m, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Eingangsanschluß hat, der mit dem Signaleingangsanschluß 147-mC verbunden ist, und einen Gegenphasen-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-mD verbunden ist. Der IC-Chip 147-m enthält ferner einen Drei-Zustands-CMOS-Differenztreiber 150-m, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 141 und der einen In-Phase-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-mA verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit Signaleingangsanschluß 147-mB verbunden ist. Ferner enthält der IC-Chip 147-m einen Drei-Zustands-CMOS-Diffe renztreiber 151-m, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 141 und der einen In-Phase-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-mC verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-mD verbunden ist.
Bei der sechsten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird unter der Bedingung, daß das Schreibfreigabesignal WE, welches durch den IC-Chip 140 ausgegeben wird, sich in dem aktiven Zustand befindet, wenn das digitale Sendesignal TS1 sich von dem niedrigen Pegel auf den hohen Pegel ändert, positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 148-1–148-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 128 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 141 zugeführt und wird über die Signalleitung 128 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 148-1–148-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 148-1–148-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 129 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 141 zugeführt und wird über die Signalleitung 129 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstärker 148-1–148-m hin übertragen.
Wenn das digitale Sendesignal TS2 sich von dem niedrigen Pegel auf den hohen Pegel ändert, wird positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 149-1–149-m von dem niedrigen Pegel auf den hohen Pegel schaltet, zu der Signalleitung 132 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird über die Signalleitung 132 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 149-1–149-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 149-1–149-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 133 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird über die Signalleitung 133 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstärker 149-1–149-m hin übertragen.
Wenn im Gegensatz dazu das digitale Sendesignal TS1 sich von dem hohen Pegel auf den niedrigen Pegel ändert, so wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 148-1–148-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 128 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 141 zugeführt und wird zu den In-Phase-Ausgangsanschlüssen der Operationsverstärker 148-1–148-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 148-1–148-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 129 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 141 zugeführt und wird zu den Gegenphasen-Ausgangsanschlüssen der Operationsverstärker 148-1–148-m hin übertragen.
Wenn das digitale Sendesignal TS2 sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 149-1–149-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 132 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird zu den In-Phase-Ausgangsanschlüssen der Operationsverstärker 149-1–149-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 149-1–149-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 133 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird zu den Gegen phasen-Ausgangsanschlüssen der Operationsverstärker 149-1–149-m hin übertragen.
Die Eingangsimpedanzwerte der Operationsverstärker 148-1–148-m und 149-1–149-m sind genauso groß oder größer als das 1000-fache der charakteristischen Impedanzwerte (20 Ω–100 Ω) der Paare 127 und 131 der Signalleitungen. Es wird daher die komplementäre Signalenergie, die über die Paare 127 und 131 der Signalleitungen übertragen wird, kaum in den Operationsverstärkern 148-1–148-m und 149-1–149-m absorbiert und erreicht die Abschlußwiderstände 130 und 134 ohne wesentlichen Verlust. Dann verbrauchen die Abschlußwiderstände 130 und 134 die empfangene komplementäre Signalenergie als Wärme. Es tritt somit eine Reflexion der komplementären Signalenergie nicht auf und es können die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 normal durch die Operationsverstärker 148-1–148-m und 149-1–149-m hindurchlaufen.
In dem Zustand, in welchem das Lesefreigabesignal RE, welches durch den IC-Chip 140 ausgegeben wird, sich in dem aktiven Zustand befindet, werden dann, wenn die Operationsverstärker 143 und 145 des IC-Chips 108 sich in den empfangsbereiten Zustand ändern, die komplementären digitalen Sendesignale an die Paare 127 und 131 der Signalleitungen von den CMOS-Differenztreibern 150-1 und 151-1 des IC-Chips 147-1 ausgegeben oder von den CMOS-Differenztreibern 148-m und 149-m des IC-Chips 147-m ausgegeben, und werden über die Paare 127 und 131 der Signalleitungen in zwei Wegen übertragen. Die komplementären digitalen Sendesignale, die auf der rechten Seite übertragen werden, werden durch die Abschlußwiderstände 130 und 134 absorbiert. Die komplementären digitalen Sendesignale, die auf der linken Seite übertragen werden, werden durch die Abschlußwiderstände 144 und 146 in den IC-Chip 140 absorbiert. Damit tritt keine Reflexion der komplementären digitalen Sendesignale auf. Damit sind die Operationsverstärker 143 und 145 immer dazu befähigt, die komplementären digitalen Sendesignale zu empfangen, die eine gute Wellenform besitzen.
Es ist zu bevorzugen, daß die EIN-Widerstandswerte der Drei-Zustands-CMOS-Differenztreiber 141, 152, 150-1–150-m und 151-1–151-m gleich sind oder kleiner sind als die Hälfte der charakteristischen Impedanzwerte der Paare 127 und 131 der Signalleitungen.
Wie oben beschrieben ist, wird gemäß der sechsten Ausführungsform der vorliegenden Erfindung, wenn die digitalen Sendesignale TS1 und TS2 sich in dem Zustand ändern, in welchem das Schreibfreigabesignal WE, welches durch den IC-Chip 140 ausgegeben wird, sich in dem aktiven Zustand befindet, die komplementäre Signalenergie über die Signalleitungen 128 und 129 und die Signalleitungen 132 und 133 zu den Operationsverstärkern 148-1–148-m und den Operationsverstärkern 149-1–149-m übertragen. Die Signalleitungen 128 und 129 und die Signalleitungen 132 und 133 sind aus jeweiligen Paaren von gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Damit bilden die Signalleitungen 128 und 129 und die Signalleitungen 132 und 133 Übertragungspfade, in denen das elektromagnetische Feld nahezu geschlossen ist. Es können damit die komplementären digitalen Sendesignale in einem Modus übertragen werden, der dicht beim dem TEM liegt, und zwar mit einem reduzierten Verlust.
Da die Stromversorgungsleitung 138 und die Erdungsleitung 139 aus gepaarten gleich langen parallelen Leitungen bestehen, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 138 und die Erdungsleitung 139 einen Übertragungspfad, in welchem das elektromagnetische Feld nahezu geschlossen ist. Selbst wenn somit das Paar 137 der Stromversorgungs- und Erdungsleitungen lang ist, kann die komplementäre Signalenergie, die zum Übertragen der komplementären digitalen Sendesignale CS und /CS zu den Operationsverstärkern 148-1–148-m und 149-1– 149-m erforderlich ist, ohne verminderten Verlust zu den CMOS-Differenztreibern 141 und 142 von dem Stromversorgungsspannungseingangsanschluß 135 und dem Erdungsspannungseingangsanschluß 136 in einem Modus übertragen werden, der dicht bei dem TEM liegt.
Ferner ist die Schaltung derart ausgelegt, daß eine Bedingung befriedigt wird, daß Z1 = Z0/2 ist, worin Z0 die charakteristischen Impedanzwerte der Paare 127 und 131 der Signalleitungen angibt, Z1 den charakteristischen Impedanzwert des Paares 137 der Stromversorgungs- und Erdungsleitungen angibt und 2 die Zahl der Paare der Signalleitungen angibt. Das Paar 137 der Stromversorgungs- und Erdungsleitungen besitzt den gleichen charakteristischen Impedanzwert wie derjenige der Paare 127 und 131 der Signalleitungen und ist somit an solche Paare auf der Grundlage der charakteristischen Impedanz angepaßt. Damit ist die komplementäre Signalenergie, die an den Paaren 127 und 131 der Signalleitungen verbraucht wird, an die komplementäre Signalenergie angepaßt, die von dem Stromversorgungsspannungseingangsanschluß 135 und dem Erdungsspannungseingangsanschluß 136 der CMOS-Differenztreiber 141 und 142 zugeführt wird. Somit kann die komplementäre Signalenergie ohne reduzierten Verlust übertragen werden.
Es ist somit gemäß der sechsten Ausführungsform der vorliegenden Erfindung möglich, zu verhindern, daß die Wellenformen der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 deformiert werden und somit die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 127 und 131 der Signalleitungen von den CMOS-Differenztreibern 141 und 142 zu den Operationsverstärkern 148-1–148-m und 149-1–149-m mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.
Es ist zu bevorzugen, daß eine Stromversorgungsleitung und Erdungsleitung, über die die Stromversorgungs spannung und die Erdungsspannung an die CMOS-Differenztreiber 141 und 142 angelegt werden, welche in dem IC-Chip 140 ausgebildet sind, als gepaarte gleich lange parallele Leitungen ausgebildet sind. Es ist in diesem Fall möglich, eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 127 und 131 der Signalleitungen von den CMOS-Differenztreibern 141 und 142 zu den Operationsverstärkern 148-1–148-m und 149-1–149-m weiter zu beschleunigen.
Die oben erläuterte Konfiguration der sechsten Ausführungsform der vorliegenden Erfindung ist so ausgebildet, daß die IC-Chips 147-1–147-m jeweils die Operationsverstärker 148-1–148-m als Differenzempfänger enthalten. Die Operationsverstärker 148-1–148-m sprechen nicht auf In-Phase-Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 128 und 129 überlagert werden, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS1 und /CS1 an. In ähnlicher Weise sprechen die Operationsverstärker 149-1–149-m nicht auf In-Phase-Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 132 und 133 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS2 und /CS2 an. Damit besitzt das Übertragungssystem eine hohe Störsignalgrenze und die Signalspannung kann reduziert werden. Obwohl beispielsweise die kleinste Amplitude bei den existierenden Schaltungen gleich ist 0,8 V–1,5 V, kann die fünfte Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf etwa 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu vermindern und eine Übertragung von Hochfrequenzsignalen zu erreichen und auch eine Reduzierung im Stromverbrauch zu erreichen.
Siebte Ausführungsform (16, 17A und 17B):
16 ist ein schematisches Diagramm, welches eine siebte Ausführungsform der vorliegenden Erfindung veranschaulicht, in welcher ein Kondensator 153 zwischen die Stromversorgungsleitung und die Erdungsleitung für den CMOS-Differenztreiber 30 angeschlossen ist, der in dem IC-Chip 29 vorgesehen ist. Die anderen Teile der Konfiguration, die in 16 gezeigt sind, sind die gleichen wie diejenigen der Konfiguration der ersten Ausführungsform, die in 2 gezeigt ist.
Wenn bei dem digitalen In-Phase-Sendesignal CS, welches über den In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 30 ausgegeben wird, die Zeit zum Ansteigen so gewählt ist, daß sie länger ist als die Zeit, die zum Einstellen der Signalenergie erforderlich ist, um zu bewirken, daß die gesamte Signalleitung 22 spannungsmäßig hoch liegt (die oben erwähnte Zeit entspricht der Ausbreitungsverzögerungszeit der Signalleitung 22), so wird die positive Signalenergie der Signalleitung 22 zugeführt und es wird die Signalenergie gleichzeitig dem CMOS-Differenztreiber 34 zugeführt. Damit sieht der CMOS-Differenzempfänger 34 nicht die Existenz der Signalleitung 22.
Wenn im Gegensatz dazu die Zeit, die benötigt wird, damit das digitale In-Phase-Sendesignal CS, welches über den In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 30 ausgegeben wird, ansteigt, kürzer ist als die Zeit, die zum Einstellen der Signalenergie erforderlich ist, um zu bewirken, daß die gesamte Signalleitung 22 spannungsmäßig hoch liegt, ist es nicht möglich, eine Übertragung des digitalen In-Phase-Sendesignals zu beschleunigen, wenn nicht das digitale In-Phase-Sendesignal CS, welches von dem CMOS-Differenztreiber 30 ausgegeben wird, auf den hohen Pegel geschaltet wird, bevor das Signal CS zu dem CMOS-Differenzempfänger 34 übertragen wird.
Wenn das digitale In-Phase-Sendesignal CS auf den niedrigen Pegel geschaltet wird, ist es erforderlich, schnell die Energie der hoch mit Energie versehenen Signalleitung 22 zu entladen auf irgendeinen Wert, um einen Transfer des digitalen In-Phase-Sendesignals zu beschleunigen.
Ein "guter" Empfänger ist erforderlich, um die Fähigkeit zu erreichen, eine kleine Signalenergie zu erfassen und Änderungen von deren eigenen Zustands zu erfassen. Wenn die Zeitdauer, die benötigt wird, damit das Signal ansteigt, länger ist als die Ausbreitungsverzögerungszeit der Signalleitung, ist es ausreichend, die kleine Signalenergie der Signalleitung zuzuführen. Es kann damit ein Treiber mit einer kleinen Treiberfähigkeit (einem geringen Stromverbrauch) verwendet werden.
Im Gegensatz dazu stellte sich kürzlich ein Trend dahingehend ein, daß die Zeit, die benötigt wird, damit das Signal ansteigt, kürzer ist als die Ausbreitungsverzögerungszeit der Signalleitung. Bei der zuvor, erläuterten Situation ist es wichtiger, das Design so auszulegen, auf welche Weise die Signalenergie zu der Signalleitung zugeführt wird, und zwar durch den Treiber, anstatt Wert auf die Qualität des Empfängers zu legen.
Der gute Empfänger besitzt eine Qualität, bei der die elektrische Energie eines Signals, welches an diesen angelegt wird, nicht verbraucht wird, mit anderen Worten, bei dem der Eingangswiderstand des Empfängers hoch ist. Wenn der Eingangswiderstand gleich ist 1 kΩ, reicht die charakteristische Impedanz der Signalleitung von 25 bis 200 Ω. Somit verbraucht die Signalleitung Energie, die gleich ist einem einstelligen oder zweistelligen Vielfachen der Energie, die durch den Empfänger verbraucht wird.
Wenn die Signalleitung 30 cm lang ist und das Signal mit einer Geschwindigkeit von 2 × 10⁸ m/s wandert, so liegt die Zeit, die erforderlich ist, damit das Signal entlang der Signalleitung wandert, gleich bei 1,5 ns. Selbst wenn somit ein Empfänger entlang der Signalleitung vorgese hen ist, wird eine Zeit von 1,5 ns benötigt oder verwendet, um die Signalenergie zu der Signalleitung zuzuführen und der Treiber ist erforderlich, damit fortzufahren, die Signalenergie zu der Signalleitung zuzuführen, und zwar für die oben angegebene Zeit. Es muß daher der Treiber eine Treiberfähigkeit haben, bei der die charakteristische Impedanz der Signalleitung als eine Last gehandhabt wird.
Die 17A und 17B sind jeweils Zeitpläne, die eine Beziehung zwischen der Spannung der Stromversorgungsleitung in dem IC-Chip und dem digitalen In-Phase-Sendesignal CS zeigen, welches von dem CMOS-Differenztreiber 30 ausgegeben wird. Spezieller zeigt 17A einen Fall, bei dem der Kondensator 153 nicht vorgesehen ist, und 17B zeigt einen Fall, bei dem der Kondensator 153 vorgesehen ist. Eine ausgezogene Linie P1 zeigt die Stromversorgungsspannung an und eine ausgezogene Linie P2 zeigt das digitale In-Phase-Sendesignal CS an.
Der Differenztreiber 30 besteht primär aus einer Schalterschaltung und die Treiberfähigkeit desselben hängt von dem Paar 26 der Stromversorgungs- und Erdungsleitungen ab. Wenn die charakteristische Impedanz Z1 des Paares 26 der Stromversorgungs- und Erdungsleitungen größer ist als die charakteristische Impedanz Z0 des Paares 21 der Signalleitungen und wenn der Kondensator 153 nicht verwendet wird, wie dies in 17A gezeigt ist, fällt die Stromversorgungsspannung ab und das digitale In-Phase-Sendesignal CS steigt allmählich an.
Im Gegensatz dazu verwendet die siebte Ausführungsform der vorliegenden Erfindung den Kondensator 153, der zwischen die Stromversorgungs- und Erdungsleitungen für den CMOS-Differenztreiber 30 geschaltet ist, welcher in dem IC-Chip 29 ausgebildet ist. Selbst wenn somit die charakteristische Impedanz Z1 des Paares 26 der Stromversorgungs- und Erdungsleitungen größer ist als die charakteristische Impedanz Z0 des Paares 21 der Signalleitungen, wird die La dung, die in dem Kondensator 153 gespeichert ist, der Signalleitung 22 zugeführt und, wie dies in 17B gezeigt ist, es steigt das digitale In-Phase-Sendesignal CS, welches von dem CMOS-Differenztreiber 30 ausgegeben wird, plötzlich an.
Wenn angenommen wird, daß tpd [s] die Zeit angibt, die erforderlich ist, um die Signalenergie der Signalleitung 22 von dem CMOS-Differenztreiber 30 zuzuführen, das heißt die Verzögerungszeit der Signalleitung 22, und I [A] einen Strom bezeichnet, der durch die Signalleitung 22 für die oben angegebene Zeit fließt, so läßt sich die Ladung Q [C], die der Signalleitung 22 für die oben angegebene Zeit zugeführt wird, in der folgenden Weise ausdrücken: Q = Itpd [C].
Wenn die Amplitude (Spannung) des digitalen Sendesignals CS mit V [V) bezeichnet wird, läßt sich die Kapazität C [F] des Kondensators, der zum Speichern der Ladung erforderlich ist, in der folgenden Weise anschreiben: C = Q/V [F].
Wenn der EIN-Widerstand des CMOS-Differenztreibers 30 gleich ist 50 Ω, beträgt die charakteristische Impedanz des Paares 21 der Signalleitungen gleich 50 Ω, die Amplitude des Signals liegt bei 0,1 V und die Verzögerungszeit tpd der Signalleitung 22 beträgt 1,5 ns, dann ist I = 1 mA, Q = 1,5 pC und C = 15 pF.
In dem Fall, bei dem das Paar 21 der Signalleitungen in der gestapelten Verdrahtungsformation ausgebildet ist, gilt der folgende Ausdruck: Q = ε 0 ε rvA/d, worin ε 0 die Vakuum-Dielektrizitätskonstante angibt, ε r die Dielektrizitätskonstante der isolierenden Platine angibt, V eine Spannung bezeichnet, die über den Signalleitungen 22 und 23 angelegt wird, A den Bereich der Signalleitung 22 bezeichnet und d den Abstand zwischen den Signalleitungen 22 angibt. Wenn ε 0 = 8,85 × 10^–12 [F/n], ε r = 3 und Q ist 1,5 pC, dann gilt A/D = 0,564 m. Wenn d = 20 nm, dann gilt A = 1,13 × 10^–8 m² und es hat somit die Signalleitung 22 eine Größe von A = 0,11 mm × 0,11 mm.
Die oben angegebene Größe A der Signalleitung 22 ist zu groß, um sie in einem aktiven Bereich des IC-Chips 29 einzubauen. Es kann jedoch die Signalleitung 22 unter den Kontaktierungsanschlußflecken ausgebildet werden, die jeweils als Stromversorgungsspannungseingangsanschluß 29A und Erdungsspannungseingangsanschluß 29B fungieren.
Wie oben beschrieben ist, verwendet die siebte Ausführungsform der vorliegenden Erfindung den Kondensator 153, der zwischen die Stromversorgungsleitung und die Erdungsleitung für den CMOS-Differenztreiber 30 angeschlossen ist, welcher in dem IC-Chip 29 vorgesehen ist. Wenn damit das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie dem CMOS-Differenztreiber 30 von dem Kondensator 153 zugeführt werden, bevor die komplementäre Signalenergie den CMOS-Differenztreiber 30 über das Paar 26 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist somit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS weiter zu beschleunigen, verglichen mit der ersten Ausführungsform der vorliegenden Erfindung, die in 2 gezeigt ist.
Es sei darauf hingewiesen, daß die siebte Ausführungsform der vorliegenden Erfindung speziell für einen Fall effektiv ist, bei dem Z1 > Z0 IST, worin Z1 die charakteristische Impedanz des Paares 62 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz des Paares 56 der Signalleitungen bezeichnet.
Achte Ausführungsform (18):
18 ist ein schematisches Diagramm, welches eine achte Ausführungsform der vorliegenden Erfindung veranschaulicht, bei der ein Kondensator 154 zwischen die Stromversorgungsleitung und die Erdungsleitung für die CMOS-Differenztreiber 49 und 50 in dem IC-Chip 48 angeschlossen ist. Die anderen Teile der Konfiguration, die in 18 gezeigt sind, sind die gleichen wie diejenigen der zweiten Ausführungsform der vorliegenden Erfindung, die in 5 gezeigt ist.
Wenn die digitalen Sendesignale TS1 und TS2 sich ändern, kann die komplementäre Signalenergie den CMOS-Differenztreibern 49 und 50 von dem Kondensator 154 aus zugeführt werden, bevor die komplementäre Signalenergie über das Paar 45 der Stromversorgungs- und Erdungsleitungen den CMOS-Differenzverstärkern 49 und 50 zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der zweiten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die achte Ausführungsform der vorliegenden Erfindung ist speziell in einem Fall wirksam, bei dem Z1 > Z0 IST, worin Z1 eine charakteristische Impedanz des Paares 45 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 37 und 40 der Signalleitungen angibt.
Neunte Ausführungsform (19):
19 ist ein schematisches Diagramm einer neunten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 155 zwischen die Stromversorgungsleitung und die Erdungsleitung für den CMOS-Differenztreiber 66, der in dem IC-Chip 65 vorgesehen ist, angeschlossen ist. Die anderen Teile der Konfiguration, die in 19 gezeigt sind, sind die gleichen wie diejenigen der dritten Ausführungsform der vorliegenden Erfindung, die in 8 gezeigt ist.
Wenn das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie dem CMOS-Differenztreiber 66 von dem Kondensator 155 zugeführt werden, bevor die komplementäre Signalenergie über das Paar 62 der Stromversorgungs- und Erdungsleitungen dem CMOS-Differenztreiber 66 zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS verglichen mit der dritten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die neunte Ausführungsform der vorliegenden Erfindung ist speziell bei einem Fall wirksam, bei dem Z1 > Z0 IST, worin Z1 die charakteristische Impedanz des Paares 62 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz des Paares 56 der Signalleitungen bezeichnet.
Zehnte Ausführungsform (20):
20 ist ein schematisches Diagramm, welches eine zehnte Ausführungsform der vorliegenden Erfindung veranschaulicht, in welcher ein Kondensator 156 zwischen die Stromversorgungsleitung und die Erdungsleitung für die CMOS-Differenztreiber 85 und 86 geschaltet ist, die in dem IC-Chip 84 vorgesehen sind. Die anderen Teile der Konfiguration, die in 20 gezeigt ist, sind die gleichen wie diejenigen der vierten Ausführungsform der vorliegenden Erfindung.
Wenn die digitalen Sendesignale TS1 und TS2 sich ändern, kann die komplementäre Signalenergie zu den CMOS-Differenztreibern 85 und 86 von dem Kondensator 155 zugeführt werden, bevor die komplementäre Signalenergie zu den CMOS-Differenztreibern 85 und 86 über das Paar 81 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären di gitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der vierten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die zehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 81 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz der Paare 71 und 75 der Signalleitungen bezeichnet.
Elfte Ausführungsform (21):
21 ist ein schematisches Diagramm einer elften Ausführungsform der vorliegenden Erfindung, bei der ein Kondensator 157 zwischen die Stromversorgungsleitung und die Erdungsleitung für den Drei-Zustands-CMOS-Differenztreiber 109 geschaltet ist, der in dem IC-Chip 108 vorgesehen ist. Die anderen Teile der Konfiguration, die in 21 gezeigt ist, sind die gleichen wie diejenigen der fünften Ausführungsform der vorliegenden Erfindung, die in 12 gezeigt ist.
Wenn sich das digitale Sendesignal TS ändert, kann die komplementäre Signalenergie dem CMOS-Differenztreiber 109 von dem Kondensator 157 zugeführt werden, bevor die komplementäre Signalenergie zu dem CMOS-Differenztreiber 109 über das Paar 105 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS verglichen mit der fünften Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die elfte Ausführungsform der vorliegenden Erfindung ist speziell bei einem Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 105 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz des Paares 99 der Signalleitungen angibt.
Zwölfte Ausführungsform (22):
22 ist ein schematisches Diagramm einer zwölften Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 158 zwischen die Stromversorgungsleitung und die Erdungsleitung für die Drei-Zustands-CMOS-Differenztreiber 141 und 142 geschaltet ist, die in dem IC-Chip 140 vorgesehen sind. Die anderen Teile der Konfiguration, die in 22 gezeigt ist, sind die gleichen wie diejenigen der sechsten Ausführungsform der vorliegenden Erfindung.
Wenn sich die digitalen Sendesignale TS1 und TS2 ändern, kann die komplementäre Signalenergie zu den CMOS-Differenztreibern 141 und 142 von dem Kondensator 158 zugeführt werden, bevor die komplementäre Signalenergie zu den CMOS-Differenztreibern 142 und 143 über das Paar 137 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der sechsten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die zwölfte Ausführungsform der vorliegenden Er findung ist speziell bei einem Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 137 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 127 und 131 der Signalleitungen angibt.
Die Verwendung des Kondensators, der zwischen die Stromversorgungsleitung und die Erdungsleitung geschaltet ist, die in dem IC-Chip vorgesehen sind, wie dieser in der siebten bis zwölften Ausführungsform der vorliegenden Erfindung verwendet wird, kann an eine elektronische Vorrichtung mit einem IC-Chip angelegt werden, der mit einem Treiber ausgestattet ist, welcher ein digitales Nicht-Differenz-Sendesignal ausgibt. Bei solch einer Anwendung ist es möglich, eine Übertragung des digitalen Nicht-Differenz- Sendesignals in die elektronische Vorrichtung zu beschleu nigen.
Dreizehnte Ausführungsform (23, 24A und 24B)
23 ist ein schematisches Diagramm einer dreizehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 159 zwischen die Stromversorgungsleitung 27 und die Erdungsleitung 28 geschaltet ist, die in der Nähe des IC-Chips 29 gelegen sind. Die anderen Teile der Konfiguration, die in 23 gezeigt ist, sind die gleichen wie diejenigen der siebten Ausführungsform der vorliegenden Erfindung, die in 16 gezeigt ist.
Die 24A und 24B sind jeweiligen Zeitpläne zur Erläuterung der dreizehnten Ausführungsform der vorliegenden Erfindung. Spezieller zeigt 24a einen Stromversorgungsstrom (durch eine unterbrochene Linie Y1 dargestellt), der erhalten wird, wenn kein Spannungsabfall auftritt, der durch eine Induktanz in der Stromversorgungsleitung verursacht wird, und zwar für den CMOS-Differenztreiber 30 in dem IC-Chip 29. Ferner zeigt 24A einen Stromversorgungsstrom (durch eine ausgezogene Linie Y2 angezeigt), der dann erhalten wird, wenn ein Spannungsabfall vorhanden ist, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Differenztreiber 30 verursacht wird.
24B zeigt eine unterbrochene Linie Y3 und ausgezogene Linien Y4, Y5 und Y6. Die unterbrochene Linie Y3 zeigt eine Stromversorgungsspannung an, die erhalten wird, wenn kein Spannungsabfall vorhanden ist, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Differenztreiber 30, der in dem IC-Chip 29 vorgesehen ist, verursacht wird. Die ausgezogene Linie Y4 zeigt eine Stromversorgungsspannung an, die erhalten wird, wenn ein Spannungsabfall vorhanden ist, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Differenztreiber 30, der in dem IC-Chip 29 vorgesehen ist, verursacht wird, und. zwar ohne den Kondensator 153. Die ausgezogene Linie Y5 zeigt eine Variation in der Spannung über dem Kondensator 153 an mit einem Kapazitätswert von 15 pF, die dann erhalten wird, wenn die Stromversorgungsspannung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird. Die ausgezogene Linie Y6 zeigt eine Variation in der Spannung über dem Kondensator an, der einen Kapazitätswert von 1,5 pF hat, die dann erhalten wird, wenn die Stromversorgungsspannung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird.
Bei den Graphen von den 24A und 24B ist angenommen, daß die Signalleitung 22 eine Verzögerungszeit von 1,5 ns hat und daß der Stromversorgungsstrom I gleich ist 1 mA und daß die Amplitude des digitalen Sendesignals CS gleich ist 0,1 V und die Anstiegszeit tr des digitalen Sendesignals TS gleich ist 0,1 ns, wie dies unter Hinweis auf die siebte Ausführungsform der vorliegenden Erfindung beschrieben wurde.
Wenn das digitale Sendesignal TS damit beginnt, seinen Pegel von dem niedrigen Wert auf den hohen Wert zu ändern und gleich wird dem hohen Pegel nach 0,1 ns, beträgt der Spannungsabfall der Stromversorgungsspannung gleich 0,05 V für den Fall, bei dem der Kondensator 153 nicht verwendet wird, und es ergibt sich ein Spannungsabfall, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Differenztreiber 30 in dem IC-Chip 29 verursacht wird. Wenn jedoch der Kondensator 153 verwendet wird, ist es möglich, den Spannungsabfall der Stromversorgungsspannung zu reduzieren.
Spezieller gesagt, wenn die Stromversorgungsspannung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird, der einen Kapazitätswert von 15 pF hat, fällt die Stromversorgungsspannung (die Spannung, die sich über dem Kondensator 153 entwickelt) geringfügig auf 0,081 V ab, wenn 1,5 ns verstreichen, nachdem der Pegel des digitalen Sendesignals TS begonnen hat, sich von dem niedrigen Pegel auf den hohen Pegel zu ändern.
Wenn im Gegensatz dazu die Stromversorgungsspannung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird, der einen Kapazitätswert von 1,5 pF besitzt, fällt die Stromversorgungsspannung (die Spannung, die sich über dem Kondensator 153 entwickelt) stark ab, und zwar auf 0,013 V, selbst wenn 1,5 ns verstreichen, nachdem der Pegel des digitalen Sendesignals TS begonnen hat, sich von dem niedrigen Pegel auf den hohen Pegel zu ändern. Es kann jedoch der Abfall der Stromversorgungsspannung auf angenähert 0,06 V für 0,1 ns unterdrückt werden, nachdem sich das digitale Sendesignal TS auf den hohen Pegel geändert hat.
Unter Berücksichtigung des oben gesagten, wird ein Kondensator 159 mit einer größeren Kapazität als derjenigen des Kondensators 153 zwischen die Stromversorgungsleitung 27 und die Erdungsleitung 28 vorgesehen, die in der Nähe des IC-Chips 29 gelegen ist. Es kann daher der Kapazitätswert des Kondensators 153 reduziert werden und es können zusätzlich die komplementären digitalen Sendesignals CS und /CS mit einer erhöhten Geschwindigkeit übertragen werden. Die dreizehnte Ausführungsform der vorliegenden Erfindung ist darauf gerichtet, um das zuvor gesagte zu realisieren. Der Kondensator 159 kann unter Anschlußflecken ausgebildet werden, selbst wenn die Anschlußflecke miniaturisiert sind.
Wenn beispielsweise der Kondensator 159, der einen Kapazitätswert gleich dem fünffachen des Kapazitätswertes des Kondensators 153 oder größer hat, zwischen die Stromversorgungsleitung 27 und die Erdungsleitung 28 geschaltet wird, und in einem Abstand entsprechend einer Zeit, die gleich ist 1/10 der Verzögerungszeit der Signalleitungen 22 und 23 oder weniger von dem Kondensator 153 gelegen ist, können die komplementären digitalen Sendesignale CS und /CS mit einer hohen Geschwindigkeit übertragen werden, selbst wenn der Kondensator 153 einen Kapazitätswert von 1,5 pF hat, der gleich ist 1/10 des Kapazitätswertes desselben (15 pF), der bei der siebten Ausführungsform der Erfindung verwendet wird.
wenn das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie dem CMOS-Differenztreiber 30 von dem Kondensator 153 und zu dem Kondensator 153 von dem Kondensator 159 zugeführt werden, bevor die komplementäre Signalenergie dem CMOS-Differenztreiber 30 über das Paar 26 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS weiter zu beschleunigen, wie in dem Fall der siebten Ausführungsform der vorliegenden Erfindung, und den Kapazitätswert des Kondensators 153 zu reduzieren. Das zuvor gesagte trägt zur Miniaturisierung des IC-Chips 29 bei.
Die dreizehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 26 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz des Paares 21 der Signalleitungen angibt.
Vierzehnte Ausführungsform (25):
25 ist ein schematisches Diagramm einer vierzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 160 zwischen die Stromversorgungsleitung 46 und die Erdungsleitung 47 geschaltet ist, die in der Nähe des IC-Chips 48 gelegen sind. Die anderen Teile der Konfiguration, die in 25 gezeigt ist, sind die gleichen wie diejenigen der achten Ausführungsform der vorliegenden Erfindung.
Wenn die digitalen Sendesignale TS1 und TS2 sich ändern, kann die komplementäre Signalenergie den CMOS-Differenztreibern 49 und 50 von dem Kondensator 154 aus zugeführt werden und kann den Kondensator 154 von dem Kondensator 160 zugeführt werden, bevor die komplementäre Signalenergie den CMOS-Differenztreibern 49 und 50 über das Paar 45 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der achten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die vierzehnte Ausführungsform der vorliegenden Erfindung ist speziell bei einem Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 45 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 37 und 40 der Signalleitungen angibt.
Fünfzehnte Ausführungsform (26):
26 ist ein schematisches Diagramm einer fünfzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 161 zwischen die Stromversorgungsleitung 63 und die Erdungsleitung 64 geschaltet ist, die in der Nähe des IC-Chips 65 gelegen sind. Die anderen Teile der Konfiguration, die in 26 gezeigt sind, sind die gleichen wie diejenigen der neunten Ausführungsform der vorliegenden Erfindung, die in 19 gezeigt ist.
Wenn das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie den CMOS-Differenztreiber 66 von dem Kondensator 155 und zu dem Kondensator 155 von dem Kondensator 161 zugeführt werden, bevor die komplementäre Signalenergie dem CMOS-Differenztreiber 66 über das Paar 62 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS zu erhö hen, wie in dem Fall der siebten Ausführungsform der vorliegenden Erfindung, und möglich, den Kapazitätswert des Kondensators 155 zu reduzieren. Das zuvor gesagte trägt zur Miniaturisierung des IC-Chips 65 bei.
Die fünfzehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 62 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz des Paares 56 der Signalleitungen angibt.
Sechzehnte Ausführungsform (27):
27 ist ein schematisches Diagramm einer sechzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 162 zwischen die Stromversorgungsleitung 82 und die Erdungsleitung 83 geschaltet ist, die in der Nachbarschaft des IC-Chips 94 gelegen sind. Die anderen Teile der Konfiguration, die in 27 gezeigt ist, sind die gleichen wie diejenigen der zehnten Ausführungsform der vorliegenden Erfindung, die in 20 gezeigt ist.
Wenn sich die digitalen Sendesignale TS1 und TS2 ändern, kann die komplementäre Signalenergie den CMOS-Differenztreibern 85 und 86 von dem Kondensator 156 zugeführt werden und kann dem Kondensator 156 von dem Kondensator 162 zugeführt werden, bevor die komplementäre Signalenergie den CMOS-Differenztreibern 85 und 86 über das Paar 81 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der zehnten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.
Die sechzehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 81 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 71 und 75 der Signalleitungen angibt.
Siebzehnte Ausführungsform (28):
28 ist ein schematisches Diagramm einer siebzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 163 zwischen die Stromversorgungsleitung 106 und die Erdungsleitung 107 geschaltet ist, die in der Nachbarschaft des IC-Chips 108 gelegen sind. Die anderen Teile der Konfiguration, die in 28 gezeigt ist, sind die gleichen wie diejenigen der siebten Ausführungsform der vorliegenden Erfindung, die in 20 gezeigt ist.
Wenn sich das digitale Sendesignal TS ändert, kann die komplementäre Signalenergie dem CMOS-Differenztreiber 109 von dem Kondensator 157 zugeführt werden und dem Kondensator 157 von dem Kondensator 163 zugeführt werden, bevor die komplementäre Signalenergie dem CMOS-Differenztreiber 109 über das Paar 105 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS weiter zu beschleunigen, und zwar wie in dem Fall der siebten Ausführungsform der vorliegenden Erfindung, und den Kapazitätswert des Kondensators 157 zu reduzieren. Das zuvor gesagte trägt zur Miniaturisierung des IC-Chips 108 bei.
Die siebzehnte Ausführungsform der vorliegenden Erfindung ist spezielle bei einem Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 105 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz des Paares 99 der Signalleitungen bezeichnet.
Achtzehnte Ausführungsform (29)
29 ist ein schematisches Diagramm einer achtzehnten Ausführungsform der vorliegenden Erfindung, bei der ein Kondensator 164 zwischen die Stromversorgungsleitung 138 und die Erdungsleitung 139 geschaltet ist, die in der Nachbarschaft oder Nähe des IC-Chips 140 gelegen sind. Die anderen Teile der Konfiguration, die in 29 gezeigt ist, sind die gleichen wie diejenigen der zwölften Ausführungsform der vorliegenden Erfindung, die in 22 gezeigt ist.
Wenn sich die digitalen Sendesignale TS1 und TS2 ändern, kann die komplementäre Signalenergie den CMOS-Differenztreibern 141 und 142 von dem Kondensator 158 aus zugeführt werden und kann dem Kondensator 158 von dem Kondensator 164 zugeführt werden, bevor die komplementäre Signalenergie den CMOS-Differenztreibern 141 und 142 über das Paar 137 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 weiter zu beschleunigen, und zwar vergleichen mit der zehnten Ausführungsform der vorliegenden Erfindung.
Die achtzehnte Ausführungsform der vorliegenden Erfindung ist speziell bei einem Fall wirksam, bei dem Z1 > Z0 ist, worin Z1 die charakteristische Impedanz des Paares 137 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz der Paare 127 und 131 der Signalleitungen bezeichnet.
Die Verwendung eines Kondensators, der zwischen die Stromversorgungsleitung und die Erdungsleitung geschaltet ist, die in dem IC-Chip vorgesehen sind, wie dieser bei der dreizehnten bis achtzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, kann bei einer elektronischen Vorrichtung angewendet werden, die einen IC-Chip besitzt, der mit einem Treiber ausgestattet ist, welcher ein digitales Nicht-Differenz-Sendesignal ausgibt. Bei solch einer Anwendung ist es möglich, eine Übertragung des digitalen Nicht-Differenz-Sendesignals in die elektronische Vorrichtung zu beschleunigen.
Es kann ein Tiefpaßfilter bei irgendeiner der ersten bis achtzehnten Ausführungsformen der vorliegenden Erfindung angewendet werden. Das Tiefpaßfilter ist an der Ausgangsseite des Differenztreibers vorgesehen, der das komplementäre digitale Sendesignal ausgibt und funktioniert dahingehend, um die dritte Harmonische des digitalen Sendesignals und die höheren Harmonischen desselben abzuschneiden. Es ist damit möglich, das digitale Sendesignal mit einer verbesserten Wellenform zu übertragen.
Zusätzlich zu dem oben erwähnten Tiefpaßfilter kann ein anderer Tiefpaßfilter zum Abschnitten der dritten Harmonischen des digitalen Sendesignals und der höheren Harmonischen bei dem Stromversorgungsspannungseingangsanschluß und dem Erdungsspannungseingangsanschluß des Differenztreibers vorgesehen sein. In diesem Fall kann das digitale Sendesignal mit einer weiter verbesserten Wellenform übertragen werden.
Alternativ kann das Tiefpaßfilter zum Abschneiden der dritten Harmonischen des digitalen Sendesignals und von höheren Harmonischen desselben aus einem Bandpaßfilter gebildet sein, welcher ein Durchlaßband der Grundfrequenzkomponenten des digitalen Sendesignals aufweist, und einem Tiefpaßfilter mit einem Durchlaßband der Gleichstromkomponente gebildet sein. Der oben erwähnte Bandpaßfilter und der Tiefpaßfilter sind parallel geschaltet.
Der Tiefpaßfilter kann innerhalb des IC-Chips ausgebildet sein oder kann zwischen der Leitung und dem IC-Chip vorgesehen sein.
Die Verwendung des Tiefpaßfilters kann bei einer elektronischen Vorrichtung angewendet werden, die einen IC-Chip besitzt, welcher mit einem Treiber ausgestattet ist, der ein digitales Nicht-Differenz-Sendesignal ausgibt. Bei solch einer Anwendung ist es möglich, das digitale Nicht-Differenz-Sendesignal mit einer verbesserten Wellenform in die elektronische Vorrichtung zu übertragen.
Neunzehnte Ausführungsform (30 bis 34):
Die 30 und 31 zeigen eine schematische Draufsicht bzw. Bodenansicht einer neunzehnten Ausführungsform der vorliegenden Erfindung. In diesen Figuren sind eine Verdrahtungsplatine 166, eine Frontfläche 167 der Verdrahtungsplatine 166, eine rückwärtige Fläche 168 derselben und Gruppen 169–172 von Durchgangsöffnungen oder Bohrungen veranschaulicht.
Die 32 und 33 zeigen eine schematische Draufsicht bzw. Bodenansicht eines Teiles der Leitungen, die auf der Frontfläche 167 und der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 ausgebildet sind. In 32 ist ein CPU-Montagebereich 173 mit einer rechteckförmigen Gestalt in dem zentralen Abschnitt der Frontfläche 167 der Verdrahtungsplatine 166 festgelegt. In 33 ist ein einen Abschlußwiderstand bildender Bereich 174 mit einer rechteckförmigen Gestalt in dem zentralen Abschnitt der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 festgelegt.
In den 32 und 33 ist eine Gruppe 175 von Leitungen auf der Hauptoberfläche 167 ausgebildet und diese erstrecken sich von einem Abschnitt dicht bei einer Seite 173A des CPU-Montagebereiches 173 zu einer Seite 166A der Verdrahtungsplatine 166 hin. Die Gruppe 175 ist auf die rückwärtige Seite 168 der Verdrahtungsplatine 166 über die Gruppe 169 von Durchgangsöffnungen geschaltet. Das heißt, die Gruppe 175 drängt durch die Verdrahtungsplatine 166 hindurch. Dann erstreckt sich die Gruppe 175 auf der rückwärtigen Fläche 168 zu dem Abschlußwiderstands-Ausbildungsbereich 174. Die Gruppe 175 enthält Paare von Signalleitungen, über die digitale Sendesignale in der komplementären Weise übertragen werden. Die Paare der Signalleitungen sind aus gleich langen parallelen Leitungen gebildet und enthalten Datenleitungen und Adressensignalleitungen, Steuersignalleitungen und Taktsignalleitungen.
Eine Gruppe 176 von Leitungen ist auf der Hauptfläche 167 ausgebildet und erstreckt sich von einem Abschnitt dicht bei der Seite 173B des CPU-Montagebereiches 173 zu einer Seite 166B der Verdrahtungsplatine 166 hin. Die Gruppe 176 ist zu der rückwärtigen Seite 168 der Verdrahtungsplatine 166 über die Gruppe 170 der Durchgangsöffnungen oder Bohrungen gefaltet. Dann erstreckt sich die Gruppe 176 zu der rückwärtigen Fläche 168 zu dem Abschlußwiderstands-Ausbildungsbereich 174 hin. Die Gruppe 176 enthält Paare von Signalleitungen, über die digitale Sendesignale in der komplementären Weise übertragen werden. Die Paare der Signalleitungen sind aus gleich langen parallelen Leitungen gebildet und enthalten Datenleitungen, Adressensignalleitungen, Steuersignalleitungen und Taktsignalleitungen.
Eine Gruppe 177 von Leitungen ist auf der Hauptoberfläche 167 ausgebildet und erstreckt sich von einem Abschnitt dicht bei einer Seite 173C des CPU-Montagebereiches 173 zu einer Seite 166C der Verdrahtungsplatine 166 hin. Die Gruppe 177 ist zu der rückwärtigen Seite 168 der Verdrahtungsplatine 166 über die Gruppe 171 von Durchgangsöffnungen oder -bohrungen gefaltet. Dann verläuft die Gruppe 177 zu der rückwärtigen Fläche 168 zu dem Abschlußwiderstands-Ausbildungsbereich 174 hin. Die Gruppe 177 enthält Paare von Signalleitungen, über die digitale Sendesignale in der komplementären Weise übertragen werden. Die Paare von Signalleitungen sind aus gleich langen parallelen Leitungen gebildet und enthalten Datenleitungen, Adressensignalleitungen, Steuersignalleitungen und Taktsignalleitungen.
Eine Gruppe 178 von Leitungen ist auf der Hauptoberfläche 167 ausgebildet und erstreckt sich von einem Abschnitt dicht bei einer Seite 173D des CPU-Montagebereiches 173 zu einer Seite 166D der Verdrahtungsplatine 166 hin. Die Gruppe 178 ist zu der rückwärtigen Seite 168 der Verdrahtungsplatine 166 über die Gruppe 172 der Durchgangsöffnungen gefaltet. Dann verläuft die Gruppe 178 auf der rückwärtigen Fläche 168 zu dem Abschlußwiderstands-Ausbildungsbereich 174 hin. Die Gruppe 178 enthält Paare von Signalleitungen, über die digitale Sendesignale in der komplementären Weise übertragen werden. Die Paare von Signalleitungen sind aus gleich langen parallelen Leitungen gebildet und enthalten Datenleitungen, Adressensignalleitungen, Steuersignalleitungen und Taktsignalleitungen.
Die Gruppen 175, 176, 177 und 178 können eine identische Anzahl von Leitungen enthalten.
In 32 sind ein Paar aus einer Stromversorgungsleitung 179 und einer Erdungsleitung 180 für die CPU, und Paare von Stromversorgungsleitungen und Erdungsleitungen 181–184, 189–192, 197–200 und 205–208 für einen Speicher veranschaulicht. In 33 sind Paare von Stromversorgungsleitungen und Erdungsleitungen 185–188, 193–196, 201–204, 209–212 für einen Speicher bezeichnet, und Paare von Stromversorgungs- und Erdungsleitungen 213 und 214 für ein Eingabe-/Ausgabe-Chip.
In 30 ist eine CPU 216 auf dem CPU-Montagebereich 173 montiert, der auf der Frontoberfläche 167 der Verdrahtungsplatine 166 ausgebildet ist. Die CPU 216 enthält einen Dateneingabe-/-ausgabeanschluß, einen Adressenausgabeanschluß, einen Steuersignalausgabeanschluß, einen Taktsignaleinaangsanschluß und einen Taktsignalausgangsanschluß, welche Anschlüsse mit den Gruppen 175–178 der Signalleitungen verbunden sind. Ferner enthält die CPU 216 einen Stromversorgungsspannungseingangsanschluß und einen Erdungsspannungseingangsanschluß, wobei diese Anschlüsse mit den Paaren 178 und 180 der Stromversorgungs- und Erdungsleitungen verbunden sind.
In den 30 und 31 sind Speicher 217–224, 225–232, 233–240 und 241–248 eines identischen Typs auf den Front- und hinteren Oberflächen 167 und 168 der Verdrahtungsplatine 166 montiert.
Die Speicher 217–224 besitzen Dateneingabe-/-ausgabeanschlüsse, Adresseneingangsanschlüsse, Steuersignaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 175 der Signalleitungen verbunden sind. Ferner besitzen die Speicher 217–224 Stromversorgungsspannungseingangsanschlüsse und Erdungsspannungseingangsanschlüsse, welche Anschlüsse mit den Paaren 181–188 der Stromversorgungs- und Erdungsleitungen verbunden sind.
Die Speicher 225–232 besitzen Dateneingangs-/-ausgangsanschlüsse, Adresseneingangsanschlüsse, Steuersignaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 176 der Signalleitungen verbunden sind. Ferner besitzen die Speicher 225–232 Stromversorgungsspannungseingangsanschlüsse und Erdungsspannungseingangsanschlüsse, welche Anschlüsse mit den Paaren 189–196 der Stromversorgungs- und Erdungsleitungen verbunden sind.
Die Speicher 233–240 besitzen Dateneingangs-/-ausgangsanschlüsse, Adresseneingangsanschlüsse, Steuersignaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 177 der Signalleitungen verbunden sind. Ferner besitzen die Speicher 233–240 Stromversorgungsspannungseingangsanschlüsse und Erdungsspannungseingangsanschlüsse, welche Anschlüsse mit den Paaren 197–204 der Stromversorgungs- und Erdungsleitungen verbunden sind.
Die Speicher 241–248 besitzen Eingangs-/Ausgangsanschlüsse, Adresseneingangsanschlüsse, Steuersi gnaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 178 der Signalleitungen verbunden sind. Ferner besitzen die Speicher 241–248 Stromversorgungsspannungseingangsanschlüsse und Erdungsspannungseingangsanschlüsse, welche Anschlüsse mit den Paaren 205–212 der Stromversorgungs- und Erdungsleitungen verbunden sind.
Verbindungen mit den Speicher 217, 225, 233 und 241 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 218, 226, 234 und 242 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 219, 227, 235 und 243 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 vorgesehen, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 220, 228, 236 und 244 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 ausgeführt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 221, 229, 237 und 245 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 ausgeführt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüs sen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 222, 230, 238 und 246 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 223, 231, 239 und 247 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
Verbindungen mit den Speicher 224, 232, 240 und 248 sind jeweils an Positionen an den Gruppen der Signalleitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalanschlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.
34 ist eine schematische Draufsicht eines Abschlußwiderstands-Ausbildungsbereiches 174. Wie in 34 gezeigt ist, sind vier Gruppen 250, 251, 252 und 253 von Abschlußwiderständen in dem Abschlußwiderstands-Ausbildungsbereich 174 ausgebildet. Die Gruppe 250 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 175 ab. Die Gruppe 251 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 176 ab. Die Gruppe 252 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 177 ab. Die Gruppe 253 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 178 ab.
Um erneut auf 31 einzugehen, so sind dort ein Eingabe-/Ausgabe-Chip 255, ein Taktgenerator 256, ein PCI-Port 257, ein Video-/Sprache-Port 258, ein Signalkom pressions-/-dekompressions-Chip 259 und ein Kommunikationsport 260 veranschaulicht.
Die neunzehnte Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, kann eine elektronische Vorrichtung konfigurieren, in welcher die CPU 216 und die 32 Speicher 217–248, die durch die CPU 216 zugegriffen werden, mit den Signalleitungen der gleichen und kürzesten Länge verbunden sind.
Die Signalleitungen, welche die Gruppen 175, 176, 177 und 178 bilden, sind Paare von gleich langen parallelen Leitungen, über die komplementäre digitale Sendesignale übertragen werden. Es können daher die Signalleitungen veranlaßt werden, als Übertragungspfade zu funktionieren, in welchen das elektromagnetische Feld nahezu geschlossen ist. Es ist somit möglich, die komplementäre Signalenergie, die für das Übertragen der Signale zwischen der CPU 216 und den Speichern, die durch die CPU 216 zugegriffen werden, mit einer höheren Geschwindigkeit zu übertragen.
Jedes der Paare 179, 180, 181–212, die der CPU 216 zugeordnet sind, und die Speicher 217–248 sind durch zwei gleich lange parallele Leitungen gebildet, von denen eine als eine Stromversorgungsleitung dient und die andere als eine Erdungsleitung dient. Damit können diese Paare von Stromversorgungs- und Erdungsleitungen als Übertragungspfade funktionieren, in welchen das elektromagnetische Feld nahezu geschlossen ist, und zwar in bezug auf die komplementäre Signalenergie, die der CPU 216 und den Speichern 217–248 zuzuführen ist. Es kann damit die komplementäre Signalenergie zu der CPU 216 und den Speichern 217–248 mit einer höheren Geschwindigkeit übertragen werden.
Gemäß der neunzehnten Ausführungsform der vorlie genden Erfindung ist es möglich, durch die Verwendung einer einzelnen Verdrahtungsplatine (Verdrahtungsplatine 166) eine elektronische Vorrichtung zu schaffen, bei der die CPU 216 und die 32 Speicher 217–248, die durch die CPU 216 zugegriffen werden, über die Signalleitungen mit gleicher und kürzester Länge verbunden sind.
Zwanzigste Ausführungsform (35):
35 ist eine schematische Querschnittsansicht einer zwanzigsten Ausführungsform der vorliegenden Erfindung, in welcher der Abschlußwiderstands-Ausbildungsbereich 174 an der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 vorgesehen ist, jedoch ein Abschlußwiderstands-Chip 262 mit einem Abschlußwiderstand an einem zentralen Abschnitt der rückwärtigen Fläche 168 montiert ist. Der Eingabe-/Ausgabe-Chip 255 ist an den Abschlußwiderstands-Chip 262 montiert. Die anderen Teile der Struktur, die in 35 gezeigt ist, sind die gleichen wie diejenigen der neunzehnten Ausführungsform der vorliegenden Erfindung, die in den 30 und 31 gezeigt sind. In 35 bezeichnen die Bezugszeichen 263–266 Lötpumps.
Gemäß der zwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, Signale zwischen der CPU 216 und den Speichern, die durch die CPU 216 zugegriffen werden, in einer elektronischen Vorrichtung unter Verwendung der einzelnen Verdrahtungsplatine 166 mit einer höheren Geschwindigkeit zu übertragen, in welcher es erforderlich ist, die CPU 216 und die 32 Speicher 217–248 durch gleich lange parallele Leitungen zu verbinden.
Einundzwanzigste Ausführungsform (36 und 37):
Die 36 und 37 sind eine schematische Draufsicht bzw. Bodenansicht einer einundzwanzigsten Ausführungsform der vorliegenden Erfindung, in welcher die Struktur der Paare der Stromversorgungs- und Erdungsleitungen gezeigt ist. Die anderen Teile der Struktur, die in 36 und 37 gezeigt ist, sind die gleichen wie diejenigen der neunzehnten Ausführungsform der vorliegenden Erfindung.
Die Paare der Stromversorgungs- und Erdungsleitungen 179, 181–184 und 189–192, die an der Frontfläche 167 der Verdrahtungsplatine 166 vorgesehen sind, sind so angeordnet, daß von dem Paar 268 der Stromversorgungs- und Erdungsleitungen eine Verzweigung abgeht. Ferner sind die Paare 180, 197–200 und 205–208 der Stromversorgungs- und Erdungsleitungen so angeordnet, daß von dem Paar 269 der Stromversorgungs- und Verzweigungsleitungen eine Abzweigung abgeht.
Die Paare 268, 179, 181–184 und 189–192 der Stromversorgungs- und Erdungsleitungen und die Paare der Stromversorgungs- und Erdungsleitungen 269, 180, 197–200 und 205–208 der Stromversorgungs- und Erdungsleitungen sind in der gestapelten Formation ausgebildet.
Die Paare 213, 185–188 und 193, 196 der Stromversorgungs- und Erdungsleitungen, die auf der Rückseite 168 der Verdrahtungsplatine 166 ausgebildet sind, sind derart angeordnet, daß von einem Paar 270 der Stromversorgungs- und Erdungsleitungen eine Verzweigung abgeht. Die Paare 214, 201–204 und 209–212 der Stromversorgungs- und Erdungsleitungen sind so angeordnet, daß von einem Paar 271 der Stromversorgungs- und Erdungsleitungen eine Verzweigung abgeht.
Die Paare 270, 213, 185–188 und 193–196 der Stromversorgungs- und Erdungsleitungen und die Paare 271, 214, 201–204 und 209–212 der Stromversorgungs- und Erdungsleitungen sind in der gestapelten Formation ausgebildet.
Eine Impedanzanpassung wird an den Paaren 268, 179, 181–184 und 189–192 vorgenommen, an den Verzweigungspunkten der Paare 269, 180, 197–200 und 205–208, den Verzweigungspunkten an den Paaren 270, 213, 185–188 und 193–196 und den Verzweigungspunkten an den Paaren 271, 214, 201–204 und 209–212 vorgenommen.
Gemäß der einundzwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, Signale zwischen der CPU 216 und den Speichern, auf die durch die CPU 216 zugegriffen wird, in einer elektronischen Vorrichtung, welche eine einzelne Verdrahtungsplatine 166 verwendet, mit höherer Geschwindigkeit zu übertragen, welche Platine erforderlich ist, um die CPU 216 und die 32 Speicher 217–248 durch die gleich langen parallelen Leitungen zu verbinden.
Zweiundzwanzigste Ausführungsform (38):
38 ist eine schematische Querschnittsansicht einer zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung, die Verdrahtungsplatinen 273 und 274 enthält. Die Verdrahtungsplatine 273 besitzt eine Oberfläche 275, die der Verdrahtungsplatine 274 gegenüberliegt, und die Oberfläche 275 dient als eine Element-Montagefläche. Die Verdrahtungsplatine 274 besitzt eine Oberfläche 276, die zu der Verdrahtungsplatine 273 hinweist, und die Oberfläche 276 dient als eine Element-Montagefläche.
Die Element-Montagefläche 275 der Verdrahtungsplatine 273 ist in der gleichen Weise konfiguriert wie die Frontfläche 176 der Verdrahtungsplatine 166, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird. Die Element-Montagefläche 276 der Verdrahtungsplatine 274 ist in der gleichen Weise konfiguriert wie die Rückfläche 168 der Verdrahtungsplatine 166, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird.
Ruf der Element-Montagefläche 275 der Verdrahtungsplatine 273 sind Paare 175, 176, 177 und 178 von Signalleitungen vorgesehen und auch Paare 179, 180, 181–184, 189–192, 197–200 und 205–208 der Stromversorgungs- und Erdungsleitungen vorgesehen, wobei alle diese Paare die gleichen sind wie diejenigen, die auf der Frontoberfläche 157 der Verdrahtungsplatine 166 ausgebildet sind, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, die in 30 gezeigt ist.
Ruf der Element-Montagefläche 275 der Verdrahtungsplatine 273 sind die CPU 216 und die Speicher 217–220, 225–228, 233–236 und 241–244 vorgesehen, welche die gleichen sind wie diejenigen, die auf der Frontoberfläche 167 der Verdrahtungsplatine 166 ausgebildet sind, welche in 30 gezeigt ist.
Auf der Element-Montagefläche 276 der Verdrahtungsplatine 274 sind Paare 175, 176, 177 und 178 von Signalleitungen und die Paare 185–188, 193–196, 201–204, 209–212, 213 und 214 der Stromversorgungs- und Erdungsleitungen vorgesehen, wobei alle diese Paare die gleichen sind wie diejenigen, die auf der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 ausgebildet sind, welche bei der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, die in 31 gezeigt ist.
Auf der Element-Montagefläche 276 der Verdrahtungsplatine 274 sind die CPU 216 und die Speicher 221–224, 229–232, 237–240 und 245–248 vorgesehen, die alle die gleichen sind wie diejenigen, die auf der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 ausgebildet sind, welche in 31 gezeigt ist.
Die Verdrahtungsplatinen 273 und 274 sind gebondet und durch Lötpumps elektrisch miteinander verbunden, so daß die Element-Montageflächen 275 und 276 zueinander hinweisen bzw. einander gegenüberliegen. Das heißt, die Gruppen der Signalleitungen der Verdrahtungsplatinen 273 und 274 sind durch Lötpumps miteinander verbunden. Elektroden für externe Anschlüsse sind in den peripheren Abschnitten der Verdrahtungsplatine 274 angeordnet. Die Bezugszeichen 277 und 278 zeigen einige der Lötpumps an.
Gemäß der zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, Signale zwischen der CPU 216 und den Speichern, auf die durch die CPU 216 zuge griffen wird, mit höherer Geschwindigkeit in einer elektronischen Vorrichtung zu übertragen, die zwei Verdrahtungsplatinen 273 und 274 verwendet, in welcher es erforderlich ist, die CPU 216 und die 32 Speicher 217–248 durch gleich lange parallele Leitungen zu verbinden.
Alternativ ist es möglich, die Anordnung der Element-Montagefläche 275 der Verdrahtungsplatine 273 in der gleichen Weise auszuführen, wie diejenige an der Frontoberfläche 176 der Verdrahtungsplatine 166, die in der einundzwanzigsten Ausführungsform der vorliegenden Erfindung verwendet wird, welche in 36 gezeigt ist, und die Anordnung auf der Element-Montagefläche 276 der Verdrahtungsplatine 274 in der gleichen Weise auszubilden wie diejenige auf der rückwärtigen Fläche 168 der Verdrahtungsplatine 166, die in 37 gezeigt ist.
Dreiundzwanzigste Ausführungsform (39 und 40):
39 ist eine schematische Draufsicht einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung und 40 ist eine schematische Querschnittsansicht gemäß einer Linie X-1-X-1, die in 39 gezeigt ist. Die in den 39 und 40 gezeigte Struktur enthält Halbleitersubstrate 280 und 281. Das Halbleitersubstrat 280 besitzt eine Oberfläche 282, die dem Halbleitersubstrat 281 gegenüberliegt und dient als eine Element-Ausbildungsfläche. Das Halbleitersubstrat 281 besitzt eine Oberfläche 283, die dem Halbleitersubstrat 280 gegenüberliegt und die als eine Element-Ausbildungsfläche dient.
Auf der Element-Ausbildungsfläche 282 des Halbleitersubstrats 280 sind die CPU 216 und die Speicher 217–220, 225–228, 233–236 und 241–244 vorgesehen, welches die gleichen sind wie diejenigen, die auf der Frontoberfläche 167 der Verdrahtungsplatine 166 ausgebildet sind, welche ein der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, die in 30 gezeigt ist.
Ferner sind auf der Element-Ausbildungsfläche 282 des Halbleitersubstrats 280 Paare 175, 176, 177 und 178 von Signalleitungen und die Paare 179, 180, 181–184, 189–192, 197–200 und 205–208 der Stromversorgungs- und Erdungsleitungen vorgesehen, welche die gleichen sind wie diejenigen, die auf der Frontoberfläche 167 der Verdrahtungsplatine 166 ausgebildet sind, welche in der neunzehnten Ausführungsform der vorliegenden Erfindung, die in 30 gezeigt ist, verwendet wird.
Auf der Element-Ausbildungsoberfläche 283 des Halbleitersubstrats 281 sind die Speicher 221–224, 229–232, 237–240 und 245–248 und der Eingabe-/Ausgabe-Chip 255 vorgesehen, welche die gleichen sind wie diejenigen, die auf der Rückfläche 168 der Verdrahtungsplatine 166 ausgebildet sind, die in der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, welche in 31 gezeigt ist.
Auf der Element-Ausbildungsoberfläche 283 des Halbleitersubstrats 281 sind die Paare 175, 176, 177 und 178 der Signalleitungen und die Paare 158–188, 193–196, 201–204, 209–212, 213 und 214 der Stromversorgungs- und Erdungsleitungen vorgesehen, welche die gleichen sind wie diejenigen, die auf der Rückfläche 168 der Verdrahtungsplatine 166 ausgebildet sind, die in 31 gezeigt ist.
Die Halbleitersubstrate 280 und 281 sind aneinander gebondet und sind elektrisch durch Lötpumps miteinander verbunden, so daß die Element-Ausbildungsoberflächen 282 und 283 zueinander hinweisen. Eine Gruppe von Elektroden 284 für externe Anschlüsse ist an den peripheren Abschnitten des Halbleitersubstrats 281 angeordnet. Die Bezugszeichen 285 und 286 zeigen einige der Lötpumps an.
Gemäß der dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, mit einer hohen Geschwindigkeit Signale zwischen der CPU 216 und den Speichern zu übertragen, die durch die CPU 216 in einer elek tronischen Vorrichtung zugegriffen werden, unter Verwendung der zwei Verdrahtungsplatinen 280 und 281, in welchen es erforderlich ist, die CPU 216 und die 32 Speicher 217–248 durch gleich lange parallele Leitungen zu verbinden.
Alternativ ist es möglich, die Anordnung der Element-Montagefläche 282 der Verdrahtungsplatine 280 in der gleichen Weise auszubilden wie diejenige auf der Frontfläche 167 der Verdrahtungsplatine 166, die in der einundzwanzigsten Ausführungsform der vorliegenden Erfindung verwendet wird, welche in 36 gezeigt ist, und es ist möglich, die Anordnung der Element-Montagefläche 283 der Verdrahtungsplatine 281 in der gleichen Weise auszubilden wie diejenige auf der Rückfläche 168 der Verdrahtungsplatine 166, die in 37 gezeigt ist.
Vierundzwanzigste Ausführungsform (41 und 42):
41 ist eine schematische Draufsicht einer vierundzwanzigsten Ausführungsform der vorliegenden Erfindung und 42 ist eine schematische Draufsicht entlang einer Linie X2-X2, die in 40 gezeigt ist. Die in diesen Figuren gezeigte Struktur enthält eine Isolierplatine 288 und ein Paare 289 von Signalleitungen 290 und 291, die aus gleich langen parallelen Leitungen gebildet sind, die einen großen Kopplungskoeffizienten besitzen, über welche die komplementären digitalen Sendesignale in einer Richtung übertragen werden.
Die in den 41 und 42 gezeigte Struktur enthält ein Paar von Richtungskopplern 293 und 294. Der Richtungskoppler 293 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 290 übertragen wird. Der Richtungskoppler 294 empfängt das digitale Gegenphasen-Sendesignal und nimmt dieses auf, welches über die Signalleitung 291 übertragen wird.
Der Richtungskoppler 293 enthält einen Leitungsteil 295, der parallel mit der Signalleitung 290 ausgebil det ist und eine Länge gleich 1/4 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals besitzt. Der Richtungskoppler 293 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 290 übertragen wird.
Der Richtungskoppler 293 enthält die Leitungsteile 296 und 297, die an beiden Enden des Leitungsteiles 295 gelegen sind und in der Richtung orthogonal zu der Signalleitung 290 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 290 zu vermeiden. Ein Ende 298 des Leitungsteiles 297 empfängt in Form einer Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches durch den Leitungsteil 290 empfangen wurde.
Der Richtungskoppler 294 besitzt Leitungsteile, die den Leitungsteilen 295, 296 und 297 des Richtungskopplers 293 gegenüberliegen, und einen Leitungsteil 299, der sich geringfügig nach rechts hin von dem Ende des Leitungsteiles, der dem Leitungsteil 297 gegenüberliegt, erstreckt.
Eine Elektrode 301, die an den Leitungsteil 299 über ein Durchgangsloch 300 angeschlossen ist, ist auf der Oberfläche vorgesehen auf der die Elektrode 298 vorgesehen ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 301 ausgegeben.
Ein Ende des Leitungsteiles 296 des Richtungskopplers 293 und ein Ende des Leitungsteiles des Richtungskopplers 294 gegenüber dem vorhergehend genannten Ende des Leitungsteiles kann offen sein oder durch Abschlußwiderstände abgeschlossen sein.
Gemäß der vierundzwanzigsten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 290 übertragen wird, durch den Leitungsteil 295 des Richtungskopplers 293 empfangen und wird über die Elektrode 298 aus gegeben. Die Grundfrequenzkomponente des digitalen Gegenphasen-Sendesignals wird über die Signalleitung 291 übertragen und wird durch den Leitungsteil des Richtungskopplers 294 empfangen, der demjenigen des Richtungskopplers 293 gegenüberliegt, und wird über die Elektrode 301 ausgegeben.
Indem man daher die In-Phase- und Gegenphasen-Eingangsanschlüsse des Differenzempfängers mit den Elektroden 298 und 301 jeweils verbindet, wird es möglich, die komplementären Hochgeschwindigkeits-Digitalsignale in einfacher Weise zu empfangen, die über das Paar 289 der Signalleitung in einer Richtung übertragen werden, beispielsweise in Form von digitalen Signalen mit 1 GHz oder höher.
Fünfundzwanzigste Ausführungsform (43 und 44):
43 ist eine schematische Draufsicht einer fünfundzwanzigsten Ausführungsform der vorliegenden Erfindung und 44 ist eine schematische Querschnittsansicht entlang einer Linie X3-X3, die in 43 gezeigt ist. Die in den 43 und 44 gezeigte Struktur besitzt eine isolierende Platine 302 und ein Paar 303 von Signalleitungen 304 und 405, die aus gleich langen parallelen Leitungen gebildet sind und einen großen Kopplungskoeffizienten haben.
Ferner enthält die Struktur, die in den 43 und 44 gezeigt ist, ein Paar von Richtungskopplern 307 und 308. Der Richtungskoppler 307 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 304 übertragen wurde. Der Richtungskoppler 308 empfängt das digitale Gegenphasen-Sendesignal und nimmt dieses auf, welches über die Signalleitung 305 übertragen wurde.
Der Richtungskoppler 307 enthält einen Leitungsteil 309, der parallel zu der Signalleitung 304 ausgebildet ist und eine Länge gleich 1/4 der Wellenlänge λ der Grund frequenzkomponente des digitalen Sendesignals besitzt. Der Richtungskoppler 307 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 304 übertragen wird. Der Richtungskoppler 307 enthält Leitungsteile 310 und 311, die an beiden Enden des Leitungsteiles 309 gelegen sind und in einer Richtung orthogonal zu der Signalleitung 304 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 304 zu vermeiden.
Ein Ende 312 des Leitungsteiles 310 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach links hin übertragen wird. Ein Ende 313 des Leitungsteiles 311 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, die nach rechts hin übertragen wird.
Der Richtungskoppler 308 enthält Leitungsteile, die den Leitungsteilen 309 und 310 des Richtungskopplers 307 gegenüberliegen, einen Leitungsteil 314, der sich geringfügig von dem Ende des Leitungsteiles, der dem Leitungsteil 310 gegenüberliegt, nach links hin erstreckt, und einen Leitungsteil 315, der sich geringfügig von dem Ende des Leitungsteiles, der dem Leitungsteil 311 gegenüberliegt, nach rechts hin erstreckt.
Eine Elektrode 317, die an den Leitungsteil 314 über ein Durchgangsloch 316 angeschlossen ist, ist auf der Oberfläche vorgesehen, auf welcher die Elektrode 312 vorgesehen ist. Ferner ist eine Elektrode 319, die mit dem Leitungsteil 315 über ein Durchgangsloch 318 verbunden ist, auf der Oberfläche vorgesehen, auf welcher die Elektrode 313 ausgebildet ist. Empfangsende-Abschlußwiderstände sind an die Richtungskoppler 307 und 308 angeschlossen, obwohl eine Darstellung derselben weggelassen ist.
Die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 304 nach links hin übertragen wird, wird durch den Leitungsteil 309 des Richtungskopplers 307 empfangen und wird über die Elektrode 312 ausgegeben. Ferner wird die Grundfrequenzkomponente des digitalen Gegenphasen-Sendesignals, welches über die Signalleitung 305 nach links hin übertragen wird, durch den Leitungsteil des Richtungskopplers 308 empfangen, der dem Leitungsteil 309 des Richtungskopplers 307 gegenüberliegt, und wird über die Elektrode 317 ausgegeben.
Die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 304 nach rechts hin übertragen wird, wird durch den Leitungsteil 309 des Richtungskopplers 307 empfangen und wird über die Elektrode 313 ausgegeben. Ferner wird die Grundfrequenzkomponente des digitalen Gegenphasen-Sendesignals, welches über die Signalleitung 305 nach rechts hin übertragen wird, durch den Leitungsteil des Richtungskopplers 308 empfangen, der dem Leitungsteil 309 des Richtungskopplers 307 gegenüberliegt, und wird über die Elektrode 319 ausgegeben.
Es ist somit möglich, in einfacher Weise die komplementären digitalen Hochgeschwindigkeits-Sendesignale zu empfangen, beispielsweise Signale von 1 GHz oder höher, die über das Paare 303 der Signalleitungen in zwei Richtungen übertragen werden, indem der In-Phase-Eingangsanschluß des Differenztreibers mit den Elektroden 312 und 313 verbunden wird und indem der Gegenphasen-Eingangsanschluß desselben mit den Elektroden 317 und 319 verbunden wird.
Sechsundzwanzigste Ausführungsform (45 und 46):
45 ist eine schematische Draufsicht einer sechsundzwanzigsten Ausführungsform der vorliegenden Erfindung und 46 ist eine schematische Querschnittsansicht entlang einer Linie X4-X4, die in 45 gezeigt ist. Die in den 45 und 46 gezeigte Struktur enthält eine isolierende Platine 320 und ein Paar 321 von Signalleitungen 322 und 323, die aus gleich langen parallelen Leitungen gebildet sind, welchen einen großen Kopplungskoeffizienten haben, über die die komplementären digitalen Sendesignale in zwei Richtungen übertragen werden.
Die oben erläuterte Struktur enthält ferner ein Paar von Richtungskopplern 325 und 326. Der Richtungskoppler 325 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 322 übertragen wird. Der Richtungskoppler 329 empfängt das digitale Gegenphasen-Sendesignal und nimmt dieses auf, welches über die Signalleitung 323 übertragen wird.
Der Richtungskoppler 325 enthält einen Leitungsteil 327, der parallel zu der Signalleitung 322 ausgebildet ist und eine Länge gleich 1/4 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals besitzt. Der Richtungskoppler 325 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.
Der Richtungskoppler 325 enthält ferner Leitungsteile 328 und 329, die sich parallel zu der Signalleitung 322 erstrecken und eine Länge besitzen gleich 1/12 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals. Die Leitungsteile 328 und 329 empfangen die zweite Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.
Der Richtungskoppler 325 enthält ferner Leitungsteile 330 und 331, die parallel zu der Signalleitung 322 verlaufen und eine Länge gleich 1/12 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals besitzen. Die Leitungsteile 330 und 331 empfangen die dritte Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.
Der Richtungskoppler 325 enthält Leitungsteile 332 und 333, die an beiden Enden des Leitungsteiles 322 gelegen sind und die in einer Richtung orthogonal zu der Signalleitung 322 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 322 zu ver meiden. Ein Ende 334 des Leitungsteiles 332 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach links hin übertragen wird. Ein Ende 335 des Leitungsteiles 333 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach rechts hin übertragen wird.
Der Richtungskoppler 326 enthält Leitungsteile, die den Leitungsteilen 327, 328, 329, 330, 331, 332 und 333 des Richtungskopplers 325 gegenüberliegen. Ferner enthält der Richtungskoppler 326 einen Leitungsteil 336, der sich von dem Ende des Leitungsteiles, welcher dem Leitungsteil 332 gegenüberliegt, geringfügig nach links hin erstreckt, und einen Leitungsteil 337, der sich von dem Ende des Leitungsteiles, der dem Leitungsteil 333 gegenüberliegt, geringfügig nach rechts hin erstreckt.
Eine Elektrode 339, die mit dem Leitungsteil 336 über ein Durchgangsloch 335 verbunden ist, ist auf der Oberfläche vorgesehen, auf welcher die Elektrode 334 vorgesehen ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 339 ausgegeben. Ferner ist eine Elektrode 341, die mit dem Leitungsteil 337 über ein Durchgangsloch 340 verbunden ist, auf der Oberfläche vorgesehen, auf welcher die Elektrode 335 ausgebildet ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 341 ausgegeben. Es sind Empfangsende-Abschlußwiderstände an die Richtungskoppler 325 und 326 angeschaltet, obwohl eine Darstellung derselben weggelassen ist.
Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 nach links hin übertragen wird, werden durch die Leitungsteile 327, 328 und 330 des Richtungskopplers 325 empfangen und werden über die Elektrode 334 ausgegeben. Ferner werden die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen Gegenphasen-Sendesignals, welches über die Signallei tung 323 nach links hin übertragen wird, jeweils durch die Leitungsteile 327, 328 und 330 des Richtungskopplers 325 empfangen und werden über die Elektrode 339 ausgegeben.
Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, die über die Signalleitung 322 nach rechts hin übertragen werden, werden jeweils durch die Leitungsteile 327, 328 und 331 des Richtungskopplers 325 empfangen und werden über die Elektrode 335 ausgegeben. Ferner werden die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen Gegenphasen-Sendesignals, die über die Signalleitung 323 nach rechts hin übertragen werden, jeweils durch die Leitungsteile 327, 328 und 331 des Richtungskopplers 325 empfangen und werden über die Elektrode 341 ausgegeben.
Es ist somit möglich, in einfacher Weise die komplementären digitalen Hochgeschwindigkeits-Sendesignale, beispielsweise Signale von 1 GHz oder höher zu empfangen, die über das Paar 321 der Signalleitungen in zwei Wegen oder Richtungen übertragen werden, indem man den In-Phase-Eingangsanschluß des Differenztreibers mit den Elektrode 334 und 335 verbindet und indem man den Gegenphasen-Eingangsanschluß desselben mit den Elektroden 339 und 341 verbindet.
Siebenundzwanzigste Ausführungsform (47 und 48):
47 ist eine schematische Draufsicht auf eine siebenundzwanzigste Ausführungsform der vorliegenden Erfindung und 48 ist eine schematische Querschnittsansicht entlang einer Linie X5-X5, die in 47 gezeigt ist. Die in den 47 und 48 gezeigte Struktur enthält eine isolierende Platine 343 und ein Paar von Signalleitungen 345 und 346, die aus gleich langen parallelen Leitungen gebildet sind und einen Kopplungskoeffizienten besitzen, über die die digitalen komplementären Sendesignale in zwei Wegen oder Richtungen übertragen werden.
Die Struktur enthält ferner ein Paar 347 von Richtungskopplern 348 und 349. Der Richtungskoppler 348 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 345 übertragen wird. Der Richtungskoppler 349 empfängt das digitale Gegenphasen-Sendesignal und nimmt dieses auf, welches über die Signalleitung 346 übertragen wird.
Der Richtungskoppler 348 enthält einen Leitungsteil 350, der parallel zu der Signalleitung 345 verläuft und eine Länge gleich 1/4 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals besitzt. Der Leitungsteil 350 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 345 übertragen wird.
Der Richtungskoppler 348 enthält ferner Leitungsteile 351 und 352, die parallel zu der Signalleitung 345 verlaufen und eine Länge gleich 1/12 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals haben. Die Leitungsteile 351 und 352 empfangen die zweite Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.
Der Richtungskoppler 348 enthält ferner Leitungsteile 353 und 354, die sich parallel zu der Signalleitung 345 erstrecken und eine Länge gleich 1/20 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals haben. Die Leitungsteile 353 und 354 empfangen die dritte Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 345 übertragen wird. Die Leitungsteile 350, 351, 352, 353 und 354 sind zusammenhängend bzw. einstückig (integrally) ausgebildet.
Der Richtungskoppler 348 enthält Leitungsteile 355 und 356, die an beiden Enden des Leitungsteiles 350 gelegen sind und in der Richtung orthogonal zu der Signalleitung 350 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 350 zu vermei den. Ein Ende 357 des Leitungsteiles 355 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach links hin übertragen wird. Ein Ende 358 des Leitungsteiles 356 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach rechts hin übertragen wird.
Der Richtungskoppler 349 enthält Leitungsteile, welche den Leitungsteilen 350, 351, 352, 353, 354, 355 und 356 des Richtungskopplers 348 gegenüberliegen. Ferner enthält der Richtungskoppler 349 einen Leitungsteil 359, der sich von dem Ende des Leitungsteiles, welcher dem Leitungsteil 355 gagenüberliegt, geringfügig nach links hin erstreckt, und einen Leitungsteil 360, der sich von dem Ende des Leitungsteiles, der dem Leitungsteil 356 gegenüberliegt, geringfügig nach rechts hin erstreckt.
Eine Elektrode 362, welche den Leitungsteil 359 über ein Durchgangsloch 361 anschließt, ist auf der Oberfläche vorgesehen, auf welcher die Elektrode 357 vorgesehen ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 362 ausgegeben. Ferner ist eine Elektrode 364, die mit dem Leitungsteil 360 über ein Durchgangsloch 363 verbunden ist, auf der Oberfläche vorgesehen, auf welcher die Elektrode 358 ausgebildet ist. Es sind Empfangsende-Abschlußwiderstände an die Richtungskoppler 348 und 349 angeschlossen, obwohl dies in der Darstellung weggelassen ist.
Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, die über die Signalleitung 345 nach links hin übertragen werden, werden jeweils durch die Leitungsteile 350, 351 und 353 des Richtungskopplers 348 empfangen und werden über die Elektrode 357 ausgegeben. Ferner werden die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen Gegenphasen-Sendesignals, die über die Signalleitung 346 nach links hin übertragen werden, jeweils durch die Leitungsteile 350, 351 und 353 des Richtungskopplers 349 empfangen und werden über die Elektrode 362 ausgegeben.
Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, die über die Signalleitung 345 nach rechts hin übertragen werden, werden jeweils durch die Leitungsteile 350, 352 und 354 des Richtungskopplers 348 empfangen und werden über die Elektrode 358 ausgegeben. Ferner werden die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen Gegenphasen-Sendesignals, die über die Signalleitung 346 nach rechts hin übertragen werden, jeweils durch die Leitungsteile 350, 352 und 354 des Richtungskopplers 348 empfangen und werden über die Elektrode 364 ausgegeben.
Es ist somit möglich, in einfacher Weise komplementäre digitale Hochgeschwindigkeits-Sendesignale, beispielsweise Signale von 1 GHz oder höher, zu empfangen, die über das Paar 344 von Signalleitungen in zwei Richtungen übertragen werden, indem der In-Phase-Eingangsanschluß des Differenztreibers mit den Elektroden 357 und 358 verbunden wird und indem der Gegenphasen-Eingangsanschluß desselben mit den Elektroden 362 und 364 verbunden wird.
Die vorliegende Erfindung ist nicht auf die spezifischen offenbarten Ausführungsformen beschränkt und es sind Abwandlungen und Modifikationen möglich, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen.

Claims

Elektronische Vorrichtung, mit: einer Verdrahtungsplatine; wenigstens einem Paar von Signalleitungen (21), welche auf der Verdrahtungsplatine parallel vorgesehen sind und eine gleiche Länge besitzen; einem Chip (29), welches auf der Verdrahtungsplatine montiert ist und wenigstens einen Differenztreiber (30) enthält, der digitale komplementäre Sendesignale an die wenigstens eine der Leitungen ausgibt; und einem Paar (26) von System-Stromversorgungsleitungen (27, 28), über die erste und zweite Stromversorgungsspannungen (VDD, VSS) dem wenigstens einen Differenztreiber zugeführt werden, wobei das Paar (26) der System-Stromversorgungsleitungen parallel zueinander verlaufen und eine gleiche Länge haben.
Elektronische Vorrichtung nach Anspruch 1, bei dem das Paar der System-Stromversorgungsleitungen eine charakteristische Impedanz Z1 besitzt, welche gleich ist oder dicht bei Z0/n liegt, worin Z0 eine charakteristische Impedanz des wenigstens einen Paares der Signalleitungen bezeichnet und wobei n eine Zahl von Paaren von Signalleitungen bezeichnet.
Elektronische Vorrichtung nach Anspruch 1, bei dem die folgende Bedingung in bezug auf das wenigstens eine Paar der Signalleitungen und das Paar der System-Stromversorgungsleitungen befriedigt wird: b > 2a worin a einen Abstand zwischen zwei Leitungen in jedem Paar bezeichnet und b einen Abstand zwischen benachbarten Paaren bezeichnet.
Elektronische Vorrichtung nach Anspruch 1, bei dem die folgende Bedingung in bezug auf das wenigstens eine Paar der Signalleitungen und das Paar der System-Stromversorgungsleitungen befriedigt wird: s/(t + c) > 2worin t eine Dicke der Verdrahtungsplatine bezeichnet, c eine Breite von zwei Leitungen in jedem Paar bezeichnet und s einen Abstand zwischen benachbarten Paaren bezeichnet.
Elektronische Vorrichtung nach Anspruch 1, bei dem der wenigstens eine Differenztreiber (30) im eingeschalteten Zustand einen Widerstandwert besitzt, der gleich ist der charakteristischen Impedanz des wenigstens einen Paares der Signalleitungen.
Elektronische Vorrichtung nach Anspruch 1, ferner mit einem Abschlußwiderstand zwischen dem wenigstens einen Paar (21) der Signalleitungen.
Elektronische Vorrichtung nach Anspruch 6, bei dem: der wenigstens eine Differenztreiber ein Drei-Zustands-Differenztreiber ist; und der Chip einen Differenzempfänger enthält, der eine hohe Eingangsimpedanz hat und der mit dem wenigstens einen Paar der Signalleitungen verbunden ist.
Elektronische Vorrichtung nach Anspruch 1, ferner mit einem ersten Kondensator (153), der zwischen die System-Stromversorgungsleitungen geschaltet ist, die auf dem Chip ausgebildet sind, durch welche Leitungen die erste und die zweite Stromversorgungsspannung zugeführt werden.
Elektronische Vorrichtung nach Anspruch 8, bei dem der erste Kondensator (153) unter einem Unterbau (pad) auf dem Chip für eine Stromversorgung ausgebildet ist.
Elektronische Vorrichtung nach Anspruch 8, ferner mit einem zweiten Kondensator, der zwischen das Paar der System-Stromversorgungsleitungen geschaltet ist und der dicht bei dem Chip gelegen ist.
Elektronische Vorrichtung nach Anspruch 10, bei dem: der zweite Kondensator in einem Abstand gleich 1/10 der Länge des wenigstens einen Paares der Signalleitungen oder in einem kürzeren Abstand von dem ersten Kondensator angeordnet ist; und der zweite Kondensator eine Kapazität besitzt, die gleich dem fünffachen von derjenigen des ersten Kondensators beträgt oder größer ist.
Elektronische Vorrichtung nach Anspruch 1, ferner mit einem ersten Kondensator, der zwischen die System-Stromversorgungsleitungen geschaltet ist, die auf dem Chip ausgebildet sind, über welche Leitungen die erste und die zweite Stromversorgungsspannung zugeführt werden, wobei die System-Stromversorgungsleitungen auf dem Chip parallel angeordnet ausgebildet sind und eine gleiche Länge haben.
Elektronische Vorrichtung nach Anspruch 1, ferner mit einem ersten Tiefpaßfilter, welches an einer Ausgabeseite des wenigstens einen Differenztreibers vorgesehen und welches eine dritte Harmonische abschneidet.
Elektronische Vorrichtung nach Anspruch 13, ferner mit einem zweiten Tiefpaßfilter, welches an das Paar der System-Stromversorgungsleitungen angeschlossen ist.
Elektronische Vorrichtung nach Anspruch 1, ferner mit einem Empfangsteil, der einen Koppler enthält, welcher parallel zu dem wenigstens einen Paar der Signalleitungen angeordnet ist.
Elektronische Vorrichtung, mit: einer Verdrahtungsplatine; wenigstens einer Signalleitung, die auf der Verdrahtungsplatine ausgebildet ist; einem Chip, der auf der Verdrahtungsplatine montiert ist und einen Treiber enthält, der ein digitales nicht-differentielles Sendesignal ausgibt; und einem ersten Kondensator, der zwischen die System-Stromversorgungsleitungen geschaltet ist, die auf dem Chip ausgebildet sind, über welche Leitungen erste und zweite Stromversorgungsspannungen zu dem Treiber zugeführt werden, wobei die System-Stromversorgungsleitungen parallel zueinander sind und eine gleiche Länge haben.
Elektronische Vorrichtung nach Anspruch 16, bei dem der erste Kondensator unter einem Unterbau (pad) auf dem Chip für eine Stromversorgung ausgebildet ist.
Elektronische Vorrichtung nach Anspruch 16, ferner mit einem zweiten Kondensator, der zwischen einem Paar von System-Stromversorgungsleitungen geschaltet ist und der dicht bei dem Chip gelegen ist, wobei das Paar der System-Stromversorgungsleitungen mit den System- Stromversorgungsleitungen, die auf dem Chip ausgebildet sind, verbunden ist.
Elektronische Vorrichtung nach Anspruch 18, bei dem: der zweite Kondensator in einem Abstand gleich 1/10 der Länge der wenigstens einen Signalleitung oder weniger von dem ersten Kondensator gelegen ist; und der zweite Kondensator eine Kapazität besitzt, die gleich das fünffache von derjenigen des ersten Kondensators beträgt oder größer ist.
Elektronische Vorrichtung nach Anspruch 16, ferner mit einem ersten Tiefpaßfilter, welches an der Ausgabeseite des Treibers vorgesehen ist und welches eine dritte Harmonische abschneidet.
Elektronische Vorrichtung nach Anspruch 20, ferner mit einem zweiten Tiefpaßfilter, welches mit den System-Stromversorgungsleitungen verbunden ist.
Elektronische Vorrichtung nach Anspruch 16, ferner mit einem Empfangsteil, der einen Koppler enthält, welcher parallel zu der Signalleitung angeordnet ist.
Elektronische Vorrichtung, mit: einer Verdrahtungsplatine mit einer ersten und einer zweiten Oberfläche; einer CPU, die auf einem Chip-Montagebereich montiert ist, der an einer zentralen Position der ersten Oberfläche der Verdrahtungsplatine vorgesehen ist; und Speichern, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind; und ersten, zweiten, dritten und vierten Gruppen von jeweils parallelen Signalleitungen mit einer gleichen Länge, wobei sich die erste, die zweite, die dritte und die vierte Gruppe jeweils auf der ersten Oberfläche von Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen erstrecken, durch die Verdrahtungsplatine hindurch dringen und sich auf der zweiten Oberfläche zu einem Zentrum derselben hin erstrecken, wobei die Speicher, die in einem gleichen Abstand von Verbindungen zwischen den Anschlüssen der CPU und der ersten bis vierten Gruppe der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, von einem identischen Typ sind und mit entsprechenden Gruppen der Signalleitungen verbunden sind.
Elektronische Vorrichtung nach Anspruch 23, bei dem die erste bis vierte Gruppe der Signalleitungen jeweils Paare von Signalleitungen enthalten, über die digitale komplementäre Sendesignale übertragen werden.
Elektronische Vorrichtung nach Anspruch 23, ferner mit einem Paar von parallelen System-Stromversorgungsleitungen mit einer gleichen Länge, wobei erste und zweite Stromversorgungsspannungen der CPU und den Speichern über das Paar der parallelen System-Stromversorgungsleitungen zugeführt werden.
Elektronische Vorrichtung, mit: ersten und zweiten Verdrahtungsplatinen, die jeweils eine erste und zweite Oberfläche besitzen; einer CPU, die auf einem Chip-Montagebereich montiert ist, der an einer zentralen Position der ersten Oberfläche der ersten Verdrahtungsplatine vorgesehen ist; Speichern, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind; und ersten, zweiten, dritten und vierten Gruppen von jeweiligen parallelen Signalleitungen mit einer gleichen Länge, wobei sich die erste, zweite, dritte und vierte Gruppe jeweils auf der ersten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen erstrecken und auf der zweiten Oberfläche zu einem Zentrum derselben hin verlaufen, wobei die Speicher, die in einem gleichen Abstand von Verbindungen zwischen Anschlüssen der CPU und der ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, aus einem identischen Typ bestehen und an entsprechende Gruppen von Signalleitungen angeschlossen sind.
Elektronische Vorrichtung nach Anspruch 26, bei dem die erste bis vierte Gruppe der Signalleitungen jeweils Paare von Signalleitungen enthalten, über die komplementäre digitale Sendesignale übertragen werden.
Elektronische Vorrichtung nach Anspruch 26, ferner mit einem Paar von parallelen System-Stromversorgungsleitungen, die eine gleiche Länge haben, wobei erste und zweite Stromversorgungsspannungen zu der CPU und den Speichern über das Paar der parallelen System-Stromversorgungsleitungen zugeführt werden.
Elektronische Vorrichtung mit: ersten und zweiten Halbleitersubstraten, die jeweils erste und zweite Oberflächen besitzen; einer CPU, die auf einem Chip-Montagebereich montiert ist, der an einer zentralen Position der ersten Oberfläche des ersten Halbleitersubstrats vorgesehen ist; Speichern, die auf wenigstens einer der ersten und zweiten Oberflächen des Halbleitersubstrats montiert sind; und ersten, zweiten, dritten und vierten Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben, wobei die erste, zweite, dritte und vierte Gruppe sich jeweils auf der ersten Oberfläche von Seiten des Chip-Montagebereiches in vier orthogonale Richtungen erstrecken und sich auf der zweiten Oberfläche zu einem Zentrum derselben hin erstrecken; wobei die Speicher, die in einem gleichen Abstand von Verbindungen zwischen Anschlüssen der CPU und den ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, von einem identischen Typ sind und mit entsprechenden Gruppen der Signalleitungen verbunden sind.
Elektronische Vorrichtung nach Anspruch 29, bei dem die ersten bis vierten Gruppen der Signalleitungen jeweils Paare von Signalleitungen enthalten, über die komplementäre digitale Sendesignale übertragen werden.
Elektronische Vorrichtung nach Anspruch 29, ferner mit einem Paar von parallelen System-Stromversorgungsleitungen mit einer gleichen Länge, wobei erste und zweite Stromversorgungsspannungen zu der CPU und den Speichern über das Paar der parallelen System-Stromversorgungsleitungen zugeführt werden.