DE19804596C2 - Verfahren und Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren Halbleiterspeichern - Google Patents
Verfahren und Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren HalbleiterspeichernInfo
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Abstract
Es wird ein Verfahren und eine Schaltungsanordnung zum Test von Halbleiterspeichern beschrieben, bei dem alle Speicherplätze wenigstens einmal adressiert und in den Speicherplätzen vorhandene oder eingeschriebene Daten durch Vergleich mit Referenzdaten ausgewertet werden. DOLLAR A Wenigstens bei einem Durchlauf aller Adressen der Speicherplätze wird für jeden Teiladreßdekoder des Speichers jeder Adreßübergang der Adreßfolge mit der Hamming-Distanz gleich eins ausgeführt und der Speicherinhalt wird jeweils vor und nach diesem Adreßübergang ausgewertet. DOLLAR A Das Verfahren kann mit herkömmlichen March-Tests kombiniert werden und ermöglicht es, dann mit Hilfe dieser Tests zusätzlich zu den von March-Tests angesprochenen Fehlertypen auch alle Adreßdekoder-Open-Fehler zu detektieren, ohne daß die Testzeit erhöht wird. Eine On-Chip Realisierung benötigt nur einen geringen zeitlichen Schaltungsaufwand.
Description
Die Erfindung betrifft ein Verfahren zum Test von Halbleiter
speichern nach dem Oberbegriff des Anspruchs 1 und eine
Schaltungsanordnung zum Test von Halbleiterspeichern nach dem
Oberbegriff des Anspruchs 10.
Halbleiterspeicher bilden eine bedeutende Gruppe der Halblei
terschaltungen und werden eigenständig oder als Teil komple
xer integrierter Schaltungen eingesetzt. Durch die fort
schreitende Miniaturisierung in der Halbleiterschaltungstech
nik wird die Speicherdichte erhöht und es werden Speicher mit
immer größerer Speicherkapazität hergestellt. Halbleiterspei
cher lassen sich durch die folgenden Funktionsblöcke be
schreiben. Ein Speicherfeld, bestehend aus hochregulär ange
ordneten Speicherzellen, eine Schreib/Lese-Logik, die die ex
ternen Datenleitungen mit dem Speicherfeld verbindet, und ei
ne Adreßdekoderlogik, die auswertet, welche Speicherzellen
beschrieben bzw. gelesen werden sollen.
Um die Funktion dieser Speicher sicherzustellen, müssen alle
Funktionsblöcke dieser Speicher im Anschluß an die Produktion
getestet werden. Die reguläre Struktur der Speicher in bezug
auf Layout und Funktion hat in der Vergangenheit zur Entwick
lung eigenständiger Testkonzepte geführt. Die zum Test be
nutzten Testmuster werden dabei entweder über eine externe
Testapparatur dem Speicher zugeführt oder durch eine inte
grierte Selbsttestlogik erzeugt und an den Speicher angelegt
sowie die resultierenden Testergebnisse ausgewertet.
Mit steigender Speichergröße steigt auch der Zeitbedarf für
den Test. Um diesen Anstieg zu begrenzen, werden überwiegend
deterministische Speichertests angewendet. Dabei wurden zur
Aufdeckung von Fehlern verschiedener Fehlerklassen charakte
ristische Testmuster entwickelt. Aus A. Van de Goor, Testing
Semiconductor Memories - Theory and Practice, John Wiley, New
York, 1991 sind sogenannte March-Tests bekannt, deren Test
zeiten nur linear mit der Speichergröße steigen. Weitere Cha
rakteristika dieser March-Tests sind feste Adreßreihenfolgen,
die in einem Test einmal oder mehrfach aufsteigend und ab
steigend durchlaufen werden, sowie eine Auswertung der Test
daten durch direkten Vergleich mit den zuvor in den Speicher
eingeschriebenen deterministischen Testdaten. March-Tests de
tektieren eine Vielzahl von Fehlerklassen in Halbleiterspei
chern, sowohl im Speicherfeld, als auch in der Schreib/Lese-
Logik und den Adreßdekodern.
Zwar werden bei den bekannten March-Tests alle Speicherplätze
wenigstens einmal adressiert, es hat sich jedoch herausge
stellt, daß diese Tests nicht zur Erkennung von in CMOS-
Schaltungen in der Praxis auftretenden Adreßdekoder-Open-
Fehlern geeignet sind, wie sie in M. Sachdev, "Open Defects
in CMOS RAM Address Decoders", IEEE Design & Test of Compu
ters, Seiten 26-33, April-Juni 1997, beschrieben sind.
Den gleichen Mangel zeigen auch die aus R. David, A. Fuentes,
B. Courtois, "Random Pattern Testing versus Deterministic Te
sting of RAMs", IEEE Transactions on Computers, Vol. C-38,
Seiten 637-650, Mai 1990 bekannten pseudozufälligen Speicher
testverfahren.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und
eine Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren Halbleiterspeichern da
hingehend zu verbessern, daß mit nur geringem zeitlichen
und/oder schaltungstechnischen Mehraufwand auch Adreßdekoder-
Open-Fehler ermittelt werden können.
Diese Aufgabe wird bei einem Verfahren zum Test von Halblei
terspeichern nach dem Oberbegriff des Anspruchs 1 und bei ei
ner Schaltungsanordnung zum Test von Halbleiterspeichern nach
dem Oberbegriff des Anspruchs 10 mit den jeweils im kenn
zeichnenden Teil angegebenen Merkmalen gelöst.
Weiterbildungen und vorteilhafte Ausgestaltungen der Erfin
dung ergeben sich aus den Unteransprüchen.
Adreßdekoder-Open-Fehler lassen sich durch Zwei-Muster-
Testsequenzen auffinden. Im fehlerfreien Fall zeigt der
Adreßdekoder kombinatorisches Verhalten, d. h. er verhält
sich der Schaltungslogik entsprechend, während er im fehler
haften Fall sequentielles Verhalten zeigt, d. h. sein Zustand
folgt nicht der Schaltungslogik entsprechend, sondern bleibt
gleich. Somit können im fehlerfreien Fall beide Muster unter
schieden werden, während im fehlerhaften Fall nur eines der
Muster auftritt.
Dabei ist die Bedingung, daß alle Speicherplätze wenigstens
einmal adressiert werden müssen, nicht hinreichend. Es ist
zusätzlich eine ganz bestimmte Reihenfolge bei der Adressie
rung notwendig, nämlich daß während wenigstens eines Durch
laufs aller Adressen der Speicherplätze jeder einzelne Adreß
übergang der Adreßfolge mit der Hamming-Distanz gleich eins
ausgeführt werden muß. Das bedeutet, daß bei dem Adreßüber
gang nur jeweils ein Bit zur Zeit verändert werden darf.
Andere Tests, die an sich mit beliebigen Adreßfolgen durchge
führt werden können, lassen sich mit der Adreßfolge nach der
Erfindung kombinieren, so daß der Test auf Adreßdekoder-Open-
Fehler zeitlich gemeinsam mit einem anderen Test ablaufen
kann. Die Erkennungseigenschaften für andere Fehlerklassen
bleiben dabei erhalten.
Handelt es sich bei dem Halbleiterspeicher um einen be
schreibbaren Typ, so kann man sich darauf beschränken, Daten
in die Speicherplätze zu schreiben, die sich lediglich je
weils vor und nach einem Adreßübergang mit der Hamming-
Distanz gleich eins unterscheiden. Auf diese Weise lassen
sich sehr einfache Zwei-Muster-Sequenzen bilden, die trotzdem
eindeutig die Änderung des Adreßdekoders vom kombinatorischen
Verhalten im fehlerfreien Fall zum sequentiellen Verhalten im
fehlerhaften Fall detektieren lassen.
Die in die Speicherplätze geschriebenen Daten können durch
Paritätsbestimmung der Adressen der Speicherplätze gewonnen
werden. Hierdurch wird automatisch das Ziel erreicht, Daten
zu schreiben, die sich nach einem Adreßübergang mit der Ham
ming-Distanz gleich eins unterscheiden.
Bei über Teiladreßdekoder kombiniert adressierbaren Speicher
plätzen werden die Adreßübergänge mit der Hamming-Distanz
gleich eins unabhängig voneinander für die Teiladreßdekoder
ausgeführt. Bei Halbleiterspeichern ist unabhängig von der
Datenwortbreite, die der Anzahl der Dateneingänge entspricht,
zur Erzielung eines günstigen Formfaktors des Speichers der
Adreßdekoder in mindestens zwei getrennte Dekoder, nämlich
Spalten- bzw. Zeilendekoder aufgeteilt. Daher muß auch die
Adreßsequenz zur Detektion aller Adreßdekoder-Open-Fehler die
notwendigen Testsequenzen für alle Dekoder enthalten. Das
heißt, es müssen alle Adreßübergänge enthalten sein, bei de
nen sich jeweils eine Teiladresse um genau ein Bit gegenüber
der vorangegangenen Teiladresse ändert.
Unter der Voraussetzung der Länge der größten Teiladresse,
die einem bestimmten Adreßdekoder zugeordnet ist, kleiner
oder gleich (N + 1)/2 mit N als Anzahl der Adreßleitungen kann
die Adreßfolge mit Hilfe eines rückgekoppelten Schieberegi
sters erzeugt werden. Das Rückkoppelpolynom muß dann so ge
wählt werden, daß die vorgenannte Bedingung erfüllt ist, nach
der alle Adreßübergänge enthalten sein müssen, bei denen sich
jeweils eine Teiladresse um genau ein Bit gegenüber der vor
angegangenen Teiladresse ändert. Es können dann alle notwen
digen aufeinanderfolgenden Muster für fast alle in der Praxis
auftretenden Adreßdekoderaufteilungen mit nach bestimmten
Kriterien ausgewählter Rückkopplung und Adreßbitzuordnung er
zeugt werden. Diese Auswahl hat weder Einfluß auf die Test
länge noch auf die Fehlerabdeckung für andere Fehlerklassen.
Der bei der "on-chip" Realisierung zusätzlich benötigte
Schaltungsaufwand beschränkt sich auf wenige zusätzliche Gat
ter in der Rückkopplung.
Vorzugsweise wird eine erweiterte lineare Rückkopplung mit
primitivem Rückkoppelpolynom angewendet, die auch den singu
lären Zustand des rückgekoppelten Schieberegisters in der
Adreßfolge umfaßt. Es lassen sich dann auch mit dieser Art
der Rückkopplung alle relevanten Adressen erzeugen.
Die Adreßfolge kann in einer festen Reihenfolge aufsteigend
und absteigend durchlaufen werden. Diese Vorgehensweise ist
bei einer ungeraden Anzahl von Adreßleitungen notwendig.
Vorzugsweise werden alle Bits einer Teiladresse jeweils von
nicht-benachbarten Stufen des rückgekoppelten Schieberegi
sters erzeugt. Es ist dadurch sichergestellt, daß die Teila
dreßübergänge mit der Hamming-Distanz gleich eins erzeugt
werden.
Bei der Durchführung des Tests kann ein an sich bekannter
March-Speichertest mit Adreßübergängen einer Adreßfolge aus
geführt werden, die alle Teiladreßübergänge mit der Hamming-
Distanz gleich eins aufweist.
Ferner kann ein an sich bekannter pseudozufälliger Speicher
test mit Adreßübergängen der Adreßfolge ausgeführt werden,
die alle Teiladreßübergänge mit der die Hamming-Distanz
gleich eins aufweist.
Der Test auf Adreßdekoder-Open-Fehler kann so mit einem der
bekannten anderen Testverfahren zeitsparend kombiniert wer
den, ohne daß die diese Testverfahren charakterisierende Feh
lererkennung beeinflußt wird.
Nachfolgend wird die Erfindung anhand von Ausführungsbeispie
len näher erläutert, die in der Zeichnung dargestellt sind.
In der Zeichnung zeigen:
Fig. 1 einen Schaltungsteil eines Adreßdekoders,
Fig. 2 einen Aufbau eines Gatters des Adreßdeko
ders,
Fig. 3 einen schematischen Aufbau einer Schal
tungsanordnung zum Test von Halbleiter
speichern,
Fig. 4 ein erstes rückgekoppeltes Schieberegi
ster und
Fig. 5 ein zweites rückgekoppeltes Schieberegi
ster.
Fig. 1 zeigt einen Schaltungsteil eines Adreßdekoders mit
NAND-Gattern am Eingang, wie er zum Selektieren von Zeilen-
oder Spaltenleitungen eines Halbleiterspeichers verwendet
wird. Im fehlerfreien Zustand nimm der Ausgang eines NAND-
Gatters nur dann 0-Potential an, wenn alle Eingänge auf 1-
Potential liegen. Wenn nur einer oder mehrere Eingänge auf 0-
Potential wechseln, wechselt der Ausgang immer auf 1-
Potential.
Dieses Verhalten ändert sich jedoch bei einem Open-Defekt,
wie er für eines der in Fig. 1 dargestellten NAND-Gatter in
Fig. 2 veranschaulicht ist. Wenn dort die Eingänge E1, E2 und
E3 auf 1-Potential liegen, weist der Ausgang Y 0-Potential
auf, wie es auch im fehlerfreien Fall wäre. Wechselt dann
aber der Eingang E3 auf 0-Potential, so ändert der Ausgang Y
seinen Zustand nicht, sondern bleibt auf 0-Potential. Wech
selt bei gleichem Ausgangszustand, also mit allen Eingängen
auf E1, E2 und E3 auf 1-Potential, aber statt dessen der Ein
gang E1 und/oder der Eingang E2 auf 0-Potential, so wechselt
der Zustand des Ausgangs Y auf 1-Potential, wie es dem feh
lerfreien Fall entspricht.
Der Fehler tritt somit nur auf, wenn zuvor alle Eingänge auf
1-Potential gelegen haben und dann der Eingang E3 als einzi
ger auf 0-Potential wechselt. Bei allen anderen Zuständen und
Übergängen entspricht das Verhalten dem fehlerfreien Zustand
eines NAND-Gatters. Somit muß für eine Prüfung immer der Da
teninhalt vor und nach einem Adreßübergang ausgewertet wer
den, was Zwei-Muster-Testsequenzen erfordert. Außerdem müssen
Adreßübergänge verwendet werden, die sich jeweils nur um ein
Adreßbit unterscheiden.
Fig. 3 zeigt einen schematischen Aufbau einer Schaltungsan
ordnung zum Test von Halbleiterspeichern, die zusammen mit
dem Speicher selbst und den zu seinem Zugriff benötigten Pe
riferiebausteinen auf einem Halbleiterchip angeordnet ist.
Solche Schaltungsanordnungen dienen zum Test von Speichern
auf hochintegrierten Mikrochips, z. B. Prozessorchips bei de
nen die Speicherplätze des oder der internen Speicher nicht
mehr separat getestet werden können.
Bei dem dargestellten Halbleiterspeicher HS handelt es sich
um einen Mehrbitspeicher mit der Speicheranordnung 2N . b
Bit. Eine vor dem Eingang des Halbleiterspeichers HS liegende
Multiplexschaltung MUX dient zur Umschaltung zwischen einer
seits Testadressen und -daten zur Durchführung eines Funkti
onstests sowie andererseits externen Adressen und Daten für
den normalen bestimmungsgemäßen Betrieb des Halbleiterspei
chers. Zur Erzeugung von Testadressen dient eine Teilschal
tung AE und zur Erzeugung von Testdaten eine Teilschaltung
DE. Dabei kann die Teilschaltung DE aus EXOR-Gattern beste
hen, deren Eingänge mit Ausgängen der Teilschaltung AE zur
Erzeugung von Testadressen verbunden sind und so die nötigen
Zwei-Muster-Testsequenzen direkt aus den Testadressen erzeu
gen. Mit dem Ausgang des Speichers HS ist eine Teilschaltung
zur Testantwortauswertung TAA verbunden. Die Teilschaltung
zur Testantwortauswertung TAA enthält entweder einen Verglei
cher zum direkten Vergleich von ausgelesenen und erwarteten
Daten des Halbleiterspeichers HS oder eine Signaturauswertung
z. B. mit Hilfe eines sogenannten MISRs (Multiple Input Signa
ture Registers). Die Teilschaltungen AE und DE zur Erzeugung
von Testdaten und Testadressen, die Multiplexschaltung MUX,
der Speicher HS und die Teilschaltung TAA zur Testantwortaus
wertung werden durch eine Teilschaltung AS zur Ablaufsteue
rung gesteuert und an Teilschaltung AS wird auch das Ergebnis
der Datenüberprüfung zurückgeben. Die Teilschaltung AS zur
Ablaufsteuerung besteht im Kern aus einer Finite-State-
Machine, welche die einzelnen Testphasen zum Test des Halb
leiterspeichers HS initiiert. Daneben werden in der Teil
schaltung AS die Signale der anderen Teilschaltungen aus der
jeweiligen Testphase auswertet. Am Ende des Tests wird ein
Gesamtergebnis des Tests generiert.
Die Teilschaltung AE zur Erzeugung von Testadressen ist als
rückgekoppeltes Schieberegister ausgebildet. Bei der Rück
kopplung handelt es sich um eine erweiterte lineare Rückkopp
lung mit primitivem Rückkoppelpolynom, die auch den singulä
ren Zustand beinhaltet. Da bei Halbleiterspeichern unabhängig
von der Datenwortbreite, also der Anzahl der Dateneingänge,
zur Erzielung eines günstigen Formfaktors des Speichers der
Adreßdekoder in mindestens zwei getrennte Dekoder, nämlich
Spalten- bzw. Zeilendekoder aufgeteilt ist, muß die Adreß
sequenz zur Detektion aller Adreßdekoder-Open-Fehler die not
wendigen Zwei-Muster-Sequenzen für alle Dekoder enthalten.
Das heißt, es müssen alle Adreßübergänge enthalten sein, bei
denen sich jeweils eine Teiladresse um genau ein Bit gegen
über der vorangegangenen Teiladresse ändert.
Bei der Auslegung des linear rückgekoppelten Schieberegisters
zur Generierung der Adreßsequenzen sind mehrere Randbedingun
gen zu beachten. Die mit Hilfe des linear rückgekoppelten
Schieberegisters erzeugten Sequenzen müssen alle n = 2N mög
lichen Zustände, wobei N der Anzahl der Adreßleitungen ent
spricht, beinhalten und die Adressen müssen zum Beispiel zur
Realisierung von March-Tests sowohl in "aufsteigender" als
auch in "absteigender" Reihenfolge erzeugt werden können. Die
Ausgänge des linear rückgekoppelten Schieberegisters werden
den Adreßleitungen der Dekoder für die Teiladressen so zuge
ordnet, daß die Adreßbits einer Teiladresse ausschließlich
von nicht benachbarten Ausgängen erzeugt werden. Die Ausgänge
des linear rückgekoppelten Schieberegisters werden z. B. ab
wechselnd den zwei Teiladressen TA1 = {A0, A1, A2, A3, A4}
und TA2 = {A5, A6, A7, A8} zugeordnet. Um sämtliche benötig
ten Adreßübergänge zu erhalten, sollte ein Adreßdurchlauf zum
Beispiel mit dem Muster 101010. . . begonnen werden, da dieses
Muster nicht Teil einer der benötigten Adreßfolgen ist. Zwar
beginnt diese Folge dann nicht mit für die Aufdeckung von
Adreßdekoder-Open-Fehlern nutzbaren Adressen, nach wenigen
Mustern werden dann aber zusammenhängende Adreßfolgen mit al
len benötigten Adreßübergängen erzeugt.
Eine weitere Voraussetzung für die Anwendbarkeit des linear
rückgekoppelten Schieberegisters als Teilschaltung AE zur Er
zeugung von Testadressen besteht darin, daß die Länge der
größten Teiladresse, die einem bestimmten Adreßdekoder zuge
ordnet ist, z. B. dem Zeilendekoder, kleiner oder gleich
(N + 1)/2 ist, wobei N die Anzahl der Adreßleitungen bezeich
net.
Folgende Fallunterscheidung muß getroffen werden:
- a) (N + 1)/2 < Bitanzahl der größten Teiladresse (gTA).
Sowohl für gerade als auch für ungerade Adreßbusbreiten N müssen nur obige Bedingungen erfüllt sein. In der erzeugten Adreßfolge sind sowohl für "aufsteigende" als auch "absteigende" Adreßfolgen alle notwendigen Adreßübergänge enthalten. Es reicht also eine "aufsteigende" oder eine "absteigende" Adreßfolge aus. - b) (N + 1)/2 = gTA (mit N ungerade).
Im Gegensatz zur Bedingung in a) muß das linear rückgekoppel te Schieberegister folgende Anforderung erfüllen: In der Kom bination aus "aufsteigenden" und "absteigenden" Adreßfolgen müssen alle notwendigen Adreßübergänge enthalten sein. Ferner muß die Bedingung N = 4 . q + 1 mit q = 1, 2, 3, . . . erfüllt sein, denn für N = 4 . q + 3 mit q = 1, 2, 3, . . . existieren kei ne primitiven Rückkopplungen für linear rückgekoppelte Schie beregister, die alle erforderlichen Adreßübergänge erzeugen.
Die Erzeugung der Testdaten {Di, Dj} erfolgt mittels der Teil
schaltung DE aus den Teiladressen TA durch Bildung der Pari
tät der Bits der entsprechenden Teiladressen. Bei Teiladres
sen z. B. TA1 = 10010 und TA2 = 0011 wird das Datum D = {D1,
D2} in die als zugehörig definierten Bits des Datenwortes ge
schrieben bzw. abgetestet, bei den Teiladressen TA1 = 11010
und TA2 = 1011 wegen der inversen Parität jedoch das inverse
Datum {D1quer, D2quer}. Wird gleichzeitig z. B. ein March-Test
durchgeführt, ist {Di, Dj} ein Teil des Datums, das in einem
herkömmlichen March-Test in einer bestimmten Testphase als
Datenhintergrund geschrieben bzw. gelesen wird. Die Paritäten
zum betrachteten Zeitpunkt tk können, falls nötig, aufgrund
der Struktur der erzeugten Muster bereits zum Zeitpunkt tk-1
vorausberechnet werden.
Um bei der Durchführung eines March-Tests Adreßdekoder-Open-
Fehler detektieren zu können, müssen abhängig von den Fällen
(N + 1)/2 < Bitanzahl der größten Teiladresse (gTA) und (N + 1)/2
= Bitanzahl der größten Teiladresse (gTA) (mit N ungerade)
die nachfolgenden Bedingungen erfüllt sein. Dabei besteht ein
Marchelement aus einer Gruppe von einer oder mehreren Lese-
oder Schreiboperationen, die in "aufsteigender" bzw.
"absteigender" Adreßfolge auf alle Speicherzellen angewendet
werden.
Für (N + 1)/2 < gTA muß der March-Test die Marchelemente ↕wD
und ↕rD enthalten, so daß keine Einschränkungen bezüglich
eines zu wählenden March-Tests bestehen.
Für (N + 1)/2 = gTA mit N ungerade muß der March-Test die Mar
chelemente ↑wD, ↕rD, ↓wD und ↕rD oder ↓wD, ↕rD, ↑wD und ↕rD
enthalten; diese können zum Beispiel in einem March-Test zu
der Abfolge ↑wD ↓rDwD ↑rD zusammengestellt werden. Es können
somit alle March-Tests integriert werden, die aus drei oder
mehr Marchelementen zusammengesetzt sind.
Dabei wurde folgende Nomenklatur verwendet: ↕ für eine Zu
griffssequenz in beliebiger Adreßreihenfolge, ↑ für
"aufsteigende" bzw. ↓ für "absteigende" Reihenfolgen inner
halb der Sequenz; r bedeutet Lese- und w Schreibzugriff.
Im Sonderfall von Einbitspeichern mit einer Speicheranordnung
2N . 1 Bit müssen die Teiladreßdekoder nacheinander getestet
werden, so daß March-Tests mit mehr March-Elementen als Basis
benötigt werden.
Eine geeignete Realisierung des linear rückgekoppelten Schie
beregisters zur Adreßerzeugung für den Fall (N + 1)/2 < gTA ist
in Fig. 4 dargestellt. Zur Vereinfachung sind die Takteingän
ge und eventuelle Reset- oder Set-Eingänge der Flipflops
nicht gezeichnet. Das linear rückgekoppelte Schieberegister
besteht aus einem Schieberegister R und einem Rückkoppelnetz
werk RN, wiederum bestehend aus einer linearen Rückkopplung
mit primitivem Rückkoppelpolynom RP sowie einer Schaltung SZ
zur zusätzlichen Erzeugung des singulären Zustandes. Die Aus
gänge sind den Adreßleitungen der einzelnen Teiladreßdekoder
zugeordnet werden. Für Fig. 4 gilt TA1 = {A0, A1, A2, A3},
TA2 = {A4, A5, A6, A7}. Das primitive Rückkoppelpolynom lautet
x8 + x6 + x5 + x + 1. Die "aufsteigende" Adreßfolge enthält alle not
wendigen Adreßübergänge.
Eine geeignete Realisierung des linear rückgekoppelten Schie
beregisters zur Adreßerzeugung für den Fall (N + 1)/2 = gTA mit
N = 4 . q + 1 mit q = 1, 2, 3, . . . ist in Fig. 5 dargestellt. Zur
Vereinfachung sind die Takteingänge und eventuelle Reset-
oder Set-Eingänge der Flipflops ebenfalls nicht gezeichnet.
Weiterhin ist das dargestellte Schieberegister darauf be
schränkt, die vollständigen Adressen "aufsteigend" zu durch
laufen. Die Ausgänge des ersten Flipflops und des vorletzten
Flipflops der Flipflopkette werden nicht zurückgekoppelt. Der
Ausgang des letzten Flipflops wird zurückgekoppelt. Von den
verbleibenden Flipfloppaaren des linear rückgekoppelten
Schieberegisters wird jeweils genau ein Ausgang zurückgekop
pelt. Nur in der Kombination aus "aufsteigenden" und
"absteigenden" Adreßfolgen sind alle notwendigen Teiladreß
übergänge enthalten.
Wird ein primitives Polynom eingesetzt, bei dem entweder der
Ausgang des ersten Flipflops oder des vorletzten Flipflops
sowie der Ausgang des letzten Flipflops und von den verblei
benden Flipfloppaaren des linear rückgekoppelten Schieberegi
sters jeweils genau ein Ausgang zurückgekoppelt werden, so
können mit einer Abbildungslogik die Zustände des linear
rückgekoppelten Schieberegisters so abgebildet werden, daß
alle notwendigen Adreßübergänge für den Fall N = 4 . q + 3 in der
entstehenden Adreßfolge enthalten sind. Auch hier gilt, daß
nur in der Kombination aus "aufsteigenden" und "absteigenden"
Adreßfolgen alle notwendigen Teiladreßübergänge enthalten
sind.
Mit dem beschriebenen Verfahren und der Schaltungsanordnung
wird sichergestellt, daß neben den Speicherfehlern, die von
herkömmlichen Speichertests detektiert werden, zusätzlich
auch die Adreßdekoder-Open-Fehler ohne eine Verlängerung der
Testdauer und mit nur geringfügig höherem Schaltungsaufwand
erkannt werden.
Claims (17)
1. Verfahren zum Test von über Teiladreßdekoder adressier
baren Halbleiterspeichern, bei dem alle Speicherplätze wenig
stens einmal adressiert und in den Speicherplätzen vorhandene
oder eingeschriebene Daten durch Vergleich mit Referenzdaten
ausgewertet werden, dadurch gekennzeichnet, daß wenigstens
bei einem Durchlauf aller Adressen der Speicherplätze alle zu
den Teiladreßdekodern gehörenden Teiladreßfolgen mit der Ham
ming-Distanz gleich eins erzeugt werden und der Speicherin
halt jeweils vor und nach diesem Adreßübergang mit der Ham
ming-Distanz gleich eins auf Abweichungen von den Referenzda
ten überprüft wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
in einen beschreibbaren Halbleiterspeicher Daten in die Spei
cherplätze geschrieben werden, die sich lediglich jeweils vor
und nach einem Teiladreßübergang mit der Hamming-Distanz
gleich eins unterscheiden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
die in die Speicherplätze geschriebenen Daten durch Paritäts
bestimmung der Adressen der Speicherplätze gewonnen werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge
kennzeichnet, daß unter der Voraussetzung der Länge der größ
ten Teiladresse, die einem bestimmten Teiladreßdekoder zuge
ordnet ist, kleiner oder gleich (N + 1)/2 mit N als Anzahl der
Adreßleitungen, die Adreßfolge mit Hilfe eines rückgekoppel
ten Schieberegisters erzeugt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
die Adreßfolge durch eine erweiterte lineare Rückkopplung mit
primitivem Rückkoppelpolynom erzeugt wird, welches auch den
singulären Zustand des rückgekoppelten Schieberegisters in
der Adreßfolge beeinhaltet.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeich
net, daß die Adreßfolge in einer festen Reihenfolge aufstei
gend und absteigend durchlaufen wird.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch ge
kennzeichnet, daß alle Bits einer Teiladresse jeweils von
nicht-benachbarten Stufen des rückgekoppelten Schieberegi
sters erzeugt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch ge
kennzeichnet, daß ein an sich bekannter March-Speichertest
mit Adreßübergängen der Adreßfolge ausgeführt wird, die alle
Teiladreßübergänge mit der Hamming-Distanz gleich eins auf
weisen.
9. Verfahren nach einem der Ansprüche 1 bis 7, dadurch ge
kennzeichnet, daß ein an sich bekannter pseudozufälliger
Speichertest mit Adreßübergängen der Adreßfolge ausgeführt
wird, die alle Teiladreßübergänge mit der Hamming-Distanz
gleich eins aufweisen.
10. Schaltungsanordnung zum Test von über Teiladreßdekoder
adressierbaren Halbleiterspeichern (HS), bei denen alle Spei
cherplätze durch eine Teilschaltung zur Adreßerzeugung (AE)
wenigstens einmal adressiert und in den Speicherplätzen des
Halbleiterspeichers (HS), vorhandene oder eingeschriebene Da
ten in einer Teilschaltung zur Testantwortauswertung (TAA),
durch Vergleich mit Referenzdaten ausgewertet werden, wobei
die Teilschaltung zur Adreßerzeugung (AE), der Halbleiter
speicher (HS), und die Teilschaltung zur Testantwortauswer
tung (TAA) von einer Teilschaltung zur Ablaufsteuerung (AS)
gesteuert sind, dadurch gekennzeichnet, daß die Teilschaltung
zur Adreßerzeugung (AE) eine logische Binär-Schaltungsanord
nung umfaßt, die mit der Teilschaltung zur Ablaufsteuerung
(AS) über eine bidirektionale Steuerleitung verbunden ist und
daß die logische Binär-Schaltungsanordnung der Teilschaltung
zur Adreßerzeugung (AE) so ausgebildet ist, daß mittels der
Teilschaltung zur Ablaufsteuerung (AS) die Teilschaltung zur
Adreßerzeugung (AE) so gesteuert wird, daß wenigstens bei ei
nem Durchlauf aller Adressen der Speicherplätze des Halblei
terspeichers (HS) alle zu den Teiladreßdekodern gehörenden
Teiladreßfolgen mit der Hamming-Distanz gleich eins erzeugt
werden.
11. Schaltungsanordnung nach Anspruch 10 mit einem be
schreibbaren Halbleiterspeicher, dadurch gekennzeichnet, daß
Dateneingänge des Halbleiterspeichers (HS) mit einer Teil
schaltung zur Datenerzeugung (DE) verbindbar sind, mittels
der Daten in die Speicherplätze geschrieben werden, die sich
lediglich jeweils vor und nach einem Teiladreßübergang mit
der Hamming-Distanz gleich eins unterscheiden.
12. Schaltungsanordnung nach Anspruch 11, dadurch gekenn
zeichnet, daß die Teilschaltung zur Datenerzeugung (DE)
Schaltungen zur Paritätsbestimmung der von der Teilschaltung
zur Adreßerzeugung (AE) erzeugten Adressen der Speicherplätze
des Halbleiterspeichers (HS) umfaßt.
13. Schaltungsanordnung nach einem der Ansprüche 10 bis 12,
dadurch gekennzeichnet, daß unter der Voraussetzung der Länge
der größten Teiladresse, die einem bestimmten Teiladreßdeko
der zugeordnet ist, kleiner oder gleich (N + 1)/2 mit N als An
zahl der Adreßleitungen, die Teilschaltung zur Adreßerzeugung
(AE) als rückgekoppeltes Schieberegister ausgebildet ist und
aus einem Register (R) sowie einem Rückkoppelnetzwerk (RN)
besteht.
14. Schaltungsanordnung nach Anspruch 13, dadurch gekenn
zeichnet, daß das Rückkoppelnetzwerk (RN) aus einer linearen
Rückkopplung mit primitivem Rückkoppelpolynom (RP) sowie ei
ner Schaltung (SZ) zur zusätzlichen Erzeugung des singulären
Zustandes des rückgekoppelten Schieberegisters (R) besteht.
15. Schaltungsanordnung nach Anspruch 13 oder 14, dadurch
gekennzeichnet, daß das rückgekoppelte Schieberegister (R)
sowie das Rückkoppelnetzwerk (RN) so ausgebildet sind, daß
aufsteigende und absteigende Adreßfolgen erzeugbar sind.
16. Schaltung nach einem der Ansprüche 13 bis 15, dadurch
gekennzeichnet, daß alle Eingänge desselben Teiladreßdekoders
zur Erzeugung der Bits einer Teiladresse für den Halbleiter
speichers (HS) mit nicht-benachbarten Stufen des Schieberegi
sters (R) verbunden sind.
17. Schaltung nach Anspruch 16 für einen Halbleiterspeicher
(HS) mit einer ungeraden Anzahl von Adreßbits, dadurch ge
kennzeichnet, daß die Zahl von Adreßbits einer Teiladresse,
die einem Teiladreßdekoder des Halbleiterspeichers (HS) zuge
ordnet sind, gleich der halben um eins erhöhten Breite des
Schieberegisters (R) ist und daß das lineare Rückkoppelnetz
werk (RN) das letzte Bit des Schieberegisters (R) sowie je
genau ein Bit aus den Bitpaaren des Schieberegisters (R), die
unter Vernachlässigung des ersten und des vorletzten Bits des
Schieberegisters (R) verbleiben, auf den Schieberegisterein
gang rückkoppelt.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1998104596 DE19804596C2 (de) | 1998-02-05 | 1998-02-05 | Verfahren und Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren Halbleiterspeichern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1998104596 DE19804596C2 (de) | 1998-02-05 | 1998-02-05 | Verfahren und Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren Halbleiterspeichern |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19804596A1 DE19804596A1 (de) | 1999-08-12 |
DE19804596C2 true DE19804596C2 (de) | 2000-10-12 |
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ID=7856758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE1998104596 Expired - Fee Related DE19804596C2 (de) | 1998-02-05 | 1998-02-05 | Verfahren und Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren Halbleiterspeichern |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19804596C2 (de) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19700510A1 (de) * | 1996-06-10 | 1997-12-11 | Mitsubishi Electric Corp | Speicherkarte mit Fehlerkorrekturfähigkeit und zugehöriges Fehlerkorrekturverfahren |
-
1998
- 1998-02-05 DE DE1998104596 patent/DE19804596C2/de not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19700510A1 (de) * | 1996-06-10 | 1997-12-11 | Mitsubishi Electric Corp | Speicherkarte mit Fehlerkorrekturfähigkeit und zugehöriges Fehlerkorrekturverfahren |
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Publication number | Publication date |
---|---|
DE19804596A1 (de) | 1999-08-12 |
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