DE4328605A1 - Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeichereinrichtung

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Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Anspruches 1. Die Erfindung betrifft insbesondere ein Design zur Vereinfachung der Prüfung einer Halbleiterspeichereinrichtung, bei der die Eingabe und Ausgabe einer Mehrzahl von Daten mit derselben Adresse erlaubt ist.
In den letzten Jahren sind die integrierten Halbleiterspeichereinrichtungen in höherem Maße integriert worden, und insbesondere sind die Kapazitäten der Halbleiterspeichereinrichtungen erheblich angestiegen. Dieser Anstieg der Kapazitäten hat jedoch zu folgenden Nachteilen geführt.
In einem 8-Bit-Computer können Daten zu acht Bits auf einmal verarbeitet werden, und eine Dateneinheit, die in einem Speicher gespeichert wird, umfaßt im allgemeinen acht Bits. Eine solche Speichereinrichtung kann z. B. unter Verwendung von Halbleiterspeichern gebildet werden, die jeweils eine Kapazität von 16MegaBit (16MBit) je einzelnem Chip aufweisen, wie das in Fig. 1 dargestellt ist.
Wie in Fig. 1 gezeigt ist, weist ein Speicher acht 16MBit- Halbleiterspeicherchips 212a-212h auf. Ein Bit wird an derselben Adresse eines jeden der Speicherchips 212a-212h gespeichert, und Daten zu acht Bits, die an derselben Adresse gespeichert sind, werden als ein Byte behandelt. Damit wird in einem Schreibvorgang dieselbe Adresse in jedem der Speicherchips 212a-212h festgelegt, und das jeweilige Bit in einem Byte wird in den entsprechenden Speicherchip geschrieben. In einem Lesevorgang wird dieselbe Adresse in jedem der Speicherchips 212a-212h zum Lesen eines Bits festgelegt, wodurch Daten zu einem Byte gebildet werden.
In dem so aufgebauten Speicher sind Adressen bis hinauf zu 16M im jeweiligen Speicherchip verfügbar. Der Halbleiterspeicherchip, bei dem verschiedene Adressen den jeweiligen Bits in einem 16Mbit- Speicherbereich zugeordnet werden, wird als Speicher mit "16MBit * 1Struktur" (oder "16 * 1-Struktur") bezeichnet. Der in Fig. 1 gezeigte Speicher mit den acht Speicherchips mit einer 16 * 1-Struktur kann Daten zu 16MByte speichern.
Eine derart große Kapazität für eine Struktur kann jedoch zu den folgenden Nachteilen führen. Wenn die Speicherkapazität eines Computers nicht ausreichend ist, müssen zusätzliche Speicher benutzt werden. Wenn der Computer Speicher mit der in Fig. 1 dargestellten Struktur verwendet hat, müssen acht Speicher mit einer Kapazität von 16MBit hinzugefügt werden. Damit wird die Speicherkapazität von 16MByte zusätzlich benutzt. Acht Halbleiterspeicherchips mit einer Kapazität von jeweils 16MBit werden zu diesem Zweck verwendet.
Es ist aber selten notwendig, einen solch großen Speicher auf einmal hinzuzufügen. Das Hinzufügen dieser vielen und großen Speicherchips auf einmal ist teuer. Wenn z. B. in Personal Computern der Speicher aus Halbleiterchips hoher Kapazität besteht, kann ein Nachteil hinsichtlich der Behandlung der Speicher auftreten.
Um die oben angeführten Probleme zu überwinden ist ein Verfahren vorgeschlagen worden, bei dem die Speicherkapazität eines Speicherchips unverändert bleibt, aber der Speicherbereich des einen Speicherchips in eine Mehrzahl von Speicherabschnitten (auch als "Speicherblöcke" bezeichnet) aufgeteilt wird. Jeder Speicherblock weist Adressen auf, die von denen der anderen Speicherblöcke unabhängig sind, und es werden mehrfache Daten an derselben Adresse in einem Chip gespeichert.
Unter Bezugnahme auf Fig. 2 erfolgt nun eine Beschreibung eines Halbleiterspeicherchips, bei dem jeder Speicherbereich zu 16MBit in vier Speicherblöcke mit einer Kapazität von jeweils 4MBit unterteilt ist (diese Struktur wird als "4Mbit * 4-Struktur" oder als "4 * 4- Struktur" bezeichnet). Ein Halbleiterspeicherchip 214a weist Speicherblöcke 216a, 218a, 220a und 222a auf, die jeweils eine Speicherkapazität von 4Mbit haben. Jeder Speicherblock speichert ein Datenbit an einer Adresse. Dieser Speicherchip 214a speichert vier Bit an derselben Adresse. In ähnlicher Weise weist der Halbleiterspeicherchip 214b mit der 4 * 4-Struktur vier Speicherblöcke 216b (nicht dargestellt), 218b, 220b und 222b auf. Der Speicherchip 214b kann vier Datenbits an derselben Adresse speichern. Durch Verwenden der Kombination der zwei Halbleiterspeicherchips 214a und 214b können Daten zu acht Bits an derselben Adresse gespeichert und von ihr gelesen werden.
Wenn zwei Halbleiterspeicherchips mit jeweils einer 4 * 4-Struktur benutzt werden, ist die Eingabe und Ausgabe von Daten zu einem Byte erlaubt. Folglich können zwei Halbleiterspeicherchips mit jeweils einer Kapazität von 16MBit eine Funktion erzielen, die ähnlich der des in Fig. 1 dargestellten Speichers ist.
Der in Fig. 2 gezeigte Halbleiterspeicherchip mit einer 4 * 4-Struktur hat den Vorteil, daß die Speicherkapazität der Minimaleinheit vermindert werden kann, obwohl der Halbleiterspeicherchip hoher Kapazität benutzt wird. Beim in Fig. 2 gezeigten Beispiel wird eine Funktion ähnlich der des Speichers von Fig. 1 erzielt, und ferner beträgt die Speicherkapazität 4MByte, d. h. ein Viertel der Speicherkapazität (16Mbyte) des Speichers von Fig. 1. Durch vermindern der Speicherkapazitätseinheit für die minimale Struktur kann die Speicherkapazitätseinheit, die hinzugefügt werden kann, im Vergleich mit der Speicherkapazitätseinheit der Struktur von Fig. 1 erheblich vermindert werden. Das ermöglicht einen bestimmten Speicherkonfigurationsentwurf und vereinfacht die Änderung der Konfiguration.
Wenn sich die Hauptlinie von Computern von den gegenwärtigen 16-Bit- Computern zu 32-Bit-Computern verschiebt, ändert sich auch die Dateneinheit, die auf einmal bearbeitet wird, von 16 auf 32 Bit. Wenn der Speicher mit der in Fig. 1 dargestellten Konfiguration benutzt würde, wäre die minimale Einheit für den Speicher gleich 64MByte (16MBit * 32=2MByte * 32). Das ist für einzelne Benutzer fast unnötig. Ferner sind solche Speicher enorm teuer, und damit sind sie für den einzelnen Benutzer möglicherweise nicht verfügbar. In einem solchen Fall kann man erwarten, daß der in Fig. 2 dargestellte Speicherchip die Forderung solcher Benutzer voll erfüllt.
Fig. 3 zeigt das Blockschaltbild eines Halbleiterspeicherchips mit einer Struktur, die ähnlich dem Halbleiterspeicherchip 214a mit der 4Mbit * 4-Struktur ist. Fig. 3 zeigt genauer gesagt einen 1MBit- Halbleiterspeicherchip 230 mit einer 256kBit * 4-Struktur.
Wie in Fig. 3 gezeigt ist, weist der Halbleiterspeicherchip 230 Anschlüsse 48, 50, 52, 66 auf, die ein externes Spaltenadreß- Abtastsignal (/CAS), ein Zeilenadreß-Abtastsignal (/RAS), ein Schreibsteuersignal (/WE) bzw. ein Ausgabeaktivierungssignal (/OE) empfangen. Der Halbleiterspeicherchip 230 weist ferner Adreßsignal- Eingabeanschlüsse 32, die ein Adreßsignal (A0-A8) mit neun Bit, einen Spannungsversorgungsanschluß, der eine Versorgungsspannung Vcc empfängt, einen Masseanschluß, der ein Massepotential Vss empfängt, vier Eingabe/Ausgabeanschlüsse (DO1-DO4) 62 zum Übertragen von Daten und einen unverbundenen Anschluß (NC-Anschluß) 234 auf.
Der Halbleiterspeicherchip 230 weist ein Speicherzellenfeld 42 auf, das in vier Speicherblöcke 42a-42d unterteilt ist. Jeder der Speicherblöcke 42a-42d hat eine Speicherkapazität von 23 * 29=256kBit. Damit besitzt das Speicherzellenfeld 42 insgesamt eine Speicherkapazität von 1MBit.
Der Halbleiterspeicherchip 230 weist ferner einen Zeilen- und Spaltenadreßpuffer 34, der mit den Adreßsignal-Eingabeanschlüssen 32 verbunden ist, Zeilen- und Spaltendekoder 36 und 38, die mit dem Zeilen- und Spaltenadreßpuffer 34 verbunden sind, und Leseverstärker 40, die mit dem Spaltendekoder 38 und dem Speicherzellenfeld 42 verbunden sind, sowie einen Dateneingabepuffer 44 und einen Datenausgabepuffer 46, die zwischen die Leseverstärker 40 und die Eingabe/Ausgabeanschlüsse 62 geschaltet sind, auf.
Der /CAS-Signalanschluß 48 und der /RAS-Signalanschluß 50 sind mit einer Taktsignal-Erzeugungsschaltung 232 verbunden. Die Taktsignal- Erzeugungsschaltung 232 dient zum Anlegen eines Taktsignals an den Zeilen- und Spaltenadreßpuffer 34, den Zeilendekoder 36, den Spaltendekoder 38, die Leseverstärker 40 und den Datenausgabepuffer 46, um den Betriebszyklus des Halbleiterspeicherchips 230 festzulegen. Eine UND-Schaltung 56 ist mit der Taktsignal- Erzeugungsschaltung 232 und dem /WE-Signalanschluß 52 verbunden. Das /WE-Signal wird an einen der Eingänge der UND-Schaltung 56 angelegt, nachdem es invertiert worden ist. Die UND-Schaltung 56 wird mit dem Taktsignal synchronisiert, das von der Taktsignal- Erzeugungsschaltung 232 zugeführt wird, um das durch Inversion des /WE-Signals gebildete Signal an den Dateneingabepuffer 44 und den Datenausgabepuffer 46 anzulegen. Das /OE-Signal wird dem Datenausgabepuffer 46 zugeführt.
Der Halbleiterspeicherchip 230 mit 256kBit * 4-Struktur, der in Fig. 3 dargestellt ist, arbeitet folgendermaßen. Das externe Zeilenadreßsignal wird an die Adreßsignal-Eingabeanschlüsse 32 angelegt. Der Zeilen- und Spaltenadreßpuffer 34 speichert es temporär und legt es dann an den Zeilendekoder 36 an. Der Zeilendekoder 36 dekodiert das Zeilenadreßsignal und wählt entsprechend eine Wortleitung in jedem der Speicherzellenblöcke 42a- 42d aus. Dann empfangen die Adreßsignal-Eingabeanschlüsse 32 das extern zugeführte Spaltenadreßsignal. Der Zeilen- und Spaltenadreßpuffer 34 speichert es temporär und legt es dann an den Spaltendekoder 38 an. Der Spaltendekoder 38 wählt mittels der Leseverstärker 40 die entsprechende Bitleitung in jedem der Speicherzellenblöcke 42a-42d aus.
Im Datenschreibbetrieb werden Daten zu vier Bit über die I/O- Anschlüsse 62 dem Dateneingabepuffer 44 zugeführt. Die Speicherblöcke 42a-42d empfangen jeweils ein Datenbit über die Leseverstärker 40. In jedem der Speicherblöcke 42a-42d wird das eine Datenbit in die Speicherzelle geschrieben, die sich an der Kreuzung der ausgewählten Wortleitung und der ausgewählten Bitleitung befindet.
Im Lesebetrieb werden die Speicherzellen in ähnlicher Weise wie beim vorherigen Schreibbetrieb ausgewählt. In jedem der Speicherblöcke 42a-42d werden 1-Bit-Daten aus der Speicherzelle gelesen, die sich an der Kreuzung der ausgewählten Wortleitung und der ausgewählten Bitleitung befindet. Die so gelesenen vier Bit werden über die Leseverstärker 40 an den Datenausgabepuffer 46 angelegt und darin temporär gespeichert. Der Datenausgabepuffer 46 gibt die 4-Bit-Daten in Abhängigkeit vom /OE-Signal über die I/O-Anschlüsse 62 nach außen ab.
Ob der Halbleiterspeicherchip 230 mit der 256kBit * 4-Struktur normal arbeitet oder nicht kann man auf folgende Weise unter Benutzung eines Testers feststellen. Zuerst wird der Tester mit den I/O- Anschlüssen 62 verbunden, und es werden vorbestimmte Daten in jeden der Speicherblöcke 42a-42d geschrieben. Ein Bit der Daten, die in den jeweiligen Speicherblock geschrieben worden sind, d. h. vier Bit insgesamt, wird aus derselben Adresse in jedem Speicherblock gelesen, und alle so gelesenen 4-Bit-Daten werden über die I/O- Anschlüsse 62 an den Tester angelegt. Der Tester vergleicht das empfangene 4-Bit-Signal mit den Originaldaten, die an der Adresse geschrieben wurden, von der die empfangenen vier Bits gelesen werden. Wenn alle Bit miteinander übereinstimmen, ermittelt der Tester einen normalen Betrieb. Wenn mindestens ein Bit keine Übereinstimmung zeigt, ermittelt der Tester einen abnormalen Betrieb. In diesem Fall wird der Halbleiterspeicherchip als unbrauchbar behandelt.
Eine Halbleiterspeichereinrichtung, deren Speicherzellenfeld wie oben beschrieben in eine Mehrzahl von Blöcke unterteilt ist, hat den Nachteil, daß sie im Vergleich zu einem Speicher, der alle Speicherzellen als einen Adreßraum behandelt, viele Anschlüsse für die Eingabe und Ausgabe von Daten benötigt. Andererseits besitzt er gegenüber dem Halbleiterspeicherchip, dessen Speicherzellenfeld nicht in Speicherblöcke unterteilt ist und das dieselbe Speicherkapazität aufweist, den Vorteil, daß er weniger Zeit zum Prüfen des Speicherzellenfeldes benötigt, weil er die gleichzeitige Prüfung aller Speicherblöcke ermöglicht. Wenn das Speicherzellenfeld jedoch in mehr Speicherblöcke unterteilt wäre, um die Testzeit zu verkürzen, würde auch die Anzahl der I/O-Anschlüsse ansteigen. Das würde auch die Anzahl der Tester-Anschlüsse vergrößern, was zu einem Kostenanstieg für die Tester-Hardware führen würde.
Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung zu schaffen, bei der ein Speicherbereich in eine Mehrzahl von Speicherabschnitte unterteilt ist, die eine Mehrzahl von Daten an derselben Adresse speichern können, und bei der die Testzeit vermindert werden kann, ohne die Anzahl der Anschlüsse zu vergrößern. Ferner soll eine Halbleiterspeichereinrichtung gebildet werden, bei der ein Speicherbereich in eine Mehrzahl von Speicherabschnitte unterteilt ist, die eine Mehrzahl von Daten an derselben Adresse speichern können, und bei der ein Dateneingabe/ausgabeanschluß als Eingabeanschluß für Vergleichsdaten benutzt wird, um die Testzeit zu vermindern, während ein Anstieg der Anzahl von Anschlüssen vermieden wird. Außerdem soll eine Halbleiterspeichereinrichtung geschaffen werden, bei der ein Speicherbereich in eine Mehrzahl von Speicherabschnitte unterteilt ist, die eine Mehrzahl von Daten an derselben Adresse speichern können, und bei der ein nicht- verbundener Anschluß zur Verminderung der Testzeit benutzt wird, ohne die Anzahl der Anschlüsse zu vergrößern. Weiterhin ist es Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, bei der ein Speicherbereich in eine Mehrzahl von Speicherabschnitte unterteilt ist, die eine Mehrzahl von Daten an derselben Adresse speichern können, und bei der ein vorhandener Eingabe/Ausgabeanschluß zur Verminderung der Testzeit benutzt wird, ohne die Anzahl der Anschlüsse zu vergrößern. Außerdem soll eine Halbleiterspeichereinrichtung gebildet werden, bei der ein Speicherbereich in eine Mehrzahl von Speicherabschnitte unterteilt ist, die eine Mehrzahl von Daten an derselben Adresse speichern können, und bei der ein Eingabe/Ausgabeanschluß, der zu einem anderen Zweck verwendet wird, zur Verminderung der Testzeit benutzt wird, ohne die Anzahl der Anschlüsse zu vergrößern.
Die Aufgabe wird gelöst durch die in Anspruch 1 gekennzeichnete Vorrichtung.
Eine erfindungsgemäße Halbleiterspeichereinrichtung weist eine Schaltung zum Anlegen eines Modusbestimmungssignals mit einem ersten und einem zweiten Wert, die voneinander verschieden sind, ein Speicherzellenfeld mit einer Mehrzahl von Speicherabschnitten, eine Auswahlschaltung zum Auswählen derselben Adresse in jedem Speicherabschnitt zum Lesen und Schreiben von Daten, eine Mehrzahl von Eingabe/Ausgabeanschlüssen, die jeweils entsprechend einem der Speicherabschnitte zum Übertragen der Daten, die von der Auswahlschaltung gelesen und geschrieben werden, gebildet sind, und eine Mehrzahl von Vergleichsschaltungen, die zwischen der Auswahlschaltung und der Mehrzahl von Eingabe/Ausgabeanschlüssen gebildet und jeweils entsprechend einem der Speicherabschnitte gebildet sind, auf, wobei jede Vergleichsschaltung vom zweiten Wert des Modusbestimmungssignals abhängig ist, um die aus dem Speicherbereich gelesenen Daten mit den über den Eingabe/Ausgabeanschluß zugeführten Daten zu vergleichen.
In der Halbleiterspeichereinrichtung werden die über die Eingabe/Ausgabeanschlüsse angelegten Daten durch die Auswahlschaltung an dieselbe Adresse in der Mehrzahl von Speicherabschnitten im Speicherzellenfeld geschrieben. Die von der Auswahlschaltung aus derselben Adresse in der Mehrzahl von Speicherabschnitten im Speicherzellenfeld gelesenen Daten werden in ähnlicher Weise über die Eingabe/Ausgabeanschlüsse ausgegeben. Die Mehrzahl der Eingabe/Ausgabeanschlüsse, die für die Daten gebildet sind, die von der Auswahlschaltung gelesen und geschrieben werden, empfangen ferner die Vergleichsdaten, wenn das Modusbestimmungssignal den zweiten Wert annimmt. Die Vergleichsschaltung vergleicht die Vergleichsdaten und die aus dem jeweiligen Speicherabschnitt gelesenen Daten. Weil die Eingabe/Ausgabeanschlüsse, die für die Eingabe und Ausgabe der Daten an die und von der Auswahlschaltung gebildet sind, auch für die Eingabe der Vergleichsdaten benutzt werden können, ist es nicht notwendig, getrennte Anschlüsse für die Vergleichsdaten zu bilden. Damit kann ein Anstieg der Anzahl von Eingabe/Ausgabeanschlüsse vermieden werden.
Bevorzugterweise weist die Halbleiterspeichereinrichtung ferner eine Erfassungsschaltung für eine Nicht-Übereinstimmung auf, die mit einem Ausgang der jeweiligen Vergleichsschaltung verbunden ist, um zu erfassen, ob alle aus den jeweiligen Speicherabschnitten gelesenen Daten mit den Daten übereinstimmen, die über die entsprechenden Eingabe/Ausgabeanschlüsse zugeführt werden.
Bei dieser Halbleiterspeichereinrichtung erfaßt die Erfassungsschaltung für eine Nicht-Übereinstimmung, ob alle aus den jeweiligen Speicherabschnitten gelesenen Daten mit den entsprechenden Vergleichsdaten übereinstimmen. Auf der Grundlage einer Ausgabe der Erfassungsschaltung für eine Nicht-Übereinstimmung kann ermittelt werden, ob alle an derselben Adresse in den jeweiligen Speicherabschnitten gespeicherten Daten korrekte Werte aufweisen oder nicht.
Weil der oben angeführte Vergleich für die Mehrzahl von Speicherabschnitten im Speicherzellenfeld gleichzeitig ausgeführt werden kann, kann die Untersuchung der im Speicherzellenfeld gespeicherten Daten im Vergleich zu einem bekannten Speicherzellenfeld mit gleicher Speicherkapazität in kürzerer Zeit durchgeführt werden.
Bevorzugterweise weist die Halbleiterspeichereinrichtung einen nicht-verbundenen Eingabe/Ausgabeanschluß auf, der im gewöhnlichen Betrieb nicht benutzt wird und mit einem Ausgang der Übereinstimmung-Erfassungsschaltung verbunden ist.
Bei dieser Halbleiterspeichereinrichtung kann das Ausgangssignal der Übereinstimmung-Erfassungsschaltung über den nicht-verbundenen oder unbenutzten Eingabe/Ausgabeanschluß abgegeben und damit bestimmt werden, ohne zusätzlich einen separaten Eingabe/Ausgabeanschluß zu bilden. Der nicht-verbundene Anschluß kann effektiv benutzt werden, wobei ein Anstieg der Anzahl von Anschlüssen in der Halbleiterspeichereinrichtung vermieden wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 die Struktur eines Speichers für einen 8-Bit-Computer, der acht Halbleiterspeicherchips benutzt, die jeweils eine 16MBit * 1-Struktur aufweisen;
Fig. 2 die Struktur eines Speichers für einen 8-Bit-Computer, der zwei Halbleiterspeicherchips benutzt, die jeweils eine 4MBit * 4-Struktur aufweisen;
Fig. 3 das Blockschaltbild eines Halbleiterspeicherchips;
Fig. 4 das Blockschaltbild eines Halbleiterspeicherchips mit einer 256kBit * 4-Struktur nach einer ersten Ausführungsform der Erfindung;
Fig. 5 ein bestimmtes Blockschaltbild eines Speicherzellenfeldes;
Fig. 6 das Blockschaltbild einer Testmodus-Steuerschaltung;
Fig. 7 das Blockschaltbild einer Testmodusschaltung;
Fig. 8 das Blockschaltbild eines Schalters;
Fig. 9 das Blockschaltbild eines Datenkomparators;
Fig. 10 das Blockschaltbild einer Überlagerungslogik;
Fig. 11 das Signaldiagramm für einen gewöhnlichen Schreibbetrieb;
Fig. 12 das Signaldiagramm für einen gewöhnlichen Lesebetrieb;
Fig. 13 das Signaldiagramm für einen Testmodus;
Fig. 14 das Signaldiagramm für einen Testlesebetrieb;
Fig. 15 das Blockschaltbild eines Halbleiterspeicherchips nach einer zweiten Ausführungsform der Erfindung;
Fig. 16 das Blockschaltbild einer Testmodus-Steuerschaltung nach der zweiten Ausführungsform;
Fig. 17 das Blockschaltbild eines Halbleiterspeicherchips nach einer dritten Ausführungsform der Erfindung;
Fig. 18 das Blockschaltbild einer Testmodus-Steuerschaltung nach der dritten Ausführungsform;
Fig. 19 das Blockschaltbild einer Latch-Schaltung; und
Fig. 20 das Blockschaltbild einer Latch-Schaltung nach der weiteren Ausführungsform.
Im folgenden werden unter Bezugnahme auf die Figuren Halbleiterspeicher nach mehreren Ausführungsformen beschrieben. Bei den unten beschriebenen Ausführungsformen ist das Speicherzellenfeld in vier Speicherblöcke unterteilt, aber die Anzahl der Speicherblöcke ist nicht auf vier beschränkt.
Fig. 4 zeigt das Blockschaltbild eines Halbleiterspeicherchips 30 nach einer ersten Ausführungsform der Erfindung. Der Halbleiterspeicherchip 30 weist Anschlüsse 48, 50, 52, 66 zum Empfangen eines /CAS-Signals, eines /RAS-Signals, eines /WE-Signals bzw. eines /OE-Signals auf. Ferner weist er Adreßsignal- Eingabeanschlüsse 32 zum Empfangen eines Adreßsignals (A0-A8) mit neun Bit, Eingabe/Ausgabeanschlüsse (DO1, DO2, DO3, DO4) 62 zum Übertragen von Daten, einen Spannungsversorgungsanschluß und einen Masseanschluß auf. Der Halbleiterspeicherchip 30 weist ferner einen Fehlerindikator-Ausgabeanschluß 64 zum Ausgeben eines Fehlerindikatorsignals auf, das das Ergebnis eines später beschriebenen Tests des Speicherzellenfeldes angibt. Der Fehlerindikator-Ausgabeanschluß 64 stimmt mit dem NC-Anschluß 234 von Fig. 3 überein.
Wie in Fig. 4 dargestellt ist, weist der Halbleiterspeicherchip 30 ein Speicherzellenfeld 42 auf, das in vier Speicherblöcke 42a-42d unterteilt ist.
Wie in Fig. 5 gezeigt ist, weist jeder der Speicherblöcke 42a-42d des Speicherzellenfeldes 42 eine Mehrzahl von Wortleitungen WL, die in einer Längsrichtung gebildet sind, und eine Mehrzahl von Bitleitungen BL, die senkrecht zu den Wortleitungen WL gebildet sind, auf. Eine Speicherzelle MC, die Daten zu einem Bit speichert, ist an der jeweiligen Kreuzung der Wortleitung WL und der Bitleitung BL gebildet. Bei dieser Ausführungsform weist jeder der Speicherblöcke 42a-42d 256k Speicherzellen MC auf. Das Speicherzellenfeld 42 hat damit eine Speicherkapazität von 256kBit * 4=1MBit.
Wie in Fig. 4 gezeigt ist, weist der Halbleiterspeicherchip 30 einen Zeilen- und Spaltenadreßpuffer 34, der mit den Adreßsignal-Eingabeanschlüssen 32 verbunden ist, zum temporären Speichern eines extern zugeführten Adreßsignals, einen Zeilendekoder 36, der das vom Zeilen- und Spaltenadreßpuffer 34 zugeführte Zeilenadreßsignal dekodiert, um eine vorbestimmte Wortleitung WL in jedem der Speicherblöcke 42a-42d auszuwählen, einen Spaltendekoder 38, der das vom Zeilen- und Spaltenadreßpuffer 34 zugeführte Spaltenadreßsignal dekodiert, um eine vorbestimmte Wortleitung BL in jedem der Speicherblöcke 42a-42d auszuwählen, Leseverstärker 40 zum Verstärken und Lesen von Daten, die von den ausgewählten Speicherzellen in den Speicherblöcken 42a-42d auf die entsprechenden Bitleitungen BL ausgegeben werden, einen Datenausgabepuffer 46, der mit den Leseverstärkern 40 und dem /OE-Anschluß 66 verbunden ist, zum temporären Speichern der 4-Bit-Daten, die von den Leseverstärkern 40 zugeführt werden, und einen Dateneingabepuffer 44, der mit den Leseverstärkern 40 verbunden ist, zum temporären Speichern der 4-Bit-Daten, die in das Speicherzellenfeld 42 geschrieben werden sollen, auf.
Zwischen den I/O-Anschlüssen 62 und den Datenpuffern 44 und 46 ist eine Testmodusschaltung 60 gebildet, die sich vom Halbleiterspeicherchip 230, der in Fig. 3 dargestellt ist, unterscheidet. Die Testmodusschaltung 60 stellt eine Besonderheit der Erfindung dar. Der Ausgang der Testmodusschaltung 60 ist mit dem Fehlerindikator-Ausgabeanschluß 64 verbunden. Die Testmodusschaltung 60 wird später im Detail beschrieben.
Der /CAS-Anschluß 48 und der /RAS-Anschluß 50 sind mit einer Taktsignal-Erzeugungsschaltung 54 verbunden, die ein Taktsignal an den Zeilen- und Spaltenadreßpuffer 34, den Zeilendekoder 36, den Spaltendekoder 38, die Leseverstärker 40 und den Datenausgabepuffer 46 anlegt, um den Betriebszyklus des Halbleiterspeicherchips 30 festzulegen. Der /WE-Anschluß 52 ist mit einem Eingang einer UND- Schaltung 56 verbunden. Ihr anderer Eingang ist mit der Taktsignal- Erzeugungsschaltung 54 verbunden. Die UND-Schaltung 56 führt ihr Ausgangssignal dem Dateneingabepuffer 44 und dem Datenausgabepuffer 46 zu. Das /WE-Signal wird der UND-Schaltung 56 nach einer Invertierung zugeführt.
Der Halbleiterspeicherchip 30 weist ferner eine Testmodus- Steuerschaltung 58 auf, die mit der Taktsignal-Erzeugungsschaltung 54, dem Ausgang der UND-Schaltung 56 und dem /OE-Anschluß 66 verbunden ist. Die Testmodus-Steuerschaltung 58 erzeugt ein Teststeuersignal 98 zum Ändern der internen Verbindung der Testmodus-Steuerschaltung 58 entsprechend dem Betriebsmodus.
Wie in Fig. 6 gezeigt ist, empfängt die Testmodus-Steuerschaltung 58 das /RAS-Signal, /CAS-Signal, /WE-Signal und /OE-Signal. Sie empfängt ferner ein /PON-Signal, das für eine vorbestimmte Zeitspanne nach dem Einschalten des Halbleiterspeicherchips 30 auf einem niedrigen Pegel (im weiteren als "L-Pegel" bezeichnet) gehalten wird und dann einen hohen Pegel (im weiteren als "H-Pegel" bezeichnet) erreicht. Die in Fig. 4 gezeigte Taktsignal- Erzeugungsschaltung 54 legt ein (nicht dargestelltes) Taktsignal an die Testmodus-Steuerschaltung 58 an.
Wie in Fig. 6 gezeigt ist, weist die Testmodus-Steuerschaltung 58 eine NOR-Schaltung 80, deren erster Eingang das /CAS-Signal und deren zweiter Eingang das /WE-Signal empfängt, einen Inverter 82, dessen Eingang mit dem Ausgang der NOR-Schaltung 80 verbunden ist, eine Latch-Schaltung 84, die das /RAS-Signal und ein Ausgangssignal des Inverters 82 empfängt, einen Inverter 86, dessen Eingang das /RAS-Signal empfängt, eine NAND-Schaltung 88, deren Eingänge mit den Ausgängen des Inverters 86 und der Latch-Schaltung 84 verbunden sind, eine Latch-Schaltung 90, die ein Ausgangssignal der NAND- Schaltung 88 und das /PON-Signal empfängt, einen Inverter 94, dessen Eingang das /OE-Signal empfängt, eine NAND-Schaltung 92, deren Eingänge mit den Ausgängen der Latch-Schaltung 90 und des Inverters 94 verbunden sind, und einen Inverter 96, dessen Eingang mit dem Ausgang der NAND-Schaltung 92 verbunden ist, auf. Die Latch- Schaltungen 84 und 90 sind wie in Fig. 6 dargestellt aufgebaut.
Wie in Fig. 7 gezeigt ist, weist die Testmodusschaltung 60 vier 1- Bit-Testmodusschaltungen 112, 114, 116 und 118, und eine Überlagerungslogik 120 zum Überlagern von Signalen, die Testergebnisse angeben und von den 1-Bit-Testmodusschaltungen 112, 114, 116 und 118 zugeführt werden, und zum Anlegen des Fehlerindikatorsignals 150 an den Fehlerindikator-Ausgabeanschluß 64 auf.
Die vier 1-Bit-Testmodusschaltungen 112, 114, 116 und 118 weisen denselben Aufbau auf. Beispielsweise umfaßt die 1-Bit- Testmodusschaltung 112 einen Schalter 122 und einen Datenkomparator 130. Der Schalter 122 verbindet oder trennt den Dateneingabepuffer 44 und den Datenausgabepuffer 46 in Abhängigkeit vom Teststeuersignal 98 mit oder vom I/O-Anschluß DO1. Der Datenkomparator 130 vergleicht die vom Datenausgabepuffer 46 angelegten Daten mit einem Erwartungswert, der über den I/O-Anschluß DO1 von einem Tester zugeführt wird, und legt das Vergleichsergebnis an die Überlagerungslogik 120 an. Der "Erwartungswert" ist ein Datenwert, für den angenommen wird, daß die Daten korrekt aus der entsprechenden Adresse im jeweiligen Speicherblock gelesen werden. Weil in einer früheren Teststufe vorbestimmte Daten in jede Speicherzelle geschrieben worden sind, können die so geschriebenen Daten als Erwartungswert benutzt werden.
Ähnlich wie die 1-Bit-Testmodusschaltung 112 weist die 1-Bit- Testmodusschaltung 114 einen Schalter 124 und einen Datenkomparator 132. Die 1-Bit-Testmodusschaltung 116 weist einen Schalter 126 und einen Datenkomparator 134 und die 1-Bit-Testmodusschaltung 118 einen Schalter 128 und einen Datenkomparator 136 auf. Die Schalter 124, 126 und 128 haben ähnliche Strukturen wie der Schalter 122, außer daß sie mit anderen Anschlüssen und Komparatoren verbunden sind. Die Datenkomparatoren 132, 134 und 136 weisen ähnliche Strukturen wie der Datenkomparator 130 auf. Daher werden sie hier nicht im Detail beschrieben.
Wie in Fig. 8 gezeigt ist, weist der Schalter 122 einen Inverter 142 zum Invertieren des Teststeuersignals 98 und ein Transfergatter 144, das in Abhängigkeit vom Teststeuersignal 98 und dem Ausgangssignal des Inverters 142 arbeitet, auf. Der erste Eingang des Transfergatters 144 ist mit dem I/O-Anschluß DO1 und der zweite Eingang mit dem Dateneingabepuffer 44 und dem Datenausgabepuffer 46 verbunden. Beide Anschlüsse des Transfergatters 144 sind mit dem Datenkomparator 130 verbunden.
Wie in Fig. 9 dargestellt ist, weist der Datenkomparator 130 eine Exklusiv-ODER-Schaltung 146 (im weiteren als "XODER-Schaltung" bezeichnet) auf, deren erster Eingang mit demjenigen der zwei Anschlüsse des Schalters 122, der mit dem Dateneingabepuffer 44 und dem Datenausgabepuffer 46 verbunden ist, und deren zweiter Eingang mit dem I/O-Anschluß DO1 des Schalters 122 verbunden ist. Der Ausgang der XODER-Schaltung 146 ist mit der Fehlersignal- Überlagerungslogik 120 verbunden.
Wie in Fig. 10 gezeigt ist, weist die Überlagerungslogik 120 eine ODER-Schaltung 148 auf, deren vier Eingänge mit den Ausgängen der Datenkomparatoren 130, 132, 134 und 136 verbunden sind. Ein Ausgang der ODER-Schaltung 148 ist mit dem Fehlerindikator-Ausgabeanschluß 64 verbunden. Das von der ODER-Schaltung ausgegebene Signal ist das Fehlerindikatorsignal 150.
Der in den Fig. 4 bis 10 dargestellte Halbleiterspeicherchip 30 arbeitet folgendermaßen. Im weiteren wird der Betrieb für (1) gewöhnliches Schreiben, (2) gewöhnliches Lesen, (3) Testmoduseinstellung und (4) Testlesen beschrieben.
(1) Gewöhnlicher Schreibbetrieb
Im gewöhnlichen Schreibbetrieb werden die in Fig. 6 gezeigten Signale und die Signale (A)-(H) den jeweiligen Schaltungen zugeführt oder von diesen abgegeben, wie das in Fig. 11 dargestellt ist. Nach dem Einschalten des Halbleiterspeicherchips 30 behält das /PON- Signal den L-Pegel für eine vorbestimmte Zeit bei und erreicht dann den H-Pegel, wie in Fig. 11(e) gezeigt ist. In Abhängigkeit von der Änderung des /PON-Signals auf den L-Pegel wird die in Fig. 6 dargestellte Latch-Schaltung 90 zurückgesetzt und erzeugt ein Ausgangssignal mit L-Pegel, wie in Fig. 11(j) gezeigt ist.
Selbst wenn sich die Signale /RAS, /CAS, /WE und /OE wie in den Fig. 11(a)-(d) dargestellt ändern, wird das der Latch-Schaltung 90 zugeführte Signal auf dem H-Pegel festgehalten, wie in Fig. 11(i) gezeigt ist. Daher wird der Ausgang der Latch-Schaltung 90 auf dem L-Pegel gehalten, wie in Fig. 11(j) dargestellt ist, und das von der Testmodus-Steuerschaltung 58 ausgegebene Teststeuersignal wird stets auf dem L-Pegel gehalten, wie Fig. 11(m) zeigt.
Wie in Fig. 8 dargestellt ist, verbindet das Transfergatter 144 den Dateneingabepuffer 44 und den Datenausgabepuffer 46 mit dem I/O- Anschluß DO1 weil das Teststeuersignal 98 auf dem L-Pegel fixiert ist. Im gewöhnlichen Schreibbetrieb werden die zu schreibenden Daten über den I/O-Anschluß DO1 dem Dateneingabepuffer 44 zugeführt und temporär darin gespeichert. Die anderen Schalter 124, 126 und 128 arbeiten in ähnlicher Weise. Bei diesem Betrieb geben die vier I/O- Anschlüsse DO1-DO4 jeweils 1 Bit, d. h. insgesamt vier Bits, an den Dateneingabepuffer 44 ab, wie in Fig. 7 gezeigt ist. Der Dateneingabepuffer 44 in Fig. 4 speichert temporär die vier Bit und führt sie dann dem Leseverstärker 40 zu.
Wie in Fig. 4 dargestellt ist, empfangen die Adreßsignal- Eingabeanschlüsse 32 das Zeilenadreßsignal mit neun Bit (A0-A8). Der Zeilen- und Spaltenadreßpuffer 34 speichert das Zeilenadreßsignal temporär, und legt es dann an den Zeilendekoder 36 an. Der Zeilendekoder 36 dekodiert das angelegte Zeilenadreßsignal und wählt entsprechend eine Wortleitung WL in jedem der Speicherblöcke 42a-42d aus.
Dann empfangen die Adreßsignal-Eingabeanschlüsse 32 die Spaltenadresse (A0-A8). Der Zeilen- und Spaltenadreßpuffer 34 speichert das Spaltenadreßsignal temporär, und legt es dann an den Spaltendekoder 38 an. Der Spaltendekoder 38 dekodiert das Spaltenadreßsignal und wählt über den Leseverstärker 40 die entsprechende eine Bitleitung BL in jedem der Speicherblöcke 42a-42d aus. Dadurch werden die Speicherzellen MC (siehe Fig. 5) mit derselben Adresse in den Speicherblöcken 42a-42d ausgewählt. Jeweils ein Bit der 4-Bit-Daten, die im Dateneingabepuffer 44 gespeichert sind, wird in die jeweilige ausgewählte Speicherzelle MC geschrieben.
(2) Gewöhnlicher Lesebetrieb
Fig. 12 zeigt den Verlauf von Signalen der jeweiligen Abschnitte der Testmodus-Steuerschaltung 58 im gewöhnlichen Lesebetrieb. Das in Fig. 12 dargestellte Signaldiagramm stimmt mit Ausnahme von Fig. 12(k) im wesentlichen mit dem Signaldiagramm für den gewöhnlichen Schreibbetrieb überein, das in Fig. 11 gezeigt ist. Wie Fig. 12(m) zeigt ist daher das Teststeuersignal 98 von der in Fig. 6 dargestellten Testmodus-Steuerschaltung 58 auf dem L-Pegel fixiert.
Wie in Fig. 4 gezeigt ist, empfangen die Adreßsignal- Eingabeanschlüsse 32 zuerst das Zeilenadreßsignal (A0-A8). Der Zeilen- und Spaltenadreßpuffer 34 speichert das Zeilenadreßsignal temporär und legt es an den Zeilendekoder 36 an. Der Zeilendekoder 36 dekodiert das Zeilenadreßsignal und wählt entsprechend eine Wortleitung WL in jedem der Speicherblöcke 42a-42d aus.
Dann empfangen die Adreßsignal-Eingabeanschlüsse 32 die Spaltenadresse (A0-A8). Der Zeilen- und Spaltenadreßpuffer 34 speichert das Spaltenadreßsignal temporär und legt es an den Spaltendekoder 38 an. Der Spaltendekoder 38 dekodiert das Spaltenadreßsignal und wählt über den Leseverstärker 40 die entsprechende eine Bitleitung BL in jedem der Speicherblöcke 42a-42d aus. Dadurch werden die Speicherzellen MC (siehe Fig. 5) mit derselben Adresse, die durch das Zeilenadreßsignal und das Spaltenadreßsignal festgelegt sind, in den Speicherblöcken 42a-42d ausgewählt.
Der Leseverstärker 40 liest die Daten aus den ausgewählten Speicherzellen MC über die Bitleitungen BL und legt sie an den Datenausgabepuffer 46 an. Aus jedem Block wird ein Bit gelesen. Daher werden aus dem gesamten Speicherzellenfeld 42 vier Bit ausgelesen und im Datenausgabepuffer 46 gespeichert.
Wie in Fig. 8 dargestellt ist, ist das Transfergatter 144 geschlossen, weil das Teststeuersignal 98 wie oben angegeben fest auf dem L-Pegel liegt. Der Datenausgabepuffer 46 ist mit dem I/O- Anschluß DO1 verbunden. Wie in Fig. 7 gezeigt ist, sind die anderen Schalter 124, 126 und 128 in gleicher Weise geschlossen. Der Datenausgabepuffer 46 ist mit den I/O-Anschlüssen DO1-DO4 verbunden. Daher werden die jeweiligen Datenbit an derselben Adresse in jedem der Speicherblöcke 42a-42d über den jeweiligen der I/O-Anschlüsse DO1-DO4 ausgegeben.
(3) Testmodus-Einstellbetrieb
Wenn der in Fig. 4 dargestellte Halbleiterspeicherchip 30 in den Testmodus versetzt wird, weisen die jeweiligen Signale in der Testmodus-Steuerschaltung 58 den in Fig. 13 gezeigten Verlauf auf.
Die Testmodus-Steuerschaltung 58 nach dieser Ausführungsform wird in den Testmodus versetzt, wenn die extern angelegten jeweiligen /RAS-, /CAS- und /WE-Signale einen WCBR-Verlauf (Write CAS Before /RAS) zeigen. Daher kann der Test durch Anlegen dieser Signale mit dem in Fig. 13 gezeigten Signalverlauf ausgeführt werden.
Wie in Fig. 13 dargestellt ist, werden beim XCBR-Signalverlauf die in Fig. 13(b) und (c) gezeigten /CAS- und /WE-Signale zugeführt, bevor man das /RAS-Signal (Fig. 13(a)) eingibt. Bei der Testmoduseinstellung kann das /OE-Signal einen beliebigen Wert aufweisen.
Entsprechend der Änderung der in den Fig. 13(a)-(c) gezeigten /RAS-, /CAS- und /WE-Signale verriegelt die in Fig. 6 dargestellte Latch- Schaltung 90 die Daten mit den Pegeln, wie das in Fig. 11(d) dargestellt ist, und der Ausgang der Latch-Schaltung 90 ist auf dem H-Pegel fixiert. Damit ändert sich das von der Testmodus- Steuerschaltung 58 ausgegebene Teststeuersignal 98 in Abhängigkeit vom /OE-Signal.
(4) Testlesebetrieb
Fig. 14 zeigt den Verlauf der Signale verschiedener Abschnitte der Testmodus-Steuerschaltung 58, die in Fig. 6 gezeigt ist, im Testlesebetrieb. Wie die Fig. 14(b) und (d) zeigen, ändert sich das /OE-Signal zum gleichen Zeitpunkt wie das /CAS-Signal. Dadurch wird das von der in Fig. 6 dargestellten Testmodus-Steuerschaltung 58 ausgegebene Teststeuersignal 98 auf dem H-Pegel gehalten, während das /OE-Signal auf dem L-Pegel gehalten wird. Sonst wird es auf dem L-Pegel gehalten.
Wie in Fig. 8 dargestellt ist, wird der Datenausgabepuffer 46 mit dem I/O-Anschluß DO1 verbunden, wenn das Teststeuersignal 98 auf dem L-Pegel gehalten wird. Erreicht das Teststeuersignal 98 den H-Pegel, öffnet sich das Transfergatter 144, so daß der Datenausgabepuffer 46 vom I/O-Anschluß DO1 getrennt wird.
Wie in Fig. 7 dargestellt ist, arbeitet jeder der Schalter 124, 126 und 128 in gleicher Weise wie der Schalter 122.
Es wird angenommen, daß das Speicherzellenfeld 42 vorbestimmte Daten speichert, die vorher durch den gewöhnlichen Schreibbetrieb eingeschrieben wurden. Im Testlesebetrieb wird durch einen Betrieb ähnlich dem gewöhnlichen Lesezyklus ein Datenbit von derselben Adresse in jedem der Speicherblöcke 42a-42d gelesen und im Datenausgabepuffer 46 gespeichert. Die im Datenausgabepuffer 46 gespeicherten 4-Bit-Daten werden an die 1-Bit-Testmodusschaltungen 112, 114, 116 bzw. 118 angelegt, die in Fig. 7 gezeigt sind, wobei jede 1-Bit-Testmodusschaltung ein Bit empfängt. Ferner führt auch der Tester über die entsprechenden I/O-Anschlüsse DO1-DO4 von Fig. 7 Daten zu, die die jeweiligen Werte angeben, die aus den jeweiligen Speicherblöcken gelesen werden sollen.
Beispielsweise wird in der 1-Bit-Testmodusschaltung 112, die in Fig. 7 dargestellt ist, durch das Teststeuersignal 98 der Schalter 122 geöffnet. Daher werden ein Bit, das z. B. vom Speicherblock 42a gelesen und vom Datenausgabepuffer 46 bereitgestellt wird, und der von I/O-Anschluß DO1 zugeführte Erwartungswert an den Datenkomparator 130 angelegt.
Wie in Fig. 9 dargestellt ist, legt die XODER-Schaltung 146 im Datenkomparator 130 das Signal mit L-Pegel an die Fehlersignal- Überlagerungslogik 120 an, wenn ein vom Datenausgabepuffer 46 ausgegebenes Bit mit dem vom I/O-Anschluß DO1 zugeführten Erwartungswert übereinstimmt. Ansonsten legt der Datenkomparator 130 das Signal mit einem H-Pegel an die Fehlersignal-Überlagerungslogik 120 an. Die anderen in Fig. 7 gezeigten Komparatoren 132, 134 und 136 arbeiten in gleicher Weise. Der Datenkomparator 132 legt das Signal mit L-Pegel an die Fehlersignal-Überlagerungslogik 120 an, wenn ein vom Speicherblock 42b ausgegebenes Bit mit dem vom I/O- Anschluß DO2 zugeführten Erwartungswert übereinstimmt, sonst legt er das Signal mit einem H-Pegel an die Fehlersignal-Überlagerungslogik 120 an. Der Datenkomparator 134 legt das Signal mit L-Pegel an die Fehlersignal-Überlagerungslogik 120 an, wenn ein vom Speicherblock 42c ausgegebenes Bit mit dem vom I/O-Anschluß DO3 zugeführten Erwartungswert übereinstimmt, sonst legt er das Signal mit einem H- Pegel an die Fehlersignal-Überlagerungslogik 120 an. Der Datenkomparator 136 legt das Signal mit L-Pegel an die Fehlersignal- Überlagerungslogik 120 an, wenn ein vom Speicherblock 42d ausgegebenes Bit mit dem vom I/O-Anschluß DO4 zugeführten Erwartungswert übereinstimmt, sonst legt er das Signal mit einem H- Pegel an die Fehlersignal-Überlagerungslogik 120 an.
Wie in Fig. 10 dargestellt ist, legt die ODER-Schaltung 148 in der Überlagerungslogik 120 ein Signal mit L-Pegel an den Fehlerindikator-Ausgabeanschluß 64 an, wenn alle Signale von den Datenkomparatoren 130, 132, 134 und 136 auf einem niedrigen Pegel liegen. Die Überlagerungslogik 120 legt ein Signal mit H-Pegel an den Fehlerindikator-Ausgabeanschluß 64 an, wenn mindestens eines dieser Signale auf einem hohen Pegel liegen. Daher erreicht das vom Fehlerindikator-Ausgabeanschluß 64 ausgegebene Signal den H-Pegel, wenn der 4-Bit-Wert, der aus den Speicherblöcken 42a-42d gelesen worden ist, mindestens ein Bit aufweist, das vom Erwartungswert abweicht. Dieses Signal 150 wird als Fehlerindikatorsignal bezeichnet.
Wie in Fig. 4 gezeigt ist, werden alle vier Bit an der getesteten Adresse als korrekt bestätigt, wenn der Fehlerindikator- Ausgabeanschluß 64, der von einem gewöhnlich nicht benutzten I/O- Anschluß gebildet wird, ein Fehlerindikatorsignal mit L-Pegel abgibt. Liegt das Fehlerindikatorsignal auf einem H-Pegel, ist erfaßt worden, daß der zu prüfende 4-Bit-Wert mindestens einen Fehler enthält. Daher kann durch Beobachten des Fehlerindikatorsignal-Wertes ermittelt werden, ob das Speicherzellenfeld 42 einen Defekt enthält oder nicht.
Beim Halbleiterspeicherchip 30 nach dieser Ausführungsform wird ein nicht verbundener Anschluß, der gewöhnlich nicht benutzt worden ist, als Ausgabeanschluß für das Fehlerindikatorsignal verwendet. Daher ist es nicht notwendig, einen Anschluß zu schaffen, der lediglich der Ausgabe des Fehlerindikators dient. Damit kann ein Anstieg der Anschlußanzahl verhindert werden. Weil vier Bit des Speicherzellenfeldes gleichzeitig geprüft werden können, kann die für die Prüfung des Speicherzellenfeldes notwendige Zeit im Vergleich zu einem Speicherchip mit einer 1MBit * 1-Struktur vermindert werden. Es ist nicht notwendig, die Defektheit eines jeden Bit des Speicherzellenfeldes individuell festzustellen. Statt dessen ist es nur erforderlich, zu ermitteln, ob vier Bit als ganzes korrekt sind oder ein defektes Bit enthalten. Daher ist nur ein Fehlerindikator-Ausgabeanschluß notwendig. Damit kann man einen Anstieg der Anschlußanzahl verhindern.
Fig. 15 zeigt das Blockschaltbild eines Halbleiterspeicherchips 160 mit einer 256kBit * 4-Struktur nach einer zweiten Ausführungsform der Erfindung. Der in Fig. 15 dargestellte Halbleiterspeicherchip 160 unterscheidet sich von dem in Fig. 4 gezeigten Halbleiterspeicherchip 30 dahingehend, daß er anstelle der Testmodusschaltung 60 eine interne Schaltung, die für den gewöhnlichen Betrieb, der im Halbleiterspeicherchip 160 ausgeführt wird, verwendet wird, einen I/O-Anschluß 164, der für die interne Schaltung benutzt wird, und eine Testmodusschaltung 162, die mit den I/O-Anschlüssen 62, dem Dateneingabepuffer 44 und dem Datenausgabepuffer 46 verbunden ist, aufweist. Die Testmodusschaltung 162 wird von der Testmodus- Steuerschaltung 58 gesteuert, um im Testbetrieb das Fehlerindikatorsignal über den I/O-Anschluß 164 auszugeben. In den Fig. 15 und 4 sind dieselben Teile und Abschnitte mit denselben Bezugszeichen und Namen versehen. Sie weisen dieselbe Funktion auf. Daher werden sie hier nicht im Detail beschrieben.
Wie in Fig. 16 gezeigt ist, unterscheidet sich die Testmodusschaltung 162 von der in Fig. 7 dargestellten Testmodusschaltung 60 dahingehend, daß zusätzlich ein Selektor 166 gebildet ist, dessen erster Eingang mit dem Ausgang der Überlagerungslogik 120 und dessen zweiten Eingang mit der (nicht dargestellten) internen Schaltung verbunden ist. Der Selektor 166 wird vom Teststeuersignal 98 gesteuert, um selektiv den Ausgang der Überlagerungslogik 120 oder den Ausgang der internen Schaltung mit dem I/O-Anschluß 164 zu verbinden. In den Fig. 16 und 7 sind dieselben Teile und Abschnitte mit denselben Bezugszeichen und Namen versehen. Sie weisen dieselbe Funktion auf und werden daher hier nicht im Detail beschrieben.
Der Halbleiterspeicherchip 160 und die Testmodusschaltung 162 arbeiten bei der zweiten Ausführungsform folgendermaßen. Im gewöhnlichen Lese- und Schreibbetrieb ist das Teststeuersignal 98 wie oben beschrieben auf dem L-Pegel fixiert. Alle Schalter 122, 124, 126 und 128 sind geschlossen. Daher sind die I/O-Anschlüsse DO1-DO4 mit dem Dateneingabepuffer 44 und dem Datenausgabepuffer 46 verbunden. Wie in Fig. 17 gezeigt ist, wählt der Selektor 166 den Ausgang der internen Schaltung zum Verbinden mit dem I/O-Anschluß 164 aus. Im gewöhnlichen Schreibbetrieb empfangen die I/O-Anschlüsse DO1-DO4 die Daten, die in das Speicherzellenfeld 42 eingeschrieben werden sollen.
Im gewöhnlichen Lesebetrieb werden die aus dem Speicherzellenfeld 42 ausgelesenen Daten von den I/O-Anschlüsse DO1-DO4 nach außen abgegeben. Die (nicht dargestellte) interne Schaltung überträgt Signale von und zu externen Schaltungen über den I/O-Anschluß 164.
Im Testmodus erreicht das Teststeuersignal 98 abwechselnd den H- und L-Pegel mit vorbestimmter Taktung. Wenn das Teststeuersignal 98 auf dem L-Pegel liegt, ist jeder der Schalter 122-128 ähnlich wie beim gewöhnlichen Lese- und Schreibbetrieb geschlossen. Erreicht das Teststeuersignal 98 den H-Pegel, sind alle Schalter 122, 124, 126 und 128 geschlossen. Der Selektor 166 verbindet den Ausgang der Überlagerungslogik 120 mit dem I/O-Anschluß 164.
Wie in Fig. 16 dargestellt ist, vergleicht z. B. der Datenkomparator 130 in der 1-Bit-Testmodusschaltung 112 ein vom Speicherblock 42a gelesenes Bit so mit dem 1-Bit-Erwartungswert, der über den I/O- Anschluß DO1 zugeführt wird, wie das bereits unter Bezugnahme auf Fig. 7 beschrieben worden ist. Stimmen beide Bit miteinander überein, dann legt der Datenkomparator 130 ein Signal mit L-Pegel an die Überlagerungslogik 120 an. Sonst legt er ein Signal mit H-Pegel an die Überlagerungslogik 120 an. Die anderen Datenkomparatoren 132, 134 und 136 führen jeweils mit einem Bit, das vom entsprechenden Speicherblock 42b, 42c oder 42d gelesen wird, ähnliche Operationen aus, und legen die Vergleichsergebnisse an die Überlagerungslogik 120 an.
Wie oben ausgeführt worden ist, führt die Überlagerungslogik 120 dem I/O-Anschluß 164 über den Selektor 166 das Fehlerindikatorsignal zu, das sich auf einem H-Pegel befindet, wenn mindestens eines der Vergleichsergebnisse von den Datenkomparatoren 130, 132, 134 und 136 eine Nicht-Übereinstimmung anzeigt. Es ist auf dem L-Pegel, wenn alle eine Übereinstimmung anzeigen. Durch Untersuchen des Wertes des Fehlerindikatorsignals, das am I/O-Anschluß 164 auftritt, ist es möglich, zu bestimmen, ob alle von derselben Adresse in den Speicherblöcken 42a-42d gelesenen Daten korrekt sind oder nicht.
Beim Halbleiterspeicherchip nach der zweiten Ausführungsform wird der I/O-Anschluß, der im gewöhnlichen Betrieb für die interne Schaltung benutzt wird, im Testbetrieb zum Ausgeben des Fehlerindikatorsignals verwendet. Daher ist es nicht notwendig, einen Anschluß zu bilden, der lediglich zur Ausgabe des Fehlerindikatorsignals dient. Damit steigt die Anzahl der Anschlüsse nicht an. Weil gleichzeitig vier Datenbit im Speicherzellenfeld getestet werden können, kann die Testzeit verkürzt werden.
Die Halbleiterspeicherchips nach der ersten und zweiten Ausführungsform weisen die folgenden Vorteile hinsichtlich der Prüfung einer Mehrzahl von Halbleiterspeicherchips auf. Bei der Prüfung einer Mehrzahl von Halbleiterspeicherchips ist es im allgemeinen nicht notwendig, verschiedene Daten als Testdaten zu verwenden, die in die Speicherzellenfelder geschrieben werden. Daher können dieselben Testdaten an dieselbe Adresse in allen gerade geprüften Halbleiterspeicherchips geschrieben werden. Wenn die Daten an denselben Adressen geprüft werden, können dieselben Werte als Erwartungswerte an alle I/O-Anschlüsse der Mehrzahl von Halbleiterspeicherchips angelegt werden. Damit kann ein einzelner Tester verwendet werden, und die vom Tester bereitgestellten 4-Bit- Daten können geteilt und an die jeweiligen Halbleiterspeicherchips angelegt werden. Im Zusammenhang mit jedem Halbleiterspeicherchip erhält man ein Fehlerindikatorsignal. Für den Tester ist nur ein Anschluß pro Halbleiterspeicherchip notwendig, um das Signal zu empfangen.
Die Lesedaten können dem Tester über den I/O-Anschluß zugeführt werden, um sie in Abweichung von den Ausführungsformen, bei denen der Vergleich vom Halbleiterspeicherchip selbst durchgeführt wird, vom Tester selbst mit dem Erwartungswert vergleichen zu lassen. In diesem Fall steigt die Anzahl der im Tester notwendigen Anschlüsse proportional zur Anzahl der gewöhnlichen Halbleiterspeicherchips, die geprüft werden sollen, und der Anzahl der Anschlüsse des gewöhnlichen Halbleiterspeicherchips an. Entsprechend den Halbleiterspeicherchips nach den obigen Ausführungsformen der Erfindung kann jedoch eine Mehrzahl von Halbleiterspeicherchips schnell und innerhalb kurzer Zeit geprüft werden, ohne daß die Anzahl der Tester-Anschlüsse erheblich ansteigt.
Fig. 17 zeigt ein Blockschaltbild eines Halbleiterspeicherchips 180 nach einer dritten Ausführungsform der Erfindung. Der in Fig. 17 dargestellte Halbleiterspeicherchip 180 unterscheidet sich vom in Fig. 4 gezeigten Halbleiterspeicherchip 30 nach der ersten Ausführungsform dahingehend, daß er eine Testmodusschaltung 182 anstelle der Testmodusschaltung 60 zum Ausgeben des Fehlerindikatorsignals an den Fehlerindikator-Ausgabeanschluß 64 von Fig. 4 aufweist. Im Betrieb zum Lesen und Vergleichen von Daten im Testmodus speichert die Testmodusschaltung 182 temporär das Vergleichsergebnis, z. B. in einer Latch-Schaltung, und gibt es über einen der I/O-Anschlüsse 62 (z. B. den I/O-Anschluß DO1) im nächsten Betriebszyklus aus. In den Fig. 17 und 4 sind dieselben Teile und Abschnitte mit denselben Bezugszeichen und Namen versehen. Sie weisen dieselbe Funktion auf und werden daher hier nicht im Detail beschrieben.
Fig. 18 zeigt ein Blockschaltbild der Testmodusschaltung 182 von Fig. 17. Die in Fig. 18 dargestellte Testmodusschaltung 182 unterscheidet sich von der in Fig. 17 gezeigten dahingehend, daß sie eine Latch-Schaltung 184 und einen Selektor 186 aufweist. Ein Eingang der Latch-Schaltung 184 ist mit dem Ausgang der Überlagerungslogik 120 verbunden. Die Latch-Schaltung 184 verriegelt das Fehlerindikatorsignal 150 in Abhängigkeit von einem Latch-Signal 188, das mit einer vorbestimmten Beziehung hinsichtlich der Ausgabetaktung des Fehlerindikatorsignals 150 von der Überlagerungslogik 120 angelegt wird. Der Selektor 186 ist vom Taktsignal abhängig, um entweder den Anschluß des Schalters 122 oder den Ausgang der Latch-Schaltung 184 für die Verbindung mit dem I/O- Anschluß DO1 auszuwählen. In den Fig. 18 und 7 sind dieselben Teile und Abschnitte mit denselben Bezugszeichen und Namen versehen. Sie weisen dieselbe Funktion auf und werden daher hier nicht im Detail beschrieben.
Fig. 19 zeigt das Blockschaltbild eines Beispiels für die Latch- Schaltung 184. Wie in Fig. 19 dargestellt ist, weist die Latch- Schaltung 184 einen Inverter 192 zum Invertieren des Latch-Signals 188, ein Transfergatter 194, das vom Latch-Signal 188 und dem Ausgangssignal des Inverters 192 betrieben wird, und ein Latch, das über das Transfergatter 194 das Fehlerindikatorsignal 150 empfängt und von den Invertern 196 und 198 gebildet wird, auf. Der Ausgang des Inverters 198 und der Eingang des Inverters 196 sind mit dem Transfergatter 194 verbunden. Der Ausgang des Inverters 196 und der Eingang des Inverters 198 sind miteinander verbunden, und das Potential an diesem verbundenen Abschnitt bildet das Fehlerindikatorsignal 190.
Die in Fig. 18 dargestellte Testmodusschaltung 182 arbeitet folgendermaßen. Im gewöhnlichen Lesebetrieb oder gewöhnlichen Schreibbetrieb ist das Teststeuersignal 98 auf dem L-Pegel fixiert. Der Selektor 186 verbindet den Schalter 122 mit dem I/O-Anschluß DO1. Daher werden der Dateneingabepuffer 44 und der Datenausgabepuffer 46 mit den I/O-Anschlüssen DO1-DO4 in derselben Weise verbunden, wie das beim gewöhnlichen Lesebetrieb oder gewöhnlichen Schreibbetrieb der in Fig. 7 dargestellten Testmodusschaltung 60 der Fall ist. Der Betrieb wird derselben Weise ausgeführt.
Im Testmodusbetrieb erreicht das Teststeuersignal 98 mit vorbestimmter Taktung abwechselnd den H- und den L-Pegel. Befindet sich das Teststeuersignal 98 auf dem L-Pegel, sieht die Verbindung der Testmodusschaltung 182 wie oben beschrieben aus. Erreicht das Teststeuersignal 98 den H-Pegel, ändert sich die Verbindung der Testmodusschaltung 182 folgendermaßen. In einem ersten Betriebszyklus verbindet der Selektor 186 den Schalter 122 und den I/O-Anschluß DO1. Der Schalter 122 ist offen. Damit empfängt der Datenkomparator 130 ein Bit, das vom Speicherblock 42a gelesen worden ist, und den Erwartungswert, der vom I/O-Anschluß DO1 zugeführt wird. Der Datenkomparator 130 legt das Signal, das das Vergleichsergebnis angibt, d. h. ein Signal mit L-Pegel, das eine Übereinstimmung, oder ein Signal mit H-Pegel, das eine Nicht- Übereinstimmung anzeigt, an die Überlagerungslogik 120 an.
Die anderen Komparatoren 132, 134 und 136 arbeiten hinsichtlich der Daten, die aus den Speicherblöcken 42b, 42c und 42d gelesen werden, und den Erwartungswerten ähnlich. Jedes Signal, das das Vergleichsergebnis angibt, wird der Überlagerungslogik 120 zugeführt. Die Überlagerungslogik 120 überlagert diese vier Signale und legt das Fehlerindikatorsignal 150, das auf dem L-Pegel liegt, wenn alle Eingangssignale einen L-Pegel aufweisen, und das sonst auf dem H-Pegel liegt, an die Latch-Schaltung 184 an. Die Latch- Schaltung 184 speichert in Abhängigkeit vom Latch-Signal 188 temporär das Fehlerindikatorsignal 150 und legt es an den Selektor 186 an.
Im nachfolgenden Betriebszyklus im Testmodus verbindet der Selektor 186 den Ausgang der Latch-Schaltung 184 mit dem I/O-Anschluß DO1. Dadurch wird das von der Überlagerungslogik 120 zugeführte Fehlerindikatorsignal 150 über den I/O-Anschluß DO1 ausgegeben. Der Tester legt während des ersten Betriebszyklus im Testmodus den Erwartungswert an jeden der I/O-Anschlüsse DO1-DO4 an und liest im nächsten Betriebszyklus das Fehlerindikatorsignal 150 vom I/O- Anschluß DO1. Durch Untersuchen des Wertes des Fehlerindikatorsignals 150 ist es möglich, zu ermitteln, ob alle Daten an der fraglichen Adresse in den Speicherblöcken 42a-42d korrekt sind oder nicht.
Im Halbleiterspeicherchip nach der dritten Ausführungsform werden die I/O-Anschlüsse auch als Anschlüsse zum Ausgeben des Fehlerindikatorsignals verwendet. Obwohl die Zeit zum Ausführen des Testes etwas länger als die Testzeit bei der ersten und zweiten Ausführungsform ist, ist kein besonderer Anschluß zur Ausgabe des Fehlerindikatorsignals notwendig. Daher steigt die Anzahl der Anschlüsse nicht an.
Fig. 20 zeigt ein Schaltbild für ein weiteres Beispiel der Latch- Schaltung 184. Wie in Fig. 20 dargestellt ist, weist die Latch- Schaltung 184 einen Feldeffekttransistor 200 und einen Kondensator 202 auf. Das Latch-Signal 188 wird an das Gate des Feldeffekttransistors 200 angelegt. Wenn der Feldeffekttransistor 200 in Abhängigkeit vom Latch-Signal 188 durchschaltet, wird das Fehlerindikatorsignal 150 an den Kondensator 202 angelegt. Wird der Feldeffekttransistor 200 gesperrt, bleibt eine Ladung entsprechend dem Fehlerindikatorsignal im Kondensator 202 zurück. Das Potential der Verbindung zwischen dem Feldeffekttransistor 200 und dem Kondensator 202 bildet das ausgegebene Fehlerindikatorsignal 190.

Claims (10)

1. Halbleiterspeichereinrichtung, gekennzeichnet durch
ein Mittel (58) zum Anlegen eines Modusbestimmungssignals (98) mit einem ersten und einem zweiten Wert, die voneinander verschieden sind,
ein Speichermittel (42) mit einer Mehrzahl von Speicherabschnitten (42a-42d),
ein Auswahlmittel (34, 36, 38, 40) zum Auswählen derselben Adresse in jedem Speicherabschnitt (42a-42d) zum Lesen und Schreiben von Daten,
eine Mehrzahl von Eingabe/Ausgabeanschlüssen (DO1-DO4), die jeweils entsprechend einem der Speicherabschnitte (42a-42d) gebildet sind, zum Übertragen der Daten, die von der Auswahlschaltung (34, 36, 38, 40) gelesen und geschrieben werden, und
eine Mehrzahl von Vergleichsmitteln (112, 114, 116, 118), die zwischen dem Auswahlmittel (34, 36, 38, 40) und der Mehrzahl von Eingabe/Ausgabeanschlüssen (DO1-DO4) und jeweils entsprechend einem der Speicherabschnitte gebildet sind, wobei jedes Vergleichsmittel (112, 114, 116, 118) vom zweiten Wert des Modusbestimmungssignals (98) abhängig ist, um die aus dem Speicherbereich (42a-42d) gelesenen Daten mit den über den entsprechenden Eingabe/Ausgabeanschluß (DO1-DO4) zugeführten Daten zu vergleichen.
2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch
ein Übereinstimmungs-Erfassungsmittel (120), das mit einem Ausgang des jeweiligen Vergleichsmittels (112, 114, 116, 118) verbunden ist, um zu erfassen, ob alle aus den jeweiligen Speicherabschnitten (42a-42d) ausgelesenen Daten mit den Daten übereinstimmen, die über die entsprechenden Eingabe/Ausgabeanschlüsse (DO1-DO4) zugeführt werden.
3. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch einen nicht-verbundenen Eingabe/Ausgabeanschluß (64), der im gewöhnlichen Betrieb nicht benutzt wird und mit einem Ausgang des Übereinstimmung-Erfassungsmittels (120) verbunden ist.
4. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch
eine vorbestimmte interne Schaltung, die so betreibbar ist, daß sie eine externe Datenübertragung ausführen kann, wenn das Modusbestimmungssignal (98) den ersten Wert aufweist,
einen Eingabe/Ausgabeanschluß (164) für die interne Schaltung, und
ein Schaltmittel (166), das mit der internen Schaltung und einem Ausgang des Übereinstimmungs-Erfassungsmittels (120) verbunden ist, zum selektiven Verbinden der internen Schaltung oder des Ausgangs des Übereinstimmungs-Erfassungsmittels (120) mit dem Eingabe/Ausgabeanschluß (164) für die interne Schaltung in Abhängigkeit vom Modusbestimmungssignal (98).
5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die Mehrzahl von Vergleichsmitteln (112, 114, 116, 118) ein erstes Vergleichsmittel (112) aufweist,
die Mehrzahl von Eingabe/Ausgabeanschlüssen (DO1-DO4) einen ersten Eingabe/Ausgabeanschluß (DO1) entsprechend dem ersten Vergleichsmittel (112) aufweist, und
die Halbleiterspeichereinrichtung ferner ein Speichermittel (184) zum temporären Speichern einer Ausgabe des Übereinstimmung-Erfassungsmittels (120),
ein Schaltmittel (186), das zwischen dem ersten Eingabe/Ausgabeanschluß (DO1) und dem ersten Vergleichsmittel (112) gebildet ist, zum selektiven Verbinden des ersten Vergleichsmittels (112) oder eines Ausgangs des Speichermittels (184) mit dem ersten Eingabe/Ausgabeanschluß (DO1), und
ein Verbindungssteuermittel (58), das vom zweiten Wert des Modusbestimmungssignals (98) abhängig ist, um verschiedene Verbindungen des Schaltmittels (186) in einem bestimmten Betriebszyklus und anschließend in einem anderen Betriebszyklus auszuwählen, aufweist.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die einzelnen der Mehrzahl von Speicherabschnitten (42a-42d) jeweils dieselbe Speicherkapazität aufweisen.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung Speicherabschnitte (42a-42d) aufweist, deren Anzahl gleich einer Potenz von zwei ist.
8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung vier Speicherabschnitte (42a-42d) aufweist.
9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jedes der Vergleichsmitteln (112, 114, 116, 118)
ein Schaltmittel (122, 124, 126, 128), das zwischen dem Auswahlmittel (34, 36, 38, 40) und dem entsprechenden Eingabe/Ausgabeanschluß (DO1-DO4) und jeweils entsprechend einem der Speicherabschnitte (42a-42b) gebildet ist, um selektiv eine elektrische Verbindung zwischen dem Auswahlmittel (34, 36, 38, 40) und dem Eingabe/Ausgabeanschluß (DO1-DO4) in Abhängigkeit vom Modusbestimmungssignal (98) herzustellen oder zu unterbrechen, und
eine Vergleichsschaltung (130, 132, 134, 136), die sich zwischen dem Auswahlmittel (34, 36, 38, 40) und dem entsprechenden der Eingabe/Ausgabeanschlüsse (DO1-DO4) parallel zum Schaltmittel (122, 124, 126, 128) gebildet ist, und die entsprechend einem der Speicherbereiche (42a-42d) gebildet ist, zum Vergleichen der Daten, die vom Auswahlmittel (34, 36, 38, 40) zugeführt werden, mit den Daten, die extern über den Eingabe/Ausgabeanschluß (DO1-DO4) angelegt werden, aufweist.
10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch
einen ersten und einen zweiten Anschluß zum Empfangen von extern angelegten Steuersignalen, wobei
das Mittel (58) zum Anlegen des Modusbestimmungssignals (98) ein Mittel (58) zum Ausgeben des ersten Wertes in einem gewöhnlichen Betrieb und zum Ausgeben des zweiten Wertes in Abhängigkeit von einer Änderung in einer vorbestimmten Reihenfolge der Steuersignale, die dem ersten und einen zweiten Anschluß zugeführt werden, aufweist.
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