DE19724956A1 - Serieller Wiedereinlese-Laufwerks- Schnittstellenschaltkreis - Google Patents

Serieller Wiedereinlese-Laufwerks- Schnittstellenschaltkreis

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Description

Die vorliegende Erfindung bezieht sich auf magnetische Plattenlaufwerke und insbesondere auf einen seriellen Wiedereinlese-Laufwerks-Schnittstellenschaltkreis zum Wiedereinlesen von in verschiedenen Registern innerhalb eines Schreib/Lese-Kanal-Schaltkreises gespeicherten Daten.
In jüngster Zeit wurde die Datenspeicher- und lesetechnik schnell und stark ver­ bessert, um sehr schnelle Speichervorrichtungen hoher Kapazität zu erzeugen, wie etwa Festplattenlaufwerke, die weithin als Hilfsspeicher für Computersysteme verwendet wer­ den.
In den magnetischen Plattenlaufwerken stellt der Schreib/Lesekanal Datenimpul­ se aus von einem mit den Köpfen verbundenen Vorverstärker übertragenen Lesesignalen fest und dekodiert sie, um sie an den DDC (Plattendatenkontroller, disk data controller) anzulegen, und dekodiert umgekehrt Schreibdaten von dem DDC, um sie an den Vor­ verstärker anzulegen. Wenn Daten eingelesen werden, verstärkt der Vorverstärker mit­ tels der Köpfe von den Platten (dem Aufzeichnungsmedium) aufgenommene Signale, um sie an den Schreib/Lese-Kanal-Schaltkreis anzulegen, und beim Aufzeichnen von Daten wählt er in Antwort auf die Anweisung des DDC einen Kopf aus, um die von dem Schreib/Lese-Kanal-Schaltkreis erhaltenen, kodierten Schreibdaten auf der ent­ sprechenden Platte aufzuzeichnen.
Der Schreib/Lese-Kanal-Schaltkreis steuert seine internen Schaltkreise unter der Steuerung einer zentralen Verarbeitungseinheit (CPU) durch eine interne, eingebaute, serielle Schnittstelle. Verschiedene Zustände der internen Schaltkreisblöcke des Schreib/Lese-Kanal-Schaltkreises werden über die serielle Schnittstelle zur CPU über­ tragen. Die obige, serielle Schnittstelle ist nämlich eine bidirektionale Schnittstelle, die eine Schnittstelle zwischen dem Schreib/Lese-Kanal-Schaltkreis und der CPU bildet.
Zum Beispiel umfaßt der Schreib/Lese-Kanal-Schaltkreis einen Kodierer/Deko­ dierer (ENDEC, Encoder/DECoder), der Aufzeichnungsdaten dekodiert und synchrone Lesedaten kodiert, einen Impuls- und Servodetektor, der die Amplitude eines Signalim­ pulses detektiert, um Positionsfehlersignale zu erzeugen, und die Spitzenwerte der Am­ plituden der vorverstärkten Signale detektiert, und einen Datenseparator, der Lesedaten, die mit speziellen Taktraten synchronisiert sind, von Datenimpulsen trennt, die von dem Impuls- und Servodetektor erzeugt wurden, und umfaßt außerdem einen automatischen Verstärkungssteuerungsschaltkreis (AGC, automatic gain control), ein programmier­ bares Filter, einen Hysteresequalifizierer usw. Jeder der internen Schaltkreise besitzt entsprechende Register zum Speichern von Informationen, die zur Betriebssteuerung des entsprechenden Schaltkreises verwendet werden.
Die eingebaute, serielle Schnittstelle in dem Schreib/Lese-Kanal-Schaltkreis besitzt eine Anzahl von n seriellen Schnittstellenregistern (hiernach als "Zustandssteue­ rungsregister" bezeichnet). Zum Beispiel sind die n Zustandssteuerungsregister die ent­ sprechenden Register zum Einstellen des Zustands niedriger Spannung, des Datenmo­ dus-Trennaustands, des Servomodus-Trennzustands, des Filterboost-Zustands, des Da­ tenschwellwerts, des Servoschwellwerts, des Daten-Wiederspeicherzustands, des AGC-Pegels, usw. Jedes dieser Register besitzt einen speziellen Steuerungswert zum Ein­ stellen der entsprechenden Funktionen.
Die CPU legt die seriellen Schnittstellen-Steuerungsdaten, wie also SDEN, SDA-TE und SLCK, an die obige, serielle Schnittstelle an, wobei SDEN ein Datenüber­ tragungs-Freigabesignal, SDATA die seriellen Daten der CPU und SCLK ein serielles Taktsignal sind. SDATA umfassen die Adresse zur Auswahl des speziellen Zustands­ steuerungsregisters der seriellen Schnittstelle und die Daten zum Lesen (oder Schreiben) des Steuerungszustands des durch die obige Adresse ausgewählten Registers. Die Adres­ se der seriellen Daten umfaßt die Schreib/Lese-Auswahlbits zur Steuerung der Daten­ schreib- und/oder Datenleseauswahl.
Wenn das serielle Schnittstellen-Steuerungssignal angelegt wird, greift die CPU entsprechend der Adresse in den seriellen Daten SDATA auf das Zustandssteuerungs­ register zu und liest (oder schreibt) den Steuerungszutand aus dem (bzw. in das) Regi­ ster, auf das entsprechend den Daten in SDATA zugegriffen wird. Die Schreib- oder Leseauswahl wird entsprechend dem binärlogischen Zustand des Schreib/Lese-Auswahl­ bits in der Adresse durchgeführt. Wenn der Steuerungszustand Schreiben ist, lädt die serielle Schnittstelle den obigen Steuerungszustand in den entsprechenden Schaltkreis des Schreib/Lese-Kanal-Schaltkreises. Wenn der Steuerungszustand Lesen ist, lädt die serielle Schnittstelle den augenblicklichen Steuerungszustand des Zustandssteuerungs­ registers, auf das zugegriffen wird, in die seriellen Daten SDATA, um sie zur CPU zu übertragen.
Da der Schreib/Lese-Kanal-Schaltkreis auf einem einzigen Chip angeordnet ist, der von den Herstellern speziell entworfen ist, ist es klar, daß die Bitzahl der seriellen Schnittstellen zwischen dem Schreib/Lese-Kanal-Schaltkreis und der CPU je nach Her­ steller unterschiedlich ist. Die Bitzahl der seriellen Schnittstelle beträgt zum Beispiel 16 Bits, 18 Bits oder 8 Bits, was bedeutet, daß eine Vielzahl von Schnittstellen verwendet wird. Fig. 3 zeigt das serielle Schnittstellen-Steuerungssignal im Falle einer seriellen Schnittstelle von 16 Bits.
Um eine serielle Schnittstelle zwischen einem herkömmlichen Schreib/Lese-Kanal-Schaltkreis verschiedener Standards und einer herkömmlichen CPU zu bilden, müssen die entsprechenden Steuerungsformen der CPU oder des DSP (digitalen Signal­ prozessors) modifiziert werden, damit sie an die Bitzahl der seriellen Schnittstelle des Schreib/Lese-Kanal-Schaltkreises angepaßt werden. Um einen solchen Umstand zu vermeiden, ist es wünschenswert, einen seriellen Schnittstellenschaltkreis zu schaffen, der sich an Schreib/Lese-Kanal-Schaltkreise verschiedener Standards anpaßt.
Zum Beispiel ist ein serieller Schnittstellenschaltkreis, der adaptiv die serielle Schnittstelle von Schreib/Lese-Kanal-Schaltkreisen verschiedener Standards unterstützt, in der koreanischen Patenanmeldung Nr. 96-41480 unter dem Titel "serieller Schnitt­ stellenschaltkreis" offengelegt.
Auch wenn der obige, serielle Schnittstellenschaltkreis, der in der koreanischen Patentanmeldung Nr. 96-41480 offengelegt ist, adaptiv die serielle Schnittstelle von Schreib/Lese-Kanal-Schaltkreisen verschiedener Standards unterstützt, kann die CPU nicht auf das serielle Schnittstellenregister zugreifen und seinen Inhalt lesen. Mit anderer Worten legt die CPU an die Zustandssteuerungsregister die seriellen Schnittstellen-Steuerungssignale, die adaptiv für verschiedene Bitzahlen sind, mittels des neu erfunde­ nen, seriellen Schnittstellenschaltkreises an, kann aber nicht den Steuerungszustand lesen, der in dem Zustandssteuerungsregister eingestellt ist. Insbesondere kann eine CPU mit Testmodus, in dem verschiedene Informationen des Schreib/Lese-Kanal-Schaltkreises in die spezielle serielle Schnittstelle geladen werden, nicht auf die obige, serielle Schnittstelle zugreifen.
Es ist eine Aufgabe der vorliegenden Erfindung, einen seriellen Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis zum Wiedereinlesen des Inhalts verschiedener Register in Schreib/Lese-Kanal-Schaltkreisen verschiedener Standards zu schaffen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen seriellen Schnitt­ stellen-Wiedereinlese-Laufwerks-Schaltkreis zu schaffen, der in der Lage ist, auf den augenblicklichen Steuerungszustandswert und den internen Signalverarbeitungszustand von Schreib/Lese-Kanal-Schaltkreisen verschiedener Standards zuzugreifen.
Diese und weitere Aufgaben werden entsprechend der vorliegenden Erfindung durch den in den beigefügten Patentansprüchen definierten, seriellen Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis gelöst.
Insbesondere umfaßt entsprechend der vorliegenden Erfindung ein serieller Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis zum Wiedereinlesen von in ver­ schiedenen Steuerungsregistern des Schreib/Lese-Kanal-Schaltkreises eines magnetischen Plattenlaufwerks gespeicherten Daten:
eine Steuerungseinheit zum Steuern des Betriebs des magnetischen Plattenlauf­ werks;
einen seriellen Schnittstellenschaltkreis zum Anlegen von seriellen Daten, eines seriellen Datenfreigabesignals und eines seriellen Taktsignals zum Freigeben verschiede­ ner Zustandssteuerungen für den Schreib/Lese-Kanal-Schaltkreis unter der Steuerung der Steuerungseinheit;
eine Wiedereinlese-Freigabesignal-Erzeugungseinheit zum Erzeugen eines Wiedereinlese-Freigabesignals durch Erhalt eines Lesezeitpunkteinstellwerts der Steue­ rungseinheit, des seriellen Taktsignals und des seriellen Datenfreigabesignals; und
eine Wiedereinleseeinheit zum Wiedereinlesen der Daten des Zustandssteue­ rungsregisters, die während des Freigabeintervalls des Wiedereinlesefreigabesignals, wenn die Steuerungseinheit die Wiedereinlesefreigabesteuerung steuert, an der Steue­ rungseinheit anliegen.
Die vorliegende Erfindung wird im folgenden genauer unter Bezugnahme auf die als Beispiele beigefügten Zeichnungen beschrieben.
Fig. 1 ist ein Blockdiagramm, das einen seriellen Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis nach einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 2 ist ein Zeitablaufdiagramm, das Zeitablaufdiagramme entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 3 ist ein Übertragungsformatdiagramm einer herkömmlichen, seriellen Schnittstelle.
Fig. 4 ist ein Blockdiagramm eines herkömmlichen Festplattenlaufwerks.
Für ein besseres Verständnis des seriellen Schnittstellenschaltkreises nach einem Ausführungsbeispiel der vorliegenden Erfindung, wird zunächst der Aufbau des her­ kömmlichen Festplattenlaufwerks unter Bezugnahme auf Fig. 4 beschrieben.
Wie in Fig. 4 gezeigt, werden Platten 110 von einem Spindelmotor 134 rotiert. Köpfe 112 sind jeweils auf entsprechenden Trägerarmen montiert, die sich von einer E-förmigen Anordnung 114 aus erstrecken, die mit einem rotierenden Schwingspulenstell­ glied 130 verbunden ist, und jeder Kopf ist über einer entsprechenden Plattenoberfläche der Platten 110 angeordnet. Beim Lesen verstärkt der Vorverstärker 116 die von einem der Köpfe 112 aufgenommenen Signale, um das analoge Lesesignal an den Schreib/Le­ se-Kanal-Schaltkreis anzulegen, und beim Schreiben schreibt der Vorverstärker 116 die kodierten, von dem Schreib/Lese-Kanal-Schaltkreis erhaltenen Schreibdaten über den entsprechenden Kopf 112 auf die Platte 110. Der Schreib/Lese-Kanal-Schaltkreis detek­ tiert und dekodiert die Datenimpulse aus den von dem Vorverstärker 116 angelegten Lesesignalen, um sie zum Plattendatenkontroller (DDC) 120 zu übertragen, und detek­ tiert umgekehrt die von dem DDC 120 erhaltenen Schreibdaten, um sie an den Vorver­ stärker 116 anzulegen.
Der DDC 120 schreibt von dem Hauptcomputer erhaltene Daten über den Schreib/Lese-Kanal-Schaltkreis und den Vorverstärker 116 auf die Platten und liest umgekehrt Daten von den Platten, um sie zum Hauptcomputer zu übertragen. Weiterhin stellt der DDC 120 eine bidirektionale Kommunikationsschnittstelle zwischen dem Hauptcomputer und einem Mikrokontroller 124 dar. Ein Puffer-RAM 122 speichert zeitweilig zwischen dem Hauptcomputer und sowohl dem Mikrokontroller 124 als auch dem Schreib/Lese-Kanal-Schaltkreis 118 übertragene Daten. Der Mikrokontroller 124 steuert die Spursuch- und Verfolgungsvorgänge in Abhängigkeit von den Schreib- oder Leseanweisungen, die von dem Hauptcomputer empfangen werden. Ein Speicher 126 speichert Ausführungsprogramme und verschiedene Einstellungswerte des Mikrokontrol­ lers 124. Ein Servoantrieb 128 erzeugt einen Treiberstrom zum Antrieb des Stellglieds 130 in Abhängigkeit von dem Positionssteuerungssignal der Köpfe 112, das von dem Mikrokontroller 124 angelegt wird, um diesen Strom an die Schwingspule des Stell­ glieds 130 anzulegen. Das Stellglied 130 bewegt die Köpfe 112 in Abhängigkeit von der Richtung und dem Betrag des an den Servoantrieb 128 angelegten Treiberstroms über die Platten. Ein Spindelmotorantrieb 132 treibt den Spindelmotor 134 zum Rotieren der Platten 110 an.
Wie in Fig. 1 gezeigt, ist ein serieller Schreib-Schnittstellenschaltkreis 4 ein Schaltkreis, der in der Lage ist, eine Schnittstelle zwischen der zentralen Verarbeitungs­ einheit und den Schreib/Lese-Kanal-Schaltkreisen verschiedener Standards zu bilden, und der in der zuvor erwähnten koreanischen Patentanmeldung Nr. 96-41480 offenge­ legt ist. Der obige, serielle Schreib-Schnittstellenschaltkreis 4 gibt serielle Daten, seriel­ le Datenfreigabesignale und serielle Taktsignale aus, um verschiedene Zustandssteuerun­ gen freizugeben, um sie an den Schreib/Lese-Kanal-Schaltkreis 6 eines bestimmten Standards unter der Steuerung der CPU 2 anzulegen. Die seriellen Daten, die seriellen Datenfreigabesignale und die seriellen Taktsignale werden an die serielle Schnittstelle des Schreib/Lese-Kanal-Schaltkreises 6 angelegt, um die Zustandssteuerungsregister innerhalb der seriellen Schnittstelle zu steuern.
Hiernach werden die seriellen Daten als Steuerungsregisterdaten (CRD), das serielle Taktsignal als Steuerungsregistertaktsignal (CRC) und das serielle Datenfreiga­ besignal als Steuerungsregisterfreigabesignal (CRE) bezeichnet.
Im folgenden wird ein Ausführungsbeispiel der vorliegenden Erfindung beschrie­ ben. Der Schnittstellen-Bitstandard des Schreib/Lese-Kanal-Schaltkreises 6 beträgt 16 Bit. Das Steuerungsregisterfreigabesignal (CRE), das Steuerungsregistertatsignal (CRC und die Steuerungsregisterdaten (CRD), die von dem seriellen Schreib-Schnitt­ stellenschaltkreis 4 ausgegeben werden, sind in Fig. 2 gezeigt. Die Steuerungsregister­ daten (CRD) besten aus 16 Bits, wobei das erste Bit R/ als Schreib/Lese-Auswahlbit dienen soll und die nächsten sieben Bits A0-A6 als Adreßbits dienen sollen und die letzten acht Bits D0-D7 für die Daten dienen sollen. Die Adreßbits A0-A6 stellen ein Signal zur Auswahl des spezifischen Zustandssteuerungsregisters der seriellen Schnitt­ stelle innerhalb des Schreib/Lese-Kanal-Schaltkreises 6 des 16-Bittyps dar, und die Datenbits D0-D7 stellen eine Information zum Lesen (oder Schreiben) des Steuerungs­ zustands des von den obigen Adreßbits A0-A6 ausgewählten Zustandssteuerungsregi­ sters dar. Das obige Schreib/Lese-Auswahlbit R/ ist ein Bit für die Schreib- oder Leseauswahlsteuerung. Übrigens entsprechen die Steuerungsregisterdaten (CRD) den ansteigenden Flanken des Steuerungsregistertaktsignals (CRC).
Der serielle Schreib-Schnittstellenschaltkreis 4 überträgt die Steuerungsregister­ daten (CRD), das Steuerungsregistertaktsignal (CRC) und das Steuerungsregisterfreiga­ besignal (CRE) unter der Steuerung der CPU 2 zum Schreib/Lese-Kanal-Schaltkreis 6. Um verschiedene Zustände der Zustandsregisters des Schreib/Lese-Kanal-Schaltkreises 6 entsprechend der vorliegenden Erfindung wiedereinlesen zu können, wird das Schreib/Lese-Auswahlbit R/ der obigen Steuerungsregisterdaten (CRD) auf logisch "hoch" gesetzt.
Danach lädt die CPU 2 den Lesezeitpunktswert "8" in das Register A 8. Der durch den Wert "8" eingestellte Zeitpunktswert entspricht der Datenbitzahl der aus 16 Bits bestehenden Steuerungsregisterdaten (CRD). Der eingestellte Zeitpunktswert "8" des Registers A 8 wird an den Eingangsanschluß A eines Komparators 12 angelegt. Übrigens wird das Steuerungsregistertaktsignal (CRC) an den Taktanschluß CK eines Zählers 10 angelegt. Folglich zählt der Zähler 10 das Steuerungsregistertaktsignal (CRC) und legt den gezählten Wert an den Eingangsanschluß B des Komparators 12 an. Der Komparator 12 gibt, wie in Fig. 2 gezeigt, ein Signal EQ aus, wenn der gezählte Wert gleich dem obigen, eingestellten Zeitpunktswert, also gleich "8", ist. Das Signal EQ wird über Flip-Flops 14, 16, 18, die in Abhängigkeit von dem Taktsignal CLK arbeiten, an den Taktanschluß CK eines D-Flip-Flops 20 angelegt. Wie in Fig. 2 ge­ zeigt, ist der Ausgang des D-Flip-Flops 14 DQ1, und der Ausgang des D-Flip-Flops 18 ist DQ2.
Der Eingangsanschluß des D-Flip-Flops 20 ist mit einer Pull-up-Quelle VDD verbunden und bringt das Ausgangssignal DQ3 während der ansteigenden Flanke des Signals DQ2, das an den Taktanschluß CK angelegt wird, auf den logisch "hohen" Zu­ stand und gibt das obige Ausgangssignal DQ3 im logisch "niedrigen" Zustand aus, wäh­ rend ein Sperrsignal des Steuerungsregisterfreigabesignals (CRE) von dem seriellen Schreib-Schnittstellenschaltkreis übertragen wird. Das Ausgangssignal DQ3 des D-Flip-Flops 20 wird, wie in Fig. 2 gezeigt, an einen Eingang eines UND-Gatters 22 angelegt, wie in Fig. 1 gezeigt.
Das Schreib/Lese-Auswahlsignal R/W, das von der CPU 2 übertragen wird, wird im logisch "hohen" Zustand an den anderen Eingang des UND-Gatters 22 ange­ legt. Folglich führt das UND-Gatter 22 eine logische Verbindung des Ausgangssignals DQ3 des D-Flip-Flops 20 mit dem Schreib/Lese-Auswahlsignal R/W durch, um ein Ausgangssignal AN1 zu erzeugen, das an einen Puffer 24 angelegt wird. Daher ist der Puffer gesperrt, während sich AN1 im logisch "hohen" Zustand befindet.
Wie in Fig. 2 gezeigt, entspricht das Intervall, während dessen sich das Aus­ gangssignal AN1 des UND-Gatters 22 im logisch "hohen" Zustand befindet, dem Da­ tenintervall D0-D7 der Steuerungsregisterdaten (CRD), die am Schreib/Lese-Kanal-Schaltkreis 6 anliegen. Während dieses Intervalls werden, da der Puffer 24 gesperrt ist, die Daten D0-D7 nicht zum Schreib/Lese-Kanal-Schaltkreis 6 übertragen, während nur das Schreib/Lese-Auswahlbit R/ der CRD und die Adresse A0-A6 zum Schreib/Le­ se-Kanal-Schaltkreis 6 übertragen werden. Dieses Intervall ist nämlich das Freigabein­ tervall zum Wiedereinlesen der Daten des speziellen Steuerungsregisters innerhalb des Schreib/Lese-Kanal-Schaltkreises 6.
Die serielle Schnittstelle des Schreib/Lese-Kanal-Schaltkreises 6 greift entspre­ chend dem Schreib/Lese-Auswahlbit R/ und der Adresse A0-A6 der Steuerungs­ registerdaten (CRD), die von dem seriellen Schreib-Schnittstellenschaltkreis 4 übertragen werden, auf das Zustandssteuerungsregister der entsprechenden Adresse zu und liest Daten aus dem obigen Zustandssteuerungsregister, um sie an den CRD-Anschluß des Schreib/Lese-Kanal-Schaltkreises auszugeben. Die an den CRD-Anschluß übertragenen Ausgabedaten sind die seriellen Wiedereinlesedaten (RBD), die über einen Puffer 28 an einem Seriell/Parallel-Wandler 30 anliegen. Übrigens wird das Ausgangssignal DQ3 des D-Flip-Flops 20 in einem UND-Gatter 32 logisch mit dem Steuerungsregistertaktsignal (CRC) verbunden. Das Ausgangssignal des UND-Gatters 32, das in Fig. 2 als AN2-Signal gezeigt ist, legt während des Lesefreigabeintervalls die Taktsignale an den Seriell/Parallel-Wandler 30 an.
Der obige Seriell/Parallel-Wandler 30 besteht aus acht D-Flip-Flops D1-D8, und eine Verschiebung wird unter Synchronisation durch das Taktsignal AN2, das von dem UND-Gatter 32 übertragen wird, durchgeführt, wodurch die obigen, seriellen, Wiedereinlesedaten (RBD) in parallele Wiedereinlesedaten D(7 : 0) umgewandelt werden, die zu einem Register B ausgegeben werden. Die obigen, parallelen Wiedereinlesedaten D(7 : 0), die zeitweilig in einem Register B 34 gespeichert werden, werden von der CPU 2 gelesen.
Wie in Fig. 1 gezeigt, verbindet ein UND-Gatter 26 logisch ein Spannungs-Re­ setsignal PORB und das Steuerungsregisterfreigabesignal (CRE), um das Ergebnis an den Resetanschluß des Zählers 10 und des D-Flip-Flops 20 anzulegen, wodurch das obige Spannungs-Resetsignal PORB in einem logisch "niedrigen" Zustand angelegt wird, wenn die Spannung ausgeschaltet ist. Daher wenden der Zähler 10 und das D-Flip-Flop 20 durch das Spannungs-Resetsignal PORB oder das Steuerungsregisterfreigabesi­ gnal (CRE) initialisiert. Weiterhin wird das Spannungs-Resetsignal PORB auch an die Resetanschlüsse der D-Flip-Flops 14, 16, 18 angelegt. Ein UND-Gatter 36 verbindet das Spannungs-Resetsignal PORB logisch mit dem Steuerungsregisterfreigabesignal (CRE), um das Ergebnis an die Resetanschlüsse der D-Flip-Flops D1-D8 des Seriell/Parallel-Wandlers 30 anzulegen. Folglich wird der obige Seriell/Parallel-Wandler 30 durch das Spannungs-Resetsignal PORB oder das Steuerungsregisterfreigabesignal (CRE) initialisiert.
Auch wenn die vorliegende Erfindung unter Bezugnahme auf ein spezielles Aus­ führungsbeispiel des erfindungsgemäßen seriellen Schnittstellen-Wiedereinlese- Laufwerks-Schaltkreises mit einem Schreib/Lese-Kanal-Schaltkreis des 16 Bit-Typs erklärt wurde, ist für den Fachmann klar, daß der erfindungsgemäße serielle Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis auf alle Schreib/Lese-Kanal-Schalt­ kreise gleich welchen Standards anwendbar ist.

Claims (5)

1. Serieller Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis zum Wiederein­ lesen von in verschiedenen Steuerungsregistern eines Schreib/Lese-Kanal-Schaltkreises (6) eines magnetischen Plattenlaufwerks gespeicherten Daten, welcher umfaßt:
eine Steuerungseinheit (2) zum Steuern des Betriebs des magnetischen Platten­ laufwerks;
einen seriellen Schnittstellenschaltkreis zum Anlegen von seriellen Daten, eines seriellen Datenfreigabesignals und eines seriellen Taktsignals zum Freigeben verschiede­ ner Zustandssteuerungen für den Schreib/Lese-Kanal-Schaltkreis unter der Steuerung der Steuerungseinheit;
eine Wiedereinlese-Freigabesignal-Erzeugungseinheit zum Erzeugen eines Wiedereinlese-Freigabesignals durch Erhalt eines Lesezeitpunkteinstellwerts der Steue­ rungseinheit, des seriellen Taktsignals und des seriellen Datenfreigabesignals; und
eine Wiedereinleseeinheit zum Wiedereinlesen der Daten des Zustandssteue­ rungsregisters, die während des Freigabeintervalls des Wiedereinlesefreigabesignals, wenn die Steuerungseinheit die Wiedereinlesefreigabesteuerung steuert, an der Steue­ rungseinheit anliegen.
2. Serieller Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Wiedereinlese-Freigabesignal-Erzeugungseinheit umfaßt: ein Register (8) zum zeitweiligen Speichern des Lesezeitpunkteinstellwerts für die Steuerungseinheit;
einen Zähler (10) zum Zählen und Erzeugen des seriellen Takts;
einen Komparator (12) zum Erzeugen des Lesezeitpunkt-Startsignals, wenn der Ausgangswert des Zählers dem Lesezeitpunkt des Registers entspricht; und
einen Signalerzeugungsschaltkreis zum Erzeugen des Wiedereinlese-Freigabesi­ gnals, das aktiviert ist, bis das serielle Datenfreigabesignal gesperrt wird, nachdem es von dem Lesezeitpunkt-Startsignal freigegeben worden ist.
3. Serieller Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der Signalerzeugungsschaltkreis umfaßt:
eine Mehrzahl von Flip-Flops (14, 16, 18), um das Lesezeitpunkt-Startsignal zu verriegeln; und
ein Flip-Flop (20) zum Erzeugen eines hochgezogenen Zustands einer Pull-up-Spannung, die an den Eingangsanschluß angelegt wird, unter Verwendung des Ausgangs der Mehrzahl von Flip-Flops als Taktsignal, oder zum Erzeugen eines heruntergezoge­ nen Zustands bei Sperren des seriellen Datenfreigabesignals.
4. Serieller Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Wiedereinleseeinheit umfaßt:
eine Seriell/Parallel-Wandlereinheit (30) zum Umwandeln der seriellen Daten der verschiedenen Zustandssteuerungsregister, die von dem Schreib/Lese-Kanal-Schaltkreis (6) erhalten werden, in parallele Wiedereinlesedaten, die mit den seriellen Taktsignalen synchronisiert sind, um die Wiedereinlesedaten parallel auszugeben; und
ein Register (34) zum zeitweiligen Speichern des Ausgangs der Seriell/Parallel-Wandlereinheit, um weiter zu der Steuerungseinheit zu übertragen.
5. Serieller Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Wiedereinleseeinheit weiterhin einen Puffer an dem Vorderende der Seriell/Parallel-Wandlereinheit umfaßt.
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