DE19654163A1 - Schutzvorrichtung für eine Halbleiterschaltung - Google Patents

Schutzvorrichtung für eine Halbleiterschaltung

Info

Publication number
DE19654163A1
DE19654163A1 DE19654163A DE19654163A DE19654163A1 DE 19654163 A1 DE19654163 A1 DE 19654163A1 DE 19654163 A DE19654163 A DE 19654163A DE 19654163 A DE19654163 A DE 19654163A DE 19654163 A1 DE19654163 A1 DE 19654163A1
Authority
DE
Germany
Prior art keywords
region
substrate
type
conduction type
areas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19654163A
Other languages
English (en)
Other versions
DE19654163B4 (de
Inventor
Dae-Kyu Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19654163A1 publication Critical patent/DE19654163A1/de
Application granted granted Critical
Publication of DE19654163B4 publication Critical patent/DE19654163B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung bezieht sich auf eine Schutzvorrichtung für ei­ ne Halbleiterschaltung und insbesondere auf eine bilaterale Schutzvorrichtung mit der eine Halbleiterschaltung sowohl vor positiven als auch vor negativen Überspannungen geschützt wird.
Halbleitervorrichtungen besitzen oftmals Eingangs/Ausgangs-Schutz­ schaltungen, die die interne Schaltung der Halbleitervorrichtung gegenüber hohen Spannungen, wie beispielsweise einer elektrostatischen Entladung (ESD), schützen, die einem Eingangsanschluß oder einem Ausgangsanschluß der internen Schaltung unabsichtlich zugeführt wird. Herkömmliche Schutzvor­ richtungen verwenden eine Diode, einen Widerstand oder einen Transistor, um die internen Halbleiterschaltungen zu schützen. In letzter Zeit wurden sogar Thyristoren oder ein Silizium gesteuerter Gleichrichter (SCR) in Schutzvorrich­ tungen verwendet.
Die Fig. 1 zeigt eine schematische Schnittansicht, die eine herkömmli­ che elektrostatische Schutzvorrichtung darstellt, und einen Silizium gesteuer­ ten Gleichrichter (SCR) aufweist. Ein n-Gebiet 2 wird in einem p-Substrat 1 ausgebildet. Ein p⁺-Gebiet 3 und ein benachbartes n⁺-Gebiet 4 werden in dem n-Gebiet 2 ausgebildet. Ein zweites n⁺-Gebiet 5 wird im Substrat 1 ausgebildet. Das Gebiet 5 ist vom n-Gebiet 2 beabstandet. Die Tiefe des Übergangs des Gebiets 5 ist flacher als die des n-Gebiets 2 und ähnlich zur Tiefe des Über­ gangs des p⁺-Gebiets 3 und des n⁺-Gebiets 4. Eine Oxidschicht 10 wird zwi­ schen dem p⁺-Gebiet 3 und dem ersten n⁺-Gebiet 4 ausgebildet. Hierbei ent­ steht ein parasitärer pnp-Transistor, wobei das Gebiet 3 den Emitter, das Ge­ biet 2 die Basis und das Substrat 1 den Kollektor darstellt. Das p⁺-Gebiet 3 und das n⁺-Gebiet 4 sind mit dem Eingangs/Ausgangs-Anschluß PAD der Halbleitervorrichtung verbunden und werden gemeinsam als Anode bezeich­ net. Das n⁺-Gebiet 5 ist mit Masse Vss verbunden und wird als Kathode be­ zeichnet.
Wenn eine große positive Spannung an den Anschluß PAD angelegt wird, tritt im parasitären pnp-Transistor ein Durchbruch auf, wodurch der Strom über die Kathode auf Masse entladen wird. Der SCR besitzt einen Vorteil da­ hingehend, daß ein großer Strombetrag selbst durch einen kleinen Bereich des gesamten SCRs entladen werden kann. Die Durchbruchspannung des parasi­ tären pnp-Transistors (d. h. die Triggerspannung des SCR) ist jedoch sehr hoch, üblicherweise liegt sie zwischen 40 bis 70 Volt. Die internen Schaltungen der Halbleitervorrichtung können jedoch bereits durch eine ESD von weniger als 40 Volt beschädigt werden, weshalb sie ungeschützt sind.
Die Durchbruchsspannung des parasitären pnp-Transistors kann durch Erhöhung der Dotierdichte von entweder dem Substrat 1 oder dem n-Gebiet 2 verringert werden. So wurden bereits ein SCR mit geringer Triggerspannung (LVTSCR) und ein modifizierter bilateraler SCR (MLSCR) vorgeschlagen, die eine erhöhte Dotierdichte aufweisen, um die Triggerspannung zu verringern.
Die Fig. 2 zeigt eine schematische Schnittansicht, die einen herkömmli­ chen SCR mit geringer Triggerspannung (LVTSCR) darstellt. In einer SCR-Schutzvorrichtung gemäß Fig. 2 wird ein n⁺-Drain-Anstich 6 an der Schnitt­ stelle zwischen dem Substrat 1 und dem n-Gebiet 2 ausgebildet. Die Tiefe des Übergangs des Drain-Anstichs 6 ist ähnlich der Tiefe des zweiten n⁺-Ge­ biets 5. Eine dicke Oxidschicht 10 wird zwischen dem Drain-Anstich 6 und dem p⁺-Gebiet 3 ausgebildet. Ein isoliertes Gate 20 mit einem dünnen Gateisola­ tor 22 und einer Gateelektrode 24 wird über dem Substrat 1 ausgebildet und überbrückt den Drain-Anstich 6 und das zweite n⁺-Gebiet 5. Das Gate 20 und das n⁺-Gebiet 5 sind mit Masse verbunden. Der MLSCR unterscheidet sich vom LVSCR dahingehend, daß anstelle eines Gates eine Oxidschicht über dem Substrat abgeschieden wird und die n⁺-Gebiete 5 und 6 überbrückt.
Wenn am Anschluß PAD eine Überspannung angelegt wird, tritt zunächst ein Durchbruch zwischen dem Substrat 1 und dem Drain-Anstich 6 auf, bevor ein Durchbruch zwischen dem Substrat 1 und dem n-Gebiet 2 auftritt, da der Drain-Anstich 6 eine hohe n⁺-Ladungsträgerdichte aufweist. Darüber hinaus ist die Triggerspannung bzw. Auslösespannung sehr gering, da der MLSCR einen Metall-Oxid-Halbleiter (MOS)-Transistor aufweist, bei dem der Drain-Anstich 6 und das zweite n-Gebiet 5 eine jeweilige Source und Drain darstellen. Die Triggerspannung eines LVTSCR ist sehr gering und beträgt üblicherweise 10 bis 15 Volt.
Wenn eine positive Spannung unterhalb der Triggerspannung des LVTSCR dem Anschluß PAD zugeführt wird, fließt ein kleiner Strom zwischen der Anode und der Kathode. Wenn eine über der Triggerspannung des LVTSCR liegende positive Spannung dem Anschluß PAD zugeführt wird, schaltet der parasitäre vertikale pnp-Transistor EIN, wodurch der Überstrom nach Masse entladen wird, und die internen Schaltungen geschützt werden. Wenn der Durchbruch zwischen dem Drain-Anstich 6 und der Kathode auftritt, erhöht sich die Temperatur des Drain-Anstichs 6. Unter Hochspannungsbedin­ gungen wird jedoch der relative Hochtemperatur-Drain-Anstich 6 umgangen, da der Strom ebenso durch eine große Übergangsoberfläche des parasitären ho­ rizontalen npn-Transistors und den vertikalen pnp-Transistors entladen wird. Demzufolge besitzt der LSTSCR hervorragende Schutzeigenschaften gegen­ über positiver ESD.
Wenn eine relativ kleine negative ESD dem Anschluß PAD zugeführt wird, wird ein Elektron aus dem n-Gebiet 2 in das Substrat 1 ausgestoßen, wo­ durch ein Stromfluß entsteht, wenn eine schwache negative Spannung dem PAD-Anschluß zugeführt wird. Wenn eine große negative ESD-Spannung dem Anschluß PAD zugeführt wird, schaltet der aus dem n-Gebiet 2 (Emitter), dem Substrat 1 (Basis) und dem zweiten n⁺-Gebiet 5 (Kollektor) bestehende parasi­ täre Transistor ein, wodurch ein Stromentladungspfad geschaffen wird. Jedoch erhöht sich die Temperatur der Kathode, d. h. des zweiten n⁺-Gebiets 5 mit ih­ rer dazugehörigen Umgebung, da die Tiefe des Übergangs des zweiten n⁺-Gebiets 5 flach ist. Wenn der hohe Stromfluß die Temperatur der Kathode aus­ reichend anhebt, wird die Metallelektrode kurzgeschlossen oder unterbrochen, wodurch die Vorrichtung beschädigt wird. Demzufolge liefert ein herkömmlicher LVTSCR oder MLSCR keinen angemessenen Schutz gegenüber großen nega­ tiven Spannungen, die dem Anschluß PAD zugeführt werden.
Der Erfindung liegt daher die Aufgabe zugrunde eine Schutzvorrichtung für interne Schaltungen einer Halbleitervorrichtung zu schaffen, die einen von entweder einer positiven oder negativen Überspannung herrührenden Strom wirkungsvoll entladen kann, wodurch die Nachteile und Begrenzungen des Standes der Technik beseitigt werden.
Eine erfindungsgemäße Vorrichtung ist in einer Schutzvorrichtung für eine Halbleiterschaltung realisiert, die ein p-Halbleitersubstrat und erste und zweite voneinander beabstandete n-Gebiete aufweist, die im Substrat ausgebildet sind. Jedes im Substrat ausgebildete n-Gebiet besitzt ein p⁺- und ein erstes n⁺-Gebiet, welches darin ausgebildet ist. Jedes n-Gebiet besitzt darüber hin­ aus einen darin ausgebildeten n⁺-Drain-Anstich, der einen Abschnitt im Substrat in der Nähe des n-Gebiets aufweist. Die Drain-Anstiche sind derart ausgebildet, daß sie eine höhere Dotierstoffkonzentration bzw. Dotierdichte aufweisen als die in den n-Gebieten ausgebildeten n⁺-Gebiete. Zum Ausbilden eines MOS-Transistors wird ein Gate auf dem Substrat ausgebildet, wobei die n⁺-Drain-Anstiche als Source und Drain wirken. Das in einem n-Gebiet aus­ gebildete p⁺-Gebiet und n⁺-Gebiet ist mit einem Anschluß PAD der Halbleiter­ vorrichtung verbunden. Die p⁺- und ⁺-Gebiete des anderen n-Gebiets sind mit einem Versorgungsspannungsanschluß oder mit Masse verbunden, die als Vss der Halbleitervorrichtung bezeichnet wird. Das Gate ist mit Masse verbunden.
Die Schutzvorrichtung für eine Halbleiterschaltung gemäß der vorliegen­ den Erfindung schützt eine Halbleitervorrichtung sowohl vor positiven als auch vor negativen Überspannungen.
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher beschrieben.
Es zeigen:
Fig. 1 eine schematische Schnittansicht eines herkömmlichen elektro­ statischen Schutz-siliziumgesteuerten Gleichrichters (SCR);
Fig. 2 eine schematische Schnittansicht eines herkömmlichen Nieder­ spannungstrigger-SCR (LVTSCR);
Fig. 3 eine Schnittansicht einer elektrostatischen Schutzvorrichtung ge­ mäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 4 eine graphische Darstellung, die die Charakteristika einer elek­ trostatischen Schutzvorrichtung gemäß dem Ausführungsbeispiel nach Fig. 3 darstellt.
Eine elektrostatische Schutzvorrichtung gemäß einem bevorzugten erfin­ dungsgemäßen Ausführungsbeispiel ist in Fig. 3 allgemein dargestellt. Zwei n-Gebiete 2a und 2b sind in einem p-Substrat 1 ausgebildet. Die Gebiete 2a und 2b sind mit einem ausreichenden Abstand voneinander beabstandet, wo­ durch auf dem Substrat 1 Raum für n⁺-Gebiete 6a und 6b sowie das nachfol­ gend im Einzelnen beschriebene Gate 20 geschaffen wird. Im dargestellten Ausführungsbeispiel sind die Gebiete 2a und 2b mit einer ähnlichen Tiefe aus­ gebildet, obwohl die Erfindung nicht auf diesen Aufbau beschränkt ist.
Ein p⁺-Gebiet 3a und n⁺-Gebiet 4a werden in einem Gebiet 2a ausgebil­ det. Ein p⁺-Gebiet 3b und ein n⁺-Gebiet 4b werden im Gebiet 2b ausgebildet. Im dargestellten Ausführungsbeispiel sind die Gebiete 3a und 4a ebenso wie die Gebiete 3b und 4b beabstandet, obwohl die Erfindung nicht darauf be­ schränkt ist. Ein n⁺-Drain-Anstich 6a wird derart ausgebildet, daß er sowohl das Gebiet 2a als auch das Substrat 1 überlappt und kontaktiert. Ein zweiter n⁺-Drain-Anstich 6b wird ebenso derart ausgebildet, daß er die Grenze zwi­ schen dem Gebiet 2b und dem Substrat 1 überlappt. Die n⁺-Drain-Anstiche 6a und 6b werden in der Nähe eines zentralen Bereichs des Substrats 1 ausgebil­ det. Die Gebiete 2a, 2b, 3a, 3b, 4a, 4b, 6a und 6b sind hinsichtlich dieses mitt­ leren Bereichs bzw. Zentrums symmetrisch und identisch.
Für den Fachmann ergibt sich dadurch, daß ein Paar von vertikalen pnp-Transistoren Tr.1 und Tr.2 dadurch ausgebildet werden, wobei die entspre­ chenden Gebiete 3a und 3b als Emitter, die Gebiete 2a und 2b als Basis und das Substrat 1 als Kollektor für jeden Transistor dienen. Darüber hinaus wird ein horizontaler npn-Transistor Tr.3 ausgebildet, der mit seinem n-Gebiet 2b einen Emitter, dem Substrat 1 eine Basis und dem n-Gebiet 2a einen Kollektor aufweist.
Im dargestellten Ausführungsbeispiel wird auf dem Substrat 1 zum Aus­ bilden eines MOS-Transistors mit den Gebieten 6a und 6b als Source und Drain ein Gate 20 ausgebildet. Das Gate 20 besitzt eine leitende Schicht 24 und eine dünne isolierende Schicht 22, obwohl die Erfindung nicht auf diesen Aufbau beschränkt ist.
Die Gebiete 3a und 4a sind mit dem Eingangs/Ausgangs-Anschluß PAD der zu schützenden Halbleiterschaltung verbunden. Die Gebiete 3b und 4b sind mit einem ersten Spannungsanschluß verbunden, der sich entweder auf einen Versorgungsspannungsanschluß (Vdd) oder eine Masse (Vss) der Halbleiterschaltung bezieht. Das Gate 20 ist mit einem zweiten Spannungsan­ schluß verbunden, der auf Masse liegt. Die Arbeitsweise der erfindungsgemä­ ßen Schutzvorrichtung wird nachfolgend beschrieben. In der Beschreibung sind die Gebiete 3b und 4b mit Vdd verbunden. Wenn dem Anschluß PAD eine positive Spannung zugeführt wird, bildet sich eine Verarmungsschicht aus, da der Übergang des mit dem Anschluß PAD und dem Substrat 1 verbundenen Drain-Anstich in umgekehrter Richtung vorgespannt ist. Wenn die Spannung die Durchbruchsspannung des npn-Transistors Tr.1 übersteigt tritt ein Über­ gangs-Durchbruch auf und der Transistor Tr.1 wird eingeschaltet. Da der Kol­ lektorstrom des pnp-Transistors auch der Basisstrom des horizontalen npn-Transistors Tr.3 ist, wird ebenso der horizontale Transistor eingeschaltet, wo­ durch der Strom entladen wird.
Wenn eine negative Spannung dem Anschluß PAD zugeführt wird, wird eine Verarmungsschicht ausgebildet, da der Übergang des mit der Versor­ gungsspannung Vdd und dem Substrat 1 verbundene Drain-Anstichs 6b in um­ gekehrter Richtung vorgespannt ist. Wenn die Spannung groß genug ist, tritt Übergangs-Durchbruch auf und der vertikale pnp-Transistor Tr.2 wird einge­ schaltet. Da der Kollektorstrom des pnp-Transistors Tr.2 ebenso der Basis­ strom eines horizontalen npn-Transistors Tr.4 mit dem n-Gebiet 2a als Emitter, dem Substrat 1 als Basis und dem n-Gebiet 2b als Kollektor ist, wird der hori­ zontale Transistor Tr.4 eingeschaltet, wodurch der Strom entladen wird.
In einem weiteren Ausführungsbeispiel der Erfindung ist der gesamte Aufbau und die Arbeitsweise gleich der des bevorzugten Ausführungsbeispiels mit Ausnahme, daß die Dotierdichten fo der n⁺-Drain-Anstiche 6a und 6b grö­ ßer sind als die Dotierdichten der Gebiete 4a und 4b. Diese höheren Dotier­ dichten der n⁺-Drain-Anstiche 6a und 6b verringern die Übergangs-Durch­ bruchsspannung und verringern darüber hinaus die Triggerspannung.
Die Fig. 4 zeigt eine graphische Darstellung, die eine Charakteristik ei­ ner elektrostatischen bilateralen Schutzvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung darstellt. Eine horizontale Achse bezeichnet die Spannung während eine vertikale Achse den Strom angibt, wobei VT die Triggerspannung der bilateralen Vorrichtung gemäß dem erfindungsgemäßen bevorzugten Ausführungsbeispiel angibt.
Wie vorstehend beschrieben ist die erfindungsgemäße Schutzvorrichtung gemäß dem bevorzugten Ausführungsbeispiel eine bilaterale Vorrichtung, wo­ bei die Wirkung der vorliegenden Erfindung in der Tatsache begründet liegt, daß der Strom durch die SCR-Operation für positive und negative Überspan­ nungen entladen werden kann. Ein bevorzugtes Ausführungsbeispiel der vor­ liegenden Erfindung liefert eine Schutzvorrichtung, die aufgrund von am An­ schluß PAD der Halbleiterschaltung anliegenden entweder positiven oder ne­ gativen Überspannungen Strom entlädt, wodurch die Erfindung insbesondere für den Schutz von Wechselstromschaltungen geeignet ist.
Eine erfindungsgemäße Vorrichtung kann darüber hinaus wesentlich breiter charakterisiert werden, wobei sie ein Halbleitersubstrat 1 von einem er­ sten Leistungstyp mit voneinander beabstandeten ersten und zweiten Gebie­ ten 4 und 5 von einem zweiten Leitungstyp aufweisen kann. Jedes Gebiet des zweiten Leitungstyps besitzt ein erstes Gebiet 4 eines dritten Leitungstyps und ein erstes Gebiet 4 eines vierten Leitungstyps. Ein Drain-Anstich 6 eines vier­ ten Leitungstyps ist in einem jeweiligen ersten und zweiten Gebiet 4 und 5 vom zweiten Leitungstyp ausgebildet und erstreckt sich in das Substrat 1. In dieser Vorrichtung bestehen die Gebiete vom ersten Leitungstyp aus einem p-Lei­ tungstyp, die Gebiete vom zweiten Leitungstyp aus einem n-Leitungstyp, die Gebiete vom dritten Leitungstyp aus einem p⁺-Leitungstyp und die Gebiete vom vierten Leitungstyp aus einem n⁺-Leitungstyp. Ein Gate 20 ist über dem Substrat zum Ausbilden eines MOS-Transistors ausgebildet, der Drain-Ansti­ che 6a und 6b eines vierten Leitungstyp als Source und Drain aufweist.
Weitere Ausführungsbeispiele der vorliegenden Erfindung ergeben sich für den Fachmann in naheliegender Weise, wenn die in der Beschreibung of­ fenbarte Erfindung näher betrachtet wird. Die Beschreibung und die Beispiele sind lediglich beispielhaft, wobei sich der Schutzumfang der folgenden Erfin­ dung aus den Patentansprüchen ergibt.
Es wird eine Schutzvorrichtung zum Schützen einer Halbleiterschaltung vor positiven und negativen Überspannungen, wie beispielsweise statischen elektrischen Entladungen, offenbart. Ein p-Substrat besitzt ein Paar von von­ einander beabstandeten n-Gebieten, die darin ausgebildet sind. Jedes der voneinander beabstandeten n-Gebiete besitzt ein darin ausgebildetes p⁺-Ge­ biet und ein n⁺-Gebiet. Jedes der voneinander beabstandeten n-Gebiete be­ sitzt darüber hinaus einen n⁺-Drain-Anstich, der einen Abschnitt aufweist, der in Kontakt mit dem Substrat steht. Das n⁺-Gebiet und ein p⁺-Gebiet eines der voneinander beabstandeten n-Gebiete ist mit einem Anschluß der Halbleiter­ schaltung verbunden. Das n⁺-Gebiet und das p⁺-Gebiet des anderen n-Ge­ biets ist mit einer Versorgungsspannung der Halbleitervorrichtung verbunden. Auf dem p-Halbleitersubstrat ist ein isolierendes Gate ausgebildet, welches mit beiden n⁺-Drain-Anstichen in Kontakt steht. Das Gate liegt auf Masse. Die bila­ terale Schutzvorrichtung gemäß der vorliegenden Erfindung schützt Halbleiter­ schaltungen gegenüber positiven und negativen Überspannungen.

Claims (11)

1. Schutzvorrichtung für eine Halbleiterschaltung mit:
einem p-Halbleitersubstrat (1);
einem ersten n-Gebiet (2a), das im Substrat (1) ausgebildet ist und ein erstes darin ausgebildetes p⁺-Gebiet (3a) und ein erstes darin ausgebildetes n⁺-Gebiet (4a) aufweist;
einem zweiten n-Gebiet (2b), welches im Substrat (1) ausgebildet ist und vom ersten n-Gebiet (2a) beabstandet ist, wobei das zweite n-Gebiet (2b) ein darin ausgebildetes zweites p⁺-Gebiet (3b) und ein zweites darin ausgebilde­ tes n⁺-Gebiet (4a) ausweist;
einem dritten n⁺-Gebiet (6a), das zentral im Substrat (1) ausgebildet ist und in Kontakt mit dem ersten n-Gebiet (2a) steht; und
einem vierten n⁺-Gebiet (6b), das zentral im Substrat (1) ausgebildet ist und in Kontakt mit dem zweiten n-Gebiet (2b) steht.
2. Vorrichtung nach Patentanspruch 1, wobei ein Gate (20) auf dem Substrat (1) ausgebildet ist, wodurch ein MOS-Transistor mit dem dritten n⁺-Gebiet (6a) und dem vierten n⁺-Gebiet (6b) als Source und Drain entsteht.
3. Vorrichtung nach Patentanspruch 2, wobei das erste p⁺-Gebiet (3a) und das erste n⁺-Gebiet (4a) mit einem Anschluß (PAD) der Halbleiterschaltung verbunden ist, das zweite p⁺-Gebiet (3b) und das zweite pn-Gebiet (4a) mit ei­ nem ersten Spannungsanschluß (Vdd) verbunden ist, und das Gate mit einem zweiten Spannungsanschluß (Vss) verbunden ist.
4. Vorrichtung nach Patentanspruch 2, wobei die dritten und vierten n⁺-Gebiete (6a, 6b) höhere Dotierdichten aufweisen als die ersten und zweiten n⁺-Gebiete (4a, 4b).
5. Vorrichtung nach Patentanspruch 1, wobei die n-Gebiete (2a, 2b) die p⁺-Gebiete (3a, 3b) und die n⁺-Gebiete (4a, 4b, 6a, 6b) symmetrisch und identisch zu einem Zentrum des Substrats (1) angeordnet sind.
6. Schutzvorrichtung für eine Halbleiterschaltung mit:
einem Halbleitersubstrat (1) von einem ersten Leitungstyp;
einem ersten Gebiet (2a) von einem zweiten Leitungstyp, das im Substrat (1) ausgebildet ist und ein erstes Gebiet (3a) von einem dritten Lei­ tungstyp und ein erstes Gebiet (4a) von einem vierten Leitungstyp darin auf­ weist;
einem zweiten Gebiet (2b) von einem zweiten Leitungstyp, das im Substrat (1) ausgebildet ist und vom ersten Gebiet (2a) vom zweiten Leitungs­ typ beabstandet ist, wobei darin ein zweites Gebiet (3b) von einem dritten Lei­ tungstyp und ein zweites Gebiet (4a) von einem vierten Leitungstyp ausgebil­ det sind;
einem dritten Gebiet (6a) von einem vierten Leitungstyp, das zentral im Substrat (1) ausgebildet ist und sich in Kontakt mit dem ersten Gebiet (2a) vom zweiten Leitungstyp befindet; und
einem vierten Gebiet (6b) vom vierten Leitungstyp, das zentral im Substrat (1) ausgebildet ist und sich in Kontakt mit dem zweiten Gebiet (2b) vom zweiten Leitungstyp befindet.
7. Vorrichtung nach Patentanspruch 6, wobei ein Gate (20) auf dem Substrat (1) ausgebildet ist, wodurch ein MOS-Transistor gebildet wird, der das dritte Gebiet (6a) vom vierten Leitungstyp und das vierte Gebiet (6b) vom vier­ ten Leitungstyp als eine Source und eine Drain aufweist.
8. Vorrichtung nach Patentanspruch 7, wobei das Substrat (1) einen p-Lei­ tungstyp, die Gebiete (2a, 2b) vom zweiten Leitungstyp einen n-Leitungstyp, die Gebiete vom dritten Leitungstyp einen p-Leitungstyp und die Gebiete (6a, 6b) vom vierten Leitungstyp einen n⁺-Leitungstyp aufweisen.
9. Vorrichtung nach Patentanspruch 8, wobei die Dotierdichten der dritten und vierten n⁺-Gebiete (6a, 6b) größer sind als die Dotierdichten der ersten und zweiten n⁺-Gebiete (4a, 4b).
10. Vorrichtung nach Patentanspruch 8, wobei das Gate (20) mit einer Masse verbunden ist.
11. Vorrichtung nach Patentanspruch 6, wobei die Gebiete (2a, 2b) von ei­ nem zweiten Leitungstyp, die Gebiete (3a, 3b) von einem dritten Leitungstyp und die Gebiete (4a, 4b, 6a, 6b) von einem vierten Leitungstyp symmetrisch und identisch zu einem Zentrum des Substrats angeordnet sind.
DE19654163A 1995-12-30 1996-12-23 Schutzvorrichtung für eine Halbleiterschaltung Expired - Fee Related DE19654163B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950068225A KR100200352B1 (ko) 1995-12-30 1995-12-30 반도체 장치의 보호 소자
KR1995-68225 1995-12-30

Publications (2)

Publication Number Publication Date
DE19654163A1 true DE19654163A1 (de) 1997-07-03
DE19654163B4 DE19654163B4 (de) 2005-10-06

Family

ID=19447983

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19654163A Expired - Fee Related DE19654163B4 (de) 1995-12-30 1996-12-23 Schutzvorrichtung für eine Halbleiterschaltung

Country Status (4)

Country Link
US (1) US5844280A (de)
JP (1) JP3590706B2 (de)
KR (1) KR100200352B1 (de)
DE (1) DE19654163B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002033753A2 (en) * 2000-10-16 2002-04-25 Koninklijke Philips Electronics N.V. Integrated circuit provided with overvoltage protection and method for manufacture thereof

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW399337B (en) * 1998-06-09 2000-07-21 Koninkl Philips Electronics Nv Semiconductor device
US6365924B1 (en) * 1998-06-19 2002-04-02 National Semiconductor Corporation Dual direction over-voltage and over-current IC protection device and its cell structure
US7327541B1 (en) 1998-06-19 2008-02-05 National Semiconductor Corporation Operation of dual-directional electrostatic discharge protection device
US6236087B1 (en) * 1998-11-02 2001-05-22 Analog Devices, Inc. SCR cell for electrical overstress protection of electronic circuits
US6462380B1 (en) * 2000-01-21 2002-10-08 Texas Instruments Incorporated ESD protection circuit for advanced technologies
US6404038B1 (en) * 2000-03-02 2002-06-11 The United States Of America As Represented By The Secretary Of The Navy Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors
US6538266B2 (en) * 2000-08-11 2003-03-25 Samsung Electronics Co., Ltd. Protection device with a silicon-controlled rectifier
US7067852B1 (en) * 2000-09-12 2006-06-27 National Semiconductor Corporation Electrostatic discharge (ESD) protection structure
US6730967B2 (en) * 2001-05-24 2004-05-04 Winbond Electronics Corp. Electrostatic discharge protection devices and methods for the formation thereof
US6784029B1 (en) * 2002-04-12 2004-08-31 National Semiconductor Corporation Bi-directional ESD protection structure for BiCMOS technology
US6864537B1 (en) 2003-01-03 2005-03-08 Micrel, Incorporated Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors
US6888710B2 (en) * 2003-01-03 2005-05-03 Micrel, Incorporated Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar transistors
US6861711B2 (en) * 2003-01-03 2005-03-01 Micrel, Incorporated Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors
JP4176564B2 (ja) * 2003-06-23 2008-11-05 株式会社東芝 ウェハ移載装置及びこれを用いた半導体装置の製造方法
US6989572B2 (en) 2003-07-09 2006-01-24 Semiconductor Components Industries, L.L.C. Symmetrical high frequency SCR structure
JP4197660B2 (ja) * 2004-04-30 2008-12-17 ローム株式会社 Ｍｏｓトランジスタおよびこれを備えた半導体集積回路装置
JP4495512B2 (ja) * 2004-05-11 2010-07-07 パナソニック株式会社 固体撮像装置
US7352014B2 (en) * 2005-03-30 2008-04-01 Sarnoff Corporation Semiconductor device based on a SCR
US7456441B2 (en) * 2006-09-15 2008-11-25 Semiconductor Components Industries, Llc Single well excess current dissipation circuit
US7514751B2 (en) * 2007-08-02 2009-04-07 National Semiconductor Corporation SiGe DIAC ESD protection structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
EP0629001B1 (de) * 1993-06-10 1998-07-29 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Monolitisch integrierte Struktur eines vertikalen Bipolar- und eines vertikalen MOSFET-Transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002033753A2 (en) * 2000-10-16 2002-04-25 Koninklijke Philips Electronics N.V. Integrated circuit provided with overvoltage protection and method for manufacture thereof
WO2002033753A3 (en) * 2000-10-16 2003-08-14 Koninkl Philips Electronics Nv Integrated circuit provided with overvoltage protection and method for manufacture thereof

Also Published As

Publication number Publication date
US5844280A (en) 1998-12-01
JPH09199674A (ja) 1997-07-31
KR970053789A (ko) 1997-07-31
KR100200352B1 (ko) 1999-06-15
DE19654163B4 (de) 2005-10-06
JP3590706B2 (ja) 2004-11-17

Similar Documents

Publication Publication Date Title
DE3333896C2 (de) Halbleiterstruktur zum Schutz gegen negative und positive Überspannungen
DE69610035T2 (de) Siliziumthyristor für esd-schutz
DE19654163B4 (de) Schutzvorrichtung für eine Halbleiterschaltung
DE3851475T2 (de) Integrierte Schaltung mit vergrabene Dioden enthaltender Schützvorrichtung sowie zugehöriges Verfahren zur Hertellung.
DE69226337T2 (de) Schutzstruktur gegen elektrostatische Entladungen
DE102011054700B4 (de) Halbleiter-ESD-Bauelement und Verfahren
DE69221157T2 (de) Scr-schutzstrukturen und -schutzschaltung mit reduzierten zuendspannung
DE69208349T2 (de) Allgemeine Schutzvorrichtung eines integrierten Schaltkreises gegen Überlastungen und elektrostatische Entladungen
DE3145592C2 (de)
DE69834315T2 (de) Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist
DE2554296C2 (de) Integrierte C MOS-Schaltungsanordnung
DE69330455T2 (de) Überspannungsschutzstruktur für vertikale Halbleiterkomponenten
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE102013101705A1 (de) ESD-Vorrichtungen mit Halbleiterfinnen
DE2707744A1 (de) Halbleiteranordnung mit sicherungsschaltung
DE2505573C3 (de) Halbleiterschaltungsanordnung mit zwei Isolierschicht-Feldeffekttransistoren
DE3879850T2 (de) Eingangsschutzvorrichtung fuer eine halbleitervorrichtung.
DE7148143U (de) Spannungsgesteuerte cmos-gatterschutz-diode
DE3628857A1 (de) Halbleitereinrichtung
DE69524021T2 (de) Elektrostatische Entladungsschutzanordnung für MOS-ingegrierte Schaltungen
DE102010005715B4 (de) Transistoranordnung als ESD-Schutzmaßnahme
DE4120394A1 (de) Monolithisch integrierte schaltungsanordnung
DE69000929T2 (de) Integrierte cmos-schaltungsstruktur, die gegen elektrostatische entladungen geschuetzt ist.
DE69220722T2 (de) Leistungsbauelement mit Sperrspannungsschutz
DE69619265T2 (de) Esd-schutzstruktur für halbleiterchips

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 2360

8181 Inventor (new situation)

Inventor name: KIM, DAE-KYU, BUCHUN, KYONGGI, KR

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee