DE19546790C2 - Auffrischeinrichtung für eine Halbleiterspeichereinrichtung - Google Patents
Auffrischeinrichtung für eine HalbleiterspeichereinrichtungInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Auffrischeinrichtung für eine Halbleiterspeicher
einrichtung.
Genauer gesagt bezieht sie sich auf eine Auffrischeinrichtung für eine Halbleiterspeicherein
richtung, die ein Auffrischen der Daten benötigt.
Fig. 5 ist eine Blockdarstellung, die einen Aufbau eines dyna
mischen Speichers mit wahlfreiem Zugriff (im folgenden als
"DRAM" bezeichnet), der eine Speicherkapazität von 16 MBit auf
weist, zeigt.
Wie in Fig. 5 gezeigt ist, weist dieser DRAM Steuersignalein
gabeanschlüsse 30 bis 32 und 34, eine Adreßsignaleingangsan
schlußgruppe 33, eine Datensignal-Eingabe/Ausgabe-Anschlußgruppe
35, einen Masseanschluß 36 und einen Stromversorgungsanschluß
37 auf. Dieser DRAM weist weiter eine Takterzeugungsschaltung
38, einen Zeilen- und Spaltenadresspuffer 39, eine Adressum
schaltschaltung 40, eine Adresserzeugungsschaltung 41, einen
Zeilendekoder 42, einen Spaltendekoder 43, eine Speichermatrize
44, einen Eingabepuffer 47 und einen Ausgabepuffer 48 auf. Die
Speichermatrize 44 weist ein Speicherfeld 45 und eine Lese/Auf
frisch-Verstärker- + Eingabe/Ausgabe-Steuerschaltung 46 auf.
Die Takterzeugungsschaltung 38 wählt einen vorbestimmten Be
triebsmodus als Reaktion auf Signale ext./RAS und ext./CAS (in
dieser Beschreibung und den Figuren bezeichnet "/", daß ein
Aktivierungsniveau ein logisch niedriges oder L-Niveau ist),
die extern über die Steuersignaleingabeanschlüsse 30 und 31 an
gelegt werden, aus und steuert den gesamten DRAM.
Der Zeilen- und Spaltenadresspuffer 39 liefert selektiv Adreß
signale A0 bis A11, die extern über die Adreßsignaleingangsan
schlußgruppe 33 angelegt werden, während der Lese- und Schreib
betriebsabläufe an den Zeilendekoder 42 und den Spaltendekoder
43. Die Adresserzeugungsschaltung 41 wird als Reaktion auf ein
Auffrischanweisungssignal /CBR, das von der Takterzeugungsschal
tung 38 ausgegeben wird, aktiviert und liefert während eines
Auffrischbetriebsablaufes ein Adreßsignal zum Auffrischen an
den Zeilendekoder 42. Die Adressumschaltschaltung 40 wird durch
das Auffrischanweisungssignal /CBR gesteuert, verbindet den
Zeilen- und Spaltenadresspuffer 39 und den Zeilendekoder 42
während der Lese- und Schreibbetriebsabläufe und verbindet die
Adresserzeugungsschaltung 41 und den Zeilendekoder 42 während
des Auffrischbetriebsablaufes.
Das Speicherfeld 45 weist eine Speicherkapazität von 16 MBit
auf. Daten bzw. ein Wert mit einem Bit werden in einer Speicher
zelle gespeichert. Jede Speicherzelle ist an einer vorbestimmten
Adresse angeordnet, die durch eine Zeilenadresse und eine Spal
tenadresse bestimmt ist.
Der Zeilendekoder 42 spezifiziert eine Zeilenadresse des Spei
cherfeldes 45 als Reaktion auf ein Adreßsignal, das von dem
Zeilen- und Spaltenadresspuffer 39 oder der Adresserzeugungs
schaltung 41 angelegt wird. Der Spaltendekoder 43 spezifiziert
eine Spaltenadresse des Speicherfeldes 45 als Reaktion auf ein
Adreßsigna, das von dem Zeilen- und Adresspuffer 39 angelegt
wird.
Die Lese/Auffrisch-Verstärker- + Eingabe/Ausgabe-Steuerschal
tung 46 verbindet eine Speicherzelle an einer Adresse, die
durch den Zeilendekoder 42 und den Spaltendekoder 43 spezifi
ziert ist, mit einem Ende eines globalen Signal-Eingabe/Ausgabe-
Leitungspaares GIO während der Lese- und Schreibbetriebsab
läufe. Des weiteren frischt die Lese/Auffrisch-Verstärker- +
Eingabe/Ausgabe-Steuerschaltung 46 die Daten der Speicherzellen
an der Zeilenadresse, die während des Auffrischbetriebsablaufes
durch den Zeilendekoder 42 spezifiziert wird, auf.
Das andere Ende des globalen Signal-Eingabe/Ausgabe-Leitungs
paares GIO ist mit dem Eingabepuffer 47 und dem Ausgabepuffer
48 verbunden. Der Eingabepuffer 47 liefert Daten, die von der
Datensignal-Eingabe/Ausgabe-Anschlußgruppe 35 eingegeben
werden, an eine ausgewählte Speicherzelle über das globale Sig
nal-Eingabe/Ausgabe-Leitungspaar GIO als Reaktion auf ein Sig
nal ext./W, das extern über den Steuersignaleingabeanschluß 32
während des Schreibbetriebsablaufes angelegt wird. Der Ausgabe
puffer 48 gibt aus der ausgewählten Speicherzelle gelesene Daten
an die Dateneingabe/Ausgabe-Anschlußgruppe 35 als Reaktion auf
ein Signal ext./OE, das über den Steuersignaleingabeanschluß 34
eingegeben wird, während des Lesebetriebsablaufes aus.
Fig. 6 zeigt ein Chip-Layout des in Fig. 5 gezeigten DRAM. Wie
in Fig. 6 gezeigt ist, weist der DRAM vier Speichermatrizen 44.1
bis 44.4, die jeweils eine Speicherkapazität von 4 MBit auf
weisen, auf. Die Speichermatrizen 44.1 bis 44.4 weisen jeweils
16 Speicherfelder MA1 bis MA16, die jeweils eine Speicherkapa
zität von 256 kBit aufweisen, auf. Die vier Speichermatrizen
44.1 bis 44.4 bilden die Speichermatrize 44 aus Fig. 5.
Zeilendekoder 42.1 bis 42.4 sind an entsprechenden der Chip
mitte zugewandten Seiten der Speichermatrizen 44.1 bis 44.4
entlang der Richtung der längeren Seite des Chips angeordnet.
Die Zeilendekoder 42.1 bis 42.4 bilden den Zeilendekoder 42 aus
Fig. 5.
Spaltendekoder 43.1 bis 43.4 sind an entsprechenden der Chip
mitte zugewandten Seiten der Speichermatrizen 44.1 bis 44.4 ent
lang der Richtung der kürzeren Seite des Chips angeordnet. Die
Spaltendekoder 43.1 bis 43.4 bilden den Spaltendekoder 43 aus
Fig. 5. Die in Fig. 5 gezeigte Takterzeugungsschaltung 38 u. ä.
sind in einem peripheren Schaltungsbereich 49 in dem zentralen
Abschnitt des Chips angeordnet.
Fig. 7 ist ein Blockschaltbild, das einen Aufbau des in Fig. 6
gezeigten Speicherfeldes MA16 zeigt, wobei ein Teil weggelassen
ist. Wie in Fig. 7 gezeigt ist, weist das Speicherfeld MA16
eine Mehrzahl von Speicherzellen MC, die in Zeilen und Spalten
angeordnet sind, Wortleitungen WL, von denen jeweils eine ent
sprechend jeweils einer Speicherzellenzeile angeordnet ist, und
Bitleitungspaare BLP, von denen jeweils eines entsprechend je
weils einer Speicherzellenspalte angeordnet ist, auf. Eine Spei
cherzelle MC weist einen MOS-Transistor Q für den Zugriff und
einen Kondensator C für die Informationsspeicherung auf. Die
Wortleitung WL überträgt die Ausgabe des Zeilendekoders 42.1 und
aktiviert die Speicherzellen MC einer ausgewählten Zeile. Das
Bitleitungspaar BLP weist Bitleitungen BL, /BL, über die zuein
ander komplementäre Signale übertragen werden, auf und führt die
Eingabe eines Datensignals in und die Ausgabe eines Datensignals
aus einer ausgewählten Speicherzelle MC aus.
Eine Bitleitungsausgleichsschaltung 56 zum Ausgleichen der Bit
leitungen BL, /BL auf ein Bitleitungspotential VBL (= Vcc/2)
vor der Auswahl einer Speicherzelle MC ist an den einen Enden
der Bitleitungen BL, /BL angeordnet. Die Bitleitungsausgleichs
schaltung 56 weist n-Kanal-MOS-Transistoren 53 und 54, die
zwischen die Bitleitungen BL, /BL und einem Knoten N51 geschal
tet sind, und einen n-Kanal-MOS-Transistor 55, der zwischen die
Bitleitungen BL und /BL geschaltet ist, auf. Die MOS-Transis
toren 53 bis 55 empfangen ein Bitleitungsausgleichssignal BLEQ
an ihren Gates. Das Bitleitungspotential VBL (= Vcc/2) wird an
den Knoten N51 angelegt. Der Knoten N51 ist mit dem Bitleitungspaar
BLP des benachbarten Speicherfeldes MA15 über ein Übertragungs
gatter 52 verbunden. Das Übertragungsgatter 52 weist n-Kanal-
MOS-Transistoren 50 und 51 auf. Die n-Kanal-MOS-Transistoren 50
und 51 empfangen ein Signal BLI an ihren Gates.
Ein Lese/Aufrisch-Verstärker 61 zum Verstärken einer kleinen
Potentialdifferenz, die zwischen den Bitleitungen BL und /BL
nach der Auswahl einer Speicherzelle MC auftritt, ist zwischen
den Bitleitungen BL und /BL angeordnet. Der Lese/Auffrisch-Ver
stärker 61 weist n-Kanal-MOS-Transistoren 57 und 58, die
zwischen die Bitleitungen BL und /BL und einen Knoten N52 ge
schaltet sind, und p-Kanal-MOS-Transistoren 59 und 60, die
zwischen die Bitleitungen BL, /BL und einen Knoten N53 geschal
tet sind, auf. Die Gates der MOS-Transistoren 57 und 59 sind
beide mit der Bitleitung /BL verbunden, und die Gates der MOS-
Transistoren 58 und 60 sind beide mit der Bitleitung BL ver
bunden. Die Knoten N52 und N53 empfangen Leseverstärkerakti
vierungssignale /SE bzw. SE die von einer Leseverstärkertrei
berschaltung 62 ausgegeben werden. Die Leseverstärkertreiber
schaltung ist in der Takterzeugungsschaltung 38 aus Fig. 5 ent
halten.
Die anderen Enden der Bitleitungen BL, /BL sind mit einem Ende
von lokalen Signal-Eingabe/Ausgabe-Leitungen LIOL, /LIOL über
ein Spaltenauswahlgatter 65 verbunden. Das Spaltenauswahlgatter
65 weist n-Kanal-MOS-Transistoren 63 und 64, die entsprechend
zwischen die Bitleitungen BL, /BL und die lokalen Signal-Ein
gabe/Ausgabe-Leitungen LIOL, /LIOL geschaltet sind, auf. Die
Gates der MOS-Transistoren 63 und 64 sind mit dem Spaltendekoder
43.1 über eine Spaltenauswahlleitung CSL verbunden. Das andere
Ende des lokalen Signal-Eingabe/Ausgabe-Leitungspaares LIO ist
mit einem Ende des globalen Signal-Eingabe/Ausgabe-Leitungs
paares GIO aus Fig. 5 über einen Blockauswahlschalter, der
nicht gezeigt ist, verbunden. Die anderen Speicherfelder MA1
bis MA15 weisen denselben Aufbau auf.
Es wird nun kurz ein Betrieb des in den Fig. 5 bis 7 gezeigten
DRAM beschrieben. Beim Schreibbetriebsablauf zieht der Spalten
dekoder 43 die Spaltenauswahlleitung CSL einer Spalte, die
einem Adreßsignal entspricht, auf ein logisch hohes oder H-
Niveau, welches ein aktives Niveau zum Leitendmachen des Spal
tenauswahlgatters 65 ist. Des weiteren wird der Blockauswahl
schalter, der nicht gezeigt ist, leitend gemacht und das aus
gewählte Bitleitungspaar BLP wird mit dem Eingabepuffer 47 über
das lokale Signal-Eingabe/Ausgabe-Leitungspaar LIO und das glo
bale Signal-Eingabe/Ausgabe-Leitungspaar GIO verbunden.
Der Eingabepuffer 47 legt Schreibdaten von der Datensignal-Ein
gabe/Ausgabe-Anschlußgruppe 35 über das globale Signal-Eingabe/
Ausgabe-Leitungspaar GIO und das lokale Signal-Eingabe/Ausgabe-
Leitungspaar LIO als Reaktion auf das Signal ext./W an das aus
gewählte Bitleitungspaar BLP an. Die Schreibdaten werden als
eine Potentialdifferenz zwischen den Bitleitungen BL und /BL
angelegt. Dann zieht der Zeilendekoder 42 die Wortleitung WL
einer Zeile, die dem Adreßsignal entspricht, auf das H-Niveau,
welches ein Aktivierungsniveau ist, hoch und macht die MOS-
Transistoren Q der Speicherzellen MC der Zeile leitend. Ein
elektrischer Ladungsbetrag entsprechend des Potentials der
Bitleitung BL oder /BL wird in dem Kondensator C der ausge
wählten Speicherzelle MC gespeichert.
Da die elektrische Ladung des Kondensators C der Speicherzelle
MC nach und nach abfließt, wird das Auffrischen der Daten bzw.
des Wertes in einem vorbestimmten Zyklus (d. h. nach einer vor
bestimmten Zeitdauer) ausgeführt. Fig. 8 ist ein Zeitablauf
diagramm, das den Auffrischbetriebsablauf zeigt. Auf die Er
kennung hin, daß das Signal ext./CAS fällt, bevor das Signal
ext./RAS fällt, gibt die Takterzeugungsschaltung 38 das Auf
frischanweisungssignal /CBR aus. Als Reaktion auf das Abfallen
des Signals ext./RAS fallen die Signale BLI und BLIQ, und die
MOS-Transistoren 50 und 51 des Übertragungsgatters 52 und die
MOS-Transistoren 53 bis 55 der Bitleitungsausgleichsschaltung
56 werden getrennt (d. h. nicht leitend gemacht).
Als Reaktion auf das Signal /CBR gibt die Adresserzeugungsschal
tung 41 ein Adreßsignal Add., das unterschiedlich von dem zuvor
ausgegebenen Adreßsignal ist, aus. Der Zeilendekoder 42 zieht
die Wortleitung WL einer Zeile, die dem Adreßsignal Add. ent
spricht, auf das H-Niveau hoch. Die Potentiale der Bitleitungen
BL und /BL ändern sich nur um einen kleinen Betrag entsprechend
dem elektrischen Ladungsbetrag des Kondensators C der aktivier
ten Speicherzelle MC.
Dann zieht die Leseverstärkertreiberschaltung 62 das Lesever
stärkeraktivierungssignal SE auf das H-Niveau hoch und zieht
das Leseverstärkeraktivierungssignal /SE auf das L-Niveau herun
ter, um den Lese/Auffrisch-Verstärker zu aktivieren. Wenn das
Potential der Bitleitung BL um einem kleinen Betrag höher als
das der Bitleitung /BL ist, werden die Widerstandswerte der
MOS-Transistoren 58 und 59 kleiner als diejenigen der MOS-Tran
sistoren 57 und 60, wodurch das Potential der Bitleitung BL auf
das H-Niveau heraufgezogen und das Potential der Bitleitung /BL
auf das L-Niveau heruntergezogen wird. Andererseits werden,
wenn das Potential der Bitleitung /BL um einen kleinen Betrag
höher als das der Bitleitung BL ist, die Widerstandswerte der
MOS-Transistoren 57 und 60 kleiner als diejenigen der MOS-Tran
sistoren 58 und 59, wodurch das Potential der Bitleitung /BL
auf das H-Niveau hochgezogen und das Potential der Bitleitung
BL auf das L-Niveau heruntergezogen wird.
Wenn das Signal ext./RAS auf das H-Niveau ansteigt, welches ein
nicht-aktives Niveau ist, wird die Wortleitung WL auf das L-
Niveau heruntergezogen, welches ein nicht-aktives Niveau ist.
Das Auffrischen der Daten ist derart vervollständigt.
Bei dem Lesebetriebsablauf werden die Daten der Speicherzellen
MC der durch den Zeilendekoder 42 ausgewählten Zeile auf das
Bitleitungspaar BLP wie bei dem Auffrischbetrieb ausgelesen,
und die Daten des Bitleitungspaares BLP einer Spalte, die durch
den Spaltendekoder 43 ausgewählt ist, werden dem Ausgabepuffer
48 über das lokale Signal-Eingabe/Ausgabe-Leitungspaar LIO und
das globale Signal-Eingabe/Ausgabeleitungspaar GIO zugeführt.
Der Ausgabepuffer 48 gibt als Reaktion auf das Signal ext./OE
die gelesenen Daten an die Datensignal-Eingabe/Ausgabe-Anschluß
gruppe 35 aus.
In einem solchen DRAM gibt es eine Variation des Leckstromes
der Speicherzellen MC unter verschiedenen Chips, was zu einer
Variation des Zyklus für das Datenauffrischen führt. Darum
wird ein Zyklus für das Datenauffrischen für jeden Chip ge
messen, und die entsprechenden Chips werden z. B. in eine 32 ms-
Produktgruppe und eine 64 ms-Produktgruppe, basierend auf dem
Messergebnis, klassifiziert. Das 32 ms-Produkt bezieht sich auf
einen Chip, der ein Auffrischen der Daten alle 32 ms pro Spei
cherzelle MC benötigt, und das 64 ms-Produkt bezieht sich auf
einen Chip, der ein Auffrischen der Daten alle 64 ms pro Spei
cherzelle MC benötigt.
Ein DRAM-Chip wird als ein 4k-Modus-Produkt oder ein 2k-Modus-
Produkt, abhängig von den Bedürfnissen des Anwenders, ausgelie
fert. Ein 4k-Modus bezieht sich auf einen Modus, in dem nur eine
Wortleitung WL in einem Auffrischbetriebsablauf ausgewählt
wird. Ein 2k-Modus bezieht sich auf einen Modus, in dem zwei
Wortleitungen WL in einem Auffrischbetriebsablauf ausgewählt
werden.
Der in den Fig. 5 bis 8 gezeigte DRAM weist ungefähr 4000 Wort
leitungen WL auf. Daher bedeutet der 4k-Modus, daß 4k Auffrisch
betriebsabläufe benötigt werden, falls die Wortleitungen WL
eine nach der anderen ausgewählt werden. Der 2k-Modus bedeutet,
daß 2k Auffrischbetriebsabläufe benötigt werden, falls die Wort
leitungen WL derart ausgewählt werden, daß jeweils zwei Wort
leitungen nacheinander ausgewählt werden.
Im allgemeinen wird das 32 ms-Produkt auf den 2k-Modus einge
stellt und als ein 2k-Modus-32 ms-Produkt ausgeliefert. Das
64 ms-Produkt wird auf den 4k-Modus eingestellt und als ein
4k-Modus-64 ms-Produkt ausgeliefert. Die für einen Auffrischbe
triebsablauf benötigte Auffrischzykluszeitdauer ist 32 ms/2k =
16 µs für das 2k-Modus-32 ms-Produkt und 64 ms/4k = 16 µs für das
4k-Modus-64 ms-Produkt.
Fig. 9 ist ein Blockschaltbild eines Aufbaus eines Teils, der
sich auf den Auffrischbetriebsablauf des in den Fig. 5 bis 8
gezeigten DRAM bezieht. Wie in der Figur gezeigt ist, gibt eine
CBR-Signalerzeugungsschaltung 38a das Auffrischanweisungssignal
/CBR als Reaktion auf die Signale ext./RAS und ext./CAS aus.
Die CBR-Erzeugungsschaltung 38a ist in der Takterzeugungsschal
tung 38 aus Fig. 5 enthalten.
Die Adresserzeugungsschaltung 41 weist eine Anschlußfläche 70,
einen Auffrischzähler 71 und eine Adressumschaltschaltung 72
auf. Die Anschlußfläche 70 wird mit einer Stromversorgungslei
tung oder einer Masseleitung, nicht gezeigt, entsprechend dem
4k-Modus oder dem 2k-Modus verbondet bzw. kontaktiert. Der Auf
frischzähler 71 zählt das Signal /CBR und gibt die Adreßsignale
A0 bis A11 als 12 Bit aus. Das am wenigsten signifikante Bit
der Ausgabe des Zählers 71 ist das Signal A0 und das signifi
kanteste Bit der Ausgabe des Zählers 71 ist das Signal A11.
Die Adressumschaltschaltung 72 weist eine Adressumschaltschal
tung 72a, die den Adreßsignalen A0 bis A10 entspricht, und eine
Adressumschaltschaltung 72b, die dem Adreßsignal A11 entspricht,
auf. Die Adressumschaltschaltung 72a läßt die Adreßsignale A0
bis A10 direkt durchlaufen. Die Adressumschaltschaltung 72b
läßt das Adreßsignal A11 durchlaufen, wenn die Anschlußfläche
70 mit der Stromversorgungsleitung kontaktiert und der 4k-Modus
ausgewählt ist, und sie verhindert das Durchlaufen des Adreß
signals A11, wenn die Anschlußfläche 70 mit der Masseleitung
kontaktiert und der 2k-Modus ausgewählt ist.
Die Adressumschaltschaltung 40 weist eine Adressumschaltschal
tung 40a, die den Adreßsignalen A0 bis A10 entspricht, und eine
Adressumschaltschaltung 40b, die dem Adreßsignal A11 entspricht,
auf. Die Adressumschaltschaltung 40 liefert die Adreßsignale A0
bis A11 während der Schreib- und Lese-Betriebsabläufe von dem
Zeilen- und Spaltenadresspuffer 39 an den Zeilendekoder 42, und
sie liefert die Adreßsignale A0 bis A11 oder die Adreßsignale
A0 bis A10 von der Adressumschaltschaltung 72 als Reaktion auf
das Auffrischanweisungssignal /CBR. Der Zeilendekoder 42 wählt
eine Wortleitung WL in dem Speicherfeld 45 als Reaktion auf die
Adreßsignale A0 bis A11 aus, und er wählt zwei Wortleitungen WL
in dem Speicherfeld 45 als Reaktion auf die Adreßsignale A0 bis
A10 aus.
Das Signal A11 dient zur Bestimmung, ob die Wortleitung WL, die
auszuwählen ist, zu den Speicherfeldern MA1 bis MA4 oder den
Speicherfeldern MA5 bis MA8 gehört, wie in Fig. 10 gezeigt ist.
Darum wird in dem 4k-Modus, in dem das Signal A11 geliefert
wird, ein Speicherfeld (z. B. MA1), zu dem die Wortleitung WL
gehört, bestimmt, und eine Wortleitung WL, die zu dem Speicher
feld MA1 gehört, wird ausgewählt. In dem 2k-Modus, in dem das
Signal A11 nicht geliefert wird, ist jedoch nicht bestimmt, zu
welchem der zwei Speicherfelder (z. B. MA1 und MA5) die Wort
leitung WL gehört, und eine Wortleitung WL, die zu dem Speicher
feld MA1 gehört, und eine Wortleitung WL, die zu dem Speicher
feld MA5 gehört, werden gleichzeitig ausgewählt.
Falls jedoch bei dem DRAM der Anwender die Auffrischzykluszeit
dauer auf einen Standardwert für ein Produkt mit langem Auf
frischzyklus setzt, die größer als ein Standardwert (16 µs)
eines normalen Produktes ist, um Schreib- und Lesezeit zu ge
winnen, verschwinden Daten, falls die Fähigkeit des Chips, als
ein Produkt mit einer langen Auffrischzeitdauer zu arbeiten,
klein bzw. nicht ausreichend ist.
Andererseits kann der Anwender die Auffrischzykluszeitdauer
weitaus kürzer als den Standardwert (16 µs) aufgrund einer Angst
vor dem Verschwinden von Daten einstellen. In diesem Fall wird
der Stromverbrauch erhöht.
Aus der DE 43 17 887 A1 ist eine Halbleiterspeichereinrichtung,
die ein Auffrischen von Daten benötigt, bekannt, mit einem Spei
cherfeld, das eine Mehrzahl von Speicherzellen, die in Zeilen und
Spalten angeordnet sind, aufweist, eine Erkennungseinrichtung,
die ein Auffrischungsanweisungssignal, das ein Auffrischen der
Daten anweist, empfängt, eine Auswahleinrichtung zum Auswählen
einer Speicherzellenzeile, die unterschiedlich von einer zuvor
ausgewählten Speicherzellenzeile ist, und eine Auffrischeinrich
tung zum Ausführen des Auffrischens der Daten der Speicherzellen
zeile, die durch die Auswahleinrichtung ausgewählt ist. Bei der
Halbleitereinrichtung kann ein beschleunigtes Datenauffrischen
durch Eingeben eines Signales höherer Spannung von außerhalb angewie
sen werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Auffrischeinrichtung für eine Halbleiterspei
chereinrichtung anzugeben, die einen Datenverlust und
einen Anstieg des Stromverbrauchs verhindern kann.
Diese Aufgabe wird gelöst durch eine Auffrischeinrichtung für eine Halbleiterspeichereinrich
tung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange
geben.
Kurz gesagt wird in einer Auffroscheinrichtung für eine Halbleiterspeichereinrichtung ent
sprechend einer Ausführungsform der vorliegenden Erfindung eine
Auffrischzykluszeitdauer, die durch den Anwender eingestellt
ist, durch eine Erkennungsschaltung erkannt, und Speicherzel
lenzeilen in der Anzahl, die der Auffrischzykluszeitdauer ent
spricht, werden in einem Auffrischzyklus aufgefrischt. Darum,
anders als bei einer eingangs beschriebenen Halbleitereinrich
tung, bei der die Anzahl der Speicherzellenzeilen, die in einem
Auffrischzykus aufzufrischen sind, festgelegt ist, kann ein Wert
(bzw. Daten) nicht verschwinden, oder der Stromverbrauch wird
nicht abhängig davon, ob die Auffrischzykluszeitdauer lang oder
kurz ist, erhöht.
Kurz gesagt, werden bei einer Auffroscheinrichtung für eine Halbleiterspeichereinrichtung
entsprechend einer anderen Ausführungsform der vorliegenden Er
findung eine Auffrischzykluszeitdauer, die durch den Anwender
eingestellt ist, und eine vorbestimmte Zeitdauer durch eine Ver
gleichsschaltung verglichen. Als Reaktion auf das Vergleichser
gebnis, das die Auffrischzykluszeitdauer kürzer als die vorbe
stimmte Zeitdauer ist, wird in einem Auffrischzyklus durch eine
Auswahlschaltung und eine Auffrischschaltung eine Speicherzel
lenzeile aufgefrischt, und als Reaktion auf das Vergleichser
gebnis, das die Auffrischzykluszeitdauer länger als die vorbe
stimmte Zeitdauer ist, werden eine Mehrzahl von Speicherzellen
zeilen durch die Auswahlschaltung und die Auffrischschaltung in
einem Auffrischzyklus aufgefrischt. Darum werden, anders als
bei der in der Beschreibungseinleitung beschriebenen Halblei
terspeichereinrichtung, bei der die Anzahl der Speicherzellen
zeilen, die in einem Auffrischzyklus aufzufrischen sind, fest
gelegt ist, Daten nicht verschwinden, oder der Stromverbrauch
wird nicht abhängig davon, ob die Auffrischzykluszeitdauer lang
oder kurz ist, erhöht.
Bevorzugterweise weist die Vergleichsschaltung eine Timerschal
tung, die durch ein Verzögerungssignal aus einem Auffrischan
weisungssignal zurückgesetzt wird, und eine Verriegelungsschal
tung, die das Ausgabeniveau der Zeitgeberschaltung als Reak
tion auf das Auffrischanweisungssignal verriegelt, auf. Die
Auswahlschaltung wählt eine oder eine Mehrzahl von Speicher
zellenzeilen entsprechend des Verriegelungsniveaus der Verrie
gelungsschaltung aus. Als ein Ergebnis können die Vergleichs
schaltung und die Auswahlschaltung leicht aufgebaut bzw. ausge
legt werden.
Bevorzugter Weise weist die Auswahlschaltung eine Signalerzeu
gungsschaltung, die ein erstes Adreßsignal, das eine Speicher
zellenzeile anzeigt, als Reaktion auf das Auffrischanweisungs
signal ausgibt, eine Signalumwandlungsschaltung, die das erste
Adreßsignal in ein zweites Adreßsignal, das eine Mehrzahl
von Speicherzellen anzeigt, entsprechend des Verriegelungs
niveaus der Verriegelungsschaltung umwandelt, und eine Dekoder
schaltung, die eine Speicherzellenzeile entsprechend der Aus
gabe der Signalumwandlungsschaltung auswählt, auf. Als ein Er
gebnis kann die Auswahlschaltung leicht aufgebaut bzw. ausge
legt werden.
Weitere Merkmale und Zweckmäßigkeiten von Ausführungsformen der Erfindung ergeben
sich aus der Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild, das einen Aufbau eines Teils, der
sich auf einen Auffrischbetriebsablauf eines DRAM ent
sprechend einer Ausführungsform der vorliegenden Erfin
dung bezieht, zeigt;
Fig. 2 ein Blockschaltbild, das einen Aufbau einer Auffrisch
zyklus-Erkennungsschaltung des in Fig. 1 gezeigten DRAM
zeigt;
Fig. 3 ein Zeitablaufdiagramm, das einen Betriebsablauf des in
Fig. 1 gezeigten DRAM zeigt;
Fig. 4 ein Zeitablaufdiagramm, das einen anderen Betriebsablauf
des in Fig. 1 gezeigten DRAM zeigt;
Fig. 5 ein Blockschaltbild, das einen Aufbau eines DRAM zeigt;
Fig. 6 eine Darstellung, die ein Chip-Layout des in Fig. 5 ge
zeigten DRAM zeigt;
Fig. 7 ein Blockschaltbild, das einen Aufbau eines Speicher
feldes des in Fig. 5 gezeigten DRAM zeigt, wobei ein
Teil weggelassen ist;
Fig. 8 ein Zeitablaufdiagramm, das einen Auffrischbetriebsab
lauf des in Fig. 5 gezeigten DRAM zeigt;
Fig. 9 ein Blockschaltbild, das einen Aufbau eines Teils, der
sich auf den Auffrischbetriebsablaufs des in Fig. 5 ge
zeigten DRAM bezieht, zeigt; und
Fig. 10 ein Blockschaltbild, das einen Betriebsablauf der in
Fig. 9 gezeigten Schaltung beschreibt.
Fig. 1 ist ein Blockschaltbild, das einen Aufbau eines Teils
zeigt, der sich auf einen Auffrischbetriebsablauf eines DRAM
entsprechend einer Ausführungsform der vorliegenden Erfindung
bezieht, wobei diese mit Fig. 9 verglichen werden sollte. Da
die anderen Abschnitte des DRAMs denselben Aufbau aufweisen und
in derselben Art und Weise arbeiten wie dies bei dem in der Be
schreibungseinleitung beschriebenen DRAM der Fall ist, wird die
Beschreibung hier nicht wiederholt.
Wie in Fig. 1 gezeigt ist, unterscheidet sich eine Adresserzeu
gungsschaltung 1 des DRAMs von der Adresserzeugungsschaltung 41
des eingangs beschriebenen DRAM dadurch, daß eine Auffrischzyk
lus-Erkennungsschaltung 2 an der Stelle der Anschlußfläche 70 zum
Modusumschalten vorgesehen ist. Die Auffrischzyklus-Erkennungs
schaltung 2 weist einen Timer (Zeitgeber) 3, eine Verriegelungs
schaltung 6 und eine Verzögerungsschaltung 7 auf, wie in Fig. 2
gezeigt ist. Der Timer 3 weist einen Ringoszillator 4 und einen
Binärzähler 5 auf.
Der Ringoszillator 4 gibt ein Taktsignal CLK mit einem vorbe
stimmten Zyklus (z. B. 1 µs) an einen Eingangsanschluß des Binär
zählers 5 auf. Die Verzögerungsschaltung 7 verzögert das Auf
frischanweisungssignal /CBR um eine vorbestimmte Verzögerungs
zeit Td und gibt das verzögerte Signal an einen Rücksetzanschluß
des Binärzählers 5 aus. Der Binärzähler 5 wird durch die Aus
gabe der Verzögerungsschaltung 7 zurückgesetzt. Der Binärzähler
5 gibt das H-Niveau bis zum Ablauf einer eingestellten Zeit Ts
von dem Rücksetzen ab aus und er gibt danach das L-Niveau aus.
Die Verriegelungsschaltung 6 verriegelt eine Ausgabe Tout des
Binärzählers als Reaktion auf das Auffrischanweisungssignal
/CBR. Eine Ausgabe S1 der Verriegelungsschaltung 6 wird der
Adressumschaltschaltung 72b aus Fig. 1 eingegeben. Die Adress
umschaltschaltung 72b läßt das Signal A11, das von dem Auf
frischzähler 71 ausgegeben wird, durchlaufen, wenn das Signal
S1 auf dem H-Niveau ist, und sie verhindert den Durchgang des
Signals A11, wenn das Signal S1 auf dem L-Niveau ist.
Fig. 3 ist ein Zeitablaufdiagramm, das einen Betriebsablauf der
Adresserzeugungsschaltung 1 zeigt, wenn eine Auffrischzyklus
zeitdauer Tref, die durch den Anwender eingestellt ist, gleich
oder größer als die Summe Ts + Td aus der eingestellten Zeit Ts
des Timers 3 und der Verzögerungszeit Td der Verzögerungsschal
tung 7 ist.
In einem Anfangszustand, in dem die Signale ext./RAS und ext./
CAS noch nicht eingegeben worden sind, sind die Ausgabe Tout
des Timers 3 und die Ausgabe S1 der Verriegelungsschaltung 6
beide auf dem L-Niveau und der 2k-Modus ist ausgewählt.
Das Auffrischanweisungssignal /CBR fällt auf das L-Niveau,
welches ein Aktivierungsniveau ist, als Reaktion auf die erste
Eingabe der Signale ext./RAS und ext./CAS. Als Reaktion auf das
Abfallen verriegelt die Verriegelungsschaltung 6 die Ausgabe
Tout des Timers 3. Da der Timer 3 zu diesem Zeitpunkt noch nicht
zurückgesetzt worden ist, bleibt die Ausgabe Tout des Timers 3
auf dem L-Niveau. Darum erreicht die Ausgabe S1 der Verriege
lungsschaltung 6 das L-Niveau und der 2k-Modus wird ausgewählt.
Nach der Verzögerungszeit Td der Verzögerungsschaltung 7 wird,
da das Auffrischanweisungssignal /CBR abgefallen ist, der Timer
3 zurückgesetzt und die Ausgabe Tout des Timers 3 erreicht das
H-Niveau. Die Ausgabe Tout des Timers 3 erreicht nach der ein
gestellten Zeit Ts erneut das L-Niveau.
Dann fällt als Reaktion auf die zweite Eingabe der Signale
ext./RAS und ext./CAS das Auffrischanweisunyssignal CBR auf das
L-Niveau. Als Reaktion auf das Abfallen verriegelt die Verrie
gelungsschaltung 6 die Ausgabe Tout des Timers 3. Da die Aus
gabe Tout des Timers zu diesem Zeitpunkt bereits auf das L-
Niveau abgefallen ist, wird die Ausgabe S1 der Verriegelungs
schaltung 6 auf dem L-Niveau gehalten und der 2k-Modus wird
erneut ausgewählt. Der vergleichbare bzw. gleiche Betriebsab
lauf schreitet dann fort.
Fig. 4 ist ein Zeitablaufdiagramm, das den Betrieb der Adress
erzeugungsschaltung 1 zeigt, wenn die Auffrischzykluszeitdauer
Tref kürzer als die Summe Ts + Td der eingestellten Zeit Ts und
der Verzögerungszeit Td ist.
Als Reaktion auf die erste Eingabe der Signale ext./RAS und
ext./CAS fällt das Auffrischanweisungssignal /CBR auf das L-
Niveau ab. Als Reaktion auf das Abfallen erreicht die Ausgabe
S1 der Verriegelungsschaltung 6 das L-Niveau und die Ausgabe
Tout des Timers 3 erreicht das H-Niveau nach der Verzögerungs
zeit Td, vergleichbar zu dem Fall des in Fig. 3 gezeigten Be
triebsablaufes.
Als Reaktion auf die zweite Eingabe der Signale ext./RAS und
ext./CAS fällt das Auffrischanweisungssignal /CBR auf das L-
Niveau. Als Reaktion auf das Abfallen verriegelt die Verriege
lungsschaltung 6 die Ausgabe Tout des Timers 3. Da die Ausgabe
Tout des Timers 3 zu diesem Zeitpunkt noch nicht auf dem L-
Niveau ist, erreicht die Ausgabe S1 der Verriegelungsschaltung
6 das H-Niveau und der 4k-Modus wird ausgewählt. Der gleiche
bzw. ähnliche Betrieb schreitet dann fort.
Eine genauere. Beschreibung wird für den Fall gegeben, in dem
der DRAM ein 4k-Modus-64 ms-Produkt ist. In dem 4k-Modus-64 ms-
Produkt ist die Verzögerungszeit Td der Verzögerungsschaltung 7
z. B. auf 1 µs eingestellt, und die eingestellte Zeit Ts des
Binärzählers 5 ist auf 16 µs eingestellt, welches der Standard
wert für die Auffrischzykluszeitdauer Tref des 4k-Modus-64 ms-
Produktes ist. Es ist zu bemerken, daß eine Speicherzellenzeile
in dem 4k-Modus selbst dann ausreichend aufgefrischt wird,
falls die Auffrischzykluszeitdauer Tref durch den Anwender auf
weniger als 17 µs eingestellt ist.
In diesem Fall, falls die Auffrischzykluszeitdauer Tref durch
den Anwender auf weniger als 17 µs eingestellt ist, wird der
4k-Modus ausgewählt und der Auffrischbetriebsablauf entspre
chend des Standards wird ausgeführt. Falls die Auffrischzyklus
zeitdauer Tref durch den Anwender gleich oder größer als 17 µs
eingestellt ist, wird der 2k-Modus ausgewählt und die Auffrisch
fähigkeit wird verbessert.
Darum kann in diesem DRAM, selbst wenn der Anwender die Auf
frischzykluszeitdauer Tref auf einen Wert, der länger als der
Standardwert (= 16 µs) ist, einstellt, um Schreib- und Lesezeiten
zu gewinnen, eine Speicherzellenzeile ausreichend aufgefrischt
werden, falls die Auffrischzykluszeitdauer Tref kleiner als
34 µs ist. Die Daten bzw. der Wert der Speicherzelle MC ver
schwindet nicht.
Eine genaue Beschreibung wird nun für den Fall gegeben, im dem
der DRAM ein 2k-Modus-32 ms-Produkt ist. In dem 2k-Modus-32 ms-
Produkt ist die Verzögerungszeit Td der Verzögerungsschaltung 7
z. B. auf 1 µs eingestellt, und die eingestellte Zeit Ts des
Binärzählers 5 ist auf 8 µs eingestellt, was die Hälfte des
Standardwertes (= 16 µs) der Auffrischzykluszeitdauer Tref des
2k-Modus-32 ms-Produktes ist. Es ist zu bemerken, daß eine
Speicherzellenzeile in dem 4k-Modus selbst dann ausreichend
aufgefrischt wird, falls die Auffrischzykluszeitdauer Tref
durch den Anwender auf weniger als 9 µs eingestellt ist.
In diesem Fall wird, falls die Auffrischzykluszeitdauer Tref
durch den Anwender gleich oder größer als 9 µs eingestellt ist,
der 2k-Modus ausgewählt und der Auffrischbetriebsablauf ent
sprechend des Standards wird ausgeführt. Falls die Auffrisch
zykluszeitdauer Tref, die durch den Anwender eingestellt ist,
kleiner als 9 µs ist, wird der 4k-Modus ausgewählt, und der
Stromverbrauch wird reduziert.
Darum kann bei dem DRAM, selbst wenn der Anwender die Auffrisch
zykluszeitdauer Tref aufgrund der Befürchtung eines Verschwin
dens von Daten auf einen Wert einstellt, der kleiner als not
wendig ist, der Anstieg des Stromverbrauches verhindert werden.
Claims (3)
1. Auffrischeinrichtung (46) für eine
Halbleiterspeichereinrichtung, mit
einer Erkennungseinrichtung (2), die ein Auffrischanweisungssignal (/CBR), das ein Auffrischen von Daten anweist, empfängt und den Zeitraum von einer vorhergehenden Eingabe zu einer momentanen Eingabe des Auffrischungsanweisungssignals (/CBR) als eine Auffrischzykluszeitdauer erfaßt, und
einer Auswahleinrichtung (71, 72, 42), die abhängig von der Auffrischzykluszeitdauer ene einzelne Speicherzellenzeile adressiert, wenn die Auffrischzykluszeitdauer kürzer als eine vorbestimmte Zeitdauer ist, oder mehrere Speicherzellenzeilen zusammen adressiert, wenn die Auffrischzykluszeitdauer länger als die vorbestimmte Zeitdauer ist.
einer Erkennungseinrichtung (2), die ein Auffrischanweisungssignal (/CBR), das ein Auffrischen von Daten anweist, empfängt und den Zeitraum von einer vorhergehenden Eingabe zu einer momentanen Eingabe des Auffrischungsanweisungssignals (/CBR) als eine Auffrischzykluszeitdauer erfaßt, und
einer Auswahleinrichtung (71, 72, 42), die abhängig von der Auffrischzykluszeitdauer ene einzelne Speicherzellenzeile adressiert, wenn die Auffrischzykluszeitdauer kürzer als eine vorbestimmte Zeitdauer ist, oder mehrere Speicherzellenzeilen zusammen adressiert, wenn die Auffrischzykluszeitdauer länger als die vorbestimmte Zeitdauer ist.
2. Auffrischeinrichtung nach Anspruch 1, bei der
die Erkennungseinrichtung (2)
eine Verzögerungseinrichtung (7) zum Verzögern des Auffrischanweisungssignals (/CBR) um eine vorbestimmte Zeit, eine Zeitgebereinrichtung (3), die durch das durch die Verzögerungseinrichtung (7) verzögerte Auffrischanweisungssignal zurückgesetzt wird, zum Ausgeben eines Signals auf einem ersten Niveau, bis eine vorbestimmte Zeit von dem Rücksetzen ab abgelaufen ist, und zum Ausgeben eines Signals auf einem zweiten Niveau danach, und
eine Verriegelungseinrichtung (6), die auf das Auffrischanweisungssignal mit dem Verriegeln eines Ausgabeniveaus der Zeitgebereinrichtung (3) reagiert, aufweist, wobei die Auswahleinrichtung (71, 72 und 42) die einzelne Speicherzellenzeile auswählt, wenn das Verriegelungsniveau der Verriegelungseinrichtung (6) das erste Niveau ist, und die Mehrzahl der Speicherzellenzeilen auswählt, wenn das Verriegelungsniveau der Verriegelungsschaltung (6) das zweite Niveau ist.
eine Verzögerungseinrichtung (7) zum Verzögern des Auffrischanweisungssignals (/CBR) um eine vorbestimmte Zeit, eine Zeitgebereinrichtung (3), die durch das durch die Verzögerungseinrichtung (7) verzögerte Auffrischanweisungssignal zurückgesetzt wird, zum Ausgeben eines Signals auf einem ersten Niveau, bis eine vorbestimmte Zeit von dem Rücksetzen ab abgelaufen ist, und zum Ausgeben eines Signals auf einem zweiten Niveau danach, und
eine Verriegelungseinrichtung (6), die auf das Auffrischanweisungssignal mit dem Verriegeln eines Ausgabeniveaus der Zeitgebereinrichtung (3) reagiert, aufweist, wobei die Auswahleinrichtung (71, 72 und 42) die einzelne Speicherzellenzeile auswählt, wenn das Verriegelungsniveau der Verriegelungseinrichtung (6) das erste Niveau ist, und die Mehrzahl der Speicherzellenzeilen auswählt, wenn das Verriegelungsniveau der Verriegelungsschaltung (6) das zweite Niveau ist.
3. Auffrischeinrichtung nach Anspruch 2, bei der
die Auswahleinrichtung (71, 72 und 42)
einen Auffrischzähler (71), der auf das
Auffrischanweisungssignal reagiert, zum Ausgeben eines ersten
Adreßsignals (A0-A11) zum Adressieren von
Speicherzellenzeilen,
eine Signalumwandlungseinrichtung (72) zum Empfangen des ersten Adreßsignals, und zum Umwandeln entsprechend des Verriegelungsniveaus der Verriegelungseinrichtung (6), das das zweite Niveau ist, des ersten Adreßsignals in ein zweites Adreßsignal (A0-A10), das eine Mehrzahl von Speicherzellenzeilen anzeigt, die unterschiedlich von der zuvor aufgefrischten Speicherzellenzeile sind, und
eine Dekodereinrichtung (42), die das erste oder das zweite Adreßsignal, die von der Signalumwandlungseinrichtung (72) ausgegeben werden, zum Auswählen einer Speicherzellenzeile entsprechend des Adreßsignals, aufweist.
eine Signalumwandlungseinrichtung (72) zum Empfangen des ersten Adreßsignals, und zum Umwandeln entsprechend des Verriegelungsniveaus der Verriegelungseinrichtung (6), das das zweite Niveau ist, des ersten Adreßsignals in ein zweites Adreßsignal (A0-A10), das eine Mehrzahl von Speicherzellenzeilen anzeigt, die unterschiedlich von der zuvor aufgefrischten Speicherzellenzeile sind, und
eine Dekodereinrichtung (42), die das erste oder das zweite Adreßsignal, die von der Signalumwandlungseinrichtung (72) ausgegeben werden, zum Auswählen einer Speicherzellenzeile entsprechend des Adreßsignals, aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7033644A JPH08227579A (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19546790A1 DE19546790A1 (de) | 1996-09-19 |
DE19546790C2 true DE19546790C2 (de) | 2001-04-26 |
Family
ID=12392164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19546790A Expired - Fee Related DE19546790C2 (de) | 1995-02-22 | 1995-12-14 | Auffrischeinrichtung für eine Halbleiterspeichereinrichtung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5608682A (de) |
JP (1) | JPH08227579A (de) |
KR (1) | KR0185725B1 (de) |
DE (1) | DE19546790C2 (de) |
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---|---|---|---|---|
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-
1995
- 1995-02-22 JP JP7033644A patent/JPH08227579A/ja not_active Withdrawn
- 1995-11-07 US US08/554,503 patent/US5608682A/en not_active Expired - Fee Related
- 1995-12-14 DE DE19546790A patent/DE19546790C2/de not_active Expired - Fee Related
-
1996
- 1996-02-15 KR KR1019960003639A patent/KR0185725B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
DE19546790A1 (de) | 1996-09-19 |
KR960032487A (ko) | 1996-09-17 |
US5608682A (en) | 1997-03-04 |
KR0185725B1 (ko) | 1999-04-15 |
JPH08227579A (ja) | 1996-09-03 |
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8364 | No opposition during term of opposition | ||
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