DE1499840C - Fehlerprufeinrichtung fur eine Daten verarbeitungsanlage - Google Patents

Description

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Die vorliegende Erfindung betrifft eine Fehlerpriif- gliedern enthält, denen jeweils ein Eingangssignal

einrichtung für eine Datenverarbeitungsanlage mit vom Wortdcodierer und ein Eingangssignal von der

einem Register, das nacheinander Datenwörter auf- Flipflop-Speicheranordnung derart zugeführt sind,

nimmt, einem mit diesem Register gekoppelten, auf daß bei jeder Kombination eines Signals vom Worteinen bestimmten Teil des im Register gespeicherten 5 decodierer und eines Signals von der Flipflop-Spei-

Wortes ansprechenden Test-Decodierer und einer cheranordnung, die einer Nichtübereinstimmung ent-

Flipflop-Speicheranordnung, die ein von dem spe- spricht, ein Verknüpfungsglied ein Fehlerausgangs-

ziellen Wortteil abhängiges Ausgangssignal des signal liefert.

Dccodierers zur Verwendung während der Anwesen- Eine Weiterbildung der Erfindung ist im Unterheit des nächsten Wortes speichert, und einer mit io anspruch gekennzeichnet.

dem Decodierer gekoppelten Fehleranzeigeanord- Die Fehlerprüfeinrichtung gemäß der Erfindung

nung, die ein Fehlersignal liefert, wenn eine vorgege- eignet sich besonders zur Ermittlung von Fehlern

bene Zuordnung zwischen dem Ausgangssignal des beim Betrieb eines Konstanten-Speichers in einer

Decodierers und dem nächsten Wort im Register Anlage zur Steuerung aufeinanderfolgender Elemen-

nicht besteht. 15 taroperationen oder Maschinenkommandos zur

Es sind Fehlerprüfeinrichtungen bekannt, die auf Durchführung von Befehlen. Gegenüber Fehlerprüfdem Paritätsprinzip arbeiten (USA.-Patentschrift einrichtungen, die auf dem Paritätsprinzip arbeiten 2 719 959). Jeder Gruppe (Wort) von Informations- und der obenerwähnten bekannten Fehlererkennungsbits wird ein zusätzliches Paritätsbit zugeordnet, das einrichtung hat sie den Vorteil, daß vom ganzen so gewählt ist, daß die Gesamtzahl der Einsen oder 20 Zeichenvorrat nur zwei Zeichenkombinationen für Nullen je nach Vereinbarung geradzahlig oder un- die Prüfung und nicht eine ganze Stelle benötigt geradzahlig ist. Bei der Fehlerprüfung wird die Parität werden.

des Wortes festgestellt, und das Wort wird als fehler- Ausführungsbeispiele der Erfindung werden nach-

haft angesehen, wenn die Parität unrichtig ist. folgend an Hand der Zeichnungen näher erläutert;

Die Informationssicherung durch eine Paritätsziffer 25 es zeigt

hat den Nachteil, daß eine zusätzliche Stelle benötigt Fig. 1 ein Blockschaltbild eines Konstantenspei-

wird, wodurch nicht nur der Zeichenvorrat ein- chers mit einer Fehlerprüfeinrichtung gemäß der

geschränkt, sondern auch der apparative Aufwand Erfindung und

der Datenverarbeitungsanlage vergrößert wird. Fig. 2 ein Blockschaltbild einer ähnlichen Anlage.

Es ist ferner eine Fehlererkennungseinrichtung zur 30 Die in Fig. 1 vereinfacht dargestellte Einrichtung Überwachung von Programmverzweigungen in daten- enthält einen Speicher ROM mit einem Adressenverarbeitenden Maschinen bekannt, die ein Register register AR und einem Datenregister DA. Der Speicnthält, in dem die aufeinanderfolgenden Befehle eher ROM kann ein Konstantenspeicher oder irgendnacheinander gespeichert werden. Mit einem Opera- ein anderer konventioneller Typ sein, bei dem der tionsteil dieses Registers ist ein Befehlsdecodierer 35 Inhalt des Adressenregisters AR bestimmt, welches gekoppelt, der unter anderem ein spezielles Ausgangs- der im Speicher enthaltenen Wörter im Zeitpunkt/,, signal liefert, wenn im Register ein Verzweigungs- in das Datenregister DA herausgelesen wird. Dem befehl gespeichert ist. Durch dieses Ausgangssignal Speicher werden Taktimpulse t_g von einem Taktwird ein Flipflop gesetzt. Der erste Befehl jedes Teil- generator 9 zugeführt.

oder Unterprogramms enthält ein Zusatzsignal, durch'40 Der Speicher ROM kann in der Praxis beispiels-

das das Flipflop wieder zurückgesetzt wird. Wenn weise 2048 Wörter aus je 53 Bits enthalten. Von die-

das Flipflop nicht innerhalb einer bestimmten Zeit- sen 2048 Wörtern stehen 2046 als nutzbare Informa-

spanne nach dem Setzen wieder zurückgesetzt wird, tionswörter zur Verfügung, ein Wort ist ein Testwort

liefert eine hierfür vorgesehene Fehleranzeigeanord- und das verbleibende Wort ist ein inverses Testwort,

nung, die aus einer Verzögerungseinheit und einem 45 Das Testwort kann aus lauter Nullen und das inverse

UND-Glied besteht, ein Fehlersignal (französische Testwort aus lauter Einsen bestehen. Die Bits des

Patentschrift 1 379 293). inversen Testwortes sind also invers zu den entspre-

Ausgehend von einer solchen Fehlererkennungs- chenden Bits des Testwortes. Das Testwort kann auch

einrichtung liegt der Erfindung die Aufgabe zugrunde, aus einer bestimmten Verteilung von Nullen und

eine Fehlerpriifeinrichtung anzugeben, die Fehler im 50 Einsen bestehen, und das inverse Testwort besteht

gesamten Speicherwerk, den Registern, den verscliie- dann aus der komplementären Verteilung von Nullen

denen Decodieren! oder in der Fehleranzeigeanord- und Einsen, d. h. also, daß die Bits entsprechender

nung selbst zu erkennen gestattet. Stellen komplementär sind. Das Testwort kann also

Diese Aufgabe wird gemäß der Erfindung bei einer beispielsweise 00110011 usw. und das inverse Test-Fehlerprüfeinrichtung der eingangs genannten Art 55 wort dann 11001100 usw. lauten. Durch die Verdadurch gelöst, daß mit dem Register außerdem ein wendung eines Testwortes und eines inversen Test-Wortdccodicrer gekoppelt ist, dessen Aus^angssignale Wortes kann die apparative Einrichtung, durch die die anzeigen, ob das im Register gespeicherte Wort ein einzelnen Bits der Wörter behandelt werden, sowohl sowohl Nullen als auch Einsen enthaltendes Informa- auf Fehler überwacht werden, die fälschlich das Auftionswort, ein ausschließlich aus Nullen bestehendes 60 treten eines elektrischen Signals erzeugen, als auch Testwort oder ein ausschließlich aus Einsen be- auf Fehler, die ein fälschliches Fehlen eines elektristchendes inverses Testwort ist, daß der Testdecodie- sehen Signals bewirken. Vorzugsweise werden ein rer an die Flipflop-Speicheranordnung ein Signal ausschließlich aug Nullen bestehendes Testwort und liefert, das anzeigt, ob das nächste Wort ein Infor- ein ausschließlich aus Einsen bestehendes inverses mationswort, Testwort oder inverses Testwort sein 65 Testwort verwendet, wie es bei dem hier beschnebesoll, und daß die mit dem Wortdecodierer sowie nen Ausführungsbeispiel der Erfindung der Fall ist. der Flipflop-Speicheranordnung gekoppelte Fehler- Das Datenregister DA ist in Teile unterteilt, die anzeigeanordnung eine Anzahl von Verknüpfungs- Teilen der einzelnen im Speicher enthaltenen Wörter

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entsprechen. Die mit F' und F bezeichneten Teile des wird erregt, wenn nicht alle Bits im Datenregister DR

Datenregisters sind für Bits bestimmt, die die wan- Einsen sind. Mit anderen Worten gesagt, erzeugt der

rend des Zugriffs zum Speicher durchzuführenden Decodierer 52 am Ausgang 0 ein Ausgangssignal,

Operationen angeben und ein Teil NA steht für Bits ... wenn das Wort im Datenregister DR nur aus Nullen

zur Verfugung, die die Adresse des als nächstes zu 5 besteht, ein Ausgangssignal am Ausgang 1, wenn das

adressierenden Speicherwortes angeben. Wort nur aus Einsen besteht, und Ausgangssignale

Alle Bits, die in den Operationsteilen F' und F des sowohl am Ausgang ü als auch am Ausgang I₃ wenn

Datenregisters Di? enthalten sind, werden einem das Wort aus einer Mischung von Nullen und Einsen

Operationsdecodierer 12 über Leitungen 10 zu- besteht.

geführt. Der Operationsdecodierer 12 entschlüsselt io Mit jeweils einem Ausgang der Flip-Flops 36, 38

die empfangene Information und liefert über ent- und einem der Ausgänge des Wortdecodierers 52 sind

sprechende, nicht dargestellte Steuerleitungen Steuer- Eingänge von Fehleranzeige-UND-Gliedern 0Ö, UO,

signale an andere Teile der Datenverarbeitungsanlage, II und Il verbunden. Jedes dieser UND-Glieder 0Ö,

unter anderem an nicht dargestellte Teile, die eine .. UO, II, Il wird beim Takt t_x erregt, wenn es ein

Folge von Elementaroperationen steuern, welche bei 15 Signal vom Testspeicher-Flip-Flop 36, 38 und ein

der Durchführung von Befehlen auszuführen sind. Signal vom Wortdecodierer 52 enthält. Das UND-

Der Inhalt des der nächsten Adresse zugeordneten Glied Oü wird also erregt, wenn es den Ausgang 0

Teiles NA des Datenregisters DR wird über Leitungen vom Flip-Flop 36 und den Ausgang ü vom Wort-

14 einem Adressencodierer 16 zugeführt. Der Deco- decodierer 52 erhält; das UND-Glied ÜO spricht an,

dierer 16 liefert ein Ausgangssignal über Leitungen ao wenn es den Ausgang U vom Flip-Flop 36 und den

18 an einen Adressengenerator 20, der ein Ausgangs- Ausgang 0 vom Wortdecodierer 52 erhält; das UND-

signal über Leitungen 21 und UND-Glied 22 an Glied II spricht an, wenn es den Ausgang 1 vom

einen Setzeingang 23 des Adressenregisters AR liefert, Flip-Flop 38 und den Ausgang I vom Wortdecodierer

um das nächstfolgende Wort im Speicher ROM zu 52 erhält, und das UND-Glied 11 spricht an, wenn es

adressieren. 25 den Ausgang I vom Flip-Flop 38 und den Ausgang I

Der Inhalt des Operationsteils F' des Daten- vom Wortdecodierer 52 erhält. Das Ausgangssignal

registers DR wird über Leitungen 24 einem Test- jedes der UND-Glieder Oü, UO₃ IT, Il wird einem

codierer 26 zugeführt, dessen Ausgänge mit 0, ü, 1 ODER-Glied 55 zugeführt und erzeugt auf dessen

und I bezeichnet sind. Der Testdecodierer kann ein Ausgangsleitung 57 ein Fehleralarmsignal,

üblicher Decodierer sein, der beispielsweis für sechs 30 Der Speicher, der Taktgenerator, die Register, der

Eingangsbits ausgelegt ist und auf das Vorhandensein Decodierer, die UND-Glieder, die Flip-Flops, die

oder Nichtvorhandensein von zwei der 64 möglichen ODER-Glieder und der Inverter der dargestellten

Bitkombinationen anspricht. Dabei kann beispiels- Anordnung können in bekannter Weise aufgebaut

weise die Bitkombination 000001 eine Erregung des sein. Die erwähnten Funktionen lassen sich auf die

Decodiererausganges 0, die Bitkombination 000010 35 verschiedenste Weise mit bekannten Mitteln

eine Erregung des Decodiererausganges 1 und das realisieren.

Nichtvorhandensein dieser beiden Bitkombinationen Zur Beschreibung der Arbeitsweise der in Fig. 1

eine Erregung der beiden Decodiererausgänge U und 1 dargestellten Einrichtung soll angenommen werden,

verursachen. Die anderen 62 Bitkombinationen wer- daß die Flip-Flops 36, 38 anfangs beide zurück-

den von dem Testdecodierer 26 nicht entschlüsselt, 40 gestellt seien. Beim Takt t₀ wird ein Informations-

sondern nur vom Operationsdecodierer 12, um bis zu wort, das durch den Inhalt des Adressenregisters AR

62 Funktionen durchzuführen. bestimmt ist, aus dem Speicher ROM in das Speicher-

Die Ausgänge des Testdecodierers 26 sind über datenregister DR herausgelesen. Der gesamte Inhalt UND-Glieder 31, 32, 33, 34 mit Setz- und Rückstell- des Datenregisters DR wird über die Leitungen 50 eingängen S bzw. R von Testspeicher-Flip-Flops 36, 45 dem Wortdecodierer 52 zugeführt. Informations-38 verbunden. Die UND-Glieder 31 bis 34 werden Wörter, die dem Decodierer 52 zugeführt werden, beim Takt t_z durch einen Impuls vom Taktgenerator 9 bestehen aus einer Mischung von Nullen und Einsen, aufgetastet. Die Ausgänge der Flip-Flops 36, 38 sind Der Wortdecodierer 52 liefert daher Ausgangssignale mit 0, ü, 1,1 entsprechend den zugehörigen Eingän- an seinen Ausgängen ü und T, die anzeigen, daß das gen vom Testdecodierer 26 bezeichnet. Der Ausgang 0 50 entschlüsselte Informationswort nicht ausschließlich des Flip-Flops 36 und der Ausgang 1 des Flip-Flops aus Nullen oder Einsen besteht. Die UND-Glieder 00 38 sind über ein ODER-Glied 39, eine Leitung 40 und II werden von den rückgestellten Flip-Flops und ein UND-Glied 42 mit einem Inkrementeingang 36, 38 beim Takt I₁ nicht aufgetastet, so daß auf der 44 des Adressenregisters AR verbunden. Das Signal Ausgangsleitung 57 kein Fehlersignal auftritt. Wenn auf der Leitung 40 wird außerdem durch einen Inver- 55 der Wortdecodierer 52 andererseits infolge irgendter / negiert und einem Eingang des UND-Gliedes 22 eines Funktionsfehlers in der Anlage ein Wort erzugeführt. Die UND-Glieder 22, 42 werden beim halten hatte, das nur aus Nullen oder nur aus Takt t₂ durch einen Impuls vom Taktgenerator 9 auf- Einsen besteht, wären die Signale vom Ausgang 0 getastet. oder Ausgang 1 des Decodierers 52 durch das UND-

Der gesamte Inhalt des Datenregisters DR wird 60 Glied 00 oder 11 weitergegeben worden und hätten

über Leitungen 50 einem auf alle Bits des Wortes auf der Leitung 57 ein Fehlersignal entstehen

ansprechenden Wort-Decodierer 52 zugeführt. Ein lassen.

Ausgang 0 des Wortdecodierers 52 wird erregt, wenn Der Inhalt des die nächste Adresse angebenden

alle Bits im Datenregister DR Nullen sind, während Teiles NA des Datenregisters DR wird durch den

ein Ausgang Ö erregt wird, wenn nicht alle Bits im 65 Adressendecodierer 16 entschlüsselt, der den Adres-

Datenregister DR Nullen sind. Der Ausgang 1 des sengenerator 20 veranlaßt, die Adresse des als näch-

Wortdecodierers 52 wird erregt, wenn alle Bits im steszu adressierenden Wortes beim Takt t₂ durch das

Datenregister DR Einsen sind, und der Aus«ana T UND-Glied 22 dem Setzeingang 23 des Adressen-

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registers/li? zuzuführen. Die dem Adressenregister^i? gen soll, war um eine Nummer höher gewählt worden zugeführte Adresse kann über nicht dargestellte Lei- als die Adresse des nur aus Nullen bestehenden Testtungen vom Operationsdecodierer 12 beeinflußt oder Wortes. Das dem Inkrementeingang des Adressengeändert werden. Der Operationsdecodierer 12 erhält registers AR zugeführte Signal bereitet daher die Anden Inhält der Teile F' und F des Datenregisters Di? 5 lage für den nächsten Informationswortzyklus vor.
und liefert bei den Takten t_v t₂ und /₃ die verschie- Beim Takt t₃ des Nullentestwortzyklus wird der nur denen Steuersignale an die Datenverarbeitungsanlage. aus Nullen bestehende Inhalt des Teiles F' des Daten-Wenn der Inhalt des Adressenregisters AR nun registers DR durch den Testdecoder 26 entschlüsselt, die Adresse eines anderen Informationswortes ist, so daß an seinem Ausgang ü ein Signal auftritt, das wiederholt sich der beschriebene Zyklus beginnend io das UND-Glied 32 durchläuft und das Flip-Flop 36 mit Takt i₀. Die Anlage fährt fort, Informationswör- zurücksetzt. Wie oben bei der Beschreibung des Testter zu verwenden, bis im Datenregister DR ein Infor- decodierers 26 erwähnt worden war, spricht dieser mätionswort erreicht wird, auf das ein Testwort folgt, auf die Bitkombination 000001 an und erzeugt am z. B; ein Testwört, dessen Ziffern nur aus Nullen be- Ausgang 0 ein Signal, während er bei allen anderen stehen. Das betreffende Informationswort enthält 15 Bitkombinationen am Ausgang ü ein Signal erzeugt, dann also als die nächste Adresse angebenden Teil Die Ausgänge der Flip-Flops 36, 38 sind nun in Vordie Adresse des nur aus Nullen bestehenden Test- bereitung für die Fehlerprüfung des Informationswortes, Diese nächste Adresse wird durch den Wortes, das auf das Nullentestwort folgt, zurückge-Ädressendecodierer 16 wahrgenommen, der durch setzt.

den Adressengenerator 20 bewirkt, daß beim Takt t.₂ 30 ' Die Arbeitsweise der Anlage bei der Verwendung

die Adresse des nur aus Nullen bestehenden Test- des nur aus Einsen bestehenden Testwortes entspricht

Wortes dem Adressenregister A R zugeführt wird. Das der Arbeitsweise bei der Verarbeitung des Nullen-

Inforinatiönswort enthält außerdem einen im Teil F" testwortes, der einzige Unterschied besteht darin, daß

des Datenregisters DR befindlichen Teil, der angibt, das Test-Flip-Flop 38 statt des Flip-Hops 36 arbeitet

daß das nächste Wort ein nur aus Nullen bestehendes 25 und der Ausgang T oder der Ausgang 1 des Decodie-

Testwort sein wird. Der Testdecodierer 26 entschlüs- rers 52 erregt werden.

seit die Bitkombination im TeilF', wobei sein Aus- In Fig. 2 ist ein anderes Speichersystem dargegang 0 erregt wird. Das Signal vom Ausgang 0 durch- stellt, bei dem eine etwas andere Anordnung verwenläüft beim Takt f₃ das UND-Glied 31 und setzt das det wird, um zu bestimmen, ob das als nächstes zu Flip-Flop 36, so daß dessen Ausgangsleitung 0 dau- 3° behandelnde Wort ein Informationswort, ein nur aus ernd erregt wird. Während desselben Zyklus führt der Nullen bestehendes Testwort oder nur aus Einsen FunktionsdeCödierer 12 während der Takte If₁, t₂, t_z bestehendes Testwort ist. In F i g. 1 und 2 sind für die verschiedenen Funktionen entsprechend dem In- entsprechende Baugruppen die gleichen Bezugszeihält der Teile F' und F des Datenregisters DR durch. chen verwendet worden. In Abweichung von F i g. 1 Beim Takt /₀ des folgenden Testwortzyklus wird 35 enthält das System der F i g. 1 einen die nächste das adressierte, nur aus Nullen bestehende Testwort Adresse entschlüsselnden Decodierer 16', der nicht vom Speicher ROM in das Datenregister DR über- nur eine mit dem Adressengenerator 20 gekoppelte tragen. Beim Takt Z₁ wird der gesamte Inhalt des Ausgangsleitung 18, sondern auch vier weitere Aus-Datenregisters DR durch den Wortdecodierer 52 ent- gänge 0, ü, 1, I aufweist, die mit UND-Gliedern 32, schlüsselt, so daß dessen Ausgangsleitung 0 erregt 40 33 bzw. 34 verbunden sind. Die vom Testdecodierer wird. Das fehleranzeigende UND-Glied 00 wird beim 26 in F i g. 1 ausgeübte Funktion wird bei dem in Takt t_t nicht erregt, da das Flip-Flop 36 gesetzt ist F i g. 2 dargestellten System durch den die nächste und daher an das UND-Glied ÜO nicht das Signal U Adresse entschlüsselnden Decodierer 16' ausgeübt, liefert. Auf der Ausgangsleitung57 tritt daher auch Bei Fig. 2 umfaßt jedes im Speicheri?OM gespeikein Fehlersignal auf. Wenn andererseits durch eine 45 cherte Wort einen die nächste Adresse angebenden Funktionsstörung in der Anlage eines der dem Wort- Teil, der zur Bestimmung des als nächstes zuzugreidecodierer 52 zugeführten Bits eine 1 gewesen wäre, fenden Wortes verwendet wird. Wenn auf das im wäre am Ausgang ü des Decodierers 52 ein Ausgangs- Datenregister DR enthaltende Informationswort ein signal aufgetreten, und das Und-Glied Oü würde ein nur aus Nullen oder nur aus Einsen bestehendes Test-Fehlersignal auf der Ausgangsleitung 57 erzeugt 50 wort folgen soll, enthält der Adressenteil des Wortes haben. Zusammenfassend gesagt, wird immer dann im NA-Teü des Registers Information, die die ein Fehlersignal erzeugt, wenn die Ausgänge der Flip- Adresse des Testwortes angibt, und es enthält dem-Flops 36, 38 nicht mit den Ausgängen des Wortdeco- entsprechend auch Information, die vom Decodierer dierers 52 übereinstimmen. 16' entschlüsselt werden kann, um den entsprechen-

Beim Takt t., des Zyklus, währenddessen das 55 den der Ausgänge 0. ü, 1, T zu erregen.
Datenregister DR das nur aus Nullen bestehende Im Betrieb des in Fi g. 2 dargestellten Systems er-Testwort enthält, wird der nur aus Nullen bestehende folgt die folgemäßige Behandlung der Informations-Inhalt des die nächste Adresse angebenden Teiles NA Wörter wie an Hand von F i g. 1 beschrieben wurde, des Datenregisters nicht benutzt. Beim Takt t.₂ durch- Die Flip-Flops 36, 38 bleiben zurückgestellt, und läuft das Setzausgangssignal 0 vom Flip-Flop 36 das 60 jedes im Datenregister DR vorhandene Informations-ODER-Glied 39 und gelangt über die Leitung 40 und wort wird überprüft, um sicherzugehen, daß es nicht den Inverter I zum UND-Glied 22, das hierdurch nur aus Nullen oder Einsen besteht. Wenn das Infordaran gehindert wird, eine Adresse an den Setzein- mätionswort nur aus Nullen oder nur aus Einsen begang 23 des Adressenregisters AR zu liefern. Das Si- steht, wird ein Fehleralarmsignal erzeugt. Der die gnal auf der Leitung 40 durchläuft stattdessen das 65 nächste Adresse angebende Teil jedes Informations-UND-Glied 42 zum Inkrementeingang des Adressen- Wortes wird durch den Adressendecodierer 16' und registers Λ i?. Die Adresse des Informationswortes, den Adressengenerator 20'verwendet, um das jeweils das auf das nur aus Nullen bestehende Testwort fol- nächstfolgende Informationswort zu holen.

Wenn sich im Daienregister DR ein Informationswort befindet, auf das ein nur aus Nullen oder nur aus Einsen bestehendes Testwort folgen soll, enthält der die nächste Adresse angebende Teil des Informationswortes die Adresse des Testwortes, die vom Adressendecodierer 16' entschlüsselt wird. Der Decodierer 16' bewirkt beim Takt t₂ über den Adressengenerator 20, daß die nächste Adresse in das Adressenregister AR eingegeben wird. Außerdem läßt der Decodierer 16' an seinem Ausgang 0 oder Ausgang 1 ein Signal auftreten, das beim Takt i₃ das Flip-Flop 36 oder 38 setzt.

Wenn sich während des nächsten Zyklus dann das Testwort im Datenregister DR befindet, liefert der auf alle Bits ansprechende Wortdecodierer 52 ein Signal an seiner Ausgangsleitung 0 bzw. 1. Auf der Leitung 57 tritt ein Fehlersignal auf, wenn die Ausgänge des Wortdecodierers 52 nicht mit den Ausgängen der Flip-Flops 36, 38 übereinstimmen.

Wenn sich das Testwort im Datenregister DR befindet, sind alle Bits des Wortes Nullen oder Einsen. Der für die nächste Adresse vorgesehene Teil des Wortes besteht daher ebenfalls nur aus Nullen bzw. Einsen. Diese Bitkombinationen werden durch den Decodierer 16' wahrgenommen, der über den Adressengenerator 20 die Adresse des nächstfolgenden Informationswortes erzeugt. Die Arbeitsweise des Decodierers 16' und des Adressengenerators 20' kann durch nicht dargestellte Ausgänge vom Operationsdecodierer 12 beeinfluß oder gesteuert werden.

Zusammenfassend gesagt wird bei den beiden beschriebenen Ausführungsbeispielen gemäß F i g. 1 und 2 ein Fehleralarmsignal immer dann erzeugt, wenn ein Informationswort im Datenregister DR sein sollte und durch einen Funktionsfehler tatsächlich ein nur aus Nullen bestehendes Testwort oder ein nur aus Einsen bestehendes inverses Testwort vorhanden ist. Die Anlage erzeugt außerdem ein Fehlersignal, wenn ein nur aus Nullen oder ein nur aus Einsen bestehendes Testwort im Datenregister DR vorhanden sein sollte und dieses Register tatsächlich ein Informationswort enthält, das sowohl Einsen als auch Nullen enthält. Das System liefert also ein Fehlersignal immer dann, wenn im Speicher, dessen Registern, den verschiedenen Decodierern oder im Fehlerprüfkreis selbst ein Funktionsfehler auftritt.

Claims (2)

Patentansprüche:

1. Fehlerprüf einrichtung für eine Datenverarbeitungsanlage mit einem Register, das nacheinander Datenwörter aufnimmt, einem mit diesem Register gekoppelten, auf einen bestimmten Teil des im Register gespeicherten Wortes ansprechenden Test-Decodierer und einer Flip-Flop-Speicheranordnung, die ein von dem speziellen Wortteil abhängiges Ausgangssignal des Decodierers zur Verwendung während der Anwesenheit des nächsten Wortes speichert, und einer mit dem Decodierer gekoppelten Fehleranzeigeanordnung, die ein Fehlersignal liefert, wenn eine vorgegebene Zuordnung zwischen dem Ausgangssignal des Decodierers und dem nächsten Wort im Register nicht besteht, dadurch gekennzeichnet, daß mit dem Register (DR) außerdem ein Wortdecodierer (52) gekoppelt ist, dessen Ausgangssignale anzeigen, ob das im Register gespeicherte Wort ein sowohl Nullen als auch Einsen enthaltendes Informationswort, ein ausschließlich aus Nullen bestehendes Testwort oder ein ausschließlich aus Einsen bestehendes inverses Testwort ist, daß der Testdecodierer (26) an die Flip-Flop-Speicheranordnung (36, 38) ein Signal liefert, das anzeigt, ob das nächste Wort ein Informationswort, Testwort oder inverses Testwort sein soll, und daß die mit dem Wortdecodierer (52) sowie der Flip-Flop-Speicheranordnung (36, 38) gekoppelte Fehleranzeigeanordnung eine Anzahl von Verknüpfungsgliedern (0Ö, UO, IT, II) enthält, denen jeweils ein Eingangssignal vom Wortdecodierer und ein Eingangssignal von der Flip-Flop-Speicheranordnung derart zugeführt sind, daß bei jeder Kombination eines Signals vom Wortdecodierer und eines Signals von der Flip-Flop-Speicheranordnung, die einer Nichtübereinstimmung entspricht, ein Verknüpfungsglied ein Fehlerausgangssignal liefert.

2. Fehlerprüf einrichtung nach Anspruch 1, bei welchem das Register Funktionsteile und einen Nächste-Adresse-Teil für entsprechende Teile der zu speichernden Informationswörter enthält und der Testdecodierer mit den Funktionsteilen gekoppelt ist, dadurch gekennzeichnet, daß der Wortdecodierer (52) mit allen Teilen (F', F, NA) des Registers (DR) gekoppelt ist.

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