DE2906789A1

DE2906789A1 - Speicherpruefsystem

Info

Publication number: DE2906789A1
Application number: DE19792906789
Authority: DE
Inventors: Ryoji Dipl Ing Imazeki; Michiya Dipl Ing Inoue
Original assignee: Fujitsu Fanuc Ltd
Current assignee: Fanuc Corp
Priority date: 1978-03-06
Filing date: 1979-02-22
Publication date: 1979-09-13
Also published as: GB2016758B; GB2016758A; DE2906789B2; JPS54117641A; FR2419564A1

Description

Speicherprüfsystem
Priorität: 6. März 1978 Japan 025106/1978

Die Erfindung bezieht sich auf ein System zum Prüfen eines Speichers, insbesondere eines Festwertspeichers (ROM) oder eines programmierbaren Festwertspeichers.

In einer Vorrichtung, die hohe Zuverlässigkeit aufweisen muß, ist es üblich, eine Ausleseinformation durch eine Paritätsprüfung od.dgl. zu prüfen, um zu verhindern, daß eine fehlerhafte Information aus einem Speicher durch einen eine Fehlfunktion verursachenden Fehler eines Speicherelements od.dgl. ausgelesen wird. Beispielsweise ist gemäß Fig. 1 ein Paritätsbit in einem Paritätsbitbereich PB für Jedes Wor"-; gespeichert, das in einem Speicher MEM gespeichert ist. Einem Prozessor CPU sind ein Paritätsprüfkreis PC und ein Paritätsgenerator PG zugeordnet. Wenn Daten in den Speicher MEM von dem Prozessor CPU eingeschrieben werden, erzeugt der Paritätsbitgenerator PG ein Paritätsbit in Übereinstimmung mit einer ungeraden oder geraden Parität, wobei das Bit in den Paritätsbitbereich PB in derselben Adresse wie die Daten geschrieben wird. Wenn der Prozessor CPU eine Adresse des Speichers MEM zuweist, um von dem Speicher das Paritätsbit derselben Adresse wie die Daten auszulesen, wird das Paritätsbit durch den Paritätsprüfkreis PC geprüft. Wenn ein Fehler festgestellt wird, wird Alarm gegeben und der Prozessor CPU wird unterbrochen.

Im allgemeinen ist ein Programm od.dgl. in einem Festwertspeicher gespeichert und ein solcher Speicher hat üblicherweise eine 8-Bit-Konfiguration. Für diese Paritätsprüfung wird ein Bit als Paritätsbit verwendet und die übrigen sieben Bits werden für die Daten verwendet. In einem System mit relativ kleinen Abmessungen ist die Hardware für die Paritätsprüfung vergleichsweise

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nicht klein und der Paritätsprüfkreis ist unter Berücksichtigung der gesamten verwendeten Hardware nicht vernachlässigbar.

Die Aufgabe der Erfindung besteht darin, ein Speicherprüfsystem zu schaffen, das den Speicherbereich für ein Prüfbit für eine Datenprüfung od.dgl. verringert und eine einfache Prüfung der gespeicherten Daten unter Verwendung der Leerzeit der Verarbeitung eines Prozessors ermöglicht.

Das Speicherprüfsystem enthält einen Festwertspeicher mit mehreren Blöcken, wobei in jedem Block eine Mehrzahl von Worten gespeichert ist, mit einem Bereich mit darin gespeicherten Prüfworten, die jeweils den Blöcken entsprechen, und mit einem Prozessor zum Auslesen und Verarbeiten des gespeicherten Inhalts des Speichers. Der Prozessor liest die in jedem Block des Speichers gespeicherten Worte aus, führt eine vorbestimmte arithmetische Operation für jedes Wort des Blocks aus und vergleicht das Operationsergebnis mit dem Prüfwort entsprechend dem Block, wodurch der Speicher geprüft wird.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind

Pig. 1 ein Blockschaltbild des Hauptteils eines bekannten Speicherprüfsystems und

Pig. 2 ein Blockschaltbild des Hauptteils einer Ausführungsform der Erfindung.

Gemäß Fig. 2 ist ein Speicher MEM, beispielsweise ein Festwertspeicher, ein programmierbarer Festwertspeicher od.dgl. in Blöcke BL1 bis BLn aufgeteilt, in denen jeweils mehrere Worte und Prüfworte A1 bis An für die Blöcke BLT bis BLn gespeichert sind. Die Prüfworte A1

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bis An sind beispielsweise wortorientierte Paritätsbits für jeweilige Bits der Blöcke BL1 bis BLn. In dem Block BL1 sind beispielsweise m 8-Bit-Worte gespeichert und das Prüfwort A1 entsprechend dem Block BL1 hat 8 Bits. Jedes Bit ist "O" oder "1" in Abhängigkeit davon, ob die Zahl der Bits jedes Worts, das "1" ist, gerade oder ungerade ist. Dieses Prüfwort entspricht einer geraden Parität für mehrere Worte, kann aber auch als Prüfwort entsprechend einer ungeraden Parität vorgesehen sein.

Ein Prozessor CPU enthält ein Pufferregister BF, eine arithmetische Einheit ALU und eine Steuereinheit CONT. Im Falle der Prüfung des Speichers M werden die in dem Block BL1 gespeicherten Worte aufeinanderfolgend ausgelesen und die exklusiven logischen Summen der entsprechenden Bits der ausgelesenen Worte werden nacheinander erhalten und der Inhalt der 8 Bits aller dieser ausgelesenen Worte des Blocks BL1 wird mit dem Prüfwort A1 für den Block BL1 verglichen. Wenn eine Übereinstimmung besteht, wird der Block BL1 als normal festgestellt. Wenn die Übereinstimmung nicht besteht, wird der Block als anormal festgestellt und ein Alarmsignal wird gegeben. Die obige Operation und der Vergleich werden durch die arithmetische Einheit ALU und die Kontrolleinheit CONT ausgeführt.

Wenn die Leerzeit des Prozessors CPU klein ist, wird eine Speicherprüfung durch die oben erwähnte Handhabung für jeden Block unter Verwendung der Leerzeit des Prozessors ausgeführt. Wenn die Leerzeit groß ist, wird die Prüfung für alle Blöcke gleichzeitig ausgeführt. Vorzugsweise wird die normale Funktion des Speichers M sichergestellt, indem eine solche Speicherprüfung nach Anschluß der Spannungsquelle durchgeführt wird.

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Gemäß der Erfindung wird ein Prüfwort für jeden Block, der aus mehreren Worten besteht, gespeichert, so daß der Speicherbereich für das Prüfwort sehr klein sein kann. Im Falle eines Speichers mit einer 8-Bit-Wort-Konfiguration kann, obwohl der Speicher Daten in der Form von 8-Bit-Worten speichert, die normale Funktion des Speichers geprüft werden. Da die Speicherprüfung des weiteren unter Verwendung der Leerzeit des Prozessors ausgeführt werden kann, wird kein Einfluß auf die normale Verarbeitung des Prozessors ausgeübt. Darüber hinaus ist kein Paritätsprüfkreis erforderlich. Das System der Erfindung ist deshalb im Hinblick auf die verwendete Hardware wirtschaftlich.

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Claims

REINLÄNDER & BERNHARDT

PATENTANWÄLTE

6/351 Orthstraße 12

D-8000 München

FUJITSU FANUC LIMITED

No. 5-1» Asahigaoka 3-chome, Hino-shi Tokyo, Japan

Patentanspruch

Speicherprüfsystem mit einem Festwertspeicher, der mehrere Blöcke aufweist, in denen jeweils mehrere Worte gespeichert sind, und in dem Prüfworte jeweils entsprechend den Blöcken gespeichert sind, und mit einem Prozessor, der Zugriff zu dem Speicher hat, um von diesem den gespeicherten Inhalt auszulesen, dadurch gekennzeichnet, daß der Prozessor aus dem Speicher die für jeden Block gespeicherten Worte ausliest, eine vorbestimmte arithmetische Operation für jedes Wort des Blocks ausführt und das Ergebnis der Operation mit dem Prüfwort entsprechend dem Block vergleicht, um dadurch den Speicher zu prüfen.

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