DE1296425B - Rechenanordnung zur Durchfuehrung der vier Grundrechenoperationen - Google Patents

Description

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Die Erfindung bezieht sich auf eine Rechenanord- können. Die Anordnung hat jedoch den Nachteil, nung zur Durchführung der vier Grundrechenopera- daß zur Ausführung des betreffenden Rechenschemas

tionen nach dem Schema Al*. + _D durch wieder- ^einf Richer Aufwand an Steuermitteln und zahl-

C reiche zeitraubende Wertubertragungen zwischen den holte Operandenhalbierung, -Verdopplung, -addition 5 verschiedenen Registern notwendig sind, und -subtraktion, wobei die jeweilige Grundopera- Es ist auch bereits vorgeschlagen worden, eine tion durch Null- oder Eins-Setzen bestimmter alle vier Grundrechnungsarten ausführende Rechen-Operanden des Rechenschemas eingestellt wird, mit einheit dadurch zu verwirklichen, daß unter Wirkung ziffernweise serieller Verarbeitung der entweder rein eines Steuerwerkes das festvorgegebene Rechenbinär oder binär-dezimal verschlüsselten Operanden. i₀ . /,^d₄.. , j « ·■ .

Die deutsche Auslegeschrift 1 101 818 beschreibt ^schema <^fl ± ® T ^{unter Anwendun}S ^{des ρ}»^ηζΦ* der

eine Rechenmaschine zur Berechnung eines Aus- fortgesetzten Addition und Subtraktion abläuft. Die

druckes A₇^ , wobei der Divisor C wenigstens gewünschte Grundrechenart wird dabei durch Null-C ° oder Ems-Setzen bestimmter Operanden eingestellt,

halb so groß ist wie der Dividend B, die nach der 15 Mit dieser Recheneinheit ist es jedoch nicht möglich, Methode der Halbierung und Verdoppelung arbeitet Rechnungen in verschiedenen Währungssystemen, und bei der die Multiplikation und Division gleich- wie £ und DM, auszuführen (deutsche Auslegeschrift zeitig erfolgt. Bei dieser bekannten Rechenmaschine 1 190 705).

ist eine Vorrichtung zum Bilden der Differenz zweier Es ist ferner bei Rechenmaschinen, die mit einem Werte mit Addition oder Subtraktion, eine Ver- 20 mechanisch umlaufenden Speicher zur Operandendoppelungseinrichtung, eine Halbierungsvorrichtung speicherung arbeiten, bekannt, die Operanden und und eine Vorrichtung zum Einführen des Ergebnisses das Resultat einer Rechenoperation auf einer gemeinder Halbierungsvorrichtung in einen Resultatspeicher, samen Umlaufspur ziffernweise ineinandergeschachwenn das Ergebnis der genannten Differenzvorrich- telt zu speichern (deutsches Patent 1 074 890). Es tung positiv ist, vorgesehen. Diese Vorrichtungen 25 soll damit die Notwendigkeit separater Operandensind so angeordnet, daß in jeder von mehreren auf- und Resultatregister sowie steuerbarer Ubertragungseinanderfolgenden Rechenoperationen die erstge- wege zwischen den Registern vermieden werden, nannte Vorrichtung die Differenz des Divisors C Diese Rechenanordnung sieht jedoch keine Maß- und des Dividenden B bzw. des verdoppelten Rest- nahmen zur wahlweisen Ausführung aller vier Grundwertes der vorhergehenden Differenz bildet, die Ver- 30 rechenoperationen vor.

doppelungsvorrichtung den Restwert verdoppelt und Die Aufgabe vorliegender Erfindung besteht darin, die Halbierungsvorrichtung den Multiplikator A eine Rechenanordnung anzugeben, mit der es möglich halbiert. Dieser Ablauf wird dadurch realisiert, daß ist, den Steuer- und Zeitaufwand bei der Ausführung vier zueinander parallelgeschaltete Vielfachschiebe- von Rechenoperationen nach dem Prinzip der schrittregister vorgesehen sind, von denen drei zur Auf- 35 weisen Operandenhalbierung und -Verdopplung zu nähme der Operanden A, B, C und das vierte als reduzieren und nach diesem Prinzip nicht nur Multi-Zwischenregister dient. Nach Einspeicherung der plikationen und Divisionen, sondern auch Additionen Operanden beginnt eine Operation, indem geprüft und Subtraktionen auszuführen, wird, ob der Inhalt des Divisorregisters kleiner als Diese Aufgabe wird gemäß der Erfindung dadurch die halbe Maximalkapazität dieses Registers ist. 40 gelöst, daß die Ziffern der Operanden in der Folge C₀, Wenn diese Bedingung erfüllt wird, erfolgt ein Ver- ^₀, C₁, A₁, C₂, A₂ ... C_n, A_n, B₀, D₀, B₁, D₁ ... B_n, D_n gleich des Inhaltes des Divisorregisters mit dem in einem Serienspeicher gespeichert sind und wiederß-Register. Daraufhin beginnt der vorausgehend holt in einer durch den Serienspeicher und eine erläuterte Rechenprozeß, innerhalb dem die ange- Addier - Subtrahier - Einrichtung gebildeten Hauptführten Additionen und Subtraktionen durch über- 45 schleife umlaufen, daß eine vom Ausgang zum Eintragungen zwischen den Registern ausgeführt werden, gang der Addier-Subtrahier-Einrichtung führende Das ursprünglich den Operanden B enthaltende Hilfsschleife vorgesehen ist, die eine Laufzeitver-Register wird dabei als Resultatregister benutzt. zögerung in der Größe einer Ziffernzeit aufweist, daß Zur Verdoppelung des Divisorrestes dient eine Rück- bei gleichen Vorzeichen von A und C beide Eingänge führschleife, die dem Divisorregister zugeordnet ist 50 der Addier-Subtrahier-Einrichtung zu den C_x- und und in der sich eine Verdopplerschaltung befindet. ß_s-Ziffernzeiten zum Zwecke der Verdopplung von Eine Halbierung des Operanden A erfolgt durch C_x und B_x in die Hauptschleife geschaltet werden und eine gleichartige Rückführschleife, in der sich eine nach jeder Verdopplung der darauffolgenden A_x-Halbiererschaltung befindet. Zwischen den einzelnen bzw. D^-Ziffernzeit jeweils der eine Eingang der Registern sind Ubertragungswege vorgesehen, die 55 Addier-Subtrahier-Einrichtung zum Zwecke der BiI-über Torschaltungen von einer Steuerschaltung selek- dung von A_x — C_x bzw. D_x + B_x in die Hilfsschleife tiv zur Wirkung gebracht werden. geschaltet wird, daß bei ungleichen Vorzeichen von

Diese Rechenmaschine hat zwar den Vorteil, daß A und C zu den C_x- und ß_x-Ziffemzeiten eine in der die relativ komplizierten Rechenoperationen »Multi- Hauptschleife befindliche Binärstellenverschiebeeinplikation« und »Division« auf die einfacheren Rechen- 60 richtung zum Zwecke der Halbierung von C_x und B_x Operationen »Addition« und »Subtraktion« sowie wirksam gemacht wird und nach jeder Halbierung auf die im binären System sehr einfachen Opera- zur darauffolgenden A_x- bzw. £>_X-Ziffernzeit jeweils tionen der Verdopplung und Halbierung zurück- der eine Eingang der Addier-Subtrahier-Einrichtung geführt werden können. Ein weiterer Vorteil dieser zum Zwecke der Bildung von A_x + C_x bzw. D_x — B_x bekannten Rechenmaschine besteht darin, daß die 65 in die Hilfsschleife geschaltet wird und daß die Folge Rechenoperationen in Zahlensystemen mit verschie- so oft in der Hauptschleife umläuft, bis A und/oder B dener Radix, beispielsweise dem Pfund-Sterling- Null geworden sind, so daß das Ergebnis als der zu System und dem Dezimalsystem, ausgeführt werden dieser Zeit vorhandene D-Wert verfügbar ist.

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Durch den kontinuierlichen Umlauf der Operanden Addier-Subtrahier-Schaltung 58 die Hälfte der Basis und Zwischenresultate in der Hauptschleife und durch R/2 zu der Ziffer addiert wird,
die Reduzierung der Ubertragungsoperationen zwi- Soll die gerade durch das Schieberegister 52 laufende sehen verschiedenen Teilen des Serienspeichers auf Ziffer nicht halbiert werden, so wird diese von der ein Minimum kommt das Rechenwerk gemäß der 5 letzten Stufe des Schieberegisters 52 über eine Und-Erfindung trotz des komplizierten Rechenschemas, Schaltung 53 dem einen Eingang der Addier-Subnach dem es arbeitet, mit einem verhältnismäßig trahier-Schaltung 58 zugeführt. Die Und-Schaltung geringen Aufwand an Steuermitteln und Zeitbedarf 53 wird durch das Signal H geöffnet,
aus. Die Additionen und Subtraktionen werden in der

Verschiedene vorteilhafte Weiterbildungen der Er- io Addier - Subtrahier - Schaltung 54 durchgeführt, die findung sind in den Unteransprüchen beschrieben. wahlweise auf Addition und Subtraktion einzustellen Nachstehend soll ein Ausführungsbeispiel der Erfin- ist. Während die Ziffer des einen Operanden (z. B. A) dung an Hand der Zeichnung näher erläutert der Addier-Subtrahier-Schaltung 54 über das Schiebewerden, register 50 zugeführt wird, gelangt die entsprechende In der in der Zeichnung dargestellten Rechen- 15 Ziffer des zweiten Operanden (z.B. C) über eine anordnung laufen die vier Operanden, A, B, C und D, Unterschleife vom Ausgang der Addier-Subtrahierständig in einer Schleife um. Diese Schleife wird Schaltung 58 und eine bei Addition und Subtraktion durch eine Verzögerungsleitung 56, insbesondere eine zu öffnende Und-Schaltung 72 zum zweiten Eingang magnetostriktive Verzögerungsleitung,ein erstes Schie- (54el) der Addier-Subtrahier-Schaltung 54. Die Verberegister 50, eine erste Addier-Subtrahier-Schaltung 20 zögerung der Unterschleife entspricht gerade einer 54, ein zweites Schieberegister 52 und eine zweite Ziffernzeit. Durch eine Und-Schaltung 59 und ein Addier-Subtrahier-Schaltung 58 gebildet. Wie in der Verzögerungsglied 64 wird eine Übertragungsschleife Verzögerungsleitung 56 angedeutet, sind die Ziffern gebildet, die den übertrag von einer Bitstelle in die der Operanden C und A und B und D jeweils ziffern- nächste überträgt.

weise ineinandergeschachtelt. Voraus laufen C und A, 25 Die Summe ist richtig, wenn kein Übertrag vordahinter folgen B und D. Die niedrigste Stelle der handen ist, andernfalls muß eine Korrekturziffer F Operanden läuft jeweils voraus. In dem Ausführungs- (bei Dezimalzahlen 6) addiert werden. Die Summe beispiel ist angenommen, daß die Operanden als und die Korrekturziffer F werden zu einer Uberbinärverschlüsselte Dezimalzahlen dargestellt sind. tragsschaltung 60 gebracht, die ein Übertragssignal Daher stellt das in der Verzögerungsleitung 56, von 30 erzeugt, wenn aus dem 8-Bit der Tetrade bei der links nach rechts gesehen, erste C die Einerstelle, das Addition mit der Korrekturziffer F oder aus dem zweite C die Zehnerstelle usw. des Operanden C, 8-Bit der Tetrade in der Addier-Subtrahier-Schaltung das erste A die Einerstelle, das zweite A die Zehner- 54 ein übertrag erzeugt wird. Die Überträge aus der stelle usw. des Operanden A dar. Die die Dezimal- Ubertragsschaltung 60 werden in der aus dem Verstelle darstellenden Bits mit den Wertigkeiten 1, 2, 4 35 zögerungsglied 55 und der Und-Schaltung 57 ge- und 8 sind ebenfalls so geordnet, daß jeweils das bildeten Verzögerungsschleife, die um eine Bitzeit 1-Bit vorausläuft. verzögert, wieder zum Eingang der übertragsschal-

Der erfindungsgemäß verwendete Grundalgorith- tung 60 geführt.

mus ist: Verdopple B und C, wenn A und C das gleiche Das einen Übertrag aus einer Dezimalstelle anVorzeichen haben, führe dann die Operation A-C 40 zeigende Ausgangssignal der Ubertragsschaltung60 = > A und D + B = > D aus. Wenn sie dagegen wird in einem Verzögerungsglied 62 um eine Zeichenverschiedene Vorzeichen haben, halbiere B und C zeit verzögert und über eine Und-Schaltung 61 und an Stelle der Verdopplung und bilde A + C = > A das Verzögerungsglied 64 gleichzeitig mit dem niedrig- und D-B= > D und wiederhole so lange, bis A sten Bit der nächsthöheren Dezimalziffer dem Ein- oder B Null werden. Das exakte Ergebnis ist gleich D 45 gang der Addier-Subtrahier-Schaltung 54 zugeführt, und wird erhalten, wenn A Null wird und ein un- Das Ausgangssignal der Ubertragsschaltung 60 gegefähres Ergebnis, wenn B Null ist, aber nicht A. langt ferner nach Durchlaufen des VerzögerungS;

Zur Verdopplung wird die Zahl (B oder C) dem gliedes 62 zu einer Und-Schaltung 63, der das Signal H einem Eingang (54 e 2) der Addier-Subtrahier-Schal- und die Bits der Korrekturziffer F (bei Dezimaltung 54 direkt und dem zweiten Eingang (54el) über 50 zahlen sechs) zugeführt werden. Die Korrektur erfolgt eine Und-Schaltung 51, die durch ein Signal D ge- in der Addier-Subtrahier-Schaltung 58 dadurch, daß öffnet wird, von dem Ausgang des Schieberegisters 50 zu dem in der Addier-Subtrahier-Schaltung 54 gezugeführt, bildeten Ergebnis die Korrekturziffer addiert wird. Zur Halbierung werden die Daten in dem Schiebe- In der durch die Und-Schaltung 65 und das Verregister 52 dadurch um 1 Bit nach rechts verschoben, 55 zögerungsglied 67 gebildeten Ubertragsschleife werdaß sie von der vorletzten Stufe über die Und-Schal- den die Überträge von einer Bitstelle zur nächsten tung 66 abgenommen werden. Gesteuert wird dies übertragen.

dadurch, daß eine Und-Schaltung 66 durch ein Si- Die Ausgangssignale der Addier-Subtrahier-Schalgnal H geöffnet wird. Um die richtige halbierte Zahl tung (58) werden in die Verzögerungsleitung 56 einzu erhalten, muß eine Addition der Hälfte der Basis 60 gegeben.

zu der Ziffer (bei Dezimalzahlen fünf) vorgenommen Im Betrieb wird also in einem bestimmten Zeitwerden, wenn die nächsthöhere Dezimalziffer ungerade punkt eine Ziffer der Zahl C oder B im Register 52 ist. Das niedrigste von Null verschiedene Bit dieser und die entsprechende Ziffer von der Zahl A oder D nächsthöheren Ziffer des gleichen Operanden gelangt im Register 50 sein. Die Ziffer der Zahl C oder A in das Register 50 zur gleichen Zeit, zu der die erste ⁶5 wird verdoppelt oder halbiert vom Addierer-SubZiffer das Register 52 verläßt. Dieses Bit läuft über trahierer 58 abgegeben, von wo sie sowohl über die die Und-Schaltung 68 und öffnet die Und-Schaltung Verzögerungsleitung 56 als auch Über eine Torschal-70 zusammen mit dem Steuersignal H, so daß in der tung 72 läuft, um mit der Ziffer der Zahl A oder D,

die aus dem Schieberegister 50 abgegeben wird, kombiniert zu werden. Eine Ziffernzeit später wird die neue Ziffer der Zahl A oder D im Register 52 für die Korrekturoperation bereit sein, und eine weitere Ziffer der Zahl C oder B wird im Schieberegister 50 sein.

Die Vorzeichen der Zahlen A und C werden durch eine Neun oder eine Null in der höchstwertigen Stelle angezeigt und müssen bei jedem Zyklus geprüft werden. Eine bistabile Kippschaltung (nicht dargestellt) speichert das vorhergehende Vorzeichen, und eine andere bistabile Kippschaltung speichert die Änderungen des Vorzeichens der Zahl A, wobei beide den Wechsel zwischen der Halbierung und der Verdopplung, wie oben erwähnt, steuern.

Die erfindungsgemäße Schaltung kann auch zur Verarbeitung von Operanden in anderer Zahlendarstellung, z. B. in rein binärer Darstellung, verwendet werden. In diesem Fall können direkt die Bits in der Verzögerungsleitung ineinandergeschachtelt werden. Die Korrektur durch Addition einer Zahl F entfällt, und es müssen nur die Überträge von Bit zu Bit berücksichtigt werden.

Soll in einem Zahlensystem anderer Radix gerechnet werden, so sind für die Korrekturziffer F und den Korrekturwert R/2 bei der Halbierung entsprechend andere Werte zu verwenden.

Claims (9)

Patentansprüche:

1. Rechenanordnung zur Durchführung der vier Grundrechenoperationen nach dem Schema

—ρ 1- D durch wiederholte Operandenhalbierung, -Verdopplung, -addition und -subtraktion, wobei die jeweilige Grundoperation durch Nulloder Eins - Setzen bestimmter Operanden des Rechenschemas eingestellt wird, mit ziffernweise serieller Verarbeitung der entweder rein binär oder binär-dezimal verschlüsselten Operanden, dadurch gekennzeichnet, daß die Ziffern der Operanden in der Folge C₀, A₀, C₁, A₁, C₂, A₂... C_n, A_n, B₀, D₀, B₁, D₁ ... B_n, D_n in einem Serienspeicher (56) gespeichert sind und wiederholt in einer durch den Serienspeicher und eine Addier-Subtrahier-Einrichtung (54, 58) gebildeten Hauptschleife umlaufen, daß eine vom Ausgang (SSa) zum Eingang (54el) der Addier-Subtrahier-Einrichtung führende Hilfsschleife vorgesehen ist, die eine Laufzeitverzögerung in der Größe einer Ziffernzeit aufweist, daß bei gleichen Vorzeichen von A und C beide Eingänge (54el, 54el) der Addier-Subtrahier-Einrichtung zu den C_x- und Z?_x-Ziffernzeiten zum Zwecke der Verdopplung von C_x und B_x in die Hauptschleife geschaltet werden und nach jeder Verdopplung zur darauffolgenden A_x- bzw. D_x-Ziffernzeit jeweils der eine Eingang(54el) der Addier-Subtrahier-Einrichtung zum Zwecke der Bildung von A_x-C_x bzw. D_x + B_x in die Hilfsschleife geschaltet wird, daß bei ungleichen Vorzeichen von A und C zu den C_x- und B_x-Ziffernzeiten eine in der Hauptschleife befindliche Binärstellenverschiebeeinrichtung (52, 66) zum Zwecke der Halbierung von C_x und B_x wirksam gemacht wird und nach jeder Halbierung zur darauffolgenden A_x- bzw. D_x-Ziffernzeit jeweils der eine Eingang (54el) der Addier-Subtrahier-Einrichtung zum Zwecke der Bildung von A_x + C_x bzw. D_x — B_x in die Hilfsschleife geschaltet wird und daß die Folge so oft in der Hauptschleife umläuft, bis A und/oder B Null geworden sind, so daß das Ergebnis als der zu dieser Zeit vorhandene D-Wert verfügbar ist.

2. Rechenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Serienspeicher (56) ats Laufzeitspeicher ausgebildet ist.

3. Rechenanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Stellenverschiebeeinrichtung aus einem zusätzlichen Abgriff (66) der vorletzten Stufe eines in die Schleife geschalteten Schieberegisters (52) besteht.

4. Rechenanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Addier-Subtrahier-Einrichtung aus zwei hintereinander in der Schleife angeordneten Addier-Subtrahier-Werken (54, 58) besteht, von denen das in bezug auf die Durchlaufrichtung erste zur Operandenverdopplung, -addition und -subtraktion dient und das zweite zur Korrektur der Resultate bei Halbierung ungerader Operandenziffern durch Addition der halben Basis zur nächstniedrigeren Operandenziffer und zur Korrektur der Resultatziffern bei Verwendung einer nicht ausgeschöpften Binärgruppen verschlüsselung (Pseudotetraden) durch Addition eines Korrekturwertes (bei binär dezimalverschlüsselten Werten 6) dient.

5. Rechenanordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß eine Torschaltung (70) vorgesehen ist, der der halbe Basiswert des verwendeten Zahlensystems zugeführt wird und die durch das niedrigste Bit eines zu halbierenden Operanden zur Übertragung des halben Basis wertes zum zweiten Addier-Subtrahier-Werk (58) steuerbar ist.

6. Rechenanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Abgriff des niedrigsten Bits eines zu halbierenden Operanden am Eingang eines Schieberegisters (50) erfolgt, das zur Aufnahme einer Operandenziffer (A_x, B_x, C_x oder D_x) dient und dem ersten Addier-Subtrahier-Werk (54) in der Schleife vorgeschaltet ist.

7. Rechenanordnung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß eine Ubertragsprüfsch'altung (60) vorgesehen ist, die den Pseudotetraden-Korrekturwert probeweise zu den Resultatziffern des ersten Addier-Subtrahier-Werkes addiert und bei einer Eins im höchststelligen Bit der Resultattetrade ein Steuersignal mit entsprechender Verzögerung an eine Und-Schaltung (63) liefert, die dadurch für eine übertragung des Pseudotetraden - Korrekturwertes zum zweiten Addierwerk geöffnet wird.

8. Rechenanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Übertragsprüfschaltung (60) mit einem Schieberegister (52) parallel an den Ausgang des ersten Addier-Subtrahier-Werkes (54) angeschlossen ist und daß dieses Schieberegister zur Aufnahme einer Operandenziffer (A_x, B_x, C_x oder D_x) dient und dem zweiten Addier-Subtrahier-Werk (58) in der Schleife vorgeschaltet ist.

9. Rechenanordnung nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß der Laufzeitspeicher (56) eine magnetostriktive Verzögerungsleitung ist.

Hierzu 1 Blatt Zeichnungen