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Die Erfindung betrifft eine Schaltungsanordnung zur Durchführung von
mindestens zwei aufeinanderfolgenden logischen Grundfunktionen mit Hilfe von Stromlenkgattern.
Derartige Stromlenkgatter sind folgendermaßen aufgebaut: Mindestens zwei Transistoren,
deren Basen als Signaleingänge dienen, sind mit ihren Emitter-Kollektor-Strecken
parallel geschaltet und liegen über je einen gemeinsamen Emitter- und Kollektorwiderstand
an einer Konstantstromquelle; ein dritter Transistor liegt mit seinem Emitter ebenfalls
am gemeinsamen Emitterwiderstand, mit seiner Basis an einem festen Bezugspotential
und mit seinem Kollektor über einen eigenen Kollektorwiderstand an der Stromquelle;
an die kollektorseitigen Enden der Kollektorwiderstände ist je eine Emitterfolgerstufe
angeschlossen.
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Mit derartigen Stromlenkgattern lassen sich hohe Arbeitsgeschwindigkeiten
und kleine Signalverzögerungen erreichen, da die Transistoren nicht in ihrem Sättigungszustand
betrieben werden, so daß keine starke Minoritätsträgerspeicherung auftritt, welche
bekanntlich das Abschalten eines Transistors verzögert. Beim Betrieb eines Stromlenkgatters
wird vielmehr der Strom einer Konstantstromquelle durch einen oder mehrere der signalgesteuerten
Transistoren und damit durch deren gemeinsamen Kollektorwiderstand oder aber durch
den fest vorgespannten zusätzlichen Transistor gelenkt. Am Kollektor dieses letztgenannten
Bezugstransistors entsteht ein erstes Ausgangssignal, während an den Kollektoren
der signalgesteuerten Transistoren ein dazu komplementäres zweites Ausgangssignal
entsteht. Um diese eigentlichen Gattertransistoren durch den Anschluß weiterer Verarbeitungsschaltungen
nicht zu sehr zu belasten, schaltet man ihnen zunächst als Trennstufen Emitterfolgetransistoren
nach.
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Zur Realisierung bestimmter logischer Verknüpfungen lassen sich mehrere
derartige Stromlenkgatter, welche die logischen Funktionen NOR oder ODER verwirklichen,
zusammenschalten. So ist beispielsweise bei einer bekannten Schaltung jeweils ein
Ausgang eines solchen Gatters mit einem der beiden Eingänge eines dritten, gleichen
Gatters verbunden, um aus den insgesamt vier Eingängen A, B, C und
D der ersten beiden Gatter die logische Verknüpfung (Ä -I- D) -f- (C -f-
Z@ darzustellen. Im elektrischen Signalweg liegen bei dieser Schaltung zwei Gatter
hintereinander, so daß sich die in diesen Gattern auftretenden Signalverzögerungen
addieren. Bei schnell arbeitenden Rechnern drücken solche Signalverzögerungen, wenn
sie in einer Kette von Signalverarbeitungen öfter auftreten, die Rechengeschwindigkeit
ganz erheblich.
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Die Aufgabe der Erfindung besteht nun darin, einen Beitrag zur Verhinderung
derartiger Signalverzögerungen zu leisten, indem sie die Lehre für den Aufbau einer
Schaltung abgibt, bei der beispielsweise die vorerwähnte logische Verknüpfung nicht
drei Gatter erfordert, wobei insgesamt die doppelte Signalverzögerung eines einzelnen
Gatters auftritt, sondern nur zweier Gatter bedarf, welche nicht hintereinander,
sondern parallel geschaltet sind, so daß nur die durch ein einzelnes Gatter auftretende
Signalverzögerung in Kauf genommen zu werden braucht.
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Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß jeweils ein
Emitterfolgertransistor des einen Gatters mit je einem Emitterfolgertransistor des
anderen Gatters auf einen gemeinsamen Widerstand arbeitet. Die jeweils gewünschte
logische Verknüpfung kann hier durch eine entsprechende Zusammenschaltung der ohnehin
vorhandenen Emitterfolger-Ausgangstransistoren erfolgen, ohne daß ein drittes Gatter
dazu notwendig wäre. Die Einsparung des dritten Gatters führt außer der Verringerung
der Signalverzögerung noch zu einer Einsparung an Bauelementen, so daß die erfindungsgemäße
logische Verknüpfungsschaltung nicht nur schneller arbeitet, sondern auch billiger
ist als bekannte Schaltungen.
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Die Zusammenschaltung der Emitterfolger-Ausgangsstufen kann beispielsweise
so durchgeführt werden, daß die Emitter jeweils der beiden zusammenarbeitenden Emitterfolgertransistoren
fest miteinander verbunden sind und ihre Basen wahlweise an die Kollektoren der
Gattertransistor anschaltbar sind. Andererseits können auch die Basen der Emitterfolgertransistoren
fest mit den Kollektoren der Gattertransistoren verbunden sein, und ihre Emitter
werden wahlweise zusammengeschaltet.
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Weitere Einzelheiten der erfindungsgemäßen Schaltung ergeben sich
aus der folgenden Beschreibung von Ausführungsbeispielen an Hand der Figuren und
insbesondere auch der Gegenüberstellung der erfindungsgemäßen Schaltung mit einer
die gleichen logischen Verknüpfungen durchführenden bekannten Schaltung. Es zeigt
F i g. 1 ein Schaltbild eines emittergekoppelten Stromlenkgatters gemäß dem Stand
der Technik, F i g. 2 ein Blockschaltbild, das zeigt, wie mehrere bekannte Stromlenkgatter
kombiniert werden können, um eine mehrstufige logische Funktion durchzuführen, und
F i g. 3 ein Schaltbild einer vereinfachten mehrstufigen logischen Schaltung.
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Bei der in F i g. 1 dargestellten bekannten Schaltung enthalten die
Stromlenkgatter der Schaltung Transistoren 10, 20, 30. Die Basis
12 des Transistors 10 ist mit einem Bezugspotentialpunkt V,.,t verbunden,
und die Emitterelektrode 14 dieses Transistors ist an einen gemeinsamen Emitterverbindungspunkt
40 angeschlossen. Die Kollektorelektrode 16 des Transistors 10 ist über einen
Stromzuführungswiderstand 18 mit einem zweiten Verbindungspunkt
42
verbunden.
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Die Emitterelektroden 22, 32 der anderen beiden Transistoren
20 bzw. 30 sind miteinander und mit einem Verbindungspunkt
40 verbunden. Die Kollektoren 24, 34 dieser Transistoren sind beide an einen
Verbindungspunkt 26 angeschlossen und über einen Stromzuführungswiderstand 36 an
den Verbindungspunkt 42 angeschlossen. Wie durch die gestrichelten Linien zwischen
den Emittern 22 und 32 und den Kollektoren 24 und 34 angedeutet ist, können noch
weitere, nicht dargestellte Transistoren mit ihrer Kollektor-Emitter-Strecke den
Transistoren 20, 30
parallel geschaltet sein.
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Den Basiselektroden 28 bzw. 38 der Transistoren 20 bzw.
30 werden logische Eingangssignale B bzw. A zugeführt. Diese Eingangssignale
können zwei Signalpegel annehmen, je nachdem ob sie die Binärziffer 1 oder die Binärziffer
0 darstellen. Bei einem speziellen System wird die Binärziffer 1 durch einen Signalpegel
von -0,8 Volt und eine binäre 0 durch einen Signalpegel von -1,6 Volt dargestellt,
wie durch die Kurve 42 rechts unten in F i g. 1 dargestellt ist. Die Bezugsspannung
Vrer ist vorzugsweise so gewählt, daß sie in der Mitte zwischen den beiden
Spannungspegeln
liegt, so daß die Schaltung gegen Störspannungen von ungefähr 50'% des Spannungshubes
und beliebiger Polarität unempfindlich ist. Bei den oben angegebenen Werten kann
die Bezugsspannung V" i ungefähr -1,2 Volt betragen.
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Zwischen den Verbindungspunkt 40 der Emitterelektroden und die negative
Klemme einer Spannungsquelle 48, die V Volt liefert, ist ein gemeinsamer Emitterwiderstand
46 geschaltet. Die positive Klemme der Spannungsquelle 48 sowie der Verbindungspunkt
42 am oberen Ende der Kollektorwiderstände 18, 36 liegen an Masse.
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Der Kollektor 16 des Transistors 10 ist mit der Basiselektrode
54 eines Transistors 56 verbunden. Der Transistor 56 arbeitet in Kollektorschaltung
und ist mit seiner Emitterelektrode 58 einerseits an eine Ausgangsklemme 60 und
andererseits über einen Emitterwiderstand 62 an die negative Klemme der Spannungsquelle
48 angeschlossen. Der Transistor 56 und die zugehörige Schaltung arbeiten in bekannter
Weise als Emitterfolger. Ein zweiter Emitterfolgertransistor 66 ist mit seiner Basiselektrode
68 an den den Kollektorelektroden 24, 34 gemeinsamen Schaltungspunkt 26 angeschlossen.
Der Kollektor 70 des Transistors 66 liegt an Masse, und sein Emitter 72 ist einerseits
an eine zweite Ausgangsklemme 74 und andererseits über einen Emitterwiderstand 76
an die Spannungsquelle 48 angeschlossen.
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Im Betrieb der beschriebenen Schaltung leitet der Transistor
10, wenn beide Eingangssignale A und B
die Spannung -1,6 Volt
haben. Die Transistoren 20, 30 sind dann gesperrt. Der Strom fließt in konventioneller
Richtung gerechnet von Masse durch den Kollektorwiderstand 18, die Kollektor-Emitter-Strecke
des Transistors 10 und den gemeinsamen Emitterwiderstand 46 zur Spannungsquelle
48. Die Spannung am Kollektor 16 wird in erster Linie durch den Wert der Widerstände
18 und 46 und die Ausgangsspannung der Spannungsquelle 48 bestimmt. Diese Parameter
werden so gewählt, daß die Spannung am Kollektor 16 etwa -0,8 Volt beträgt, wenn
der Transistor 10 leitet; dabei ist angenommen, daß am Emitter-Basis-übergang eines
leitenden Transistors ein Spannungsabfall von 0,8 Volt auftritt. Bei diesen Bedingungen
liegt der gemeinsame Kollektorverbindungspunkt 26 der anderen Transistoren auf Massepotential,
da diese Transistoren gesperrt sind.
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Wenn beide Eingangssignale A, B den Wert -0,8 Volt haben, was
der Binärziffer 1 entspricht, leitet der Transistor 10 nicht, und an seiner Kollektorelektrode
16 liegt Massepotential. Der gesamte Strom der Ouelle 48 fließt dann durch einen
der Transistoren 20, 30 oder durch beide, entsprechend dem Wert der Eingangssignale,
und durch den gemeinsamen Kollektorwiderstand 36. Der Wert des Widerstandes 36 ist
so gewählt, daß die Spannung am Kollektorverbindungspunkt 26 etwa -0,8 Volt beträgt,
wenn mindestens einer der Transistoren 20, 30 leitet.
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Bei den üblichen Datenverarbeitungsanlagen müssen logische Schaltungen
häufig eine große Anzahl von Verbrauchern, z. B. andere logische Kreise, speisen.
Würden diese Verbraucher direkt mit dem Kollektorverbindungspunkt 26 oder dem Kollektor
16 verbunden, würde ein großer Laststrom durch den Kollektorwiderstand 18 oder 36
fließen, wodurch die Spannungen an diesen Punkten erheblich beeinflußt flußt werden.
Die Transistoren arbeiten ja nicht in Emitterschaltung und auch nicht in der Sättigung,
und es sind keine Klemmschaltungen an die Kollektorelektroden angeschlossen. Um
diese unerwünschte Beeinflussung der Ausgangssignalpegel zu vermeiden, sind die
Emitterfolgertransistoren 56, 66 und die ihnen zugeordnete Schaltung vorgesehen,
um die Verbraucher von den Kollektoren der Transistoren 10, 20, 30 zu trennen. Ein
Emitterfolger hat bekanntlich eine sehr hohe Eingangsimpedanz, so daß sein Basisstrom
nur verhältnismäßig klein ist. Dieser kleine, den zugehörigen Kollektorwiderstand
18 oder 36 durchfließende Basisstrom beeinflußt die Spannung an den Kollektoren
der Transistoren 10, 20, 30
nicht wesentlich.
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Wenn der gemeinsame Kollektorverbindungspunkt 26 auf Massepotential
liegt, hat die Spannung an der Emitterelektrode 72 des Transistors 66 und an der
Ausgangsklemme 74 den Wert -0,8 Volt, wobei angenommen ist, daß der Spannungsabfall
am Emitter-Basis-übergang des Transistors 0,8 Volt beträgt. Wenn andererseits die
Spannung am Kollektorverbindungspunkt 26 den Wert -0,8 Volt hat, hat die Spannung
an der Ausgangsklemme 74 den Wert -1,6 Volt.
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Man sieht, daß diese beiden Ausgangspegel, wie erwähnt, die Binärziffern
1 bzw. 0 darstellen. Durch entsprechende überlegungen kann gezeigt werden, daß die
Spannung an der anderen Ausgangsklemme 60 den Wert - 0,8 Volt hat, wenn der Kollektor
16 auf Massepotential liegt, und den Wert -1,6 Volt, wenn die Spannung am Kollektor
16 den Wert -0,8 Volt hat.
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Zusammenfassend kann also festgestellt werden, daß die Ausgangsspannung
an der Ausgangsklemme 74 den Wert -0,8 Volt nur dann hat, wenn beide Eingangssignale
A, B den Wert -1,6 Volt haben. Das Ausgangssignal von der Klemme 74 entspricht
also der NOR-Funktion Ä--FR. Die Ausgangsspannung an der anderen Klemme 60 ist -0,8
Volt entsprechend der Binärziffer 1, wenn eines oder beide Eingangssignale
A, B den Wert -0,8 Volt haben. Das Ausgangssignal an der Klemme
60 entspricht also der ODER-Funktion (A+B).
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Die Emitterfolgertransistoren 56, 66 und die zugehörige Schaltung
bewirken sowohl eine Verstärkung als auch eine Signalpegelwiederherstellung und
Pufferwirkung zwischen den Verbrauchern und den Ausgängen der Stromlenkgatter. Man
beachte jedoch, daß diese Funktionen mit einer zusätzlichen Stufenverzögerung erkauft
werden. Es tritt also eine zeitliche Verzögerung zwischen dem Augenblick des Anlegens
des Signals an die Basis eines der Transistoren 56, 66 und dem Auftreten des Ausgangssignals
an diesen Transistoren auf. Gemäß der vorliegenden Erfindung werden die Emitterfolger
verschiedener Stufen so miteinander kombiniert, daß sie eine zusätzliche Logikebene
bilden, ohne daß die Signalverzögerung gegenüber der der bekannten Schaltung erhöht
wird. Um die durch die Erfindung erreichten Vorteile besonders deutlich zu machen,
wird im folgenden zuerst die übliche Technik der Kombination mehrerer NOR- oder
ODER-Gatter in einer mehrstufigen logischen Anordnung diskutiert. Eine solche Anordnung
ist in F i g. 2 als Blockschaltbild dargestellt.
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In F i g. 2 stellen die Blocks 90 a, 90 b und 90 c drei
NOR- bzw. ODER-Gatter der in F i g. 1 dargestellten Art dar. Die Eingangsleitungen
28 a, 28 b,
28 c, die zu diesen Blöcken führen, entsprechen den
Basiseingängen eines der signalgesteuerten Transistoren in den jeweiligen NOR- bzw.
ODER-Gattern, z. B. eines Transistors, der dem Transistor 20 in F i g. 1 entspricht.
Die anderen Eingänge 38 a . . . 38 c der F i g. 2 entsprechen den Basiseingängen
der anderen signalgesteuerten Transistoren in den einzelnen NOR- bzw. ODER-Gattern
90 a ... 90 c. Die Ausgangsklemmen 60 a ... 60c und
74a ... 74 c entsprechen den Ausgangsklemmen 60 bzw. 74 in F i g.
1, die Buchstaben a, b dienen dabei zur Unterscheidung der verschiedenen
NOR- bzw. ODER-Gatter.
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In der Praxis ist einer der Ausgänge des ersten und zweiten Gatters
90 a, 90 b meist direkt mit einem der Eingänge 28 c und 38 c des dritten
Gatters 90 c verbunden (verdrahtet). Zur Erläuterung und zur eingehenderen Beschreibung
der Arbeitsweise der Schaltung für verschiedene logische Bedingungen sind in F i
g. 2 zwei Schalter 92, 94 vorgesehen, deren Schaltarme 96 bzw. 98 wahlweise mit
einer der beiden Ausgangsklemmen der beiden ersten Gatter 90 a, 90
b
verbunden werden können. Die Schaltarme 96, 98 sind in F i g. 2 mit den
Ausgangsklemmen 74 a, 74 b der Gatter 90 a bzw. 90 b verbunden dargestellt.
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Wie oben in Verbindung mit F i g. 1 beschrieben wurde, entspricht
das Ausgangssignal an der Klemme 74 a der NOR-Funktion A-+-Z, wenn dem Gatter 90
a die Eingangssignale
A, B zugeführt sind. In entsprechender Weise stellt
das Signal an der Ausgangsklemme 74b die logische Verknüpfung NOR (C+D) der den
Eingängen des Gatters 90b zugeführten Signale C, D dar. Das dritte Gatter 90a liefert
an der Ausgangsklemme 74 c ein Signal, das die logische Verknüpfung NOR der Eingänge
dieses Gatters ist, und der Ausgang an der Klemme 60 c ist ein Signal entsprechend
der logischen Verknüpfung ODER. Wenn also die Schaltarme 96, 98 die dargestellten
Stellungen einnehmen, liegt am ersten Eingang des dritten Gatters 90c ein Signal
entsprechend und am zweiten Eingang dieses Gatters ein Signal entsprechend U-+-D.
Das Ausgangssignal an der Klemme 60 c entspricht der ODER-Verknüpfung dieser beiden
Eingangssignale, also @Ä+@+(CTD#. Andere Ausgangssignale können erhalten werden,
indem man die Einstellung der Schaltarme 96, 98 ändert. Die vier möglichen Eingangsbedingungen
und die entsprechenden Ausgangssignale an der Klemme 60 c sind in der folgenden
Tabelle aufgeführt:
| Eingang 38 c Eingang 28 c Ausgang 60 c |
| Ä+H r-+-D +(@ |
| A+B C+D A+B + C+D |
| A+B r-+-D (A +B)+(C+15) |
| XTH C+D + )+ C+D |
Man beachte, daß bei der Realisierung der in der obenstehenden Tabelle aufgeführten
Funktionen durch die in F i g. 2 dargestellte Schaltung eine Verzögerung nicht nur
durch die Emitterverstärker in jedem der NOR- bzw. ODER-Gatter 90
a, 90
b, sonsondern auch durch das dritte Gatter 90 c entsprechend dessen Stromlenkgatter
zuzüglich des Emitterfolgers eingeführt wird. Angenommen, die Verzögerung zwischen
dem Anlegen eines Eingangssignals A oder B und dem Auftreten des Ausgangssignals
(z. B. am Kollektorverbindungspunkt 26 der F i g. 1) betrage t,. Es sei ferner angenommen,
daß die Verzögerung zwischen dem Anlegen eines Eingangssignals an die Basis eines
Emitterfolgers und dem Auftreten des entsprechenden Ausgangssignals am Emitter den
Wert t2 habe. Die Gesamtverzögerung, die durch jedes der Gatter 90
a, 90
b, 90 c eingeführt wird, beträgt also t1--1- t2. Bei der in F i g. 2 dargestellten
Anordnung treten die Signale an den Eingängen des dritten Gatters 90 c erst t1-1-
t2 nach dem Anlegen der Eingangssignale an die Gatter 90
a, 90
b auf. Die gesamte Verzögerung zwischen dem Anlegen der Eingangssignale
A, B, C, D und dem Auftreten des Ausgangssignals an der Ausgangsklemme 60c
ist also die Summe der verschiedenen Verzögerungen, nämlich 2 (ti+ t2). Bei der
nun zu beschreibenden Anordnung gemäß der Erfindung werden die gleichen Funktionen,
wie sie oben in der Tabelle aufgeführt sind, in einer Gesamtzeit durchgeführt, die
t, + t2 beträgt, also nur halb so lang ist wie die Signalverzögerung der in F i
g. 2 dargestellten, bekannten Schaltung. Es werden außerdem nur zwei NOR- oder ODER-Gatter
benötigt.
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Die in F i g. 3 dargestellte logische Schaltung gemäß der Erfindung
enthält zwei NOR- bzw. ODER-Gatter der in F i g. 1 dargestellten und oben beschriebenen
Art. Die Komponenten dieser Gatter sind mit demselben Bezugszeichen bezeichnet,
denen zur Unterscheidung die Buchstaben a bzw. b zugefügt wurden.
Das Wesentliche des dargestellten Ausführungsbeispiels der Erfindung besteht darin,
daß die Emitterfolgertransistoren von zwei oder mehr logischen NOR- bzw. ODER-Gattern
parallel geschaltet werden. In der Praxis wird man die erforderlichen Verbindungen
der Emitterfolger mit Leitungen oder Drähten ausführen. Zur Erläuterung sind diese
Verbindungen wie bei F i g. 2 jedoch mit Schaltern dargestellt, damit die verschiedenen
Funktionen besser beschrieben werden können, die mit der in F i g. 3 dargestellten
Schaltung realisiert werden können.
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Ein erster Schalter Si liegt in einer Leitung, die von der Ausgangsklemme
74a des oberen logischen Kreises zur Ausgangsklemme 74b des unteren logischen Kreises
führt. Ein zweiter Schalter S2 liegt in einer Leitung zwischen der Ausgangsklemme
60 a des oberen logischen Kreises und der Ausgangsklemme 60 b des unteren logischen
Kreises. Ein dritter Schalter S3 ist in eine Leitung geschaltet, die die Ausgangsklemme
60a des oberen logischen Kreises mit der Ausgangsklemme 74 b des unteren logischen
Kreises verbindet, und ein vierter Schalter S4 liegt in einer Leitung zwischen der
Ausgangsklemme 74a des oberen logischen Kreises und der Ausgangsklemme
60 b des unteren logischen Kreises. Zusätzlich ist ein fünfter Schalter S,
in den Emitterkreis des Emitterfolgertransistors 66 b des unteren logischen Kreises
geschaltet, und ein sechster Schalter S6 liegt im Kreis des Emitters 58b
des Emitterfolgertransistors 56b
des unteren logischen Kreises.
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Der Schalter S- hat die Aufgabe, beim Schließen des Schalters Si eine
Parallelschaltung der Emitterwiderstände 76a, 76b und beim Schließen des
Schalters S3 eine Parallelschaltung der Widerstände 62 a, 76 b zu verhindern. Wenn
zwei von diesen Widerständen parallel geschaltet würden, wäre der gesamte
Emitterkreisstrom
für die beiden Transistoren doppelt so groß wie der Emitterstrom in F i g. 1, und
der Strom in den Kreisen der Basiselektroden 68 a, 68
b
oder 54 a würde unter bestimmten Betriebsbedingungen entsprechend
ansteigen. Eine Erhöhung des Basisstromes würde aber den Strom durch den zugehörigen
Kollektorwiderstand 18a, 36a oder 36b
vergrößern, was unerwünscht
ist, um die Belastung der zugehörigen Kollektoren nicht zu vergrößern und die an
ihnen liegenden Signalpegel nicht zu verschieben. Aus ähnlichen Gründen wird der
Schalter Sb geöffnet, wenn der Schalter S.., oder S4 geschlossen wird, um die Parallelschaltung
der Widerstände 62a, 62 b oder 62 b, 76 a zu verhindern. Wie
erwähnt, sind diese Schalter in der Praxis nicht vorhanden, die Verbindungen werden
vielmehr direkt verdrahtet, und die Leitung zwischen den Emitterelektroden
72b
oder 58 b und den zugehörigen Widerständen 76 b bzw. 72 b wird
einfach unterbrochen, oder die Widerstände 62 b bzw.
76 b werden weggelassen.
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Durch Schließen des Schalters S1 und öffnen des Schalters S5 werden
die Emitterelektroden 72 a, 72 b
der Transistoren 66a, 66b miteinander und
über den Emitterwiderstand 76a mit der Spannungsquelle 48a
verbunden. Die
Kollektorelektroden 70a, 70b sind ebenfalls direkt durchverbunden, da sie beide
an Masse liegen. Die Emitter-Kollektor-Strecken der erwähnten Transistoren sind
also parallel geschaltet, so daß sie die positive ODER-Funktion realisieren. Da
in diesem speziellen Fall das Ausgangssignal an der Klemme 74a der Binärziffer 1
(-0,8 Volt) entspricht, wenn beide Eingangssignale A, B der Binärziffer 0
entsprechen, und da das Ausgangssignal an der Klemme 74 b der Binärziffer
1 entspricht, wenn beide Eingangssignale C, D gleich 0 sind, realisiert die dargestellte
Schaltungsanordnung bei geschlossenem Schalter S1 offensichtlich am gemeinsamen
Ausgang an den Klemmen 74 a, 74b die logische Funktion
(Ä+@+(Zr+ß). Wenn der Schalters zu dieser Zeit geschlossen und der Schalter S, geödnet
ist, entspricht das Ausgangssignal an der Klemme 60 a der logischen Verknüpfung
(A+ B) und das Ausgangssignal an der Klemme 60b der logischen Verknüpfung
(C+D).
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Durch Schließen des Schalters S, und Öffnen des Schalters S, werden
die Emitter-IKollektor-Strecken der Transistoren 56 a, 56 b einander
parallel geschaltet, und der Widerstand 62a arbeitet als gemeinsamer Emitterwiderstand.
Die Transistoren 56 a, 56 b arbeiten dann als positives ODER-Gatter, und
an den Ausgangsklemmen 60 a, 60 b liegt ein Ausgangssignal
entsprechend der logischen Verknüpfung (A+B+C +D). Wenn der Schalter S1 zu dieser
Zeit geschlossen und der Schalter S:, geöffnet ist, entspricht das gemeinsame Ausgangssignal
an den Klemmen 74a, 74b wie vorher der Funktion (Ä-+-R)+(C+D).Wenn andererseits
der Schalter S, geöffnet und der Schalter S, geschlossen sind, entspricht das Ausgangssignal
an der Klemme 74a der logischen Verknüpfung (Ä+@ und das Ausgangssignal an der anderen
Klemme 74 b der Verknüpfung (C-+-D).
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Es sei nun der Fall betrachtet, daß der Schalter S.3 geschlossen und
die Schalter S1, S2, S4 und S5 geöffnet sind. Die Emitter-Kollektor-Strecken der
Transistoren 56 a, 66 b sind nun parallel geschaltet, und der Widerstand
62a arbeitet als gemeinsamer Emitterwiderstand für die zusammengeschalteten
Transistoren. Die Transistoren arbeiten dabei als positives ODER-Gatter, wobei das
gemeinsame Ausgangssignal an den Klemmen 60 a, 74 b der logischen
Funktion (A+B)+(C+-D). entspricht. Das Ausgangssignal an der Klemme 74 a
entspricht der Funktion (Ä+$). Wenn der Schalter S" zu diesem Zeitpunkt geschlossen
ist, entspricht das Ausgangssignal. an der Klemme 60 b der Funktion
(C+D).
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Wenn der Schalter S4 geschlossen und der Schalter S@' geöffnet ist,
sind die Emitter-Kollektor-Strecken der Transistoren 66 a, 56 b parallel
geschaltet, und der Widerstand 76 a arbeitet als gemeinsamer Emitterwiderstand.
Das gemeinsame Ausgangssignal an den Klemmen 74 a,
60 b entspricht dann der logischen Funktion (Ä+E)+(C+D).
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Durch die Parallelschaltung der Emitterfolgertransistoren ist also
die in F i g. 3 dargestellte Anordnung in der Lage, alle Ausgangssignale zu erzeugen,
die an der Ausgangsklemme 60 c der F i g. 2 auftreten können. Man beachte
jedoch, daß die logische Verknüpfung bei der in F i g. 3 dargestellten Anordnung
parallel durchgeführt wird, wobei die Gesamtverzögerungszeit zwischen Eingang und
Ausgang der Schaltungsanordnung nur (ti4-t2) beträgt. Bei der in F i g. 2 dargestellten
Anordnung verläuft die logische Verknüpfung serienmäßig, so daß die Gesamtverzögerungszeit
zwischen Eingang und Ausgang den Wert 2(ti+t.") hat, sie beträgt also das Doppelte
der Verzögerung, die die in F i g. 3 dargestellte Schaltung bewirkt. Außerdem werden
bei der bekannten Schaltung gemäß F i g. 2 drei NOR- oder ODER-Gatter benötigt,
während bei der in F i g. 3 dargestellten Schaltung gemäß der Erfindung nur zwei
NOR- oder ODER-Gatter zur Realisierung derselben Funktionen erforderlich sind.