DE112020000155B4 - Verfahren zum Montieren von Chips durch Stapeln mit Rotation und gestapelte Chip-Struktur - Google Patents

Verfahren zum Montieren von Chips durch Stapeln mit Rotation und gestapelte Chip-Struktur Download PDF

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Abstract

Verfahren, das aufweist:Herstellen einer Mehrzahl von Chip-Schichten, die jeweils zumindest einen Chip-Block aufweisen, wobei jeder Chip-Block eine Mehrzahl von Elektroden aufweist, denen eine gleiche Funktion zugewiesen ist;Stapeln der Mehrzahl der Chip-Schichten der Reihe nach mit einer Rotation, um so zumindest einen Stapel aus sich überlappenden Chip-Blöcken zu bilden, wobei jeder Stapel eine Mehrzahl von Gruppen vertikal angeordneter Elektroden mit Verschiebungen in der horizontalen Ebene enthält;für zumindest eine der Mehrzahl von Gruppen Bilden einer Durchgangsbohrung zumindest zum Teil in die Mehrzahl der Chip-Schichten hinein, um so Elektrodenoberflächen vertikal angeordneter Elektroden in der zumindest einen der Mehrzahl von Gruppen freizulegen; undFüllen der Durchgangsbohrung mit einem leitfähigen Material.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf ein Montieren von Chips und spezieller auf ein Verfahren für ein Montieren einer Mehrzahl von Chips, auf eine Chip-Struktur zur Verwendung bei dem Verfahren sowie auf eine gestapelte Chip-Struktur, die eine Mehrzahl von Chips aufweist.
  • Die US 2015 / 0 123 284 A1 betrifft ein Halbleiterbauelement mit Durchgangselektroden und Verfahren zur Herstellung desselben. Die Halbleitervorrichtung kann umfassen: einen ersten Halbleiterchip mit einer ersten aktiven Oberfläche, auf der ein erstes oberes Pad vorgesehen ist; einen zweiten Halbleiterchip mit einer zweiten aktiven Oberfläche, auf der ein zweites oberes Pad vorgesehen ist, und einer zweiten inaktiven Oberfläche, auf der ein zweites unteres Pad vorgesehen ist, wobei der zweite Halbleiterchip auf dem ersten Halbleiterchip gestapelt ist, wobei die zweite aktive Oberfläche der ersten aktiven Oberfläche gegenüberliegt; und eine leitende Zwischenverbindung, die so konfiguriert ist, dass sie die Chips elektrisch verbindet. Die leitende Verbindung umfasst eine erste Durchgangselektrode, die den zweiten Halbleiterchip durchdringt und das zweite untere Pad mit dem zweiten oberen Pad elektrisch verbindet; und eine zweite Durchgangselektrode, die durch das zweite obere Pad hindurchgeht, ohne das zweite obere Pad zu berühren, und das zweite untere Pad mit dem ersten oberen Pad elektrisch verbindet.
  • Die US 2018 / 0 294 213 A1 betrifft eine Via-Struktur für eine elektrische Verbindung. Die Via-Struktur umfasst ein Substrat, das eine erste Oberfläche und ein zur ersten Oberfläche geöffnetes Via-Loch aufweist. Die Via-Struktur umfasst auch eine Spannungspufferschicht, die auf der ersten Oberfläche des Substrats angeordnet ist und eine Öffnung aufweist, die mit dem Via-Loch des Substrats ausgerichtet ist. Die Via-Struktur umfasst ferner einen leitenden Körper, der in dem Via-Loch des Substrats mindestens bis zur Höhe der ersten Oberfläche des Substrats ausgebildet ist. In der Via-Struktur nimmt die Spannungspufferschicht den leitenden Körper auf, der sich in die Öffnung über das Niveau der ersten Oberfläche des Substrats erstreckt und/oder zumindest teilweise den Rand der ersten Oberfläche um das Via-Loch des Substrats abdeckt.
  • Die US 2004 / 0 217 468 A1 betrifft einen Halbleiterchip, der umfasst: ein Halbleitersubstrat, Anschlüsse von A Gruppen, die in jeder der Gruppen enthalten sind, und eine integrierte Schaltung, wobei A eine ganze Zahl gleich oder größer als zwei ist. Eine Vielzahl von Anschlüssen in jeder der Gruppen sind in Übereinstimmung mit einer vorbestimmten grundlegenden Anschlussanordnung angeordnet. Jede der A Gruppen ist an jeder der Positionen angeordnet, die durch Drehen einer der Positionen um einen Punkt definiert sind. Jede der Gruppen enthält Anschlüsse mit gleicher Funktion Vdd (Vss, OE und WE), um die gleiche Funktion an den gleichen Positionen der Grundanschlussanordnung zu erreichen, damit die gleichen Halbleiterchips gestapelt werden können.
  • KURZDARSTELLUNG
  • In Reaktion auf eine wachsende Nachfrage nach einer höheren Leistungsfähigkeit und einer Integration mit höherer Dichte von Halbleitereinheiten hat eine 3D-Integrations-Technologie, die eine Breitbandsignal-Übertragung und eine kurze Verdrahtungslänge ermöglicht, zur Verbesserung der Leistungsfähigkeit der zukünftigen Computersysteme Aufmerksamkeit auf sich gezogen.
  • Dreidimensionale (3D) Integrationen mit Silicium-Durchkontakten (TSVs, Through Silicon Vias) wurden weit verbreitet untersucht und entwickelt. Bei herkömmlichen Techniken der 3D-Packung mit dem TSV wird der TSV, der durch den Silicium-Wafer hindurch ausgebildet ist, durch eine Plattierung mit Kupfer (Cu) gefüllt, dann wird der Silicium-Wafer mit dem TSV einer Chip-Vereinzelung unterzogen, um eine Mehrzahl von vereinzelten Halbleiterchips zu erhalten, und schließlich werden die vereinzelten Chips gestapelt und mit den TSVs gebondet. Zwischenverbindungen zwischen den gestapelten Chips werden im Allgemeinen durch Verbinden mit Lot-Hügeln erreicht.
  • Bei dem Fertigungsprozess für 3D-Chip-Baugruppen ist es mitunter erforderlich, dass Entwürfe von Durchgangsbohrungen für jede Stapelebene unterschiedlich sind, auch wenn die Chips die gleiche Funktionalität aufweisen (d.h., homogene Integration). Somit sind Entwürfe und Maskenstrukturen der Kontaktstellen für jede Stapelebene spezifisch, so dass eine Variation der Kontaktstellenentwürfe und der Maskenstrukturen resultiert. Somit ist es erforderlich, dass jeder Stapelebene eine spezifische Teilenummer (P/N, Part Number) zugewiesen wird, so dass die Fertigungssteuerung erschwert wird. Wenn die Ausbeute für jede Stapelebene signifikant unterschiedlich ist, werden außerdem viele überschüssige Teile produziert, so dass die Wirtschaftlichkeit des Fertigungsprozesses dadurch verschlechtert wird.
  • Daher besteht eine Notwendigkeit für eine neuartige Chip-Montage-Technologie, die in der Lage ist, eine Komplexität der Fertigungssteuerung zu reduzieren und die Wirtschaftlichkeit der Fertigung einer Chip-Baugruppe zu verbessern. Dieses Problem wird durch die Merkmale des Verfahrens des Anspruchs 1 und die Merkmale der gestapelten Chip-Struktur des Anspruchs 15 adressiert. Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben.
  • In einem Beispiel wird ein Verfahren für ein Montieren einer Mehrzahl von Chips bereitgestellt. Das Verfahren weist ein Herstellen einer Mehrzahl von Chip-Schichten auf, die jeweils zumindest einen Chip-Block aufweisen. Dabei weist jeder Chip-Block eine Mehrzahl von Elektroden auf, denen die gleiche Funktion zugewiesen ist. Das Verfahren weist außerdem ein Stapeln der Mehrzahl von Chip-Schichten der Reihe nach mit Rotation auf, um so zumindest einen Stapel von sich überlappenden Chip-Blöcken zu konfigurieren, wobei jeder Stapel eine Mehrzahl von Gruppen vertikal angeordneter Elektroden mit Verschiebungen in der horizontalen Ebene enthält. Das Verfahren weist darüber hinaus für zumindest eine der Gruppen ein Bilden einer Durchgangsbohrung zumindest zum Teil in die Mehrzahl der Chip-Schichten hinein auf, um so Elektrodenoberflächen vertikal angeordneter Elektroden in der Gruppe freizulegen. Das Verfahren weist darüber hinaus ein Füllen der Durchgangsbohrung mit einem leitfähigen Material auf.
  • Durch Verwenden des Verfahrens gemäß diesem Beispiel kann die Fertigungssteuerung für eine Chip-Montage vereinfacht werden und kann die Wirtschaftlichkeit der Fertigung der Chip-Baugruppe verbessert werden. Da eine Vielzahl von Chip-Entwürfen, Masken-Entwürfen und die Anzahl von Teilenummern ungeachtet der Stapelebene reduziert werden können, können Entwurfsaufwand, einmalige Entwicklungskosten, die Komplexität der Fertigungssteuerung sowie Fertigungsausschüsse reduziert werden.
  • In einem Beispiel weist der zumindest eine Chip-Block eine Anordnung von Chip-Blöcken auf, die in einer rotationssymmetrischen Weise angeordnet sind, das Stapeln der Mehrzahl der Chip-Schichten wird derart durchgeführt, dass jeder Chip-Block in der Anordnung von einer der Chip-Schichten mit einem symmetrisch angeordneten Chip-Block in der Anordnung einer anderen der Chip-Schichten überlappt, und der zumindest eine Stapel aus den sich überlappenden Chip-Blöcken weist eine Anordnung von Stapeln aus sich überlappenden Chip-Blöcken auf. Dadurch kann eine Mehrzahl von Chip-Baugruppen gleichzeitig bei einer geringeren Komplexität der Fertigungssteuerung und einer höheren Wirtschaftlichkeit der Fertigung hergestellt werden.
  • In einem Beispiel weist das Stapeln der Mehrzahl der Chip-Schichten ein Bonding der Mehrzahl der Chip-Schichten mit einer oder mehreren isolierenden Haftmittelschichten auf, wobei jeder Stapel aus den sich überlappenden Chip-Blöcken einen entsprechenden Bereich von jeder der einen oder der mehreren isolierenden Haftmittelschichten enthält.
  • In einem Beispiel weist jeder entsprechende Bereich von zumindest zwei der einen oder der mehreren isolierenden Haftmittelschichten eine Öffnung als ein Teil der zu bildenden Durchgangsbohrung auf.
  • In einem Beispiel ist jede Elektrodenoberfläche so konfiguriert, dass sie als ein Stopper gegenüber der Bildung einer Bohrung fungiert, und sie weist eine Form auf, welche die Bildung eines mittleren Bereichs der Durchgangsbohrung ermöglicht, welche die Mehrzahl der Chip-Schichten durchdringt, wobei es sich bei dem mittleren Bereich der Durchgangsbohrung um einen Bereich handelt, der nicht mit irgendeiner der Elektrodenoberflächen bedeckt ist. Dadurch kann eine Erzeugung von verbleibenden Hohlräumen in der Durchgangsbohrung in dem aus der isolierenden Haftmittelschicht entfernten Zwischenraum minimiert werden, auch wenn die Öffnungen vor dem Stapeln mit einem einzigen Maskenentwurf in der isolierenden Haftmittelschicht gebildet werden.
  • In einem Beispiel handelt es sich bei der Rotationssymmetrie des Arrangements der Anordnung um eine n-fache Rotationssymmetrie, und bei jeder Rotation, die beim Stapeln von einer der Chip-Schichten auf eine andere der Chip-Schichten durchgeführt wird, handelt es sich um eine Rotation mit 360 / n * i (i = 1, ..., n-1) Grad um die Mitte der Anordnungen herum in Bezug auf eine Basisposition des Stapelns, und die Anzahl der Chip-Schichten ist gleich n, jeder Chip-Block weist eine Einheitsform eines Mosaiks auf, und die Durchgangsbohrung ist durch n oder n-1 Chip-Schichten hindurch ausgebildet.
  • In einem weiteren Beispiel ist n gleich 4, und jeder Chip-Block weist eine quadratische Form auf. Dadurch ist es nicht erforderlich, dass eine Entwurfsvorrichtung, eine Lithographie-Vorrichtung und eine Chip-Vereinzelungs-Vorrichtung für eine spezielle Form angepasst werden, die sich von einer rechtwinkligen unterscheidet. Standardmäßige Entwurfsvorrichtungen, Lithographie-Vorrichtungen und Chip-Vereinzelungs-Vorrichtungen können ohne irgendeine Anpassung eingesetzt werden.
  • In einem weiteren Beispiel werden das Herstellen der Mehrzahl der Chip-Schichten, das Stapeln der Mehrzahl der Chip-Schichten und das Bilden der Durchgangsbohrung wiederholt durchgeführt, um eine Mehrzahl von gestapelten Schicht-Baugruppen zu erhalten. Das Bilden der Durchgangsbohrung wird derart durchgeführt, dass die Durchgangsbohrung jede gestapelte Schicht-Baugruppe zum Teil durchdringt. Das Verfahren weist darüber hinaus ein Stapeln der Mehrzahl der gestapelten Schicht-Baugruppen derart auf, dass sich die Durchgangsbohrungen der gestapelten Schicht-Baugruppen in Verbindung miteinander befinden. Das Füllen der Durchgangsbohrung wird für die Mehrzahl der gestapelten Schicht-Baugruppen gleichzeitig durchgeführt. Alternativ werden das Herstellen der Mehrzahl der Chip-Schichten und das Stapeln der Mehrzahl der Chip-Schichten wiederholt durchgeführt, um eine Mehrzahl von gestapelten Schicht-Baugruppen zu erhalten. Das Verfahren weist darüber hinaus ein Stapeln der Mehrzahl der gestapelten Schicht-Baugruppen mit einer translatorischen Verschiebung auf. Das Bilden der Durchgangsbohrung und das Füllen der Durchgangsbohrung werden für die Mehrzahl der gestapelten Schicht-Baugruppen jeweils gleichzeitig durchgeführt. Dadurch kann die Anzahl der Stapelebene zweifach, dreifach und so weiter sein.
  • In einem weiteren Beispiel weist jede hergestellte Chip-Schicht die Form eines Wafers oder eines Panels auf, und das Verfahren weist darüber hinaus eine Chip-Vereinzelung der Mehrzahl der Chip-Schichten in eine Mehrzahl von Chip-Baugruppen auf, wobei jede Chip-Baugruppe jeweils einem Stapel aus den sich überlappenden Chip-Blöcken entspricht. Zwischenverbindungen können auf Wafer- oder Panel-Ebene anstatt auf Chip-Ebene hergestellt werden.
  • In einem weiteren Beispiel wird das Bilden der Durchgangsbohrung durch Ätzen und/oder durch Laserbearbeitung durchgeführt, und das Füllen der Durchgangsbohrung wird mittels der IMS(Injection Molded Soldering)-Technologie durchgeführt. Dadurch können die Fertigungskosten weiter reduziert werden. Es können eine Flexibilität der Legierungszusammensetzung des leitfähigen Materials und ein Vermögen in Bezug auf feine Abstände erzielt werden. Sie kann eingesetzt werden, auch wenn die Anzahl der Schichten zunimmt und das Aspektverhältnis der Durchgangsbohrung dementsprechend hoch wird.
  • In einem weiteren Beispiel weist jeder Chip-Block eine Halbleitereinheit oder eine Dünnschicht-Batterie auf.
  • In einem weiteren Beispiel wird eine Chip-Struktur bereitgestellt. Die Chip-Struktur weist eine Chip-Schicht auf, die zumindest einen Chip-Block enthält, wobei jeder eine Mehrzahl von Bereichen aufweist, in denen die Bildung eines Durchgangslochs durch die Chip-Schicht hindurch möglich ist. Die Chip-Struktur weist außerdem eine Mehrzahl von Elektroden auf, die sich an jeweiligen Positionen der Bereiche für jeden Chip-Block befinden. Der Mehrzahl der Elektroden ist die gleiche Funktion zugewiesen, und sie weisen jeweilige Elektrodenoberflächen auf, die derart angeordnet sind, dass jede Elektrodenoberfläche so konfiguriert ist, dass sie benachbart zu einer anderen der Elektrodenoberflächen mit einer Verschiebung in der horizontalen Ebene ist, wenn eine Rotation um die Mitte des Chip-Blocks herum bei der anderen der Elektrodenoberflächen ausgeführt wird.
  • In einem weiteren Beispiel kann die Chip-Struktur als Teil irgendeiner beliebigen Stapelebene für die Montage einer Mehrzahl von Chips verwendet werden. Durch Verwenden der Chip-Struktur kann die Fertigungssteuerung der Chip-Montage vereinfacht werden, und die Wirtschaftlichkeit der Fertigung einer Chip-Baugruppe kann verbessert werden. Da eine Vielzahl von Chip-Entwürfen, Maskenentwürfen und die Anzahl von Teilenummern ungeachtet der Stapelebene reduziert werden können, können Entwurfsaufwand, einmalige Entwicklungskosten, die Komplexität der Fertigungssteuerung und Fertigungsausschüsse reduziert werden.
  • In einem weiteren Beispiel wird eine gestapelte Chip-Struktur bereitgestellt. Die gestapelte Chip-Struktur weist eine Mehrzahl von Chip-Schichten auf, die mit Rotationen so gestapelt sind, dass sie einen Stapel aus sich überlappenden Chip-Blöcken bilden. Zumindest zwei der sich überlappenden Chip-Blöcke in jedem Stapel weisen jeweilige Durchgangslöcher auf, die sich miteinander in Verbindung befinden, um eine Durchgangsbohrung zu bilden. Die gestapelte Chip-Struktur weist für jeden Stapel aus den sich überlappenden Chip-Blöcken außerdem eine Mehrzahl von Gruppen vertikal angeordneter Elektroden auf, denen die gleiche Funktion zugewiesen ist. Die vertikal angeordneten Elektroden in jeder Gruppe sind so angeordnet, dass sie Verschiebungen in der horizontalen Ebene aufweisen. Die gestapelte Chip-Struktur weist darüber hinaus ein leitfähiges Material auf, das für jeden Stapel aus den sich überlappenden Chip-Blöcken in die Durchgangsbohrung gefüllt ist. Das in die Durchgangsbohrung gefüllte leitfähige Material befindet sich in Kontakt mit Elektrodenoberflächen vertikal angeordneter Elektroden von einer der Gruppen.
  • Die gestapelte Chip-Struktur ist kostengünstig und leicht mit zuverlässiger Konnektivität herzustellen.
  • Durch die Techniken der vorliegenden Erfindung werden weitere Merkmale und Vorteile realisiert. Weitere Ausführungsformen und Aspekte der Erfindung sind hier im Detail beschrieben und werden als ein Teil der beanspruchten Erfindung betrachtet.
  • Figurenliste
  • Der Gegenstand, der als die Erfindung betrachtet wird, ist in den Ansprüchen am Ende der Beschreibung speziell dargelegt und eindeutig beansprucht. Das Vorstehende und weitere Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich. Es ist anzumerken, dass die Abmessungen und relativen Positionen von Elementen und Schichten in den Zeichnungen nicht zwangsläufig maßstäblich gezeichnet sind. Einige dieser Elemente oder Schichten sind beliebig vergrößert und positioniert, um die Lesbarkeit der Zeichnung zu verbessern.
    • 1A, 1B, 1C und 1D stellen Ansichten von oben und Querschnittsansichten einer gestapelten Halbleiterchip-Baugruppe mit und ohne vertikale Leiter gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 2A, 2B und 2C stellen eine vergrößerte Ansicht von oben und vergrößerte Querschnittsansichten der Chip-Baugruppe um einen vertikalen Leiter herum dar.
    • 3A und 3B stellen eine vergrößerte Ansicht von oben und eine perspektivische Ansicht der Chip-Baugruppe ohne vertikale Leiter um einen vertikalen Leiter herum dar.
    • 4 stellt ein Schaubild eines Halbleiterwafers dar, der für ein Herstellen der Chip-Baugruppe gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden kann.
    • 5 stellt eine Art und Weise des Stapelns einer Mehrzahl von Halbleiterwafern gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 6 stellt Art und Weise des Stapelns der Wafer dar, wobei der Fokus auf einen Stapel aus sich überlappenden Chip-Blöcken gerichtet ist.
    • 7A bis 7H stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt eines Montageprozesses gemäß einer Ausführungsform der vorliegenden Erfindung erhalten wird.
    • 8 stellt eine Ansicht von oben auf eine gestapelte Wafer-Baugruppe ohne vertikale Leiter gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 9 stellt eine Art und Weise einer Chip-Vereinzelung der gestapelten Wafer-Baugruppe in eine Mehrzahl von gestapelten Halbleiterchip-Baugruppen gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 10 stellt eine Vielzahl von Entwürfen für eine Durchgangsbohrung und für Elektroden gemäß Ausführungsformen der vorliegenden Erfindung dar.
    • 11 beschreibt eine Technik gemäß einer speziellen Ausführungsform der vorliegenden Erfindung, die in der Lage ist, eine Erzeugung von Hohlräumen in der Durchgangsbohrung zu vermeiden.
    • 12A, 12B und 12C stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt eines Montageprozesses für eine gestapelte Halbleiterchip-Baugruppe mit acht Schichten gemäß einer speziellen Ausführungsform der vorliegenden Erfindung erhalten wird.
    • 13 stellt einen alternativen Montageprozess für eine gestapelte Halbleiterchip-Baugruppe mit acht Schichten gemäß einer weiteren speziellen Ausführungsform der vorliegenden Erfindung dar.
    • 14A und 14B stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt des alternativen Montageprozesses erhalten wird.
    • 15A, 15B, 15C und 15D stellen eine Art und Weise des Herstellens einer gestapelten Halbleiterchip-Baugruppe mit einer regelmäßigen Dreieck-Form gemäß einer speziellen Ausführungsform der vorliegenden Erfindung dar.
    • 16A und 16B stellen eine Art und Weise des Herstellens einer gestapelten Halbleiterchip-Baugruppe mit einer regelmäßigen Hexagon-Form gemäß einer speziellen Ausführungsform der vorliegenden Erfindung dar.
    • 17A und 17B stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt eines Montageprozesses für eine regelmäßige Hexagon-Form gemäß der speziellen Ausführungsform der vorliegenden Erfindung erhalten wird.
    • 18A und 18B stellen Querschnittsansichten der gestapelten Halbleiterchip-Baugruppe mit vertikalen Leitern gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar.
    • 19A, 19B und 19C stellen eine Ansicht von oben und Querschnittsansichten einer gestapelten Batterie-Chip-Baugruppe mit vertikalen Leitern gemäß einer weiteren Ausführungsform der vorliegenden Erfindung dar.
    • 20A bis 20C stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt eines ähnlichen Montageprozesses mit einer Mehrzahl von Elektroden-Layouts erhalten wird, die für jede Stapelebene zweckbestimmt entworfen werden.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung beschrieben, es versteht sich jedoch für einen Fachmann, dass die nachstehend beschriebenen Ausführungsformen lediglich als Beispiele erwähnt werden und nicht dazu gedacht sind, den Umfang der vorliegenden Erfindung zu beschränken.
  • Ausführungsformen gemäß der vorliegenden Erfindung zielen auf Verfahren für ein Montieren einer Mehrzahl von Chips, auf Chip-Strukturen für eine Verwendung bei den Verfahren sowie auf mittels der Verfahren hergestellte gestapelte Chip-Strukturen ab, in denen eine Mehrzahl von Chips in einer neuartigen Weise gestapelt sind.
  • Im Folgenden wird eine gestapelte Chip-Struktur gemäß einer Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf eine Serie von 1A, 1B, 1C und 1D, 2A, 2B und 2C sowie 3A und 3B beschrieben. Bei der Struktur handelt es sich um eine gestapelte Halbleiterchip-Baugruppe 100, die eine Mehrzahl von Halbleiterchips aufweist.
  • Die 1A und 1B stellen eine Querschnittsansicht einer gestapelten Halbleiterchip-Baugruppe 100 beziehungsweise eine Ansicht von oben auf dieselbe dar. Es ist anzumerken, dass die in 1B gezeigte Querschnittsansicht einem Querschnitt entspricht, der in der Ansicht von oben von 1A mit „A“ gekennzeichnet ist.
  • Wie in den 1A und 1B gezeigt, weist die Baugruppe 100 auf: eine Mehrzahl von Halbleiterchip-Schichten 110, die der Reihe nach gestapelt sind; sowie eine Mehrzahl von vertikalen Leitern 130, die in der Mehrzahl der Schichten 110 ausgebildet sind. Die Mehrzahl der Schichten 110 kann durch isolierende Zwischenschicht-Haftmittel gebondet sein, die jeweils zwischen oberen und unteren Schichten 110 eingefügt sind. Die isolierenden Zwischenschicht-Haftmittel werden später detaillierter beschrieben.
  • Jede Schicht 110 entspricht einem Halbleiterchip (auf den auch als ein „Einzelchip“ Bezug genommen wird). Jede Schicht 110 ist aus einem Halbleitermaterial hergestellt, wie beispielsweise Silicium, Siliciumcarbid, Saphir sowie Verbindungshalbleitern (z.B. Galliumphosphid (GaP), Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumnitrid (GaN)) etc.
  • Die Schichten 110 können eine identische Form aufweisen, die eine Rotationssymmetrie aufweist. Die Form jeder Schicht 110 ist identisch mit einer Einheitsform eines Mosaiks, spezifischer eines regelmäßigen Mosaiks. Bei einer oder mehreren speziellen Ausführungsformen kann es sich bei der Form der Schichten 110 um ein Quadrat, ein regelmäßiges Dreieck oder ein regelmäßiges Hexagon handeln. Bei einer Ausführungsform weist jede Schicht 110 eine annähernd quadratische Form mit einer 4-fachen Rotationssymmetrie auf, wie in 1A gezeigt.
  • Wie in den 1A und 1B gezeigt, gibt es in der Baugruppe 100 vier Schichten 110A bis 110D. Die Anzahl von Schichten in der Baugruppe 100 entspricht dem Grad der Rotationssymmetrie der Form der Schichten 110.
  • Die Schichten 110 sind mit Rotationen gestapelt, wie durch die Notation der in 1B dargestellten Pfeile gezeigt. Die Richtung des Pfeils repräsentiert die Referenzorientierung der Schicht 110, die mit dem Pfeil gekennzeichnet ist. Bei der für jede Schicht 110 in Bezug auf eine Basisposition (z.B. die untere Schicht 110A) ausgeführten Rotation handelt es sich um eine Rotation mit 360 / n * i (i = 1, ..., n-1) Grad um die Mitte der Baugruppe 100 (und auch die Schichten 110) herum, wobei n den Grad der Rotationssymmetrie der Form der Schichten 110 bezeichnet. Es ist anzumerken, dass die Mitte der Baugruppe 100 durch zwei diagonale mit zwei Punkten strichpunktierte Linien gekennzeichnet ist. Wie in den 1A bis 1B gezeigt, ist n gleich vier, und der Winkel der Rotationen ist gleich 90 Grad, 180 Grad beziehungsweise 270 Grad in Bezug auf die Basisposition (d.h., 0 Grad).
  • Der vertikale Leiter 130 verbindet die Mehrzahl der Schichten 110 untereinander. Jeder vertikale Leiter 130 ist aus einem leitfähigen Material hergestellt, das ein Metall, eine Metalllegierung und/oder ein anderes leitfähiges Material enthalten kann. Bei einer Ausführungsform der Erfindung handelt es sich bei dem leitfähigen Material um ein Lot, das durch die IMS(Injection Molded Soldering)-Technologie leicht hergestellt werden kann, wobei die Zusammensetzung der Lot-Legierung flexibel einzustellen ist. Jeder vertikale Leiter 130 weist eine Stufenstruktur auf, wie in 1B dargestellt.
  • Die vertikalen Leiter 130 sind in Gruppen aufgeteilt. Jeder der Gruppen können unterschiedliche Funktionen zugewiesen sein (die mit einem Identifikator „Px“ bezeichnet sind, wobei x einen Index der Funktionen bezeichnet). Den mehreren vertikalen Leitern 130 in der gleichen Gruppe ist die gleiche Funktion zugewiesen. Es ist anzumerken, dass mit einer Funktion, die einem bestimmten vertikalen Leiter zugewiesen ist, eine Aufgabe einer Zwischenverbindung gemeint ist, die durch den bestimmten vertikalen Leiter 130 bereitgestellt wird. Zum Beispiel handelt es sich bei Masse (GND), Stromzufuhr (VCC) und einem spezifischen Eingabe-/Ausgabesignal um Arten der Funktionen.
  • Wie in den 1A und 1B gezeigt, ist die Anzahl von Gruppen der vertikalen Leiter 130 gleich zwei, wobei dies der Anzahl der für jede Schicht 110 zu verbindenden Funktionen entspricht. Die Anzahl der vertikalen Leiter 130 in jeder Gruppe (d.h., jeder Funktion) ist gleich vier, wobei dies dem Grad der Rotationssymmetrie entsprechen kann. Demzufolge gibt es zwei Gruppen von vertikalen Leitern, die eine erste Gruppe von vier vertikalen Leitern 130-P1I, 130-P1II, 130-P1III, 130P1IV (die in 1A von einer gestrichelten Schleifenlinie umgeben sind), denen die Funktion „P1“ gewiesen ist, und eine zweite Gruppe von vier vertikalen Leitern 130-P2I, 130-P2II, 130-P2III, 130-P2IV umfassen (die in 1B von einer strichpunktierten Schleifenlinie umgeben sind), denen die Funktion „P2“ zugewiesen ist.
  • Die obere Oberfläche der Baugruppe 100 kann in eine Mehrzahl von Bereichen aufgeteilt sein, in denen ein Satz von vertikalen Leitern 130 angefertigt ist, die jeweils unterschiedliche Funktionen aufweisen. Die Anzahl der Bereiche entspricht dem Grad der Rotationssymmetrie. Wie in den 1A und 1B gezeigt, gibt es vier Bereiche (I, II, III, IV), die durch die zwei mit zwei Punkten strichpunktierten diagonalen Linien abgegrenzt sind, die jeweils einen Satz von vertikalen Leitern 130 mit unterschiedlichen Funktionen (P1, P2) aufweisen. Es ist anzumerken, dass die Art und Weise der Abgrenzung der Oberfläche der Baugruppe 100 nicht beschränkt ist, solange die abgegrenzten Bereiche die gleiche Rotationssymmetrie wie die Form der Schichten 110 aufweisen.
  • Das Layout der vertikalen Leiter 130 weist ebenfalls die gleiche Rotationssymmetrie wie die Form der Schicht 110 auf. Spezifischer weisen die Positionen der vertikalen Leiter in jeder Gruppe oder Funktion (z.B. 130-P1I, 130-P1II, 130-P1III, 130-P1IV) und die relativen positionellen Beziehungen zwischen den vertikalen Leitern 130 mit unterschiedlichen Funktionen (z.B. Geometrien von 130-P1y und 130-P2y; y = I, II, III, IV) die gleiche Rotationssymmetrie auf, wie durch die punktierten gebogenen Pfeile in 1A angezeigt.
  • Es ist anzumerken, dass die Anzahl der Gruppen und die Anzahl der Funktionen in den 1A bis 1B gezeigte Beispiele sind, dass sie jedoch nicht auf den spezifischen Wert (d.h., zwei) beschränkt sind. Die Anzahl der Gruppen und die Anzahl der Funktionen können von einer Spezifikation der Halbleiterchips 110 abhängig sein. Bei anderen speziellen Ausführungsformen der Erfindung kann es mehr als zwei Gruppen und Funktionen geben.
  • Die 1C und 1D stellen eine Ansicht von oben auf die Baugruppe 100 beziehungsweise eine Querschnittsansicht derselben dar, wenn die vertikalen Leiter 130 transparent gezeigt sind. Es ist anzumerken, dass die in 1D gezeigte Querschnittsansicht einem Querschnitt entspricht, der in der in 1C gezeigten Ansicht von oben mit „A“ gekennzeichnet ist.
  • Wie in den 1C und 1D gezeigt, weist die Baugruppe 100 darüber hinaus für jeden vertikalen Leiter 130 auf: eine Mehrzahl von Elektroden 112 (auf die auch als Kontaktstellen Bezug genommen wird), die auf der Oberfläche der Schicht 110 ausgebildet sind; sowie eine Durchgangsbohrung 128, durch die hindurch die Oberflächen dieser Elektroden 112 in der Ansicht von oben von 1C zu sehen sind. Bei der „Durchgangs“-Bohrung 128 handelt es sich um eine Bohrung, die zumindest die Chip-Schicht 110 durchdringt. Die Durchgangsbohrung 128 muss nicht die Gesamtheit der Schichten 110 durchdringen. Es ist anzumerken, dass die Elektrodenoberflächen der verschiedenen Ebenen durch eine unterschiedliche Schraffierung gekennzeichnet sind. Jede Elektrode 112 kann aus irgendeinem beliebigen von Metallmaterialien (z.B. Cu, AI etc.) und anderen leitfähigen Materialien hergestellt sein.
  • Wie in den 1C und 1D gezeigt, ist die Anzahl der Elektroden 112 für jeden vertikalen Leiter 130 gleich vier, wobei dies dem Grad der Rotationssymmetrie der Form der Schichten 110 entspricht. Somit sind in der Ansicht von oben von 1C an jeder Stelle der vertikalen Leiter 130 Elektrodenoberflächen von vier Elektroden 112A bis 112D zu sehen. Es ist anzumerken, dass nur eine repräsentative Gruppe von Elektroden für einen speziellen vertikalen Leiter 130-P1IV mit Bezugszeichen gekennzeichnet ist.
  • Wie in 1C gezeigt, bilden diese vier Elektroden 112A bis 112D eine Gruppe vertikal angeordneter Elektroden 140 (spezifischer die Gruppe 140-P1IV, da diese dem vertikalen Leiter 130-P1IV entspricht). Wie in 1C gezeigt, sind die vertikal angeordneten Elektroden 112A bis 112D in der horizontalen Eben derart gegeneinander verschoben, dass die Elektrodenoberflächen jeder vertikal angeordneten Elektrode 112A bis 112D unter der Annahme, dass kein leitfähiges Material des vertikalen Leiters 130 vorhanden ist, zumindest teilweise von der Oberseite aus zu sehen sind. Jede Elektrodenoberfläche der vertikal angeordneten Elektroden 112A bis 112D stellt einen Boden oder eine Stufe bereit, wie in 1D gezeigt, so dass eine treppenartige Struktur resultiert.
  • Es ist anzumerken, dass der Begriff „vertikal“ als eine Richtung senkrecht zu der Hauptoberfläche (einer oberen oder einer rückwärtigen Oberfläche) der Baugruppe 100 (und auch der Schichten 110) definiert ist, die mit der Stapelrichtung übereinstimmt. Die vertikale Richtung ist mit einem Pfeil bezeichnet, der in den 1B und 1D mit „Z“ gekennzeichnet ist. Der Begriff „horizontal“ ist als eine Richtung in einer Ebene senkrecht zu der vertikalen Richtung definiert, die mit einer Ebene der Hauptoberfläche der Baugruppe 100 (und auch der Chip-Schichten 110) übereinstimmt. Die horizontale Ebene wird durch die Pfeile repräsentiert, die in den 1A und 1C mit „X“ und „Y“ gekennzeichnet sind.
  • Des Weiteren sind die Elektrodenoberflächen der vertikal angeordneten Elektroden 112A bis 112D in der Gruppe 140 so angeordnet, dass sie in der horizontalen Ebene eine Runde ergeben. Im Gegensatz zu den vertikalen Leitern 130 weisen die Geometrien der vertikal angeordneten Elektroden für jede Funktion (z.B. die Gruppen 140-P1I, 140-P1II, 140-P1III, 140-P1IV) nicht die gleiche Rotationssymmetrie wie die Form der Schicht 110 auf, sondern weisen eine translatorische Symmetrie in der horizontalen Ebene auf, wie in 1C durch gestrichelte Pfeile angezeigt.
  • Es ist anzumerken, dass es bei der beschriebenen Ausführungsform der Erfindung vier vertikale Leiter 130-Pxl bis 130-Pxl für jede Funktion gibt (z.B. x = 1, 2), wobei sich die vertikalen Leiter 130 an jeweiligen Positionen jeder Gruppe der vertikal angeordneten Elektroden 140-Pxy befinden (x = 1, 2; y = I, II, III, IV). Bei anderen Ausführungsformen der Erfindung gibt es jedoch für jede Funktion (z.B. Px; x = 1, 2) zumindest einen vertikalen Leiter 130-Pxy (z.B. y = zumindest eines von I, II, III und IV).
  • 2A stellt eine vergrößerte Ansicht von oben auf die Baugruppe 100 um einen vertikalen Leiter 130 herum dar. Die Umrisse der Elektrodenoberflächen der vier vertikal angeordneten Elektroden 112A bis 112D sind durch eine mit zwei Punkten strichpunktierte Line (112A), eine strichpunktierte Linie (112B), eine gestrichelte Linie (112C) beziehungsweise eine punktierte Linie (112D) dargestellt.
  • Jede Elektrode 112 weist eine Abmessung auf, die in Anbetracht der Anordnungsgenauigkeit beim Stapeln etwas größer als 1/n der Abmessung der Durchgangsbohrung 128 (und auch des vertikalen Leiters 130) ist. Wie in 2A gezeigt, sind die vertikal angeordneten Elektroden 112A bis 112D derart angeordnet, dass jede Elektrodenoberfläche in der horizontalen Ebene benachbart zu einer anderen der vertikal angeordneten Elektroden 112A bis 112D ist, zumindest teilweise gegenüber dieser verschoben ist und mit dieser überlappt. Die Elektrode 112A ist zum Beispiel benachbart zu den Elektroden 112B, 112D, überlappt teilweise mit den Elektroden 112B, 112D und ist entlang jeweiliger Richtungen in der horizontalen Ebene etwas gegenüber den beiden Elektroden 112B, 112D verschoben. Das Gleiche gilt für die anderen Elektroden 112B bis 112D.
  • Die 2B und 2C stellen vergrößerte Querschnittsansichten der Baugruppe 100 um einen vertikalen Leiter 130 herum dar. Es ist anzumerken, dass die in den 2B und 2C gezeigten Querschnittsansichten Querschnitten entsprechen, die in der in 2A gezeigten Ansicht von oben mit „B“ beziehungsweise „C“ gekennzeichnet sind. Es ist außerdem anzumerken, dass auch für Elemente, die sich nicht mit dem entsprechenden Querschnitt schneiden, die Umrisse derartiger Elemente durch Linien gekennzeichnet sind, die sich von der durchgezogenen Linie unterscheiden, wie beispielsweise durch punktierte Linien, gestrichelte Linien und dergleichen.
  • Spezifischer sind die Umrisse des vertikalen Leiters 130, die sich bei den mit „C“ und „B“ gekennzeichneten Querschnitten schneiden, in den Querschnittsansichten von 2B beziehungsweise 2C durch die punktierte Linie 130a dargestellt. Die Umrisse der Elektroden 112A, 112B, die sich bei dem mit „C“ gekennzeichneten Querschnitt schneiden, sind in der Querschnittsansicht von 2B durch die strichpunktierte Linie und die mit zwei Punkten strichpunktierte Linie dargestellt. Die Umrisse der Elektroden 112C, 112D, die sich bei dem mit „B“ gekennzeichneten Querschnitt schneiden, sind in der Querschnittsansicht von 2C durch die gestrichelte Linie und die punktierte Linie dargestellt.
  • Wie in den 2B und 2C gezeigt, kann die Baugruppe 100 darüber hinaus ein oder mehrere isolierende Zwischenschicht-Haftmittel 102B bis 102D aufweisen, die jeweils zwischen einer oberen und einer unteren Schicht eingefügt sind (110A-110B, 110B-110C, 110C-110D). Jedes isolierende Zwischenschicht-Haftmittel 102 kann aus irgendeinem beliebigen von isolierenden Harzen, wie beispielsweise PI (Polyimid), BCB (Benzocyclobuten), Polybenzoxazol (PBO), oder anderen Polymeren hergestellt sein.
  • Die vertikal angeordneten Elektroden 112A bis 112D befinden sich auf jeweiligen Ebenen der Oberflächen der Schichten 110. Die vertikal angeordneten Elektroden 112A bis 112D weisen jeweilige Elektrodenoberflächen auf, die sich jeweils in Kontakt mit dem vertikalen Leiter 130 befinden.
  • Wie in den 2B und 2C gezeigt, durchdringt der vertikale Leiter 130 die Schichten 110A bis 110D zumindest zum Teil. Bei der beschriebenen Ausführungsform der Erfindung ist die Anzahl von Schichten, durch die hindurch der vertikale Leiter 130 ausgebildet ist, gleich n, wobei dies dem Grad der Rotationssymmetrie entspricht.
  • Die 3A und 3B stellen eine vergrößerte Ansicht von oben beziehungsweise eine perspektivische Ansicht der Baugruppe 100 um einen vertikalen Leiter 130 herum dar, wenn die vertikalen Leiter 130 transparent gezeigt sind.
  • Wie in den 3A und 3B gezeigt, sind die Elektrodenoberflächen der vertikal angeordneten Elektroden 112A bis 112D spiralförmig (oder schraubenförmig) auf jeweiligen, den Schichten 110A bis 110D zugeordneten Ebenen angeordnet, spezifischer auf den Ebenen der Oberflächen der Schichten 110A bis 110D, so dass eine spiralförmige (oder schraubenförmige) treppenartige Struktur resultiert.
  • Wie in 3B dargestellt, weisen die Schichten 110A bis 110D Durchgangslöcher 128A bis 128D auf, die jeweils durch diese hindurch ausgebildet sind. Die Durchgangslöcher 128A bis 128D der Schichten 110A bis 110D überlappen miteinander und befinden sich in Verbindung miteinander, und sie weisen unterschiedliche Lochformen auf, so dass die Durchgangsbohrung 128 gebildet wird, welche die spiralförmige oder schraubenförmige treppenartige Struktur aufweist. Die Elektrodenoberflächen der vertikal angeordneten Elektroden 112A bis 112D liegen in der Durchgangsbohrung 128 frei.
  • Es ist anzumerken, dass die Anzahl der Schichten 110 gleich vier ist, wie in den Serien der 1A, 1B, 1C und 1D, der 2A, 2B und 2C sowie der 3A und 3B gezeigt. Die Anzahl der Schichten 110 ist jedoch nicht beschränkt. Bei einer speziellen Ausführungsform der Erfindung kann die Anzahl der Schichten 110 gleich m multipliziert mit n sein, wobei m unter der Annahme, dass eine Einheit n Schichten enthält, die Anzahl von Einheiten repräsentiert, so dass die Elektrodenoberflächen in der horizontalen Ebene eine Runde um die Mitte der Durchgangsbohrung 128 herum ergeben. Wenn m gleich zwei oder größer ist, sind die Elektrodenoberflächen jeder vertikal angeordneten Elektrode von der Oberseite aus nicht zu sehen. In diesem Fall sind die vertikal angeordneten Elektroden 112 derart angeordnet, dass die Elektrodenoberflächen jeder vertikal angeordneten Elektrode 112 für jede Einheit unter der Annahme, dass kein leitfähiges Material des vertikalen Leiters 130 und keine obere(n) Einheit(en) vorhanden sind, zumindest teilweise von der Oberseite aus zu sehen sind.
  • Es ist außerdem anzumerken, dass ein anderes strukturelles oder funktionelles Element vorhanden sein kann, wie beispielsweise ein Basissubstrat, auf dem die Baugruppe 100 gestapelt ist, eine Hauptplatine, auf der die Baugruppe 100 montiert ist, sowie eine Oberflächenverdrahtungsschicht, die auf der Baugruppe 100 ausgebildet ist, etc.
  • Die Baugruppe 100 kann unter Verwendung eines Wafer-auf-Wafer-Stapelprozesses montiert werden. Bei dem Wafer-auf-Wafer-Stapelprozess wird eine Mehrzahl von Halbleiterwafern ausgerichtet und anschließend gebondet, gefolgt von der Vereinzelung der einzelnen Chip-Stapel.
  • 4 stellt ein Schaubild eines Halbleiterwafers 250 dar, der zur Herstellung der Baugruppe 100 verwendet werden kann. Der in 4 gezeigte Wafer 250 entspricht einer Chip-Struktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie in 4 gezeigt, weist der Wafer 250 eine Anordnung von Halbleiterchip-Blöcken 210 auf, die nach der Vereinzelung jeweils einem Halbleiterchip oder Halbleitereinzelchip entsprechen, die in der Baugruppe 100 montiert sind. Es ist anzumerken, dass der in 4 gezeigte Wafer 250 einem geeigneten Prozess zur Verringerung der Dicke unterzogen worden sein kann, wie beispielsweise einem Zurückschleifen, so dass er eine geeignete Dicke aufweist. Der Wafer 250 entspricht jeweils der in den 1B und 1D gezeigten Schicht 110, wobei er die in einer neuartigen Weise angeordneten Blöcke 210 aufweist, anstelle den einzelnen Chip-Block aufzuweisen.
  • Ähnlich wie bei der Baugruppe 100 und der Schicht 110 sind die Blöcke 210 in der Anordnung so ausgelegt, dass sie eine identische Form aufweisen, die eine Rotationssymmetrie aufweist. Die Form jedes Blocks 210 ist identisch mit einer Einheitsform eines Mosaiks, spezifischer eines regelmäßigen Mosaiks, die ein Quadrat, ein regelmäßiges Dreieck sowie ein regelmäßiges Hexagon umfasst. Bei einer Ausführungsform der Erfindung weist jeder Block 210 eine annähernd quadratische Form mit einer 4-fachen Rotationssymmetrie auf, wie in 4 gezeigt. Es ist anzumerken, dass die Form der Blöcke 210 vor der Vereinzelung noch nicht wirklich gestaltet wurde. Sie zeichnet sich jedoch in dem integrierten Schaltungsmuster der Blöcke 210 ab.
  • Die Anordnung ist zweidimensional. Wie in 4 gezeigt, ist der Einfachheit halber sowohl die Anzahl von Spalten als auch die Anzahl von Zeilen in der Anordnung gleich vier. Somit sind 16 Blöcke 210-ij (i = 1, 2, 3, 4; j = 1, 2, 3, 4) vorhanden. Die Größe der Anordnung ist jedoch nicht auf 4 × 4 beschränkt. Bei anderen Ausführungsformen der Erfindung kann die Größe der Anordnung gleich 1 × 1, 2 × 2, 3 × 3, 6 × 6, 8 × 8, 16 × 16 und dergleichen sein, solange die Anordnung die gleiche Rotationssymmetrie wie die Form der Blöcke 210 um die Mitte der Anordnung herum zeigt. Es ist anzumerken, dass die Mitte der Anordnung durch zwei sich kreuzende strichpunktierte Linien gekennzeichnet ist.
  • In 4 sind auch Ansichten eines repräsentativen Blocks 21 von oben und von unten gezeigt. Jeder Block 210 weist eine Mehrzahl von Bereichen 214 auf, in denen jeweils die Bildung eines Durchgangslochs durch den Wafer 250 hindurch möglich ist.
  • Jeder Block 210 weist darüber hinaus eine Mehrzahl von Elektroden 212 auf, die an jeweiligen Positionen der Bereiche 214 auf diesem ausgebildet sind. Die Mehrzahl der Elektroden 212 kann in eine Mehrzahl von Gruppen aufgeteilt sein (z.B. P1, das von einer gestrichelten Schleifenlinie 222-P1 umgeben ist). Jeder der Gruppen der Elektroden 212 können unterschiedliche Funktionen zugewiesen sein, und der Mehrzahl der Elektroden 212 in der gleichen Gruppe ist die gleiche Funktion zugewiesen. Somit sind für jede Funktion vier Elektroden 212 vorhanden, bei der in 4 gezeigten speziellen Ausführungsform der Erfindung insgesamt acht Elektroden. Es ist anzumerken, dass der Einfachheit halber eine weitere leitfähige Struktur, wie beispielsweise ein Verdrahtungsmetall, in der Zeichnung weggelassen ist. Dennoch ist anzumerken, dass jegliche leitfähige Struktur aus dem Rest der Bereiche 214 ferngehalten werden kann, in dem die Elektroden 212 nicht ausgebildet sind. Es ist außerdem anzumerken, dass keine Notwendigkeit besteht, dass die leitfähige Struktur mit Ausnahme der Elektroden 212 irgendeine Symmetrie aufweist.
  • Ähnlich wie bei der Baugruppe 100 können die obere und die untere Oberfläche jedes Blocks 210 in eine Mehrzahl von Bereichen aufgeteilt sein, in denen jeweils ein Satz von Durchgangslöcher-Bereichen für unterschiedliche Funktionen hergestellt ist (z.B. 214-P1I, 214-P2II). Die Anzahl der Bereiche entspricht dem Grad der Rotationssymmetrie der Form der Blöcke 210. Wie in 5 gezeigt, gibt es vier Bereiche (y = I, II, III, IV), die durch mit zwei Punkten strichpunktierte diagonale Linien abgegrenzt sind. Es ist anzumerken, dass die Art und Weise einer Abgrenzung der Oberfläche des Blocks 210 nicht beschränkt ist, solange die abgegrenzten Bereiche die gleiche Rotationssymmetrie wie die Form der Blöcke 210 aufweisen.
  • Das Layout des Durchgangsloch-Bereichs 214 weist ebenfalls die gleiche Rotationssymmetrie wie die Form der Blöcke 210 auf. Spezifischer weisen die Positionen der Durchgangsloch-Bereiche 214 mit jeweils einer Funktion und relative positionelle Beziehungen zwischen den Durchgangsloch-Bereichen 214 mit unterschiedlichen Funktionen ebenfalls die gleiche Rotationssymmetrie wie die Form der Blöcke 210 auf. Im Gegensatz dazu weisen die Positionen der Elektrodenoberflächen der Elektroden 212 für jeweils eine Funktion ähnlich wie die Geometrien der in 1B gezeigten vertikal angeordneten Elektroden 112A bis 112D eine translatorische Symmetrie auf.
  • Wenngleich in 4 nicht gezeigt, kann der Wafer 250 darüber hinaus eine auf der oberen oder der unteren Oberfläche desselben ausgebildete isolierende Haftmittelschicht aufweisen, die für einen nachfolgenden Stapelprozess verwendet werden kann. Die isolierende Haftmittelschicht kann in eine Mehrzahl von Bereichen entsprechend der Anordnung der Blöcke 210 aufgeteilt sein.
  • Bei einer speziellen Ausführungsform der Erfindung kann jeder Bereich der isolierenden Haftmittelschicht eine ebene Form aufweisen, wenn der Durchgangsbohrungs-Bereich der isolierenden Haftmittelschicht nach dem Stapeln entfernt wird. Bei einer weiteren speziellen Ausführungsform der Erfindung kann jeder Bereich der isolierenden Haftmittelschicht eine Mehrzahl von Öffnungen aufweisen, die sich an Positionen der Durchgangsloch-Bereiche 214 befinden, wenn Durchgangsbohrungs-Bereiche der isolierenden Haftmittelschicht vor dem Stapeln entfernt werden.
  • 5 stellt eine Art und Weise des Stapelns von Wafern 250 dar. Der in 4 gezeigte Wafer 250 kann ungeachtet der Wafer-Stapelebene verwendet werden. Während des Herstellungsprozesses für die Baugruppe 100 werden die Wafer 250A bis 250D der Reihe nach mit Rotationen gestapelt, wie durch die Einkerbung derselben in 5 angezeigt, die eine Orientierung des Wafers 250 repräsentiert. Es ist anzumerken, dass jeder Halbleiterwafer 250 in 5 im Vergleich zu 4 umgekehrt gezeigt ist, da die Durchgangsbohrung von der Rückseite aus in den gestapelten Wafern 250A bis 250D gebildet wird.
  • In 5 sind vier Blöcke 210 jeweils in einem Quadranten mit den Buchstaben „A“, „B“, „C“ beziehungsweise „D“ gekennzeichnet. Die Blöcke 210, denen in den vier Quadranten der gleiche Buchstabe zugewiesen ist, weisen einen Zusammenhang in Bezug auf die Rotationssymmetrie um die Mitte der Anordnung herum auf. Wie in 5 dargestellt, sind die Blöcke 210 für jeden Wafer 250 in rotationssymmetrischer Weise derart angeordnet, dass jeder Block (einer, dem in einem Quadranten der Buchstaben „A“, „B“, „C“ oder „D“ zugewiesen ist) mit einem anderen symmetrisch angeordneten Block überlappt (einem, dem in einem anderen Quadranten der gleiche Buchstabe zugewiesen ist), wenn eine Rotation um die Mitte der Anordnung herum ausgeführt wird.
  • Somit kann das Stapeln eines Wafers (z.B. 250B) auf einen anderen Wafer (z.B. 250A) derart durchgeführt werden, dass jeder Block 210 des einen Wafers (z.B. 210B-41) mit einem symmetrisch angeordneten Block 210 eines anderen Wafers (z.B. 210A-11) überlappt.
  • Bei der Rotation um die Mitte der Anordnung herum in Bezug auf eine Basisposition (z.B. den unteren Wafer 250A) handelt es sich um eine Rotation mit 360 / n * i (i = 1, ..., n-1) Grad um die Mitte der Anordnung herum, wobei n den Grad der Rotationssymmetrie bezeichnet. Wie in 5 gezeigt, ist n gleich vier, und der Winkel der Rotationen ist gleich 90 Grad, 180 Grad beziehungsweise 270 Grad in Bezug auf die Basisposition (d.h., 0 Grad).
  • Durch Stapeln der Wafer 250A bis 250D mit geeigneten Rotationen (90 Grad, 180 Grad, 270 Grad) überlappen vier Chip-Blöcke mit verschiedenen Wafer-Ebenen (z.B. 210A-11, 210B-41, 210C-44, 210D-14) miteinander und sind für jede Position eines Elements in der Anordnung gestapelt, so dass eine Anordnung von Stapeln aus sich überlappenden Blöcken 210 resultiert.
  • 6 stellt eine Art und Weise des Stapelns der Wafer 250 dar, wobei der Fokus auf den einen Stapel 200 gerichtet ist, der die sich überlappenden Blöcke 210A-11, 210B-41, 210C-44, 210D-14 aufweist.
  • In 6 sind eine Ansicht von oben auf eine gesamte gestapelte Wafer-Baugruppe 260 sowie eine Ansicht von oben jeweils auf einen der sich überlappenden Blöcke 210A-11, 210B-41, 210C-44, 210D-14 gezeigt. Es ist anzumerken, dass die Umrisse der Elektroden durch punktierte Linien dargestellt sind, da die Elektroden auf der rückwärtigen Oberfläche jedes sich überlappenden Chip-Blocks 210 ausgebildet sind.
  • Wie in 6 dargestellt, wird die Orientierung jedes Blocks 210 in Reaktion auf die Rotation um die Mitte der Anordnung herum gedreht, als ob er der Rotation um seine Mitte herum unterworfen wäre. Wird der Fokus auf die Position jedes Elements in der Anordnung gerichtet, ist demzufolge in der gestapelten Wafer-Baugruppe 260 eine Anordnung von Stapeln 200 aus sich überlappenden Blöcken mit relativen Rotationswinkeln konfiguriert. Jeder Stapel 200 entspricht der in den 1A bis 1D gezeigten Baugruppe 100.
  • In 6 ist darüber hinaus eine Ansicht von oben auf den Stapel 200 aus den sich überlappenden Blöcken 210 gezeigt. Ähnlich wie bei der Baugruppe 100 können die obere und die untere Oberfläche des Stapels 200 ebenfalls in eine Mehrzahl von Bereichen aufgeteilt sein. Es gibt vier durch mit zwei Punkten strichpunktierte diagonale Linien abgegrenzte Bereiche (I, II, III, IV), die jeweils einen Satz von Gruppen vertikal ausgerichteter Elektroden 210 mit unterschiedlichen Funktionen (P1, P2) aufweisen.
  • Jeder Stapel 200 enthält eine Mehrzahl von Gruppen 270 vertikal angeordneter Elektroden 212A bis 212D (spezifischer eine Gruppe 270-P11, die aus den Elektroden 212A-P1I, 212B-P1IV, 212C-P1III, 212D-P1II besteht), die in der horizontalen Ebene verschoben sind.
  • Bezugnehmend auf 4 in Verbindung mit 6 sind die Elektroden 212 für jeden in 4 gezeigten Block 210 somit derart angeordnet, dass jede Elektrodenoberfläche (z.B. 212-P1I) so konfiguriert ist, dass sie mit einer bestimmten Verschiebung in der horizontalen Ebene benachbart zu einer anderen der Elektrodenoberflächen ist (z.B. 212-P1IV), wenn die Rotation um die Mitte des Blocks 210 für die andere der Elektrodenoberflächen ausgeführt wird (212-PIV). In Reaktion auf die Rotation um die Mitte der Anordnung herum wird die Position jeder Elektrode 212 gedreht, als ob sie der Rotation um die Mitte des Durchgangsloch-Bereichs 214 herum unterworfen wäre.
  • Wenngleich in 6 nicht gezeigt, kann jeder Stapel 200 der Blöcke 210 darüber hinaus einen entsprechenden Bereich von jeder der einen oder der mehreren zwischen den Blöcken 210 eingefügten isolierenden Haftmittelschichten enthalten, die jeweils zwei benachbarte der Chip-Blöcke 210 begrenzen. Jeder Bereich der isolierenden Haftmittelschicht kann in Abhängigkeit von dem Prozessablauf eine ebene Form oder eine Mehrzahl von Öffnungen aufweisen.
  • Bezugnehmend auf eine Serie der 7A bis 7H wird ein Montageprozess für ein Herstellen einer gestapelten Halbleiterchip-Baugruppe gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben. Die 7A bis 7H stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt des Montageprozesses erhalten wird. Es ist anzumerken, dass die 7A, 7C, 7E, 7G (auf der linken Seite) und die 7B, 7D, 7F, 7H (auf der rechten Seite) Querschnittsansichten sind, die verschiedenen Querschnitten ähnlich jenen entsprechen, die in 2A mit der Kennzeichnung „B“ und „C“ gezeigt sind.
  • Unter Bezugnahme auf die 7A und 7B weist der Montageprozess einen Schritt auf, bei dem die in 4 gezeigten Wafer 250A bis 250D hergestellt werden, die jeweils die Anordnung der Blöcke 210 aufweisen. Jeder Wafer 250 kann die Elektrode 212 aufweisen, die auf der Oberfläche desselben ausgebildet ist.
  • Unter Bezugnahme auf die 7C und 7D weist der Montageprozess außerdem einen Schritt auf, bei dem die Wafer 250A bis 250D mit Rotationen so der Reihe nach gestapelt werden, dass die Anordnung der Stapel 200 aus den sich überlappenden Blöcken 210 konfiguriert wird, die in 5 und 6 beschrieben sind. Der obere Wafer (z.B. 250B) wird auf dem unteren Wafer (z.B. 250A) derart angeordnet, dass die obere Oberfläche des oberen Wafers (z.B. 250B), auf dem die Elektrode 212B ausgebildet ist, an die rückwärtige Oberfläche des unteren Wafers gebondet wird (z.B. 250A). Wie unter Bezugnahme auf 6 beschrieben, kann der Schritt, bei dem die Wafer 250 gestapelt werden, derart durchgeführt werden, dass die Elektrodenoberflächen der vertikal angeordneten Elektroden (212A-P1I, 212B-P1IV, 212C-P1III, 212D-P1II) in jeder Gruppe so angeordnet werden, dass sie in der horizontalen Ebene eine Runde ergeben.
  • Weiter bezugnehmend auf die 7C und 7D kann der Montageprozess einen Schritt aufweisen, bei dem die Wafer 250A bis 250D gebondet werden, wobei eine oder mehrere isolierende Haftmittel-Zwischenschichten 202B bis 202D zwischen diesen eingefügt werden. Bei einer speziellen Ausführungsform der Erfindung wird ein isolierendes Haftmittel auf der oberen Oberfläche des oberen Wafers (z.B. 250B) aufgebracht, und dann wird der obere Wafer (z.B. 250B) mit einer isolierenden Haftmittelschicht (z.B. 202B), die eine Öffnung aufweisen kann oder nicht aufweisen kann, auf dem unteren Wafer (z.B. 250A) angeordnet, gefolgt von einem Härten.
  • Unter Bezugnahme auf die 7E und 7F weist der Montageprozess einen Schritt auf, bei dem eine Durchgangsbohrung 228 wenigstens zum Teil in den Wafern 250A bis 250D gebildet wird, so dass die Elektrodenoberflächen der vertikal angeordneten Elektroden 212A bis 212D freigelegt werden. Der Schritt, bei dem die Durchgangsbohrung 228 gebildet wird, wird durch Ätzen (z.B. durch reaktives lonenätzen (RIE) oder eine andere Trockenätz-Technik) und/oder durch eine Laserbearbeitung durchgeführt.
  • Bei einer speziellen Ausführungsform der Erfindung, bei der die isolierende Haftmittelschicht 202 vor dem Stapeln keine Öffnungen für die Durchgangsbohrung 228 aufweist, können die Wafer 250A bis 250B und die isolierenden Haftmittelschichten 202B bis 202D mittels der Laserbearbeitung effizient gebohrt werden. Bei einer weiteren speziellen Ausführungsform der Erfindung, bei der die isolierenden Haftmittelschichten 202B bis 202D eine Mehrzahl von Öffnungen aufweisen können, können die Wafer 250 durch das Ätzen effizient gebohrt werden. Während der Bildung der Bohrung wird die Elektrodenoberfläche jeder Elektrode 212A bis 212D so konfiguriert, dass sie als ein Stopper gegenüber der Bildung einer Bohrung fungiert.
  • Unter Bezugnahme auf die 7G und 7H weist der Montageprozess einen Schritt auf, bei dem die Durchgangsbohrung 228 mit einem leitfähigen Material 230 gefüllt wird. Der Schritt, bei dem die Durchgangsbohrung 228 gefüllt wird, kann derart durchgeführt werden, dass sich das leitfähige Material 230, das in jede Durchgangsbohrung gefüllt wird, in Kontakt mit den jeweiligen Elektrodenoberflächen der vertikal angeordneten Elektroden 212A bis 212D befindet. Der Schritt, bei dem die Durchgangsbohrung 228 gefüllt wird, kann mittels der IMS(Injection Molded Soldering)-Technologie durchgeführt werden.
  • Bei dem IMS-Prozess wird ein geschmolzenes Lot unter Vakuum-Bedingungen oder unter der Bedingung eines reduzierten Drucks in die Durchgangsbohrung 228 injiziert, indem ein Füllkopf verwendet wird, der die Oberfläche der Baugruppe 260 durchquert, und es wird in der Durchgangsbohrung 228 verfestigt. Der Füllkopf weist ein Reservoir für das geschmolzene Lot sowie einen Schlitz auf, durch den das geschmolzene Lot in die Durchgangsbohrung 228 injiziert wird.
  • Spezifischer kann der Schritt, bei dem die Durchgangsbohrung 228 gefüllt wird, eine Mehrzahl von Unterschritten aufweisen. Wie in den 7C und 7D gezeigt, sind bei einer Betrachtung aus der Normalenrichtung in Bezug auf den Wafer 250 nach dem Schritt zur Bildung einer Bohrung durch die Durchgangsbohrung 228 hindurch sämtliche Elektroden 212A bis 212D zu sehen. Beim Öffnen der Durchgangsbohrung 228 durch die Schichten 250A bis 250D hindurch kann eine innere Oberfläche der Durchgangsbohrung 228 mit einem Isolationsmaterial beschichtet werden (z.B. mit einem Polymer), so dass eine Seitenwand der Wafer 250 isoliert wird. Die Beschichtung aus dem Isolationsmaterial kann durchgeführt werden, indem eine herkömmliche Technik eingesetzt wird, wie beispielsweise eine Gasphasenabscheidungs-Polymerisation.
  • Danach können Bereiche des auf den Elektroden 212A bis 212D abgeschiedenen Isolationsmaterials durch herkömmliches anisotropes Ätzen zurückgeätzt werden, um so die Elektrodenoberflächen freizulegen. An diesem Punkt kann die Durchgangsbohrung 228 mehrere Abschnitte aufweisen, die jeweils jedem Wafer 250 entsprechen und Absätze, die entsprechende Elektroden freilegen (z.B. die oberen Elektroden 212B bis 212D), oder eine innere untere Oberfläche aufweisen, welche die entsprechende Elektrode freilegt (z.B. die untere Elektrode 212A).
  • Das leitfähige Material 230 wird in die Durchgangsbohrung 228 gefüllt, um den vertikalen Leiter zu bilden. Es ist anzumerken, dass der Füll-Schritt mittels IMS (Injection Molded Solder) durchgeführt werden kann. In diesem Fall besteht keine Notwendigkeit, ein kostenintensives CMP (Chemical Mechanical Polishing, chemisch-mechanisches Polieren) durchzuführen. IMS ist kostengünstig. Plattieren oder eine andere Technik kann jedoch auch in Erwägung gezogen werden. Bei einer anderen Ausführungsform, bei welcher der Füll-Schritt durch Plattieren durchgeführt wird, werden aufeinanderfolgend ein Sputtern von Kristallkeimen, eine Durchkontakt-Füll-Plattierung sowie eine Entfernung von auf der Oberfläche abgeschiedenem leitfähigem Material mittels CMP durchgeführt. Das leitfähige Material kann mittels eines Durchkontakt-Füll-Plattierungs-Prozesses auf der inneren Oberfläche der Bohrung 228 abgeschieden werden, um den vertikalen Leiter 130 zu bilden.
  • Nach dem Füll- oder Abscheidungsschritt ist der vertikale Leiter 230 bei einer Betrachtung von oben zu sehen, wobei sämtliche Elektroden 212A bis 212D mit dem leitfähigen Material bedeckt sind.
  • Eine derartige spiralförmige oder schraubenförmige treppenartige Struktur, die in den 7E bis 7H gezeigt ist, ermöglicht, dass die gestapelte Chip-Baugruppe 100 einen zuverlässigen Kontakt zwischen dem vertikalen Leiter 230 und den Elektroden 212A bis 212D der Schichten 250A bis 250D aufweist.
  • 8 stellt eine Ansicht von oben auf die Baugruppe 260 dar, wenn die vertikalen Leiter 230 transparent gezeigt sind. Die Baugruppe 260, welche die Anordnung der Stapel 200 aus den sich überlappenden Chip-Blöcken 210 in Form eines Wafers (oder eines Panels) aufweist, wie in 8 gezeigt, kann für die nächste Station in der Fertigungskette bereitgestellt werden.
  • 9 stellt eine Art und Weise einer Chipvereinzelung der Baugruppe 260 dar. Wie in 9 gezeigt, kann der Montageprozess darüber hinaus einen Schritt aufweisen, bei dem die Baugruppe 260 in eine Mehrzahl von Baugruppen 100 vereinzelt wird, die jeweils einem Stapel 200 aus den sich überlappenden Blöcken 210 entsprechen, die in 6 gezeigt sind.
  • Da die Blöcke 210 ohne irgendeine zusätzliche horizontale Verschiebung gestapelt werden, kann die Breite des Chip-Vereinzelungs-Kanals D im gleichen Maß wie ein einzelner Wafer minimiert werden, so dass es dadurch möglich wird, die Fläche des Wafers 250 so effektiv wie möglich zu nutzen. Die Herstellungskosten für die Chip-Baugruppe 100 nehmen ab, wenn die Anzahl von Chips pro Wafer (CPW) erhöht wird.
  • Es ist anzumerken, dass die Art und Weise der Chip-Vereinzelung von der Form jedes einzelnen Chip-Blocks 210 abhängig sein kann. Wenn n gleich 4 ist und jeder Chip-Block die quadratische Form aufweist, ist es nicht erforderlich, dass die Chip-Vereinzelungs-Vorrichtung für eine spezielle Form angepasst wird, die sich von der rechtwinkligen Form unterscheidet. Es kann eine standardmäßige Chip-Vereinzelungs-Vorrichtung ohne irgendeine spezifische Anpassung verwendet werden.
  • Bei weiteren Ausführungsformen der Erfindung können die aus der Baugruppe 260 mittels des Chip-Vereinzelungsschritts vereinzelten Baugruppen 100 für die nächste Station in der Fertigungskette bereitgestellt werden.
  • Unter Bezugnahme auf 10 ist eine Vielzahl von Entwürfen für Durchgangsbohrung und Elektroden gemäß Ausführungsformen der vorliegenden Erfindung dargestellt. In 10 liegen Schaubilder von vier exemplarischen Entwürfen 300, 320, 340, 360 sowie entsprechende Ansichten von oben 310, 330, 350, 370 vor, welche die Anordnung der Elektrodenoberflächen zeigen, die durch die Durchgangsbohrung hindurch zu sehen sind, wenn die vertikalen Leiter transparent gezeigt sind.
  • Der erste exemplarische Entwurf 300 und die Ansicht von oben 310 entsprechen der vorstehend erwähnten speziellen Ausführungsform der Erfindung, bei der n = 4 ist. Sowohl die Durchgangsbohrung 302 als auch die Elektrode 304 weisen eine quadratische Form auf. Die Elektrode 304 ist teilweise innerhalb der Durchgangsbohrung 302 ausgebildet und kann eine Abmessung aufweisen, die in Anbetracht der Anordnungsgenauigkeit beim Stapeln etwas größer als 1/4 der Abmessung der Durchgangsbohrung 302 ist. Die gesamte Durchgangsbohrung 302 ist mit zumindest einer der Elektroden 304A bis 304D bedeckt.
  • Der zweite exemplarische Entwurf 320 und die Ansicht von oben 330 zeigen eine Variation, bei der n = 4 ist. Sowohl die Durchgangsbohrung 322 als auch die Elektrode 324 weisen eine quadratische Form auf, ihre Ecken sich jedoch abgerundet oder abgeschlagen. Die Elektrode 324 kann ebenfalls eine Abmessung aufweisen, die etwas größer als 1/4 der Abmessung der Durchgangsbohrung 322 ist. Die gesamte Durchgangsbohrung 322 ist mit zumindest einer der Elektroden 324A bis 324D bedeckt.
  • Der dritte exemplarische Entwurf 340 und die Ansicht von oben 350 zeigen eine andere Variation. Sowohl die Durchgangsbohrung 342 als auch die Elektrode 344 weisen eine kreisförmige Gestalt auf. Die Elektrode 344 kann eine Abmessung aufweisen, die etwas größer als 1/4 der Abmessung der Durchgangsbohrung 342 ist. Die gesamte Durchgangsbohrung 342 ist mit zumindest einer der Elektroden 344A bis 344D bedeckt.
  • Der vierte exemplarische Entwurf 360 und die Ansicht von oben 370 zeigen eine weitere Variation. Sowohl die Durchgangsbohrung 362 als auch die Elektrode 364 weisen eine hohle kreisförmige Gestalt auf. Die Elektrode 344 kann ebenfalls eine Abmessung aufweisen, die etwas größer als 1/4 der Abmessung der Durchgangsbohrung 342 ist. Im Gegensatz zu den vorstehend erwähnten Entwürfen 300, 320 und 340 gibt es einen mittleren Bereich 366 der Durchgangsbohrung 362, der nicht mit irgendeiner der Elektroden 364A bis 364 D bedeckt ist.
  • Wie in 10 gezeigt, sind die Formen der Durchgangsbohrung und/oder der Elektrode nicht auf eine spezifische Form beschränkt. Es kann sich um einen Kreis oder ein anderes Polygon mit einer n-fachen Rotationssymmetrie handeln (z.B. 90 Grad, wenn n = 4 ist). Außerdem ist die Form der Elektrode auch nicht auf ein Quadrat beschränkt. In jedem Fall sind die Elektrodenoberflächen der vertikal angeordneten Elektroden 304A bis 304D, 324A bis 324D, 344A bis 344D, 364A bis 364D jedoch so angeordnet, dass sie in der horizontalen Ebene eine Runde ergeben, d.h., dass sie 360 Grad abdecken.
  • Wie vorstehend angemerkt, gibt es in der Hauptsache zwei Fälle in Bezug auf die Art und Weise des Bildens einer Öffnung in der isolierenden Haftmittelschicht. Bei einem handelt es sich um einen Fall, in dem die Öffnung in der isolierenden Haftmittelschicht 202 vor dem Stapelschritt hergestellt wird. Bei dem anderen handelt es sich um einen Fall, in dem die Entfernung des Durchgangsloch-Bereichs der isolierenden Haftmittelschicht 202 nach dem Stapelschritt durchgeführt wird.
  • Im Vergleich zu dem dritten exemplarischen Entwurf 340, der dem Entwurf 360 dahingehend ähnlich ist, dass er auf einem Kreis beruht, kann der vierte exemplarische Entwurf 360 in dem letzteren Fall eingesetzt werden, in dem die Entfernung vor dem Stapeln durchgeführt wird. Der vierte exemplarische Entwurf 360 ist dem dritten exemplarischen Entwurf 340 dahingehend überlegen, dass eine Erzeugung von Hohlräumen reduziert werden kann, wie nachstehend beschrieben wird.
  • Im Folgenden wird bezugnehmend auf 11 in Verbindung mit 10 eine Technik gemäß einer speziellen Ausführungsform der vorliegenden Erfindung beschrieben, die in der Lage ist, eine Erzeugung von Hohlräumen in der Durchgangsbohrung zu vermeiden.
  • In 11 liegen eine Ansicht von oben auf die Elektrodenanordnung sowie zwei Querschnittsansichten um einen vertikalen Leiter herum für jeden der exemplarischen Entwürfe 340, 360 vor. Die Querschnittsansichten auf der linken Seite entsprechen Querschnitten, die mit „L“ gekennzeichnet sind, während die Querschnittsansichten auf der rechten Seite Querschnitten entsprechen, die mit „R“ gekennzeichnet sind.
  • Bei dem exemplarischen Entwurf 340 gibt es: vier Wafer 352A bis 352D; vier Elektroden 344A bis 344D, die jeweils auf der Oberfläche jedes Wafers 352 ausgebildet sind; drei isolierende Haftmittelschichten 354B bis 354D, die zwischen den Wafern 352A bis 352D eingefügt sind; sowie den vertikalen Leiter 358, der die vier Wafer 352A bis 352D durchdringt.
  • Da die Entfernung des Durchgangsloch-Bereichs in der isolierenden Haftmittelschicht 354 vor dem Stapeln durchgeführt wird, sind entfernte Zwischenräume 356B bis 356D in den isolierenden Haftmittelschichten 354B bis 354D vorhanden, wie in 11 gezeigt. Da ein derartiger entfernter Zwischenraum 356 die Erzeugung eines Hohlraums während des Prozesses zum Füllen des Lochs induzieren würde, auch wenn der Prozess zum Füllen des Lochs unter Vakuum-Bedingungen oder der Bedingung eines reduzierten Drucks durchgeführt wird.
  • Bei dem exemplarischen Entwurf 360 gibt es: ebenfalls vier Wafer 372A bis 372D; vier Elektroden 364A bis 364D, die jeweils auf der Oberfläche jedes Wafers 372 ausgebildet sind; drei isolierende Haftmittelschichten 374B bis 374D, die zwischen den Wafern 372A bis 372D eingefügt sind; sowie den vertikalen Leiter 378, der die vier Wafer 372A bis 372D durchdringt.
  • Im Gegensatz zu dem exemplarischen Entwurf 340 durchdringt der vertikale Leiter 378 die vier Wafer 372A bis 372D im mittleren Bereich vollständig. Wie vorstehend beschrieben, fungiert jede Elektrodenoberfläche 364A bis 364D als ein Stopper gegenüber der Bildung einer Bohrung. Die Elektrodenoberfläche 364 weist jedoch eine Form auf, die eine Bildung des mittleren Bereichs 378a des vertikalen Leiters 370 (außerdem des mittleren Bereichs 377a der Durchgangsbohrung 377) ermöglicht, der die Mehrzahl der Wafer 372A bis 372D durchdringt. Bei dem mittleren Bereich 378a (außerdem 377a) handelt es sich um einen Bereich, der nicht mit irgendeiner der Elektrodenoberflächen bedeckt ist.
  • Außerdem sind entfernte Zwischenräume 376B bis 376D in den isolierenden Haftmittelschichten 374B bis 374D vorhanden. Im Gegensatz zu dem exemplarischen Entwurf 340 kann die Länge (die Tiefe) der entfernten Zwischenräume 376B bis 376D jedoch verringert werden. Demzufolge wird eine Reduzierung der Erzeugung der Hohlräume während des Prozesses zum Füllen des Lochs erwartet.
  • In dem Fall, in dem der Bereich der isolierenden Haftmittelschicht 374, der sich an der Position der Durchgangsbohrung 377 befindet, vor dem Stapeln entfernt wird, kann die Form der Haftmittelöffnung auf jeder Ebene optimiert werden. In einem derartigen Fall ist es jedoch erforderlich, dass für jede Stapelebene eine andere Maske hergestellt wird, so dass die Kosten und die Komplexität des Fertigungsprozesses erhöht werden. Wenn sämtliche Durchgangsbohrungs-Bereiche mit einem einzigen Maskenentwurf entfernt werden, wird dadurch ein Hohlraum unterhalb der Elektrode verursacht, wie vorstehend beschrieben. Durch Einsetzen des exemplarischen Entwurfs 360, bei dem der Teil des Durchgangsbohrungs-Bereichs nicht mit irgendeiner der Elektroden bedeckt ist, wird der Leiter-Füll-Prozess mit einem gleichmäßigen Abstand von der Durchgangsbohrung zu dem Rand des leeren Zwischenraums unterhalb der Elektrode einfacher.
  • Wie vorstehend beschrieben, ist es möglich, dass die Anzahl von Schichten 110 oder Wafern 250 nicht auf vier beschränkt ist. Bei einer speziellen Ausführungsform der Erfindung kann die Anzahl der Schichten 110 oder der Wafer 250, die zu stapeln sind, gleich m multipliziert mit n sein, wobei m unter der Annahme, dass eine Einheit n Schichten 110 oder Wafer 250 enthält, die Anzahl von Einheiten repräsentiert.
  • Unter Bezugnahme auf die 12A, 12B und 12C wird ein Montageprozess für eine gestapelte Halbleiterchip-Baugruppe mit acht Schichten gemäß einer speziellen Ausführungsform der vorliegenden Erfindung beschrieben. Die 12A, 12B und 12C stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt des Montageprozesses erhalten wird.
  • Bei diesem Montageprozess wird der exemplarische Entwurf 360 eingesetzt. Wie in 12A gezeigt, kann der Montageprozess einen Schritt aufweisen, bei dem eine Mehrzahl von gestapelten Schicht-Baugruppen 400A, 400B erhalten wird, indem die in den 7A bis 7F gezeigten Schritte wiederholt durchgeführt werden. Somit werden der Schritt, bei dem die Wafer (410A bis 410D oder 410E bis 410H) hergestellt werden, der Schritt, bei dem die Wafer (410A bis 410D oder 410E bis 410H) mit isolierenden Haftmittelschichten (412B bis 412D oder 412F bis 412H) gestapelt werden und die Durchgangsbohrung 402A, 402B gebildet wird, welche die Baugruppen 400A, 400B vollständig durchdringt, m Mal wiederholt durchgeführt (m = 2 bei der in 12A gezeigten speziellen Ausführungsform der Erfindung).
  • Wie in 12B gezeigt, kann der Montageprozess darüber hinaus einen Schritt aufweisen, bei dem die Baugruppen 400A, 400B mit einer isolierenden Haftmittelschicht (412E) derart gestapelt werden, dass sich die Durchgangsbohrungen 402A, 402B der Baugruppen 400A, 400B miteinander in Verbindung befinden, um eine durch die Struktur 420 hindurch ausgebildete Durchgangsbohrung 422 zu bilden.
  • Wie in 12C gezeigt, kann der Montageprozess darüber hinaus einen Schritt aufweisen, bei dem die Durchgangsbohrung 422 gefüllt wird, um einen durch die Struktur 420 hindurch ausgebildeten vertikalen Leiter 424 zu bilden. Bei diesem Prozess wird das Füllen jeder Durchgangsbohrung 402A, 402B für die Mehrzahl der Baugruppen 400A, 400B gleichzeitig durchgeführt.
  • Unter Bezugnahme auf 13 und die 14A und 14B wird ein alternativer Montageprozess für einen gestapelten Halbleiterchip-Aufbau mit acht Schichten gemäß einer speziellen Ausführungsform der vorliegenden Erfindung beschrieben. 13 stellt einen alternativen Montageprozess für acht Schichten dar. Die 14A und 14B stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt des alternativen Montageprozesses erhalten wird.
  • Bei dem alternativen Montageprozess wird ein in 13 gezeigter Entwurf 450 eingesetzt, bei dem eine Elektrode 454 einen Tab- oder Laschen-Bereich 454a aufweist, der sich außerhalb des Bereichs einer eigentlichen Durchgangsbohrung 452 erstreckt.
  • Ähnlich wie bei den in den 12A und 12B gezeigten Ausführungsformen der Erfindung kann der alternative Montageprozess einen Schritt aufweisen, bei dem eine Mehrzahl der Baugruppen 440A, 440B erhalten wird, indem die in den 7A bis 7D gezeigten Schritte wiederholt durchgeführt werden. Das Bilden der Durchgangsbohrung wird jedoch nicht für jede Baugruppe 440A, 440B durchgeführt. Somit werden der Schritt, bei dem die Wafer (460A bis 460D oder 460E bis 460H) hergestellt werden, und der Schritt, bei dem die Wafer (460A bis 460D oder 460E bis 460H) mit isolierenden Haftmittelschichten (462B bis 462D oder 462F bis 462H) gestapelt werden, wiederholt durchgeführt.
  • Wie in 13 gezeigt, werden die erhaltenen Baugruppen 440A, 440B mit einer translatorischen Verschiebung S (einer horizontalen Verschiebung ohne Rotation) gestapelt. Bei dem Maß der Verschiebung S kann es sich um die Gesamtabmessung der eigentlichen Durchgangsbohrung 452 zuzüglich des Tab- oder Laschen-Bereichs 454a handeln. Es ist anzumerken, dass es bei einigen Ausführungsformen bevorzugt ist, einen ausreichenden Durchgangsbohrungs-Abstand aufrechtzuhalten.
  • Wie in 13 gezeigt, kann der alternative Montageprozess einen Schritt aufweisen, bei dem eine Durchgangsbohrung 464 gebildet wird, welche die Baugruppen 440A, 440B zum Teil durchdringt, so dass jede Elektrodenoberfläche der Elektroden 454A bis 454H in der Durchgangsbohrung 464 freiliegt. Die tatsächliche Abmessung (Breite) der Durchgangsbohrung 464 ist gleich mehr als dem Doppelten der Abmessung der eigentlichen Durchgangsbohrung 452. Es ist anzumerken, dass die Oberflächen aller Elektroden 454A bis 454H von der Oberseite aus zumindest teilweise zu sehen sind, wie in 13 gezeigt.
  • Wie in den 14A und 14B gezeigt, kann der alternative Montageprozess einen Schritt aufweisen, bei dem die Durchgangsbohrung 464 gefüllt wird, um einen durch die Struktur 430 hindurch ausgebildeten vertikalen Leiter 468 zu bilden. Bei diesem Verfahren wird das Füllen der Durchgangsbohrungen 464A, 464B für die Mehrzahl der gestapelten Schicht-Baugruppen 440A, 440B gleichzeitig durchgeführt.
  • Der in 12 gezeigte Montageprozess ist dem in 13 und den 14A und 14B gezeigten alternativen Montageprozess in Bezug auf die Anzahl von Chips pro Wafer (CPW) überlegen, da der in 12 gezeigte Montageprozess keinen negativen Einfluss auf die Breite der Chip-Vereinzelungskanäle hat.
  • Unter Bezugnahme auf die 15A, 15B, 15C und 15D wird eine Art und Weise des Herstellens einer gestapelten Halbleiterchip-Baugruppe mit einer regelmäßigen Dreieck-Form gemäß einer speziellen Ausführungsform der vorliegenden Erfindung beschrieben.
  • 15A zeigt ein Schaubild eines Halbleiterwafers 470, der für ein Herstellen der gestapelten Halbleiterchip-Baugruppe mit der regelmäßigen Dreieck-Form verwendet werden kann.
  • Wie in 15A gezeigt, weist der Wafer 470 eine Anordnung von Halbleiterchip-Blöcken 472 auf, die jeweils einem Halbleiterchip oder Halbleiter-Einzelchip nach der Vereinzelung entsprechen. Die Blöcke 472 in der Anordnung können ein regelmäßiges Dreieck mit einer 3-fachen Rotationssymmetrie aufweisen, wie in 15A gezeigt. Jeder Block 472 weist auf: drei Bereiche 474, in denen jeweils die Bildung eines Durchgangslochs durch den Wafer 470 hindurch möglich ist; sowie drei Elektroden 476. Es ist anzumerken, dass es der Einfachheit halber nur eine Funktion gibt, für welche die Elektroden und die Durchgangsloch-Bereiche dargestellt sind. Es kann jedoch zwei oder mehr Funktionen geben.
  • Bei der beschriebenen Ausführungsform der Erfindung, die in 15A gezeigt ist, legen insgesamt 24 Blöcke 472 eine Ebene ohne Überlappungen aus. Die Anzahl von Zeilen in der Anordnung ist gleich vier, und die Anzahl von Dreiecken in jeder der Zeilen ist gleich 5, 7, 7 beziehungsweise 5. Die Größe der Anordnung ist jedoch nicht darauf beschränkt. Bei anderen Ausführungsformen der Erfindung kann die Anzahl der Zeilen gleich 2 (z.B. 3 + 3), 6 (7 + 9 + 11 + 11 + 9 + 7) und dergleichen sein, solange die Anordnung die gleiche Rotationssymmetrie des Grads 3 zeigt.
  • 15A stellt außerdem eine Art und Weise des Stapelns einer Mehrzahl von Halbleiterwafern 470 dar. Der in 15A gezeigte Wafer kann ungeachtet der Wafer-Stapelebene verwendet werden. Während des Herstellungsprozesses werden die Wafer 470A bis 470C der Reihe nach mit Rotationen gestapelt. Der Winkel der Rotationen in Bezug auf die Basisposition (d.h., 0 Grad) ist gleich 120 Grad beziehungsweise 240 Grad.
  • Durch Stapeln der Wafer 470A bis 470C mit geeigneten Rotationen (120 Grad, 240 Grad) überlappen sich drei Chip-Blöcke 472 verschiedener Wafer-Ebenen und werden für die Position jedes Elements in der Anordnung gestapelt, so dass eine Anordnung von Stapeln 480 aus sich überlappenden Chip-Blöcken resultiert, die in 15B gezeigt ist.
  • 15B stellt eine Art und Weise des Stapelns der Wafer 470 dar, wobei der Fokus auf einen Stapel 480 der sich überlappenden Chip-Blöcke 472 gerichtet ist. Wie in 15B dargestellt, wird die Orientierung jedes Blocks 472 in Reaktion auf die Rotation um die Mitte der Anordnung herum gedreht, als ob er der Rotation um seine Mitte herum unterworfen wäre. In 15B ist eine Ansicht von oben auf den Stapel 480 aus den sich überlappenden Chip-Blöcken 472 gezeigt. Ähnlich wie bei der in 6 gezeigten Baugruppe 100 kann die obere und die untere Oberfläche des Stapels 480 ebenfalls in eine Mehrzahl von Bereichen aufgeteilt sein. Es gibt drei Bereiche (I, II, III), die durch mit zwei Punkten strichpunktierte Linien abgegrenzt sind, wobei diese jeweils einen Satz von Gruppen vertikal ausgerichteter Elektroden 210 mit unterschiedlichen Funktionen aufweisen (in den 15A und 15B ist lediglich P1 gezeigt). Jeder Stapel 480 enthält eine Mehrzahl von Gruppen vertikal angeordneter Elektroden 476A bis 476C, die in der horizontalen Ebene verschoben sind.
  • Die 15C und 15D stellen vergrößerte Querschnittsansichten des Stapels 480 um einen vertikalen Leiter herum dar. Es ist anzumerken, dass die in den 15C und 15D gezeigten Querschnittsansichten Querschnitten entsprechen, die in der in 15B gezeigten Ansicht von oben durch „H“ beziehungsweise „G“ gekennzeichnet sind.
  • Wie in den 15C und 15D gezeigt, kann der Stapel 480 drei Wafer 470A bis 470C und zwei isolierende Zwischenschicht-Haftmittel 482B bis 482C aufweisen, die zwischen diesen eingefügt sind. Die vertikal angeordneten Elektroden 476A bis 476C befinden sich auf jeweiligen Ebenen der Oberflächen der Wafer 470. Die vertikal angeordneten Elektroden 476A bis 476C weisen jeweilige Elektrodenoberflächen auf, die sich jeweils in Kontakt mit dem vertikalen Leiter 484 befinden, so dass eine spiralförmige oder schraubenförmige treppenartige Struktur resultiert.
  • Unter Bezugnahme auf die 16A und 16B sowie die 17A und 17B wird eine Art und Weise des Herstellens einer gestapelten Halbleiterchip-Baugruppe mit einer regelmäßigen Hexagon-Form gemäß einer speziellen Ausführungsform der vorliegenden Erfindung beschrieben. 16A zeigt ein Schaubild eines Halbleiterwafers 490, der für ein Herstellen der Baugruppe mit der regelmäßigen Hexagon-Form verwendet werden kann.
  • Wie in 16A gezeigt, weist der Wafer 490 eine Anordnung von Halbleiterchip-Blöcken 492 auf. Die Blöcke 492 in der Anordnung können eine regelmäßige Hexagon-Form mit einer 6-fachen Rotationssymmetrie aufweisen. Jeder Block 492 weist auf: sechs Durchgangsloch-Bereiche 494, in denen jeweils die Bildung eines Durchgangslochs durch den Wafer 490 hindurch möglich ist; sowie sechs Elektroden 496. Es ist anzumerken, dass es der Einfachheit halber nur eine Funktion gibt, für welche die Elektroden und die Durchgangsloch-Bereiche dargestellt sind. Es kann jedoch zwei oder mehr Funktionen geben.
  • Bei der beschriebenen, in 16A gezeigten Ausführungsform der Erfindung legen insgesamt 7 Blöcke 492 ohne Überlappungen eine Ebene aus. Die Anzahl von Zeilen des Hexagons in der Anordnung ist gleich drei, und die Anzahl von Hexagonen in jeder der Zeilen ist gleich 2, 3 beziehungsweise 2. Die Größe der Anordnung ist jedoch nicht darauf beschränkt. Bei anderen Ausführungsformen der Erfindung kann die Anzahl der Zeilen gleich 1, 5 (3 + 4 + 5 + 4 + 3) und dergleichen sein, solange die Anordnung die gleiche Rotationssymmetrie des Grads 6 zeigt.
  • 16A stellt außerdem eine Art und Weise des Stapelns einer Mehrzahl von Halbleiterwafern 490 dar. Der in 16A gezeigte Wafer 490 kann ungeachtet der Wafer-Stapelebene verwendet werden. Während des Herstellungsprozesses werden die Wafer 490A bis 490F der Reihe nach mit Rotationen gestapelt. Der Winkel der Rotationen in Bezug auf die Basisposition (d.h., 0 Grad) ist gleich 60 Grad, 120 Grad, 180 Grad, 240 Grad beziehungsweise 300 Grad.
  • Durch Stapeln der Wafer 490A bis 490F mit geeigneten Rotationen (60 Grad, 120 Grad, 180 Grad, 240 Grad, 300 Grad) überlappen sich sechs Chip-Blöcke mit unterschiedlichen Wafer-Ebenen, und sie werden für die Position jedes Elements in der Anordnung gestapelt, so dass eine Anordnung von Stapeln aus sich überlappenden Chip-Blöcken 500 resultiert, wie in 16B gezeigt.
  • 16B stellt eine Art und Weise des Stapelns der Wafer 490 dar, wobei der Fokus auf einen Stapel 500 aus den sich überlappenden Chip-Blöcken 492 gerichtet ist. Wie in 16B dargestellt, wird die Orientierung jedes Halbleiterchip-Blocks 492 in Reaktion auf die Rotation um die Mitte der Anordnung herum gedreht, als ob er der Rotation um seine Mitte herum unterworfen wäre. In 16B ist eine Ansicht von oben auf den Stapel 500 gezeigt. Ähnlich wie bei der in 6 gezeigten gestapelten Halbleiterchip-Baugruppe 100 können die obere und die untere Oberfläche des Stapels 500 ebenfalls in eine Mehrzahl von Bereichen aufgeteilt sein. Es sind sechs durch mit zwei Punkten strichpunktierte Linien abgegrenzte Bereiche (I, II, III, IV, V, VI) vorhanden, die jeweils einen Satz von Gruppen vertikal ausgerichteter Elektroden 496A bis 496F mit unterschiedlichen Funktionen aufweisen (in den 16A und 16B ist nur P1 gezeigt). Jeder Stapel 500 enthält eine Mehrzahl von Gruppen vertikal angeordneter Elektroden 476A bis 476C, die in der horizontalen Ebene verschoben sind.
  • Die 17A und 17B stellen vergrößerte Querschnittsansichten des gestapelten Chip-Blocks 500 um einen vertikalen Leiter 504 herum dar. Es ist anzumerken, dass die in den 17A und 17B gezeigten Querschnittsansichten Querschnitten entsprechen, die in der in 16B gezeigten Ansicht von oben mit „I“ beziehungsweise „J“ gekennzeichnet sind.
  • Wie in den 17A und 17B gezeigt, kann der Stapel 500 sechs Wafer 490A bis 490F sowie fünf isolierende Zwischenschicht-Haftmittel 502B bis 502F aufweisen, die zwischen diesen eingefügt sind. Die vertikal angeordneten Elektroden 496A bis 496F befinden sich auf jeweiligen Ebenen der Oberflächen der Wafer 490A bis 490F. Die vertikal angeordneten Elektroden 496A bis 496F weisen jeweilige Elektrodenoberflächen auf, die sich jeweils in Kontakt mit dem vertikalen Leiter 504 befinden, so dass eine spiralförmige oder schraubenförmige treppenartige Struktur resultiert.
  • Unter den Einheitsformen des regelmäßigen Mosaiks ist die quadratische Form überlegen, da es nicht erforderlich ist, dass eine Entwurfs-Vorrichtung, eine Lithographie-Vorrichtung und eine Chip-Vereinzelungs-Vorrichtung für eine spezielle Form angepasst werden, die sich von der rechtwinkligen unterscheidet. Bei dem Halbleiterprozess ist eine rechtwinklige Form üblich. Somit können eine standardmäßige Entwurfs-Vorrichtung, eine standardmäßige Lithographie-Vorrichtung und eine standardmäßige Chip-Vereinzelungs-Vorrichtung ohne irgendeine Anpassung zur Handhabung der Chip-Formen verwendet werden.
  • Bei den vorstehend erwähnten Ausführungsformen wurde beschrieben, dass die Durchgangsbohrung von der Rückseite aus in den gestapelten Wafern gebildet wird. Bei anderen Ausführungsformen kann die Durchgangsbohrung jedoch von der Vorderseite aus in den gestapelten Wafern gebildet werden. Die 18A und 18B stellen Querschnittsansichten der Baugruppe mit vertikalen Leitern gemäß einer alternativen Ausführungsform dar, bei der die Durchgangsbohrung von der Vorderseite der gestapelten Wafer aus gebildet wird. Es ist anzumerken, dass es sich bei den 18A und 18B um Querschnittsansichten handelt, die verschiedenen Querschnitten ähnlich jenen entsprechen, die in 2A mit der Kennzeichnung „B“ und „C“ gezeigt sind.
  • Wie in den 18A und 18B gezeigt, weist der Stapel 520 vier Wafer 530A bis 530D sowie drei isolierende Zwischenschicht-Haftmittel 522A bis 522C auf, die zwischen diesen eingefügt sind. Die vertikal angeordneten Elektroden 532A bis 532D befinden sich auf jeweiligen Ebenen der Oberflächen der Wafer 530. Die vertikal angeordneten Elektroden 532A bis 532D weisen jeweilige Elektrodenoberflächen auf, die sich jeweils in Kontakt mit dem vertikalen Leiter 534 befinden, so dass eine spiralförmige oder schraubenförmige treppenartige Struktur resultiert. Im Gegensatz zu den in den 2B, 2C und den 7G, 7H gezeigten Fällen durchdringt der vertikale Leiter 534 einen Teil der Wafer 530A bis 530D. Bei der beschriebenen Ausführungsform ist die Anzahl von Wafern, durch die hindurch der vertikale Leiter 534 ausgebildet ist, gleich drei, wobei dies dem Grad der Rotationssymmetrie minus eins (n - 1) entspricht.
  • Bei den vorstehend erwähnten Ausführungsformen wurden die Baugruppen und die Wafer beschrieben, auf denen Halbleitereinheiten hergestellt werden. Die gestapelte Chip-Struktur und die Chip-Struktur gemäß Ausführungsformen der vorliegenden Erfindung sind jedoch nicht auf eine beschränkt, die einer Halbleitereinheit ähnlich ist. Bei einer Ausführungsform kann es sich bei der gestapelten Chip-Struktur und der Chip-Struktur um eine handeln, die einer Dünnschicht-Batterie ähnlich ist.
  • Im Folgenden wird unter Bezugnahme auf die 19A, 19B und 19C eine gestapelte Batterie-Chip-Baugruppe 600 mit vertikalen Leitern 630 gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung beschrieben.
  • 19A zeigt eine Ansicht von oben sowie Querschnittsansichten der gestapelten Batterie-Chip-Baugruppe 600. Die 19B und 19C zeigen Querschnittsansichten der gestapelten Batterie-Chip-Baugruppe 600. Es ist anzumerken, dass die in den 19B und 19C gezeigten Querschnittsansichten Querschnitten entsprechen, die in der in 19A gezeigten Ansicht von oben durch „K“ beziehungsweise „L“ gekennzeichnet sind.
  • Wie in den 19A, 19B und 19C gezeigt, weist die gestapelte Batterie-Chip-Baugruppe 600 auf: eine Mehrzahl von Batterie-Chip-Schichten 610A bis 610D; eine Mehrzahl von vertikalen Leitern 630, die in den Batterie-Chip-Schichten 610A bis 610D ausgebildet sind; sowie eine Verdrahtungsschicht 650. Die Verdrahtungsschicht 650, die auf der Oberseite der gestapelten Batterie-Chip-Schichten 610A bis 610D aufgebaut ist, kann eine Verdrahtungsstruktur aufweisen, die den vertikalen Leiter 630 mit externen Anschlüssen verbindet, die mit der externen Einheit verbunden sein können, wie beispielsweise einer CPU (Central Processing Unit, Zentrale Verarbeitungseinheit), einem Speicher etc.
  • Jede Batterie-Chip-Schicht 610 kann ein Substrat 620, ein festes Dünnschicht-Batterie-Element 626, das auf dem Substrat 620 hergestellt ist, sowie einen Isolator 628 aufweisen, der über dem festen Dünnschicht-Batterie-Element 626 und dem Substrat 620 ausgebildet ist.
  • Das Substrat 620 kann aus irgendeinem beliebigen von nicht leitfähigen Substratmaterialien hergestellt sein, wie beispielsweise aus Silicium, einer AluminiumoxidKeramik, einem Glas, Glimmer etc., um nur ein paar zu nennen. Der Isolator 628 kann aus einem Harz hergestellt sein, wie beispielsweise aus BCB(Benzocyclobuten)-Harz etc. Jedes feste Dünnschicht-Batterie-Element 626 kann aufweisen: einen Kathodenstromkollektor (CCC) 624; eine Kathode; einen Elektrolyten; eine Anode; sowie einen Anodenstromkollektor (ACC) 622.
  • Der Kathodenstromkollektor 624 und der Anodenstromkollektor 622 können auf dem Substrat 620 ausgebildet sein, wobei diese den Elektroden entsprechen, denen unterschiedliche Funktionen zugewiesen sind. Bei dieser Ausführungsform weisen die Funktionen jene einer Anode und einer Kathode auf. Der Kathodenstromkollektor 624 und der Anodenstromkollektor 622 können aus irgendeinem beliebigen Metall (z.B. Cu, Pt, AI, Au etc.) und irgendwelchen anderen leitfähigen Materialien hergestellt sein (z.B. Graphit, Kohlenstoff-Nanoröhren, Silicium etc.).
  • Die Batterie-Chip-Schichten 610A bis 610D können durch den Isolator 628A bis 628C gebondet sein, der in den Batterie-Chip-Schichten 610A bis 610C ausgebildet ist.
  • Wie in den 19B und 19C gezeigt, befinden sich die vertikal angeordneten Elektroden 622A bis 622D auf jeweiligen Ebenen der Oberflächen der Substrate 620 der Batterie-Schichten 610. Die vertikal angeordneten Elektroden 622A bis 622D weisen jeweilige Elektrodenoberflächen auf, die sich jeweils in Kontakt mit dem vertikalen Leiter 630 befinden, so dass eine spiralförmige oder schraubenförmige treppenartige Struktur resultiert. Die neuartige Struktur der vertikalen Leiter ist für eine derartige Dünnschicht-Festkörper-Batterie von Vorteil, da die Batterie lediglich Anoden- und Kathoden-Elektroden-Zuordnungen aufweist.
  • Die 20A bis 20C stellen Querschnittsansichten einer Struktur dar, die jeweils bei einem Schritt eines ähnlichen Montageprozesses erhalten wird, bei dem für jede Stapelebene eine Mehrzahl von Elektroden-Layouts zweckbestimmt entworfen wird.
  • Bezugnehmend auf 20A weist der ähnliche Montageprozess einen Schritt auf, bei dem eine Mehrzahl von Wafern 710A bis 710D hergestellt wird, die jeweils ein Elektroden-Layout aufweisen, das für eine entsprechende Stapelebene zweckbestimmt entworfen wird. Unter Bezugnahme auf 20B weist der ähnliche Montageprozess außerdem einen Schritt, bei dem die Mehrzahl der Wafer 250A bis 250D mit Haftmitteln 702B bis 702D der Reihe nach gestapelt wird, sowie einen Schritt auf, bei dem eine Durchgangsbohrung 728 in den Wafern 710A bis 710D gebildet wird, um so Elektrodenoberflächen 712A bis 712D freizulegen. Unter Bezugnahme auf 20C weist der ähnliche Montageprozess einen Schritt auf, bei dem die Durchgangsbohrung 728 mit einem leitfähigen Material 730 gefüllt wird.
  • Wie bei den 20A, 20B, 20C beschrieben, werden, wenn eine Vorgehensweise eingesetzt wird, bei der Durchgangsbohrungen nach dem Stapeln gebohrt werden, Anschlusselektroden für das Durchgangsloch im Allgemeinen als eine Stufenstruktur ausgelegt, um einen ausreichenden Kontakt zu einem leitfähigen Material sicherzustellen. Daher ist es erforderlich, dass der Entwurf der Durchgangsbohrungen für jede Stapelebene anders ist, auch wenn die Chips homogen sind (d.h. homogene Integration).
  • Wie in den 20A, 20B und 20C gezeigt, sind die Elektrodenentwürfe und die Maskenstrukturen für jede Stapelebene der Wafer spezifisch. In diesem Fall wird jeder Stapelebene der Wafer eine spezifische Teilenummer (P/N) zugewiesen. Somit sind mehrere P/Ns erforderlich, so dass die Fertigungssteuerung erschwert wird. Wenn sich die Ausbeute jeder Wafer-Ebene signifikant unterscheidet, werden außerdem viele überschüssige Wafer produziert, so dass dadurch die Wirtschaftlichkeit des Fertigungsprozesses verschlechtert wird.
  • Im Gegensatz zu dem ähnlichen Montageprozess können bei dem Montageprozess gemäß einer oder mehreren Ausführungsformen der Erfindung eine Vielzahl von Chip-Entwürfen, Masken-Entwürfen und die Anzahl von Teilenummern ungeachtet der Stapelebene reduziert werden. Somit können Entwurfsaufwand, einmalige Entwicklungskosten, die Komplexität der Fertigungssteuerung sowie Fertigungsausschüsse reduziert werden. Dadurch kann die Fertigungssteuerung der Chip-Montage vereinfacht werden, und die Wirtschaftlichkeit der Fertigung der Chip-Baugruppe kann verbessert werden.
  • Die gestapelte Chip-Struktur ist im Allgemeinen kostengünstig und leicht mit einer zuverlässigen Konnektivität herzustellen. Es ist anzumerken, dass einige Ausführungsformen diese potentiellen Vorteile möglicherweise nicht aufweisen und dass diese potentiellen Vorteile nicht zwangsläufig für sämtliche Ausführungsformen erforderlich sind.
  • Die hierin verwendete Terminologie dient nur dem Zweck der Beschreibung spezieller Ausführungsformen und ist nicht dazu gedacht, die Erfindung zu beschränken. Wie hierin verwendet, sollen die Singularformen „einer/eine/eines“, „einer/eine/eines“ sowie „der/die/das“ auch die Pluralformen enthalten, wenn der Kontext nicht klar etwas anderes anzeigt. Es versteht sich darüber hinaus, dass die Begriffe „weist auf“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Schritten, Schichten, Elementen und/oder Komponenten spezifizieren, dass sie jedoch das Vorhandensein oder die Hinzufügung von einem oder mehreren weiteren Merkmalen, Schritten, Schichten, Elementen, Komponenten und/oder Gruppen derselben nicht ausschließen.

Claims (24)

  1. Verfahren, das aufweist: Herstellen einer Mehrzahl von Chip-Schichten, die jeweils zumindest einen Chip-Block aufweisen, wobei jeder Chip-Block eine Mehrzahl von Elektroden aufweist, denen eine gleiche Funktion zugewiesen ist; Stapeln der Mehrzahl der Chip-Schichten der Reihe nach mit einer Rotation, um so zumindest einen Stapel aus sich überlappenden Chip-Blöcken zu bilden, wobei jeder Stapel eine Mehrzahl von Gruppen vertikal angeordneter Elektroden mit Verschiebungen in der horizontalen Ebene enthält; für zumindest eine der Mehrzahl von Gruppen Bilden einer Durchgangsbohrung zumindest zum Teil in die Mehrzahl der Chip-Schichten hinein, um so Elektrodenoberflächen vertikal angeordneter Elektroden in der zumindest einen der Mehrzahl von Gruppen freizulegen; und Füllen der Durchgangsbohrung mit einem leitfähigen Material.
  2. Verfahren nach Anspruch 1, wobei der zumindest eine Chip-Block eine Anordnung von Chip-Blöcken aufweist, die in einer rotationssymmetrischen Weise angeordnet sind, wobei das Stapeln der Mehrzahl der Chip-Schichten derart durchgeführt wird, dass ein Chip-Block in der Anordnung von einer der Mehrzahl von Chip-Schichten jeweils mit einem symmetrisch angeordneten Chip-Block in der Anordnung der anderen der Mehrzahl von Chip-Schichten überlappt und wobei der zumindest eine Stapel aus den sich überlappenden Chip-Blöcken eine Anordnung von Stapeln aus sich überlappenden Chip-Blöcken aufweist.
  3. Verfahren nach Anspruch 2, wobei jeder Chip-Block eine identische Form mit der gleichen Rotationssymmetrie wie ein Arrangement der Anordnung der Chip-Blöcke aufweist und die Mehrzahl der Elektroden für jeden Chip-Block jeweilige Oberflächen aufweist, die derart angeordnet sind, dass jede Oberfläche so konfiguriert ist, dass sie benachbart und verschoben, zumindest zum Teil, zu anderen der Oberflächen ist, wenn eine Rotation um die Mitte des Chip-Blocks herum ausgeführt wird.
  4. Verfahren nach Anspruch 2, wobei das Stapeln der Mehrzahl der Chip-Schichten derart durchgeführt wird, dass die Elektrodenoberflächen der vertikal angeordneten Elektroden in der Gruppe so angeordnet werden, dass sie in der horizontalen Ebene eine Runde ergeben.
  5. Verfahren nach Anspruch 2, wobei das Stapeln der Mehrzahl der Chip-Schichten aufweist: Bonden der Mehrzahl der Chip-Schichten mit einer oder mehreren isolierenden Haftmittelschichten, wobei jeder Stapel aus den sich überlappenden Chip-Blöcken einen entsprechenden Bereich von jeder der einen oder der mehreren isolierenden Haftmittelschichten enthält.
  6. Verfahren nach Anspruch 5, wobei jeder entsprechende Bereich von zumindest zwei der einen oder der mehreren isolierenden Haftmittelschichten eine Öffnung als Teil der zu bildenden Durchgangsbohrung aufweist.
  7. Verfahren nach Anspruch 6, wobei jede Elektrodenoberfläche so konfiguriert ist, dass sie als ein Stopper gegenüber der Bildung einer Bohrung fungiert, und eine Form aufweist, welche eine Bildung eines mittleren Bereichs der Durchgangsbohrung ermöglicht, welche die Mehrzahl der Chip-Schichten durchdringt, wobei es sich bei dem mittleren Bereich der Durchgangsbohrung um einen Bereich handelt, der nicht mit irgendeiner der Elektrodenoberflächen bedeckt ist.
  8. Verfahren nach Anspruch 2, wobei es sich bei der Rotationssymmetrie des Arrangements der Anordnung um eine n-fache Rotationssymmetrie handelt und es sich bei jeder Rotation, die beim Stapeln von einer der Chip-Schichten auf eine andere der Chip-Schichten durchgeführt wird, um eine Rotation mit 360 / n * i (i = 1, ..., n-1) Grad um die Mitte der Anordnungen herum in Bezug auf eine Basisposition des Stapelns handelt und wobei die Anzahl der Chip-Schichten gleich n ist, jeder Chip-Block eine Einheitsform eines Mosaiks aufweist und die Durchgangsbohrung durch n oder n - 1 Chip-Schichten hindurch ausgebildet ist.
  9. Verfahren nach Anspruch 8, wobei n gleich 4 ist und jeder Chip-Block eine annähernd quadratische Form aufweist.
  10. Verfahren nach Anspruch 2, wobei das Herstellen der Mehrzahl der Chip-Schichten, das Stapeln der Mehrzahl der Chip-Schichten und das Bilden der Durchgangsbohrung wiederholt durchgeführt werden, um eine Mehrzahl von gestapelten Schicht-Baugruppen zu erhalten, wobei das Bilden der Durchgangsbohrung derart durchgeführt wird, dass die Durchgangsbohrung jede gestapelte Schicht-Baugruppe zum Teil durchdringt, und wobei das Verfahren darüber hinaus aufweist: Stapeln der Mehrzahl der gestapelten Schicht-Baugruppen derart, dass sich die Durchgangsbohrungen der gestapelten Schicht-Baugruppen in Verbindung miteinander befinden, wobei das Füllen der Durchgangsbohrung für die Mehrzahl der gestapelten Schicht-Baugruppen gleichzeitig durchgeführt wird.
  11. Verfahren nach Anspruch 2, wobei das Herstellen der Mehrzahl der Chip-Schichten und das Stapeln der Mehrzahl der Chip-Schichten wiederholt durchgeführt werden, um eine Mehrzahl von gestapelten Schicht-Baugruppen zu erhalten, und wobei das Verfahren darüber hinaus aufweist: Stapeln der Mehrzahl der gestapelten Schicht-Baugruppen mit einer translatorischen Verschiebung, wobei das Bilden der Durchgangsbohrung und das Füllen der Durchgangsbohrung für die Mehrzahl der gestapelten Schicht-Baugruppen jeweils gleichzeitig durchgeführt werden.
  12. Verfahren nach Anspruch 2, wobei jede hergestellte Chip-Schicht eine Form eines Wafers oder eines Panels aufweist und wobei das Verfahren darüber hinaus aufweist: Chip-Vereinzelung der Mehrzahl der Chip-Schichten in eine Mehrzahl von Chip-Baugruppen, wobei jede Chip-Baugruppe jeweils einem Stapel aus den sich überlappenden Chip-Blöcken entspricht.
  13. Verfahren nach Anspruch 1, wobei das Bilden der Durchgangsbohrung durch Ätzen und/oder durch Laserbearbeitung durchgeführt wird und das Füllen der Durchgangsbohrung mittels der IMS(Injection Molded Soldering)-Technologie durchgeführt wird.
  14. Verfahren nach Anspruch 1, wobei jeder Chip-Block eine Halbleitereinheit oder eine Dünnschicht-Batterie aufweist.
  15. Gestapelte Chip-Struktur, die aufweist: eine Mehrzahl von Chip-Strukturen, die jeweils eine Chip-Schicht mit zumindest einem Chip-Block aufweisen, wobei jeder Chip-Block eine Mehrzahl von Elektroden aufweist, denen eine gleiche Funktion zugewiesen ist, wobei die Chip-Strukturen eine Mehrzahl der Chip-Schichten, die mit Rotationen so gestapelt sind, dass ein Stapel aus sich überlappenden Chip-Blöcken gebildet wird, wobei zumindest zwei der sich überlappenden Chip-Blöcke in dem Stapel jeweilige Durchgangslöcher aufweisen, die sich in Verbindung miteinander befinden, um eine Durchgangsbohrung zu bilden, sowie eine Mehrzahl von Gruppen vertikal angeordneter Elektroden, für den Stapel aus den sich überlappenden Chip-Blöcken bereitstellen, wobei die vertikal angeordneten Elektroden in jeder Gruppe so angeordnet sind, dass sie in der horizontalen Ebene Verschiebungen aufweisen; und ein leitfähiges Material, das in die Durchgangsbohrung für den Stapel der sich überlappenden Chip-Blöcke gefüllt ist, wobei sich das leitfähige Material, das in die Durchgangsbohrung gefüllt ist, in Kontakt mit Elektrodenoberflächen der vertikal angeordneten Elektroden von einer der Gruppen befindet.
  16. Gestapelte Chip-Struktur nach Anspruch 15, wobei die Mehrzahl der Chip-Schichten derart gestapelt ist, dass der Chip-Block von einer der Chip-Schichten in einer rotationssymmetrischen Weise mit dem Chip-Block einer anderen der Chip-Schichten überlappt, und wobei es sich bei der gestapelten Chip-Struktur um eine vereinzelte Chip-Baugruppe handelt.
  17. Gestapelte Chip-Struktur nach Anspruch 15, wobei jede Chip-Schicht eine Anordnung von Chip-Blöcken aufweist, die in einer rotationssymmetrischen Weise angeordnet sind, wobei die Mehrzahl der Chip-Schichten derart gestapelt ist, dass jeder Chip-Block in der Anordnung von einer der Chip-Schichten mit einem symmetrisch angeordneten Chip-Block in der Anordnung einer anderen der Chip-Schichten überlappt, um so den Stapel aus den sich überlappenden Chip-Blöcken und einen oder mehrere weitere Stapel aus sich überlappenden Chip-Blöcken zu konfigurieren, wobei der Stapel und die weiteren Stapel aus den sich überlappenden Chip-Blöcken in einer Anordnung angeordnet sind.
  18. Gestapelte Chip-Struktur nach Anspruch 17, wobei die Elektrodenoberflächen der vertikal angeordneten Elektroden der einen der Gruppen so angeordnet sind, dass sie eine oder mehrere Runden um die Mitte der Durchgangsbohrung herum ergeben, und wobei die Mehrzahl der Chip-Schichten zumindest eine Einheit von gestapelten Schichten aufweist, wobei jede Einheit von gestapelten Schichten einer Runde entspricht.
  19. Gestapelte Chip-Struktur nach Anspruch 17, wobei die gestapelte Chip-Struktur darüber hinaus aufweist: zwei oder mehrere isolierende Haftmittelschichten, wobei jede isolierende Haftmittelschicht zwei benachbarte der Chip-Schichten bondet und eine Mehrzahl von Bereichen aufweist, die der Anordnung der Stapel aus den sich überlappenden Chip-Blöcken entsprechen, wobei zumindest zwei der entsprechenden Bereiche zu der einen Gruppe gehören, die jeweilige Öffnungen als Teile der Durchgangsbohrung aufweist.
  20. Gestapelte Chip-Struktur nach Anspruch 15, wobei der zumindest eine Chip-Block der Chip-Schicht eine Anordnung von Chip-Blöcken aufweist, die in einer rotationssymmetrischen Weise derart angeordnet sind, dass jeder Chip-Block in der Anordnung der Chip-Schicht mit einem anderen symmetrisch angeordneten Chip-Block in der Anordnung der Chip-Schicht überlappt, wenn eine Rotation um die Mitte der Anordnung der Chip-Schicht herum bei dem anderen symmetrisch angeordneten Chip-Block ausgeführt wird.
  21. Gestapelte Chip-Struktur nach Anspruch 20, wobei jeder Chip-Block in der Anordnung der Chip-Schicht eine identische Form mit der gleichen Rotationssymmetrie wie das Arrangement der Anordnung der Chip-Blöcke aufweist.
  22. Gestapelte Chip-Struktur nach Anspruch 20, wobei die Chip-Struktur darüber hinaus aufweist: eine isolierende Haftmittelschicht, die auf oder in der Chip-Schicht ausgebildet ist, wobei jede isolierende Haftmittelschicht eine Mehrzahl von Bereichen entsprechend der Anordnung der Chip-Blöcke aufweist.
  23. Gestapelte Chip-Struktur nach Anspruch 22, wobei jeder Bereich der isolierenden Haftmittelschicht eine Mehrzahl von Öffnungen aufweist, die sich an Positionen der Elektrodenoberflächen befinden.
  24. Gestapelte Chip-Struktur nach Anspruch 20, wobei es sich bei der Rotationssymmetrie um eine n-fache Rotationssymmetrie handelt, es sich bei der Rotation um die Mitte der Anordnung herum um eine Rotation mit 360 / n Grad handelt, es sich bei der Rotation um die Mitte des Chip-Blocks herum um eine Rotation mit 360 / n Grad handelt und jeder Chip-Block in der Anordnung eine Einheitsform eines Mosaiks aufweist.
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