DE68928193T2

DE68928193T2 - Halbleiterchip und Verfahren zu seiner Herstellung

Info

Publication number: DE68928193T2
Application number: DE68928193T
Authority: DE
Inventors: Hiroyuko Misawa
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-09-28
Filing date: 1989-09-25
Publication date: 1997-11-13
Anticipated expiration: 2009-09-26
Also published as: US5119168A; JPH0290651A; DE68928193D1; EP0361825A2; EP0361825A3; EP0361825B1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft einen Halbleiterchip und, genauer ausgedrückt, eine Leistungsversorgungsverdrahtungsanordnung einer integrierten Halbleiterschaltung, die typischerweise durch ein emittergekoppeltes logisches Gatearray realisiert wird, das auf einem eine großintegrierte Schaltung bildenden Halbleiterchip hergestellt wird, sowie ein Verfahren zum Herstellen eines solchen Chips.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung sieht die Schaffung eines verbesserten Halbleiterchips vor, der die Probleme beseitigt, welche aus einer vergrößerten Integrationsdichte auf einem Halbleiterchip mit einer großintegrierten Schaltung resultieren würden. Die vorliegende Erfindung sieht weiter die Schaffung eines verbesserten Halbleiterchips vor, der die Ungleichmäßigkeiten hinsichtlich der Pegel der Versorgungsspannungen zu den einzelnen Elementarzellen eines Halbleiterchips mit einer großintegrierten Schaltung minimalisiert. Die vorliegende Erfindung sieht weiter die Schaffung eines verbesserten Halbleiterchips in Form eines emittergekoppelten logischen Gatearrays vor, das die Ungleichmäßigkeiten hinsichtlich der Pegel der Versorgungsspannungen zu den einzelnen Elementarzellen des Gatearrays minimalisiert und die Probleme beseitigt, die aus einer vergrößerten Integrationsdichte auf einem Halbleiterchip mit einer großintegrierten Schaltung resultieren würden.
GB-A-2089121 offenbart eine Leistungsversorgungsverdrahtungsanordnung einer auf einem Halbleiterchip gebildeten inte grierten Halbleiterschaltung, die eine Vielzahl von auf dem Halbleiterchip ausgebildeten Paaren von Metallhöckern; ein Leistungsversorgungsnetz zum Verteilen von elektrischer Leistung an Komponenten der integrierten Schaltung aufweist; wobei das Leistungsversorgungsnetz eine Vielzahl von Leiterstreifen aufweist, die sich jeweils zwischen den jedes der Paare von Metallhöckern bildenden Höckern erstrecken.
Gemäß der Erfindung wird ein Halbleiterchip geschaffen, der aufweist
- ein Substrat,
- ein logisches Gatearray, das logische Baueinheiten aufweist, die aus Elementarzellen bestehen, die in paralle len Reihen auf dem Substrat zwischen einem Paar von Bondinselbereichen an gegenüberliegenden Rändern des Chips angeordnet sind;
- wobei die Reihen von logischen Baueinheiten voneinander beabstandet sind, um parallele Verdrahtungskanäle zwischen sich zu bilden;
- Verbindungen zwischen den Zellen, die sich entlang den Verdrahtungskanälen erstrecken, wobei eine Isolierschicht die Verbindungen bedeckt;
- wobei jedes der Paare von Bondinselbereichen Bondinseln mit Metallhöckern aufweist, die beabstandet sind, um so mit den Bondinseln des anderen Bereichs eine Vielzahl von Paaren von gegenüberstehenden Metallhöckern zu bilden;
- Hauptleistungsversorgungsleiterstreifen, die sich zwischen jedem Paar von Metallhöckern erstrecken und dieselben miteinander verbinden, wobei die Baueinheiten und die Hauptleistungsversorgungsleiterstreifen auf solche Weise angeordnet sind, daß keine Zellen unterhalb der Streifen angeordnet sind;
- wobei die Hauptleistungsversorgungsleiterstreifen mit Leistungsverteilungsleitungen verbunden sind, dadurch gekennzeichnet, daß
- die Leistungsverteilungsleitungen dickschichtige Verdrahtungsstreifen sind, die eine unterhalb der Leistungsversorgungsleiterstreifen angeordnete Schicht bilden;
- daß die dickschichtigen Verdrahtungsstreifen bezüglich Material und Dicke mit den Metallhöckern identisch sind;
- daß die dickschichtigen Verdrahtungsstreifen von den Hauptleistungsversorgungsleiterstreifen verzweigt sind und sich auf und entlang den logischen Baueinheiten, aber nicht den Verdrahtungskanälen erstrecken; und
- daß die dickschichtigen Verdrahtungsstreifen auf der Isolierschicht ausgebildet sind, wobei die Leistungsversorgungsleiterstreifen die dickschichtigen Verdrahtungsstreifen überbrücken, so daß es eine Luftschicht zwischen jedem der Leiterstreifen und der Isolierschicht gibt.

KURZE BESCHREIBUNG DER BEIGEFÜGTEN ZEICHNUNGEN

Die Mängel des vorbekannten integrierten Halbleiterschaltungschips der Beschaffenheit, auf den sich die vorliegende Erfindung bezieht, und die Merkmale und Vorteile eines Halbleiterchips mit einer integrierten Schaltung in Übereinstimmung mit der vorliegenden Erfindung im Vergleich zu einem solchen Halbleiterchip des Standes der Technik werden klarer aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in denen gleiche Bezugsziffern und -zeichen ähnliche oder entsprechende Strukturen, Elemente und Bereiche kennzeichnen, und in denen:
Fig. 1 eine Draufsicht darstellt, die die allgemeine Zellenkonfiguration und Leistungsversorgungsverdrahtungsanordnung eines emitter gekoppelten logischen Gatearrays zeigt;
Fig. 2 eine fragmentarische Draufsicht darstellt, die in vergrößertem Maßstab einen Bereich des Gatearrays des Standes der Technik zeigt, welcher in Fig. 1 durch einen Kreis II eingeschlossen gezeigt ist;
Fig. 3 eine Schnittansicht entlang Linie III-III in Fig. 2 ist;
Fig. 4 eine Draufsicht darstellt, die die allgemeine Zellenkonfiguration und Leistungsversorgungsverdrahtungsanordnung einer bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterchips zeigt;
Fig. 5 eine fragmentarische Draufsicht darstellt, die in vergrößertem Maßstab einen Bereich des Gatearrays zeigt, welcher in Fig. 4 durch Kreis VIII eingeschlossen gezeigt ist; und
Fig. 6 eine Schnittansicht entlang Linie XI-XI in Fig. 5 darstellt.

AUSFÜHRLICHE BESCHREIBUNG DES STANDES DER TECHNIK

Mängel einer integrierten Halbleiterschaltung des Standes der Technik sollen im folgenden ausführlicher unter Bezugnahme auf Fig. 1 beschrieben werden, welche die allgemeine Zellenkonfiguration und Leistungsversorgungsverdrahtungsanordnung eines bekannten emittergekoppelten logischen Gatearrays zeigt, das auf einem Halbleiterchip 10 mit einer großintegrierten Schaltung ausgebildet ist.
Die auf diese Weise auf dem Chip 10 mit einer großintegrierten Schaltung ausgebildete integrierte Halbleiterschaltung umfaßt am Umfang angeordnete Bondinselbereiche 12, die jeweils eine Reihe entlang des Randes des Chips 10 angeordneter Drahtbondinseln 14 aufweisen. Auf dem Schaltungschip 10 ist weiter eine Vielzahl logischer Baueinheiten 16 parallel zueinander angeordnet, um Verdrahtungskanäle 18 zwischen sich zu bilden, die jeweils aus einer Reihe von Elementarzellen 20 bestehen.
Auf den logischen Baueinheiten 16 und Verdrahtungskanälen 18 sind Hoch-Pegel- und Niedrig-Pegel-Leistungsversorgungsleiterstreifen 22 und 24 ausgebildet, die sich jeweils unter rechten Winkeln zu den logischen Baueinheiten 16 und Verdrahtungskanälen 18 erstrecken. Die Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 erstrecken sich parallel zueinander zwischen einem Paar gewöhnlicher Hoch-Pegel-Leistungsversorgungsleitungen 26, die sich entlang einem Paar paralleler Bondinselbereiche erstrecken und jeweils von einer oder zwei bestimmten der Drahtbondinseln 12 führen, die entlang des Paars von Bondinselbereichen angeordnet sind. Die Niedrig- Pegel-Leistungsversorgungsleiterstreifen 24 erstrecken sich parallel zu diesen Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 und sind abwechselnd mit den Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 angeordnet, so daß der mittlere Bereich jeder der Elementarzellen 20 durch einen Bereich eines Hoch-Pegel-Leistungsversorgungsleiterstreifens 22 gekreuzt wird, wie in Fig. 2 besser zu sehen sein wird. Fig. 2 ist eine fragmentarische Draufsicht, die in vergrößertem Maßstab einen Bereich des Gatearrays des Standes der Technik zeigt, welcher in Fig. 1 durch Kreis II eingeschlossen gezeigt ist. Jeder der Niedrig-Pegel-Leistungsversorgungsleiterstreifen 24 ist auf diese Weise Endbereichen zweier benachbarter der Elementarzellen 20 jeder logischen Baueinheit 16 benachbart angeordnet, so daß die gegenüberliegenden Endbereiche jeder Elementarzelle 20 jeweils durch Bereiche zweier benachbarter Niedrig-Pegel-Leistungsversorgungsleiter streifen 24 gekreuzt werden, wie ebenfalls besser in Fig. 2 zu sehen ist.
Die die einzelnen logischen Baueinheiten 16 bildenden Elemen tarzellen 20 werden selektiv durch Verbindungsleitungen miteinander verbunden, die sich unter den Elementarzellen 20 und in den Verdrahtungskanälen 18 erstrecken, obwohl sie nicht in den Zeichnungen gezeigt sind. Die Elementarzellen 20 selektiv verbindende Verbindungsleitungen können auch in der Schicht der obersten Ebene gebildet werden, welche die Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 einschließt.
In dem emittergekoppelten logischen Gatearray des Standes der Technik, das auf diese Weise auf dem Chip 10 mit einer großintegrierten Schaltung gebildet wird, sind die logischen Hübe zwischen den für die einzelnen Elementarzellen 30 verwendeten Hoch-Pegel- und Niedrig-Pegel-Spannungen bedeutend kleiner als die in den logischen Gatearrays anderer Typen verwendeten. Die Gesamtwerte der in dem emittergekoppelten logischen Array verwendeten logischen Pegel werden daher auf der Grundlage der Hoch-Pegel-Leistungsversorgungsspannung bestimmt, und aus diesem Grunde müssen inbesonders die Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 mit großer Präzision hergestellt werden. Die Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 werden daher mit der Absicht verlegt, die Spannungsabfälle durch die Leiterstreifen zu reduzieren und werden zu diesem Zweck ausgebildet, um sich über den einzelnen Elementarzellen 20 zu erstrecken. Die in der Schicht der obersten Ebene des Chips 10 enthaltenen Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 können mit gewünschten Dicken ausgebildet werden und können direkt von der oder den Leistungsversorgungsbondinsel oder -inseln 12 mit den einzelnen Elementarzellen 20 verbunden werden.
Andererseits brauchen die Niedrig-Pegel-Leistungsversorgungsleiterstreifen 24 nicht mit der zur Herstellung der Hoch- Pegel-Leistungsversorgungsleiterstreifen 22 erforderlichen Präzision hergestellt werden und werden verlegt, um sich teilweise über den Elementarzellen 20 und teilweise unter den Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 zu erstrekken. Die Leiterstreifen 24 werden durch eine unter der Schicht der obersten Ebene liegende Zwischenschicht gebildet, die die Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 einschließt, wo die Niedrig-Pegel-Leistungsversorgungsleiterstreifen 24 die Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 kreuzen. Dort, wo die Niedrig-Pegel-Leistungsversorgungsleiterstreifen 24 die Elementarzellen 20 kreuzen, werden die Leiterstreifen 24 ausgebildet, um sich über den Elementarzellen 20 zum Minimalisieren der Ungleichmäßigkeiten hinsichtlich der Pegel der Versorgungsspannungen zu den einzelnen Elementarzellen 20 zu erstrecken.
Es wird jetzt angenommen, daß die Konstruktionsregeln des Chips 10 derart sind, daß jede der Elementarzellen 20 eine Länge (X) von 300 Mikrometern und ein Rastermaß (Y) von 200 Mikrometern aufweist und daß jeder der Hoch-Pegel- und Niedrig-Pegel-Leistungsversorgungsleiterstreifen 22 und 24 eine Breite (W) von 50 Mikrometern aufweist. Es wird weiter angenommen, daß die Schicht der obersten Ebene, die die Hoch- Pegel-Leistungsversorgungsleiterstreifen 22 bildet, 3 Mikrometer dick ist und einen Widerstand von 0,01 Ohm/Quadrat aufweist, und daß ein Strom von 10 mA an jede der Elementarzellen 20 anzulegen ist.
Es wird weiter angenommen, daß zehn Elementarzellen 20 zwischen dem Endpunkt (gekennzeichnet durch Zeichen "*" in Fig. 1) und dem Mittelpunkt (gekennzeichnet durch Zeichen "+" in Fig. 1) des Zellenbereichs des Chips 10 angeordnet sind. (Es wird angemerkt, daß zur Vereinfachung der Darstellung nur sechs Elementarzellen 20 gezeigt sind). In diesem Fall beträgt der Spannungsabfall in der Länge eines sich über diese zehn Elementarzellen 20 erstreckenden Hoch-Pegel-Leistungsversorgungsleiterstreifens 22 ungefähr 22 mV.
Um einen tragbaren Störungsgrenzwert und einen annehmbaren Hochgeschwindigkeitswirkungsgrad in einem emittergekoppelten logischen Gatearray zu erreichen, ist es notwendig, daß der Spannungsabfall über einer einzelnen Hoch-Pegel-Leistungs versorgungsleitung innerhalb eines Bereichs dieser Größenordnung begrenzt ist, das heißt ungefähr 22 mV.
Fig. 3 zeigt eine Querschnittskonf iguration eines Teils des Chips 10 mit einer großintegrierten Schaltung entlang Linie III-III in Fig. 2. Der Chip 10 mit umfangreicher integrierter Schaltung ist gezeigt, wobei er ein Halbleitersubstrat 30, eine Leiterzwischenschicht 32, die Verbindungen für die Elementarzellen 20 bildet, und eine Isolierschicht 34 typischerweise aus Siliciumdioxid einschließt, die unter der die Hoch- Pegel-Leistungsversorgungsleiterstreifen 22 umfassenden Schicht der oberen Ebene angeordnet ist. Das Halbleitersubstrat 30 wird typischerweise durch eine laminare Struktur gebildet, die aus einer Grundschicht aus Silicium und selektiv auf derselben aufgebrachten Schichten von Isolation und Diffusion besteht. Die Leiterzwischenschicht 32 wird durch Verbindungsleitungen gebildet, die jeweils eine Breite von typischerweise 3 Mikrometern aufweisen, und ist mit der Isolierschicht 34 bedeckt. Die Isolierschicht 34 ist unter der Schicht der oberen Ebene angeordnet, die die Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 bildet, welche sich quer zu den durch die Leiterzwischenschicht 32 gebildeten Verbindungsleitungen erstrecken.
Es wird jetzt angenommen, daß die Isolierschicht 34 aus Siliciumdioxid eine relative Dielektrizitätskonstante von 4 aufweist und 2 Mikrometer dick ist. Für jeden der wie oben ausgeführt eine Breite von 50 Mikrometern messenden Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 ist die parasitäre Kapazität Cp zwischen einer der Verbindungsleitungen, die die Leiterzwischenschicht 32 bildet, und einem der Hoch-Pegel- Leistungsversorgungsleiterstreifen 22, die in der die Verbindungsleitung kreuzenden Schicht der obersten Ebene enthalten sind, wenn die Schichten 22 und 32 als die parallelen Platten eines Kondensators betrachtet werden, gegeben als:
Cp= (50µm x 3µm)/2µm x 4 x &epsi;o = 2,66 x 10&supmin;³ pF ... Gl. 1
wobei &epsi;o für die Dielektrizitätskonstante von freiem Raum steht und gegeben ist als &epsi;o = 8,854 x 10&supmin;&sup6; pF/µm.
Unter der Berücksichtigung, daß eine einzelne Elementarzelle 20 durch einen einzelnen Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 und einen einzelner Niedrig-Pegel- Leistungsversorgungsleiterstreifen 24 gekreuzt wird(welcher aus zwei halbbreiten Streifenabschnitten besteht), die jeweils eine Breite W von 50 Mikrometern aufweisen, ist die gesamte parasitäre Kapazität CT zwischen der Zwischenleiterschicht 32, die durch eine Einheitslänge 1mm (= 1000µm) der betreffenden Verbindungsleitung gebildet wird, und den die verbindungsleitung kreuzenden Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 gegeben als:
CT = 1000µm/300µm x 2 x (2,66 x 10&supmin;³ pF) 0,018 pF ... Gl. 2
Der Kapazitätswert dieser Größenordnung ist von größter Bedeutung in einem emittergekoppelten logischen Gatearray, und es ist daher äußerst wünschenswert, daß der Wert so weit wie möglich reduziert wird.
Es ist inzwischen eine zunehmende Tendenz, daß die Elementarzellen eines logischen Gatearrays verkleinert werden und daß die Zwischenraumabstände der Elementarzellen mit der Absicht einer weiteren Verbesserung der Integrationsdichte des Arrays verringert werden. In diesem Zusammenhang kann ein imaginärer Chip mit umfangreicher integrierter Schaltung in Betracht gezogen werden, bei dem die Elementarzellen in einem logischen Gatearray der unter Bezugnahme auf Fig. 1 beschriebenen Ausführung durch Verringern der Länge X jeder Elementarzelle auf 150 Mikrometer und des Rastermaßes Y jeder Elementarzelle auf 100 Mikrometer verkleinert werden. Es kann hierbei angenommen werden, daß als ein Ergebnis einer solchen Verbesserung der Ausführungsregeln des logischen Arrays die Anzahl von Elementarzellen, die auf einem einzelnen Chip gebildet werden können, neunmal größer ist als die der Elementarzellen 22, die in dem in Fig. 1 gezeigten logischen Gatearray vorgesehenen sind. Es kann daher angenommen werden, daß die Anzahl der Reihen und Spalten der Elementarzellen dreimal größer als die der Elementarzellen 20 in dem gezeigten Array des Standes der Technik sind und dementsprechend, daß dreißig Elementarzellen zwischen den End- und den Mittelpunkten der Zellenfläche des Chips angeordnet sind. In diesem Fall beträgt der Spannungsabfall V in der Länge des sich über diese dreißig Elementarzellen erstreckenden Hoch-Pegel-Leistungsversorgungsleiterstreifens ungefähr 93 mV.
Es wird hierbei auch angenommen, daß die Isolierschicht 34 aus Siliciumdioxid in einem solchen Schaltungschip eine relative Dielektrizitätskonstante von 4 aufweist und 2 Mikrometer dick ist, und daß jede der die Zwischenleiterschicht 32 bildenden Verbindungsleitungen 3 Mikrometer breit ist. Wenn jeder der Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 50 Mikrometer breit ist, ist die parasitäre Kapazität zwischen einer der die Zwischenleiterschicht 32 bildenden Verbindungsleitungen und einem der Hoch-Pegel-Leistungsversorgungsleiterstreifen 22, die die Schicht der obersten Ebene bilden, welche die Zwischenleitung kreuzen, gleich der durch Gleichung 1 gegebenen Kapazität Cp, nämlich 2,66 x 10&supmin;³ pF.
Wenn weiter angenommen wird, daß eine einzelne Elementarzelle von einem einzelnen Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 und einem einzelnen Niedrig-Pegel-Leistungsversorgungsleiterstreifen 24 gekreuzt wird, die jeweils eine Breite W von 50 Mikrometern aufweisen, ist die gesamte parasitäre Kapazität CT zwischen der durch eine Einheitslänge von lmm (=1000µm) der betreffenden Verbindungsleitung gebildeten Zwischenleiterschicht 32 und den die Verbindungsleitung kreuzenden Hoch-Pegel-Leistungsversorgungsleiterstreifen 22 gegeben als:
CT = 10 00µm/150µm x 2 x (2,66 x 10&supmin;³ pF) 0,035 pF ... Gl. 3
Aus der obigen Beschreibung wird zu verstehen sein, daß bemerkenswert vergrößerte Bereiche von Spannungsabfällen und die Unfähigkeit, gewünschte Störungsgrenzwerte zu erreichen, aus dem Verkleinern emittergekoppelter logischer Gatearrays der Ausführung des Standes der Technik resultieren. Der Störungsgrenzwert eines emittergekoppelten logischen Gatearrays könnte durch die Verwendung eines vergrößerten Hubs Schwingung zwischen den Hoch-Pegel- und Niedrig-Pegel-Spannungen für die einzelnen Elementarzellen verbessert werden. Dieser Ausweg wird sich jedoch aufgrund dessen als nicht annehmbar erweisen, daß die Verwendung des vergrößerten logischen Hubs in einer umfassenden integrierten Schaltung zu Ungleichmäßigkeiten hinsichtlich der Pegel der Versorgungsspannungen zu den einzelnen Elementarzellen führen kann und eine Verlängerung der Verzögerungszeit beim Betrieb jeder der in der integrierten Schaltung vorgesehenen Elementarzellen bewirken kann.
Eine Verlängerung der Verzögerungszeit beim Betrieb einer Elementarzelle kann auch durch die Vergrößerung der parasitären Kapazität pro Einheitslänge einer Verbindungsleitung bewirkt werden. Dieses Problem stellt einen weiteren zu berücksichtigenden wichtigen Faktor beim Vergrößern der Integrationsdichte eines Chips mit umfangreicher integrierter Schaltung unter Aufrechterhalten der potentiellen Leistungscharakteristiken der Schaltung dar.
In der Beschreibung bezüglich des imaginären Chips mit umfassender integrierter Schaltung ist angenommen worden, daß die Elementarzellen in einem logischen Gatearray des Standes der Technik mit der unter Bezugnahme auf Fig. 1 beschriebenen
Ausführung durch Reduzieren der Länge X und des Rastermaßes Y jeder Elementarzelle, wobei die Breite W jedes der Hoch- Pegel- und Niedrig-Pegel-Leistungsversorgungsleiterstreifen beibehalten wird (bei 50 Mikrometern), minaturisiert werden. Im Falle dieser Anordnung einer großintegrierten Schaltung gibt es ein weiteres Problem, daß die die Hoch-Pegel- Leistungsversorgungsleiterstreifen einschließende Schicht der obersten Ebene weniger Bereiche aufweist, die zulassen, daß sich Verbindungsleitungen zwischen den Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 erstrecken. Dies ist unter dem Aspekt des Vorsehens einer vergrößerten Anzahl von Verbindungsleitungen in einer großintegrierten Schaltung mit vergrößerter Integrationsdichte abzulehnen.
Die parasitäre Kapazität zwischen der die Verbindungen bildenden Zwischenleiterschicht und der unter den Hoch-Pegel- Leistungsversorgungsleiterstreifen 22 angeordneten Isolierschicht könnte ansonsten durch Vergrößern der Dicke der letzteren verringert werden. Wenn wie bei dem beschriebenen imaginären Chip mit einer großintegrierten Schaltung sowohl die Länge als auch das Rastermaß jeder der Elementarzellen auf die Hälfte verringert wird, könnte die Vergrößerung des Spannungsabfalls aufgrund einer solchen Abmessung jeder Elementarzelle durch Verdoppeln der Dicke der unter den Hoch-Pegel- Leistungsversorgungsleiterstreifen angeordneten Isolierschicht ausgeglichen werden. Es werden jedoch verschiedene Schwierigkeiten beim Bilden einer solchen dicken Isolierschicht durch die derzeit zur Verfügung stehenden Halbleiterverarbeitungstechniken auftreten.
Es ist dementsprechend eine wichtige Aufgabe der bevorzugten Ausführungsform der vorliegenden Erfindung, einen verbesserten Halbleiterchip zu schaffen, der die Probleme beseitigt, die aus einer vergrößerten Integrationsdichte auf einem Halbleiterchip mit einer großintegrierten Schaltung resultieren würden.
Es ist eine weitere wichtige Aufgabe dieser Ausführungsform, einen verbesserten Halbleiterchip zu schaffen, der die Ungleichmäßigkeiten hinsichtlich der Pegel der Versorgungsspannungen zu den einzelnen Elementarzellen eines Halbleiterchips mit umfassender integrierter Schaltung minimalisiert.
Es ist noch eine weitere wichtige Aufgabe dieser Ausführungsform, einen verbesserten Halbleiterchip in Form eines emittergekoppelten logischen Gatearrays zu schaffen, das die Un gleichmäßigkeiten hinsichtlich der Pegel der Versorgungsspannungen zu den einzelnen Elementarzellen des Gatearrays minimalisiert und die Probleme beseitigt, die aus einer vergrößerten Integrationsdichte auf einem Halbleiterchip mit einer großintegrierten Schaltung resultieren würden, sowie ein vorteilhaftes Verfahren zum Herstellen eines solchen Chips zu erfinden.

BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG

Fig. 4 zeigt die allgemeine Zellenkonfiguration und Leistungsversorgungsverdrahtungsanordnung der bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterchips. Der hier gezeigte Halbleiterchip ist in Form eines emittergekoppelten logischen Gatearrays vorgesehen, das auf einem Halbleiterchip mit einer großintegrierten Schaltung hergestellt ist, welcher durch Bezugsziffer 60 dargestellt ist.
Es wird angenommen, daß der die bevorzugte Ausführungsform der vorliegenden Erfindung darstellende Chip 60 mit externen Schaltungskomponenten durch einen Drahtbondprozeß elektrisch verbunden. Daher weist die auf dem Chip 60 mit einer großintegrierten Schaltung gebildete integrierte Halbleiterschaltung am Umfang angeordnete Bondinselbereiche 12 auf, die jeweils eine Reihe von Drahtbondinseln 14 entlang jedes Randes des Chip 60 aufweisen. Auf ausgewählten dieser Drahtbondinseln 14 wird ein Satz von Metallhöckern 44a bis 44e angebracht, die entlang eines Randes des Chips 60 angeordnet sind, und ein Satz von Metallhöckern 44a' bis 44e', die entlang des gegenüberliegenden parallelen Randes des Chips 60 angeordnet sind. Daher weist das auf dem hier gezeigten Chip 60 gebildete emittergekoppelte logische Gatearray eine Vielzahl von Paaren von Metallhöckern 44a und 44a'; 44b und 44b'; 44c und 44c' 44d und 44d' und 44e und 44e' wie gezeigt auf. Die abwechselnden Paare von Höckern 44a und 44a', 44'c und 44c' und 44' und 44e' werden als Hoch-Pegel-Leistungsversorgungsanschlüsse für das emittergekoppelte logische Gatearray verwendet und die abwechselnden Paare von Höckern 44b und 44b' und 44d und 44' werden als Niedrig-Pegel-Leistungsversorgungsanschlüsse für das Gatearray verwendet. Die in Fig. 4 schraffiert gezeigten Metallhöcker 44a bis 44e und 44a' bis 44e' bestehen typischerweise aus Gold, Kupfer oder Lötmetall und werden auf dem Chip 60 vorzugsweise während der Halbleiterwafer-Verarbeitungsoperation zum Herstellen des emittergekoppelten logischen Gatearrays auf dem Chip 60 gebildet. Die Metallhöcker 44a bis 44' und 44a' bis 44e' werden auf den ausgewählten der Bondinseln 14 typischerweise durch einen Thermokompressionsbondprozeß gebildet.
Auf dem in Fig. 4 gezeigten Halbleiterchip 60 mit einer großintegrierten Schaltung ist weiter eine Vielzahl logischer Baueinheiten 16 in parallelen Reihen zwischen einem Paar paralleler Bondinselbereiche 12 des Chips 60 angeordnet und voneinander beabstandet, um parallele Verdrahtungskanäle 18 zwischen den einzelnen Einheiten 16 zu bilden. Jede Reihe logischer Baueinheiten 16 besteht aus Elementarzellen 20, die in Reihe zwischen dem anderen Paar paralleler Bondinselbereiche 12 wie teilweise in vergrößertem Maßstab in Fig. 5 gezeigt angeordnet sind. Die Elementarzellen 20 sind miteinander durch Verbindungsleitungen verbunden, die sich unter den Elementarzellen 20 und in den Verdrahtungskanälen 18 erstrekken, obwohl dies nicht in den Zeichnungen gezeigt ist.
Bei dem Halbleiterchip 60 mit einer großintegrierten Schaltung sind weiter Hauptleistungsversorgungsleitungen vorgesehen, die durch sich zwischen den Metallhöckern 44a und 44a'; 44b und 44b'; 44c und 44c' 44d und 44d'; und 44e und 44e' erstreckende Leiterstreifen 62 realisiert sind. Die sich zwischen den Metallhöckern 44a und 44a'; 44c und 44c'; und 44e und 44e' erstreckenden Hauptleistungsversorgungsleiterstreifen 62 bilden Hoch-Pegel-Hauptleistungsversorgungsleitungen in dem Chip 60 mit einer großintegrierten Schaltung, und die sich zwischen den Metallhöckern 44b und 44b' 44d und 4d' erstreckenden Hauptleistungsversorgungsleiterstreifen 62 bilden Niedrig-Pegel-Hauptleistungsversorgungsleitungen in dem Chip 60.
Die so die Paare von Metallhöckern 44' bis 44e und 44a' bis 44e' verbindenden Hauptleistungsversorgungsleiterstreifen 62 erstrecken sich senkrecht zu den logischen Baueinheiten 16 und sind an lokale Leistungsverteilungsleitungen 64 angeschlossen, die durch dickschichtige Verdrahtungsstreifen realisiert sind, welche eine unter der Schicht der Hauptleistungsversorgungsleiterstreifen 62 angeordnete Schicht bilden. Diese lokalen Leistungsverteilungsleitungen 64 werden vorzugsweise gleichzeitig mit der Bildung der Metallhöcker 44a bis 44e und 44a' bis 44e' auf dem Halbleiterchip 60 gebildet. Die Hauptleistungsversorgungsleiterstreifen 62 werden durch Thermokompression mit diesen lokalen Leistungsverteilungsleitungen 64 und mit den Metallhöckern 44a bis 44e und 44a' bis 44e' während der Halbleiterwafer-Verarbeitungsoperation zum Herstellen des emittergekoppelten logischen Gatearrays auf dem Chip 60 verbunden. Jede der logischen Baueinheiten 16 besteht aus einer Reihe von drei Elementarzellen 20, die zwischen zwei benachbarten der Hauptleistungsversorgungsleiterstreifen 62 angeordnet sind.
Es soll hier festgestellt werden, daß keine Elementarzellen unter den Hauptleistungsversorgungsleiterstreifen 62 angeordnet sind, so daß die auf dem Chip 60 vorgesehenen Elementarzellen 20 nicht den mechanischen Beanspruchungen ausgesetzt sind, die erzeugt werden, wenn die Hauptleistungsversorgungsleiterstreifen 62 während des Drahtbondverarbeitens mit den lokalen Leistungsverteilungsleitungen 64 verbunden werden.
Jede der auf diese Weise senkrecht von den Hauptleistungsversorgungsleiterstreifen 62 verzweigten lokalen Leistungsverteilungsleitungen 64 erstreckt sich auf und entlang einer der logischen Baueinheiten 16 und ist elektrisch mit ausgewählten der Elementarzellen 20 der logischen Baueinheiten 16 verbunden, entlang denen sich die lokale Leistungsverteilungsleitung 64 erstreckt. Die lokalen Leistungsverteilungsleitungen 64 sind daher elektrisch durch die Hauptleistungsversorgungsleiterstreifen 62 mit den Paaren von Metallhöckern 44' bis 44e und 44a' bis 44e' verbunden. In diesem Fall werden die durch die Hauptleistungsversorgungsleiterstreifen 62 mit den abwechselnden Paaren von Metallhöckern 44a und 44a'; 44c und 44c' und 44e und 44e' verbundenen lokalen Leistungsverteilungsleitungen 64 als die Hoch-Pegel-Leistungsverteilungsleitungen verwendet, und die durch die Leiterstreifen 62 mit den abwechselnden Paaren von Leitungen 44b und 44b' und 44d und 44d' verbundenen lokalen Leistungsverteilungsleitungen 64 werden als Niedrig-Pegel-Leistungsverteilungsleitungen verwendet. Die lokale Leistungsverteilungsleitung 64, die sich auf jeder der logischen Baueinheiten 16 erstreckt, wird daher entweder als die Hoch-Pegel-Leistungsverteilungsleitung oder als die Niedrig-Pegel-Leistungsverteilungs leitung verwendet. Zwischen zwei benachbarten der Hauptleistungsversorgungsleiterstreifen ist eine Spalte von Hoch-Pegel- und Niedrig- Pegel-Leistungsverteilungsleitungen 64 vorgesehen, die sich alternierend von den Hoch-Pegel- und Niedrig-Pegel- Hauptleistungsversorgungsleiterstreifen 62 der Leistungsversorgung erstrecken. Auf diese Weise erscheinen die Hoch- Pegel- und Niedrig-Pegel-Leistungsverteilungsleitungen 64 alternierend auf den logischen Baueinheiten 16, die sich zwi schen dem Hoch-Pegel-Leistungsversorgungshauptleiterstreifen 62 erstrecken, der zwischen dem Paar von Hoch-Pegel- Leistungsversorgungsmetallhöckern 44a und 44a', 44'c und 44c' oder 44e und 44e' angeordnet ist, und dem Niedrig-Pegel- Leistungsversorgungsleiterstreifen 62, der zwischen dem Paar von Niedrig-Pegel-Leistungsversorgungsleitungen 44b und 44b' oder 44d und 44d' angeordnet ist. Es kann festgestellt werden, daß die Niedrig-Pegel-Leistungsverteilungsleitungen für die logischen Baueinheiten 16, die über ihnen angeordnete Hoch-Pegel-Leistungsversorgungsleitungen 64 aufweisen, und die Hoch-Pegel-Leistungsverteilungsleitungen für die logischen Baueinheiten 16, die über ihnen angeordnete Niedrig- Pegel-Leistungsverteilungsleitungen 64 aufweisen, durch eine andere Zwischenschicht (nicht gezeigt) gebildet werden, die unter der die hier gezeigten lokalen Leistungsverteilungsleitungen 64 bildenden Zwischenschicht angeordnet ist.
Es kann weiter festgestellt werden, daß die die hier gezeigten lokalen Leistungsverteilungsleitungen 64 bildenden Leiterstreifen sich entlang den jeweils zugeordneten der logischen Baueinheiten 16 erstrecken und über denselben angeordnet sind und nicht auf den parallelen Verdrahtungskanälen 18 zwischen den einzelnen logischen Baueinheiten 16 angeordnet sind. Da keine lokalen Leistungsversorgungsleitungen 64 auf den Verdrahtungskanälen 18 vorgesehen sind, werden keine parasitären Kapazitäten zu den sich in den Verdrahtungskanälen 18 erstreckenden Verbindungsleitungen hinzugefügt.
Die Hauptleistungsversorgungsleiterstreifen 62 können mit den Metallhöckern 44' bis 44' und 44a' bis 44e' und den lokalen Leistungsverteilungsleitungen 64 unter Verwendung eines Bleiträgers oder Leitungsträgers ähnlich dem bei dem automatischen Bandbondverfahren verwendeten verbunden werden. In diesem Fall kann der Bleiträger oder Leitungsträger von dem Chip 60 nach Abschluß des Thermokompressionsverbindens der Hauptleistungsversorgungsleiterstreifen 62 entfernt werden, was jedoch keine grundlegende Anforderung hinsichtlich des Herstellens eines Leiterstreifens gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Es kann festgestellt werden, daß der in diesem Thermokompressionsbondprozeß zu verwendende Bleiträger oder Leitungsträger getrennt von den Verarbeitungsschritten des Halbleiterwafer hergestellt wird und Öffnungen aufweist, wo die Leiterstreifen 62 mit den Metallhöckern und den lokalen Leistungsverteilungsleitungen zu verbinden sind.
Fig. 6 zeigt einen Querschnittsaufbau eines Bereichs des Chips 60 mit einer großintegrierten Schaltung entlang der in Fig. 5 gezeigten Linie XI-XI. Der Chip 60 mit einer großintegrierten Schaltung ist gezeigt, wobei derselbe ein Halbleitersubstrat 30, eine Zwischenleiterschicht 32, die Verbindungen für die Elementarzellen 20 bildet, und eine Isolierschicht 34 typischerweise aus Silciumdioxid aufweist. Die Hauptleistungsversorgungsleiterstreifen 62 überbrücken die lokalen Leistungsverteilungsleitungen 64, die hier durch Phantomlinien gezeigt sind und sich daher über der Isolierschicht 34 erstrecken, so daß eine Luftschicht 66 zwischen jedem der Leiterstreifen 62 und der Isolierschicht 34 gebildet wird. Es wird hier angenommen, daß die Metallhökker 44 mit einer Dicke von 20 Mikrometern ausgebildet sind und dementsprechend die zwischen der Isolierschicht 34 und den Hauptleistungsversorgungsleiterstreifen 62 gebildete Luftschicht 66 eine Dicke (T) von 20 Mikrometern aufweist, was als die Dicke der lokalen Leistungsverteilungsleitungen 64 angenommen wird, die gleichzeitig mit der Bildung der Metallhöcker 44a bis 44e und 44a' bis 44e' gebildet werden. Das Halbleitersubstrat 30 wird typischerweise durch eine laminare Struktur gebildet, die eine Grundschicht aus Silicium und Schichten von Isolation und Diffusion aufweist, die selektiv auf derselben aufgebracht sind.
Die durch die Zwischenleiterschicht 32 gebildeten Verbindungsleitungen sind in kreuzender Beziehung zu den Hauptleistungsversorgungsleiterstreifen 62 ausgerichtet und es wird angenommen, daß sie eine Breite von 3 Mikrometern haben. Die über dieser Zwischenleiterschicht 32 angeordnete Isolierschicht 34 aus Siliciumdioxid wird mit einer Dicke von 2 Mikrometern ausgebildet, und es wird angenommen, daß sie eine relative Dielektrizitätskonstante von 4 aufweist. Es wird angenommen, daß jeder der Hauptleistungsversorgungsleiterstreifen 62 eine Breite von 60 Mikrometern, eine Dicke von 60 Mikrometern und einen Widerstand von 0,005 Ohmiquadrat aufweist.
Es wird weiter angenommen, daß die Konstruktionsregeln des hier gezeigten Chips 60 mit einer großintegrierten Schaltung auch derart sind, daß jede der Elementarzellen 20 eine Länge X von 150 Mikrometern und ein Rastermaß Y von 100 Mikrometern aufweist. Es wird weiter angenommen, daß insgesamt 60 Reihen logischer Baueinheiten 16 auf dem Halbleiterchip 60 vorhanden sind, obwohl nur 13 Reihen logischer Baueinheiten in Fig. 7 zur Vereinfachung der Darstellung gezeigt sind, und daß ein Strom von 10 mA an jede der Elementarzellen 20 anzulegen ist.
Daher muß jeder der Hauptleistungsversorgungsleiterstreifen 62, wie zum Beispiel der sich zwischen den Metallhöckern 44c und 44c' erstreckende Hoch-Pegel-Hauptleistungsversorgungsleiterstreifen 62, insgesamt neunzig (= 3 x 2 x 60/4) Elementarzellen 20 Strom zuführen, die zwischen dem Endpunkt (gekennzeichnet durch das Zeichen "*" in Fig. 4) und dem Mittelpunkt (gekennzeichnet durch das Zeichen "+" in Fig. 4) der Zellenfläche des Chips 60 angeordnet sind. In diesem Fall beträgt der Spannungsabfall _V in der Länge des sich über diese neunzig Elementarzellen 20 erstreckenden Hauptleistungsversorgungsleiterstreifens 62 ungefähr 12 mV. Dieser Wert des Spannungsabfalls _V ist höher als der des in der ersten bevorzugten Ausführungsform der vorliegenden Erfindung bewirkten Spannungsabfalls _V, wobei die Erhöhung des Spannungsabfalls durch die Abwesenheit der dickschichtigen Verdrahtungsstreifen zwischen der Isolierschicht 34 und den Hauptleistungsversorgungsleiterstreifen 62 verursacht worden ist. An gesichts dessen jedoch, daß die lokalen Leistungsverteilungsleitungen 64 durch dickschichtige Verdrahtungsstreifen gebildet werden, ist der Spannungsabfall _V von 12 mV durch den Hauptleistungversorgungsleiterstreifen 62 für praktische Zwecke annehmbar.
In der in Fig. 4 gezeigten Anordnung ist die parasitäre Kapazität Cp zwischen einer die Zwischenleiterschicht 32 bildenden der Verbindungsleitungen und dem die Verbindungsleitung kreuzenden Hauptleistungsversorgungsleiterstreifen 62 gegeben als:
Cp = 1/(1/Cs + 1/Ca) ... Gl. 4
wobei Cs die aus der Isolierschicht 34 resultierende Kapazität darstellt und Ca die aus der Luftschicht 66 resultierende Kapazität darstellt. Für jeden der wie oben festgestellt eine Breite von 60 Mikrometern messenden Hauptleistungsversorgungsleiterstreifen 62 wird die aus der Isolierschicht 34 resultierende parasitäre Kapazität Cs, wenn die Schicht 32 und die den Leiterstreifen 62 bildende Schicht als die parallelen Platten eines Kondensators betrachtet werden, berechnet als:
Cs = (60µm x 3µm)/2µm x 4 x &epsi;o = 3,187 x 10&supmin;³ pF ... Gl. 5
Die aus der Luftschicht 66 resultierende Kapazität Ca wird berechnet als
Ca = (60µm x 3µm)/20µm x 1 x &epsi;o = 7,969 x 10&supmin;&sup5; pF ... Gl. 6
Die parasitäre Kapazität Cp ist daher gegeben als
Cp = 1/{1(3,187 x 10&supmin;³) + 1/(7,969 x 10&supmin;&sup5;)} = 7,77 x 10&supmin;&sup5; pF ... Gl. 7
Unter Berücksichtigung, daß der betreffende Hauptleistungsversorgungsleiterstreifen 62 drei Elementarzellen 20 mit jeweils der Länge (X) von 150 Mikrometern zugeordnet ist und an sich eine Breite von 60 Mikrometern aufweist, ist die gesamte parasitäre Kapazität CT zwischen der durch eine Einheitslänge lmm (= 1000µm) der betreffenden Verbindungsleitung gebildeten Zwischenleiterschicht 32 und dem die Verbindungsleitung kreuzenden Hauptleistungsversorgungsleiterstreifen 62 gegeben als:
CT = 1000µm/(150µm x 3 x 60µm) x (7,77 x 10&supmin;&sup5; pF) = 0,00015 pF ... Gl. 8
Es wird verstanden werden, daß der Kapazitätswert der durch diese Gl. 8 gegebenen Größenordnung ungefähr gleich 0,4 Prozent des durch Gl. 3 gegebenen Wertes von 0,035 pF ist, wodurch eine 99,6%ige Verbesserung gegenüber der beschriebenen integrierten Halbleiterschaltung des Standes der Technik erzielt wird.
Tatsächlich ist einer in der Zwischenleiterschicht 32 enthaltenen Verbindungsleitung nicht nur die parasitäre Kapazität zugeordnet, die zwischen der Verbindungsleitung und dem die Leitung kreuzenden Hauptleistungsversorgungsleiterstreifen 62 gebildet wird, sondern auch die Kapazität, die zwischen der bestimmten Verbindungsleitung und jeder der über und unter derselben angeordneten Verbindungsleitungen, die sich in kreuzender Beziehung zu der ersten erstrecken, gebildet wird. Bei der Verdrahtungsanordnung eines Chips des Standes der Technik mit einer großintegrierten Schaltung ist die erste parasitäre Kapazität viel größer als die letztere, und darüber hinaus kann ein Vergrößern der Integrationsdichte eines Chips mit einer großintegrierten Schaltung es schwierig machen, die Verdrahtungskanäle zwischen den logischen Bauemheiten auf dem Chip mit einer großintegrierten Schaltung vorzusehen.
In dieser bevorzugten Ausführungsform der vorliegenden Erfindung wird die zwischen der Verbindungsleitung und dem Hauptleistungsversorgungsleiterstreifen 62 gebildete parasitäre Kapazität, wie festgestellt wurde, auf ungefähr 4 Prozent der in der integrierten Halbleiterschaltung des Standes der Technik reduziert und kann praktisch zumindest hinsichtlich der Zwischenleiterschicht, die der Schicht der Leistungsversorgungsleitungen am nächsten ist, außer acht gelassen werden.
Wie aus der vorhergehenden Beschreibung verstanden worden sein wird, ist ein Halbleiterchip gemäß der vorliegenden Erfindung unter anderem gekennzeichnet durch die Leistungsversorgungsverdrahtungsanordnung, in der Leiterstreifen, die durch einen von dem Waferverarbeitungsvorgang zum Herstellen einer großintegrierten Schaltung auf einem Halbleiterchip unabhängigen Prozeß hergestellt werden, mit den Metallhöckern und den dickschichtigen Verdrahtungsstreifen verbunden sind, die auf dem Chip während des Waferverarbeitungsvorgangs gebildet werden. Aufgrund dieser Leistungsversorgungsverdrahtungsanordnung können die Widerstände in den Leistungsversorgungsleitungen zu den einzelnen Elementarzellen auf dem Chip mit großintegrierter Schaltung bedeutend unter folglicher Reduzierung der Spannungsabfälle in einer integrierten Schaltung mit hoher Dichte und großem Strom und dementsprechend der parasitären Kapazitäten, die den Verbindungsleitungen in der Zwischenleiterschicht zugeordnet sind, verringert werden. Ein erfindungsgemäßer Halbleiterchip ist weiter vorteilhaft darin, daß die Anzahl der Hauptleistungsversorgungsleitungen auch wesentlich reduziert werden kann, so daß freie Räume für die Verdrahtungskanäle zum Unterbringen einer vergrößerten Anzahl von Verbindungsleitungen in einem eine vergrößerte Integrationsdichte aufweisenden Chip mit einer großintegrierten Schaltung vorgesehen werden können.
Es kann weiter hinzugefügt werden, daß aufgrund der bedeutenden Reduzierung der Spannungsabfälle in der Versorgungsleistung und der den Verbindungsleitungen in einer Leiterschicht einer Zwischenebene zugeordneten parasitären Kapazität ein Chip mit einer großintegrierten Schaltung, der eine erfindungsgemäße integrierte Halbleiterschaltung trägt, einen ausreichenden Bereich eines Störungsgrenzwerts gewährleistet und die Bildung einer internen Schaltung ermöglicht, die eine verstärkte Fähigkeit zum Aktivieren von Lasten auf dem Chip mit einem Strom der Größenordnung aufweist, die in einem typischerweise eine emittergekoppelte logische Gateschaltung bildenden Chip mit einer integrierten umfangreichen Hochgeschwindigkeitsschaltung verwendet wird.

Claims

1. Halbleiterchip, der aufweist

- ein Substrat,

- ein logisches Gatearray, das logische Baueineinheiten (16) aufweist, die aus Elementarzellen (20) bestehen, die in parallelen Reihen auf dem Substrat zwischen einem Paar von Bondinselbereichen (12) an gegenüberliegenden Rändern des Chips (60) angeordnet sind;

- wobei die Reihen von logischen Baueinheiten voneinander beabstandet sind, um parallele Verdrahtungskanäle (18) zwischen sich zu bilden;

- Verbindungen (32) zwischen den Zellen (20), die sich entlang den Verdrahtungskanälen erstrecken, wobei eine Isolierschicht (34) die Verbindungen bedeckt;

- wobei jedes der Paare von Bondinselbereichen Bondinseln (14) mit Metallhöckern (44i) aufweist, die beabstandet sind, um so mit den Bondinseln des anderen Bereichs eine Vielzahl von Paaren von gegenüberstehenden Metallhöckern zu bilden;

- Hauptleistungsversorgungsleiterstreifen (62), die sich zwischen jedem Paar von Metallhöckern erstrecken und dieselben miteinander verbinden, wobei die Baueinheiten und die Hauptleistungsversorgungsleiterstreifen auf solche Weise angeordnet sind, daß keine Zellen (20) unterhalb der Streifen angeordnet sind;

- wobei die Hauptleistungsversorgungsleiterstreifen mit Leistungsverteilungsleitungen (64) verbunden sind, dadurch gekennzeichnet, daß

- die Leistungsverteilungsleitungen (64) dickschichtige Verdrahtungsstreifen sind, die eine unterhalb den Leistungsversorgungsleiterstreifen angeordnete Schicht bilden;

- daß die dickschichtigen Verdrahtungsstreifen bezüglich Material und Dicke mit den Metallhöckern identisch sind;

- daß die dickschichtigen Verdrahtungsschichten von den Hauptleistungsversorgungsleiterstreifen verzweigt sind und sich auf und entlang den logischen Baueinheiten, aber nicht den Verdrahtungskanälen (18) erstrecken; und

- daß die dickschichtigen Verdrahtungsstreifen auf der Isolierschicht ausgebildet sind, wobei die Leistungsversorgungsleiterstreifen die dickschichtigen Verdrahtungsstreifen überbrücken, so daß es eine Luftschicht zwischen jedem der Leiterstreifen und der Isolierschicht gibt.

2. Verfahren zum Herstellen eines Halbleiterchips nach Anspruch 1, dadurch gekennzeichnet, daß es den Schritt einschließt, die dickschichtigen Verdrahtungsstreifen gleichzeitig mit und aus demselben Material wie die Metallhöcker herzustellen.