DE112014007221B4 - Halbleitervorrichtung, Verfahren zur Herstellung selbiger und Halbleitermodul - Google Patents

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Abstract

Halbleitervorrichtung, die einen Halbleiterchip umfasst, in dem ein Halbleiterelement mit breitem Bandabstand gebildet ist,wobei eine Querschnittsform eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials, das mindestens eins von Polyamidimidharz, Polyetheramidimidharz und Polyetheramidharz umfasst, und das in einem Umfangsteil des Halbleiterchips an einer Musteroberflächenseite des Chips gebildet ist, eine Endflächenform, die mindestens teilweise rechtwinklig an einer Außenumfangsendseite des Chips ist, und eine Form, in der eine Filmdicke zu einer Innenseite an einer Innenumfangsendseite des Chips abnimmt, hat,dadurch gekennzeichnet, dass eine relative Permittivität des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials kleiner ist als eine relative Permittivität einer darunterliegenden anorganischen Materialschicht und größer als eine relative Permittivität eines Dichtungsmaterials einer oberen Schicht.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung selbiger und insbesondere eine Leistungshalbleitervorrichtung und ein Verfahren zum Herstellen selbiger unter Verwendung von Silizium und Siliziumkarbid als Rohmaterialien.
  • Technischer Hintergrund
  • Unter Leistungswandlungsgeräten, die durch einen Wechselrichter vertreten sind, wird ein Leistungshalbleiter als eine Hauptkomponente mit Gleichrichtungs- und Schaltfunktionen verwendet. Obwohl derzeit hauptsächlich Silizium als Material für den Leistungshalbleiter verwendet wird, schreitet eine Entwicklung weiter fort, die darauf abzielt, Siliziumkarbid (SiC) zu verwenden, das ausgezeichnete physikalische Eigenschaften aufweist.
  • Herkömmlicherweise umfassen Techniken zur Verbesserung der Zuverlässigkeit einer Halbleitervorrichtung unter Verwendung von SiC eine Technik, bei der ein hochgradig gegen elektrische Felder beständiges Dichtungsmaterial zwischen ein Siliziumgel-Dichtungsmaterial und einen Halbleiter eingefügt wird, um die elektrische Feldstärke im Siliziumgel in der Nähe eines Endbereiches eines SiC-Chips in einem Bereich eines elektrischen Feldwiderstandes zu unterdrücken (siehe beispielsweise PTL1).
  • In der US 2003/0094621 A1 wird ein Halbleiterchip offenbart, der mit einem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial versehen ist und der eine Endflächenform aufweist, in der eine Filmdicke zu einer Innenseite an einer Innenumfangsendseite des Chips abnimmt.
  • Die US 2005/0017346 A1 beschreibt eine Halbleitervorrichtung, die eine Mehrzahl von Isolierschichten laminiert auf ein Substrat aufweist und passive Elemente, wie z.B. einen Kondensator, eine Spule und dergleichen, abdeckt.
  • Aus derJP 2013- 191 716 A ist eine Halbleitervorrichtung bekannt, die ein aus SiC hergestelltes Halbleiterelement, das einen Bereich zum Verringern einer elektrischen Feldstärke an einer oberen äußeren Oberfläche und ein Silizium Gel, das das Halbleiterelement isoliert, aufweist.
  • Literaturliste
  • Patentliteratur
  • PT1: japanische Patentanmeldung mit der Veröffentlichungsnummer JP 2013 - 191 716 A
  • Kurzbeschreibung der Erfindung
  • Technisches Problem
  • Da die dielektrische Durchschlagfeldstärke von SiC eine Größenordnung höher ist als die von Silizium und das SiC dementsprechend für Hochspannungsanwendungen geeignet ist und die thermische Leitfähigkeit des SiC auch dreimal so hoch ist wie die von Silizium und die Eigenschaften eines Halbleiters sogar bei einer hohen Temperatur nur schwer verloren gehen, ist das SiC grundlegend beständig gegenüber Temperaturanstieg und kann den Widerstand eines Elements verringern. Aus diesem Grund ist das SiC als ein Material für einen Leistungshalbleiter geeignet.
  • Insbesondere herrscht eine Entwicklung eines SiC-Hybridmoduls vor, in dem für eine Rückflussdiode (Freilaufdiode) eines Gleichrichtungselements zwischen einem Schaltelement und dem Gleichrichtungselement eines Leistungsmoduls, das einen Wechselrichter bildet, Silizium durch SiC ersetzt wird. Der Grund besteht darin, dass eine Struktur und ein Betrieb des Gleichrichtungselements einfacher sind als die des Schaltelements und die Entwicklung des Elements leicht voranschreiten kann und dass ein klarer Vorteil darin besteht, das Schaltverluste stark reduziert werden können. In den letzten Jahren schreitet auch die Entwicklung eines Voll-SiC-Moduls weiter fort, in dem das Schaltelement auch durch das SiC ersetzt wird und es möglich wird, den Verlust weiter zu reduzieren.
  • Es gibt einen Bericht darüber, dass der Schaltverlust auf ein Zehntel abnimmt, da sich kein Erholungsstrom in einem SiC-Modul befindet, in dem eine Silizium-PN-Diode mit einer SiC Schottky-Barrier-Diode (SBD) ersetzt wird. Der Grund dafür besteht darin, dass ein Minoritätsträger, der während des Schaltens akkumuliert wird, als ein Erholungsstrom in der PN-Diode eines bipolaren Elements fließt, während kein Minoritätsträger in der SBD eines unipolaren Elements akkumuliert wird.
  • In einem Fall, in dem das Voll-SiC Modul, in dem ein Silizium [IGBT] (nachstehend bezeichnet als Si-IGBT) durch einen SiC-Metalloxid-Halbleiter (MOS) in dem Schaltelement und dem Gleichrichtungselement ersetzt wird, verwendet wird, wird eine Wirkung der Reduzierung des Verlustes weiter verbessert. Der Grund dafür besteht darin, dass durch das Ersetzen des Si-IGBT des bipolaren Elements durch das SiC-MOS des unipolaren Elements der Schaltverlust auf Grundlage des gleichen Prinzips wie in einem Fall reduziert werden kann, in dem die Silizium-PN-Diode durch die SBD des SiC ersetzt wird. In dem Voll-SiC-Modul besteht auch ein Schema, in dem die SBD weggelassen wird und eine MOS-Seite die Gleichrichtungsfunktion hat.
  • Es ist anzumerken, dass, obgleich Silizium zur Herstellung der SBD und des MOS verwendet werden kann, die Verwendung von Silizium nicht praktisch ist, da der Widerstand zunimmt, wenn eine Dicke einer Körperschicht zunimmt, sodass eine Stehspannung zunimmt. Durch Verwendung des SiC mit einem geringen Widerstand können die SBD oder der MOS des unipolaren Elements bis zu einem Bereich mit hoher Stehspannung angewendet werden, wo eine Silizium-SBD oder ein Silizium-MOS mit einer Stehspannung wie beispielsweise 600 V bis 3,3 kV herkömmlicherweise nicht angewendet werden könnten.
  • Da die SBD die dielektrische Durchschlagfeldstärke wie vorstehend beschrieben hat, kann das SiC dafür ausgelegt sein, die elektrische Feldstärke in einem Chip zu erhöhen, und kann einen Bereich der Entspannung des elektrischen Felds (Endbereich) um den Chip herum reduzieren, um die Flächenkosten zu reduzieren. Zu diesem Zeitpunkt ist, da die auf ein Dichtungsmaterial eines Paketes in Kontakt mit dem SiC aufgebrachte elektrische Feldstärke auch erhöht wird, eine hohe dielektrische Durchschlagfeldstärke für ein Dichtungsmaterial für das SiC erforderlich. Ein Verfahren zum Einführen eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials ist offenbart (PTL1), in dem ein hochgradig gegen elektrische Felder beständiges Dichtungsmaterial zwischen ein Siliziumgel-Dichtungsmaterial und einen Halbleiter eingefügt wird, da in einem Fall, in dem Silizium verwendet wird, die Dichtung beispielsweise unmittelbar über dem Endbereich des Chips mit Siliziumgel oder dergleichen nach Montage des Chips ausgeführt wird, während in einem Fall, in dem SiC verwendet wird, die elektrische Feldstärke den elektrischen Feldwiderstand (dielektrische Durchschlagfeldstärke) des Siliziumgels überschreitet. Gemäß diesem Verfahren kann, da die elektrische Feldstärke des Siliziumgels in der Nähe des Endbereiches des SiC-Chips in einem Bereich des elektrischen Feldwiderstands unterdrückt werden kann, die Zuverlässigkeit der Halbleitervorrichtung unter Verwendung von SiC verbessert werden.
  • In dem in PTL1 beschriebenen Verfahren bestanden jedoch nachstehend beschriebenen Probleme bei einer Technik zur Entspannung der elektrischen Feldstärke in dem Dichtungsmaterial in der Nähe des Endbereiches des Chips.
  • Ein erstes Problem wird von einer Form des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials an einem Chipendteil verursacht. Dies wird mit Bezugnahme auf 2 und 3 beschrieben. 2 ist eine Ansicht von oben auf einen von SiC-Chips, die ein Leistungshalbleitermodul unter Verwendung von SiC bilden, und 3 ist eine Querschnittsansicht. 4a und 4b zeigen den SiC-Chip aus 2 und 3, an dem ein Bildungsbereich 30 des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials überlagert ist. 4a ist eine Ansicht von oben auf den SiC-Chip und 4b ist eine Querschnittsansicht des SiC-Chips. 2, 3 4a und 4b zeigen den Chip einer Diode und ein Endbereich 32 ist um eine Elektrode 31 herum vorgesehen und ein hochgradig gegen elektrische Felder beständiges Dichtungsmaterial 34 ist vorgesehen, um ein elektrisches Feld des Endbereiches zu entspannen, der in Kontakt mit einer oberen Fläche des Chips ist. Im Stand der Technik wird ein Bildungsschritt eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in einen Zustand ausgeführt, in dem ein Chip auf ein Isoliersubstrat montiert ist. 5 zeigt einen Teilquerschnitt eines Zustands, in dem ein Chip unter Verwendung eines Lötmittels 35 auf ein Isoliersubstrat 22 montiert ist, ein Draht 13 an den Chip gebondet ist und der Chip mit einem Gel 36 als ein Dichtungsmaterial bedeckt ist. In 5, die eine erweiterte Ansicht des Querschnitts des Chips ist, hat ein Endteil 38 des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials aufgrund eines Bildungsverfahrens in einer Beschichtungstechnik eine verjüngte Form mit Ablauf. Folglich besteht ein Problem darin, dass eine Filmdicke insbesondere in der Nähe eines Außenumfangsteils des Chips klein ist, sodass das elektrische Feld von dem SiC nicht ausreichend entspannt werden kann. In einem Fall, in dem eine Breite 39 des Randbereiches ausreichend breit gestaltet ist, wird das elektrische Feld an diesem Teil entspannt. In diesem Fall wird allerdings der Endbereich, der kaum zur elektrischen Leitfähigkeit beiträgt, auf dem teuren SiC-Chip verbreitert, was höhere Kosten verursacht. Zur Ausnutzung der hervorragenden physikalischen Materialeigenschaften von SiC ist ein Verfahren erforderlich, das die Filmdicke an dem Chipendteil des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials erhöhen kann, sodass das elektrische Feld in dem Endteil sogar in einem Fall entspannt werden kann, in dem der Endbereich reduziert ist.
  • Ein zweites Problem ist bedingt durch einen Mangel an Produktionsdurchlaufzeit (TAT) und Beschichtungsgenauigkeit. 6 zeigt einen Ablauf eines Beschichtungsschrittes eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials im Stand der Technik. Ein Beschichtungsschritt 40 des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials ist nach einem Bondingschritt 41 des Chips an das Isoliersubstrat vorgesehen. Ein Zustand des Beschichtungsschrittes 40 ist in 7 gezeigt. Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial 34 wird von einem Dispenser oder dergleichen beschichtet, um den Endbereich 32 eines SiC-SBD-Chips 12 zu umgeben, der auf das Isoliersubstrat 22 gelötet ist. Es ist notwendig, die Beschichtung auf allen auf dem Isoliersubstrat montierten Chips wiederholt auszuführen, während eine horizontale Position und eine Höhe einer Beschichtungsdüse 42 für jeden der Chips auf dem Isoliersubstrat ausgerichtet werden, sodass eine gewisse Zeit für einen Herstellungsschritt erforderlich ist. Der Herstellungsschritt ist einer der Schritte, die eine gewisse Zeit erfordern, da die Aushärtungswärmebehandlung auch auf dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial nach der Beschichtung ausgeführt werden muss und zu diesem Zeitpunkt die Ausführung einer Wärmebehandlung auf jedem Isoliersubstrat für mehrere Stunden erforderlich ist.
  • Zusätzlich wird, obwohl jeder Chip auf das Isoliersubstrat gelötet wird, die Ausrichtung jedes Chips leicht verschoben, da sich das Lötmittel während eines Aufschmelzens verflüssigt und dadurch eine Dickeschwankung, horizontale Bewegung und Drehung bewirkt. Es besteht ein Problem darin, dass, obwohl der Dispenser eine Funktion hat, dies optisch zu erkennen und eine Korrektur einer Chipposition auszuführen, eine Beschichtungsgenauigkeit des Dispensers tendenziell verringert wird und ein Nachteil dahingehend in Kauf genommen werden muss, dass sich die Beschichtungszeit verlängert, wenn die Genauigkeit verbessert wird.
  • Zusätzlich sind solche Probleme bei Halbleitervorrichtungen üblich, die Halbleiter mit breitem Bandabstand wie beispielsweise GaN und Diamant verwenden, die eine hohe dielektrische Durchschlagfeldstärke haben sowie auch das SiC.
  • In Anbetracht der vorstehend genannten Probleme haben die Erfinder eine neue Struktur einer Halbleitervorrichtung und ein Verfahren zur Herstellung selbiger vorgeschlagen, die nachstehend beschrieben werden.
  • Lösung des Problems
  • Eine Halbleitervorrichtung der vorliegenden Erfindung umfasst beispielsweise einen Halbleiterchip, in dem ein Halbleiterelement mit breitem Bandabstand gebildet ist, wobei eine Querschnittsform eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials, das mindestens eins von Polyamidimidharz, Polyetheramidimidharz und Polyetheramidharz umfasst, und das in einem Umfangsteil des Halbleiterchips auf einer Musteroberflächenseite des Chips gebildet ist, mindestens teilweise eine Endflächenform, die rechtwinklig oder im Wesentlichen rechtwinklig ist, an einer äußeren Umfangsendseite des Chips, und eine Form, in der eine Filmdicke zu einer Innenseite auf einer Innenumfangsendseite des Chips verringert ist, hat. Eine relative Permittivität des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials kleiner ist als eine relative Permittivität einer darunterliegenden anorganischen Materialschicht und größer als eine relative Permittivität eines Dichtungsmaterials einer oberen Schicht.
  • Zusätzlich umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung der vorliegenden Erfindung beispielsweise einen Halbleiterchip, in dem ein Halbleiterelement mit breitem Bandabstand gebildet ist, wobei das Verfahren folgende Schritte aufweist: Bilden eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials, das in einem Umfangsteil des Halbleiterchips auf einer Musteroberflächenseite des Chips in einem Halbleiterwaferzustand vorgesehen ist; Ausführen von Wärmebehandlung auf dem Halbleiterwafer und Ausführen von Vereinzelung auf dem wärmebehandelten Halbleiterwafer.
  • Zusätzlich umfasst ein Halbleitermodul der vorliegenden Erfindung beispielsweise einen Halbleiterchip, in dem ein Halbleiterelement mit breitem Bandabstand gebildet ist, wobei in dem Halbleiterchip eine Querschnittsform eines in einem Umfangsteil des Halbleiterchips auf einer Musteroberflächenseite des Chips gebildeten hochgradig gegen elektrische Felder beständigen Dichtungsmaterials mindestens teilweise eine Endflächenform, die rechtwinklig oder im Wesentlichen rechtwinklig ist, an einer äußeren Umfangsendseite des Chips, und eine Form, in der eine Filmdicke zu einer Innenseite auf einer Innenumfangsendseite des Chips abnimmt, hat.
  • Vorteilhafte Wirkungen der Erfindung
  • Gemäß der vorliegenden Erfindung ist es auch in einem Bereich mit hohem elektrischen Feld in der Nähe eines Chips eines Halbleiters mit breitem Bandabstand mit einer hohen dielektrische Durchschlagfeldstärke möglich, die elektrische Feldstärke zu entspannen, um die dielektrische Durchschlagfeldstärke eines Dichtungsmaterials, wie beispielsweise eines Siliziumgels, das den Chip abdichtet, nicht zu überschreiten, und ist es dementsprechend möglich, die Zuverlässigkeit einer Halbleitervorrichtung und eines Halbleitermoduls zu verbessern.
  • Kurze Beschreibung der Zeichnungen
    • [1] 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt, die eine repräsentative Ausführungsform der vorliegenden Erfindung ist.
    • [2] 2 ist eine Ansicht von oben eines SiC-Chips.
    • [3] 3 ist eine Querschnittsansicht des SiC-Chips.
    • [4a] 4a ist eine Ansicht von oben des SiC-Chips, auf dem ein Bildungsbereich eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials überlagert ist.
    • [4b] 4b ist eine Querschnittsansicht des SiC-Chips, auf dem der Bildungsbereich des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials überlagert ist.
    • [5] 5 ist eine Ansicht, die einen Montagezustand gemäß dem Stand der Technik zeigt.
    • [6] 6 zeigt einen Ablauf eines Beschichtungsschrittes eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials im Stand der Technik.
    • [7] 7 ist eine Ansicht, die den Beschichtungsschritt gemäß dem Stand der Technik zeigt.
    • [8] 8 ist eine perspektivische Ansicht, die ein äußeres Erscheinungsbild und eine innere Konfiguration eines Halbleitermoduls gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [9] 9 ist eine erweiterte Ansicht eines Isoliersubstrats, das auf das Halbleitermodul aus 8 zu montieren ist.
    • [10] 10 zeigt einen Ablauf von Hauptschritten, die einen Bildungsschritt des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung umfassen.
    • [11] 11 ist eine Ansicht, die einen Zustand des Bildungsschrittes des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [12] 12 ist eine Ansicht, die den Bildungsschritt des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [13] 13 ist eine Ansicht, die einen Vereinzelungsschritt eines Wafers in dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [14] 14 ist eine erweiterte Querschnittsansicht, die den Bildungsschritt des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in einem Waferzustand in dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [15] 15 ist eine erweiterte Querschnittsansicht, die einen Zustand unmittelbar vor der Vereinzelung in einem Vereinzelungsschritt eines Chips in dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [16] 16 ist eine erweiterte Querschnittsansicht, die einen Zustand unmittelbar nach der Vereinzelung in dem Vereinzelungsschritt eines Chips in dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [17] 17 ist eine Querschnittsansicht der Halbleitervorrichtung in einer Phase, in der Drahtbonding durch das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt wird.
    • [18] 18 ist eine Querschnittsansicht der Halbleitervorrichtung in einem Fall, in dem ein Teil des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials gemäß der ersten Ausführungsform der vorliegenden Erfindung eine vertiefte Form hat.
    • [19] 19 ist eine Querschnittsansicht der Halbleitervorrichtung in einem Fall, in dem ein Teil des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials gemäß der ersten Ausführungsform der vorliegenden Erfindung eine hervorstehende Form hat.
    • [20] 20 ist eine Ansicht, die einen Zustand zeigt, bevor das hochgradig gegen elektrische Felder beständige Dichtungsmaterial in der ersten Ausführungsform der vorliegenden Erfindung an einer Carbon-Haltevorrichtung befestigt wird.
    • [20b] 20b ist eine Ansicht, die einen Zustand zeigt, in dem das hochgradig gegen elektrische Felder beständige Dichtungsmaterial in der ersten Ausführungsform der vorliegenden Erfindung an der Carbon-Haltevorrichtung befestigt ist.
    • [21] 21 ist eine Ansicht, die eine Struktur der Halbleitervorrichtung zeigt, in der verhindert wird, dass das hochgradig gegen elektrische Felder beständige Dichtungsmaterial in der ersten Ausführungsform der vorliegenden Erfindung an der Carbon-Haltevorrichtung befestigt wird.
    • [22] 22 ist eine Ansicht, die eine Struktur der Carbon-Haltevorrichtung zeigt, in der vermieden wird, dass das hochgradig gegen elektrische Felder beständige Dichtungsmaterial in der ersten Ausführungsform der vorliegenden Erfindung an der Carbon-Haltevorrichtung befestigt wird.
    • [23] 23 ist eine erweiterte Ansicht, die eine Struktur in der Nähe eines Endbereiches eines Halbleiterchips in der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [24] 24 ist eine Querschnittsansicht, die ein Gehäuse und ein Inneres davon in der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • [25] 25 ist eine erweiterte Ansicht eines Isoliersubstrats in einer Halbleitervorrichtung unter Verwendung eines SiC-MOS, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform ist, die eine repräsentative Ausführungsform der vorliegenden Erfindung ist.
    • [26] 26 ist eine erweiterte Ansicht des SiC-MOS, in dem eine Gate-Elektroden-Kontaktfläche in der zweiten Ausführungsform der vorliegenden Erfindung in einer Mitte angeordnet ist.
    • [27] 27 ist eine erweiterte Ansicht des SiC-MOS, in dem die Gate-Elektroden-Kontaktfläche in der zweiten Ausführungsform der vorliegenden Erfindung näher an einem Elektrodenendteil angeordnet ist.
  • Beschreibung von Ausführungsformen
  • Gemäß der vorliegenden Erfindung hat in einer Halbleitervorrichtung mit breitem Bandabstand ein Querschnitt eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in der Nähe eines Endbereiches um einen Chip herum mindestens teilweise eine Endflächenform rechtwinklig oder im Wesentlichen rechtwinklig an einer äußeren Umfangsendseite des Chips, und eine Form, in der eine Filmdicke zu einer Innenseite auf einer Innenumfangsendseite des Chips abnimmt.
  • Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial, das eines oder eine Mehrzahl von Polyamidimidharz, Polyetheramidimidharz und Polyetheramidharz umfasst, wird verwendet.
  • Zusätzlich zur Umsetzung der vorstehend beschriebenen Struktur in einem Herstellungsverfahren wird ein hochgradig gegen elektrische Felder beständiges Dichtungsmaterialmaterial, das in der Nähe eines Endbereichs um einen Chip herum angeordnet werden soll, in einem Halbleiterwaferzustand gebildet, werden Wärmebehandlung und Vereinzelung ausgeführt und wird der Chip dann montiert.
  • Hier wird in dem Herstellungsverfahren der vorliegenden Erfindung, in dem das hochgradig gegen elektrische Felder beständige Dichtungsmaterial gebildet wird, bevor der Chip montiert, wird eine Wärmebehandlung mit hoher Temperatur in einem Chipmontageschritt auch auf das hochgradig gegen elektrische Felder beständige Dichtungsmaterial angewendet. Um Probleme zu verhindern, die durch die Entgasung von dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial bewirkt werden, das während der Wärmebehandlung mit hoher Temperatur erzeugt wird, wird eine zusätzliche Wärmebehandlung bei einer höheren Temperatur, wünschenswerterweise im Bereich von 200 °C bis 360 °C, zusätzlich zu der gewöhnlichen Aushärtungswärmebehandlung ausgeführt, die nach der Bildung des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials durchgeführt wird. Folglich ist es möglich, das Herstellungsverfahren der vorliegenden Erfindung mit einem Merkmal des Vertauschens eines Bildungsschrittes des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials und des Chipmontageschrittes umzusetzen.
  • In der von der vorliegenden Erfindung bereitgestellten Halbleitervorrichtung mit breitem Bandabstand ist es selbst in einem Bereich mit hohem elektrischen Feld in der Nähe des Chips des Halbleiters mit breitem Bandabstand mit hoher dielektrischer Durchschlagfeldstärke möglich, die elektrische Feldstärke zu entspannen, damit die dielektrische Durchschlagfeldstärke eines Dichtungsmaterials, wie beispielsweise Siliziumgel, das den Chip abgedichtet, nicht überschritten wird, und dadurch die Zuverlässigkeit zu verbessern.
  • Insbesondere kann, da die Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials an dem Außenumfangsendteil des Chips dick gebildet werden kann, die Halbleitervorrichtung mit breitem Bandabstand einer Endstruktur mit einer hohen Flächeneffizienz mit einer reduzierten Konstruktion entsprechen, um ein hohes elektrisches Feld bis zu dem Chipendteil zu haben, was die Chipfläche und die Kosten reduzieren kann.
  • Zusätzlich wird in dem Herstellungsverfahren der vorliegenden Erfindung das hochgradig gegen elektrische Felder beständige Dichtungsmaterial nicht in einer Phase eines individuellen Chips nach Montage kollektiv gebildet, sondern in einer Phase des Halbleiterwafers, wodurch die TAT in dem Herstellungsschritt reduziert werden kann. Gleichzeitig kann durch Bilden des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in dem Halbleiterwaferzustand, in dem Chips in regelmäßigen Intervallen montiert werden und eine einheitliche Neigung haben, die Genauigkeit des Bildungsschrittes oder eines Testschrittes das hochgradig gegen elektrische Felder beständigen Dichtungsmaterials auch verbessert werden. Dementsprechend ist es möglich, Entsorgungskosten aufgrund von fehlerhafter Bildung zu reduzieren, den Testschritt zu vereinfachen und die Kosten eines Herstellungsgeräts, wie beispielsweise eines Dispensers, zu reduzieren usw.
  • Der Testschritt wird ergänzend erläutert. Eine weitere Wirkung der vorliegenden Erfindung ist, dass eine Stehspannung einfach auf dem Wafer durch Bildung des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in dem Waferzustand getestet werden kann. Herkömmlicherweise wird in einem Fall, in dem die Stehspannung ohne Verwendung eines Dichtungsmaterials getestet wird, bewirkt, dass ein Luftablass eine Stehspannung in der Luft überschreitet, wenn eine hohe Spannung angelegt wird. Aus diesem Grund waren spezielle Zusatzeinrichtungen notwendig, um einen Ablass durch eine Senkung von Fluorinert oder die lokale Erhöhung des atmosphärischen Drucks zu verhindern. Gemäß der vorliegenden Erfindung ist es möglich, den Testschritt zu vereinfachen und zu beschleunigen, ohne die Zusatzeinrichtungen oder dergleichen bereitzustellen.
  • Nachstehend werden Ausführungsformen der vorliegenden Erfindung für jede Ausführungsform mit Bezugnahme auf die Zeichnungen ausführlich beschrieben. Erste Ausführungsform
  • Als eine erste Ausführungsform der vorliegenden Erfindung wird eine Struktur eines Halbleitermoduls (SiC-Hybridmoduls) und ein Verfahren zur Herstellung desselben beschrieben, wobei das Halbleitermodul Si-IGBT als eine Schaltelementgruppe und SiC-SBD als eine Diodenelementgruppe umfasst, wobei die Si-IGBT und die SiC-SBD eine Stehspannung von 3,3 kV und eine Stromkapazität von 1200 A haben, wenn sie auf dem Halbleitermodul montiert sind.
  • Ein äußeres Erscheinungsbild und eine innere Konfiguration des Halbleitermoduls sind in 8 gezeigt und vier Isoliersubstrate 22 sind in dem Halbleitermodul montiert. Eine erweiterte Ansicht des Isoliersubstrats 22 ist in 9 gezeigt. Auf dem einen Isoliersubstrat 22 sind vier Si-IGBT-Chips 11 und zehn SiC-SBD-Chips 12 montiert. Eine erweiterte Ansicht der SiC-SBD ist in 2 gezeigt und ein Endbereich 32 ist außerhalb einer Elektrode 31 einer Anode angeordnet. Ein hochgradig gegen elektrische Felder beständiges Dichtungsmaterial wird derart gebildet, dass es den Endbereich 32 vollständig bedeckt. Wie in 5 gezeigt, wird ein Chip, der den Endbereich 32 und das Isoliersubstrat 22 umfasst, 36 innerhalb eines Gehäuses durch Siliziumgel abgedichtet.
  • 10 zeigt einen Ablauf von Hauptschritten, die einen Bildungsschritt des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials umfassen. In dem Herstellungsschritt der vorliegenden Erfindung wird der Bildungsschritt des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials von zwischen einem Montageschritt 41 eines Chips auf einem Isoliersubstrat und einem DrahtBondingschritt 43, der im Stand der Technik gezeigt ist (6) vor einen Vereinzelungsschritt 44 eines Wafers verschoben. Ein Bildungsschritt 40 des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials ist schematisch in 11 gezeigt. Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial 34 wird auf einer angezeichneten Linie 45 in einem Waferzustand gebildet. Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial 34 wird durch Beschichten des pastenartigen hochgradig gegen elektrische Felder beständigen Dichtungsmaterials 34 von einem Dispenser in einer Gitterform gebildet. In einem herkömmlichen Verfahren war, da die Ausrichtung jedes Chips, wie beispielsweise die Chipneigung oder eine Position innerhalb der Ebene, Drehung oder dergleichen aufgrund von Schwankungen beim Lötprozess verschoben werden, für den Dispenser, der die Beschichtung ausführt, eine Technik für hochgradig genaue Positionskorrektur erforderlich. Da eine Beschichtungsmenge empfindlich ist gegenüber einem Abstand zwischen einer Düse und einem Objekt, hatte der Dispenser zusätzlich zu einer Funktion der Korrektur der Position der Düse in der Ebene durch Bilderkennung eine Funktion des Erfassens eines Abstands zu dem Chip durch einen Sensor und der Korrektur der Neigung zur Ausführung der Beschichtung. In dem hierin beschriebenen Verfahren wird jedoch der gesamte Wafer nur einmal am Anfang ausgerichtet und ist es danach nur durch geeignete Erkennung der Position in der Ebene mit einem Bild möglich, die Beschichtung mit der gleichen Genauigkeit auszuführen, ohne eine Höhenanpassungsfunktion zu erfordern. Dementsprechend können Kosten für eine Beschichtungsvorrichtung reduziert werden und kann eine Wirkung der Verkürzung einer Herstellungszeit erlangt werden, da die Erkennungszeit und eine für die Düsenbewegung für jeden Chip erforderliche Zeit in einem Beschichtungsschritt reduziert werden.
  • Nachdem das hochgradig gegen elektrische Felder beständige Dichtungsmaterial beschichtet ist, wird eine Wärmebehandlung zur Aushärtung durchgeführt. Die Nachaushärtung wird unter Wärmebehandlungsbedingungen ähnlich denen im Stand der Technik ausgeführt von: (1) bei 100°C für 30 Minuten; und (2) bei 200°C für eine Stunde wird, zusätzliche Wärmebehandlung bei hoher Temperatur unter einer Bedingung ausgeführt von: (3) in einer Inertgasatmosphäre bei 300°C für eine Stunde. Durch Ausführung der zusätzlichen Wärmebehandlung kann eine Entgasung auch bei einer Wärmebehandlung bei hoher Temperatur (bei 355 °C maximal) in einem anschließenden Chipmontageschritt unterdrückt werden. Eine Beziehung zwischen der Wärmebehandlung und der Entgasung kann durch beispielsweise ein TDS (Thermal Desorption Gas Analyzer) Gerät bewertet werden. Die Entgasung wird durch Ausführung der Behandlung bei einer Temperatur reduziert, die herkömmlicherweise nicht verwendet wurde, d.h. 200 °C oder mehr. Zusätzlich kann eine Höchsttemperatur gleich oder geringer sein als eine Höchsttemperatur des nachfolgenden Chipmontageschrittes und liegt sie in einem Fall, in dem die Höchsttemperatur 400 °C oder geringer ist, innerhalb eines Bereiches des Widerstands des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials.
  • Die Beschichtung des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials wird in einer Gitterform entlang der angezeichneten Linie des Wafers ausgeführt, so dass ein überschüssiges Dichtungsmaterial an einem Schnittteil 47 einer Querrichtung und einer Längsrichtung sich verteilt, wie in 12 gezeigt, um einen Eckteil 48 des Endbereichs effektiv zu bedecken.
  • Nach Ausführung der thermischen Aushärtung wird ein Eigenschaftstestschritt 49 in dem Waferzustand ausgeführt. Hier kann, wie vorstehend beschrieben, da die Abgabe in die Atmosphäre durch Bedecken des Endbereichs mit einer starken elektrischen Feldstärke mit dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial 34 unterdrückt wird, ein Test einer Anwendung einer hohen Spannung leicht ausgeführt werden. 13 zeigt schematisch einen Vereinzelungsschritt des Wafers, auf dem Aushärtung entlang der angezeichneten Linie ausgeführt wurde.
  • Anschließend wird ein Eigenschaftstest in einem Chip-Zustand ausgeführt und fährt der Schritt mit einem Bondingschritt (41 in 10) des Chips auf dem Isoliersubstrat fort. Da der Chip hier unter Verwendung von Hochtemperaturlötmittel gebondet wird, wird eine Wärmebehandlung in einer reduzierenden Atmosphäre bei maximal 355 °C ausgeführt. Dann wird der Schritt 43 der Ausführung von Drahtbonding an einer Elektrode des gebondeten Chips durchgeführt. Als nächstes wird nach der Ausführung eines Schrittes 51 des Bondens des Isoliersubstrats an eine Grundplatte, so dass diese eine untere Fläche eines Moduls bildet, das mit einem Kühlkörper verbunden werden soll, und einer Reihe von Modulmontageschritten 52, wie beispielsweise einer Gehäuseverklebung und Geleinkapselung, ein Montageschritt eines SiC-Hybrid-Leistungsmoduls der vorliegenden Erfindung abgeschlossen.
  • Hier wird, um eine Form des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials, das ein Merkmal der vorliegenden Erfindung darstellt, ausführlicher zu beschreiben, nachstehend eine Beschreibung mit Bezugnahme auf 14 bis 16 gegeben.
  • 14 ist eine vergrößerte Querschnittsansicht, die den Bildungsschritt des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials in dem Waferzustand zeigt. In einem Fall, in dem das hochgradig gegen elektrische Felder beständige Dichtungsmaterial 34, das aus einer Beschichtungsdüse 42 des Dispensers abgegeben wird, auf dem Endbereich 32 auf dem Wafer beschichtet wird, dehnt sich das pastenartige hochgradig gegen elektrische Felder beständige Dichtungsmaterial etwas aus, so dass es eine verjüngte Form 54 bildet, in der eine Filmdicke an beiden Enden zunehmend dünn wird, so dass es eine von 55 in 14 gezeigte Form hat.
  • Ein Vorteil des Bildens der verjüngten Form 54 zu einem Innenumfang des Chips hin ist folgender. Zuerst verteilt sich, da die Elektrode 31 eine äquipotentielle Oberfläche ist, ein elektrisches Feld von dem Endbereich 32 um eine Elektrodenendgrenze 56 in der Querschnittsansicht betrachtet. Auf ähnliche Weise ist die verjüngte Form 54, in der ein Film des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials über einen fast konstanten Abstand von der Elektrodenendgrenze 56 gebildet wird, eine ideale Form ohne Abfallprodukt. Beispielsweise behindert sogar in einem Fall, in dem ein Bondingteil (57 in 5) durch das Draht-Bonding sich einem Elektrodenendteil aufgrund einer Positionsverlagerung nähert, ein steigender Teil einer Ferse 58 des Bondingteils das hochgradig gegen elektrische Felder beständige Dichtungsmaterial kaum. Zusätzlich besteht ein großer Vorteil darin, dass, da die verjüngte Form durch Beschichtungsbedingungen bestimmt wird und automatisch eine Grenze gebildet wird, ein zusätzlicher Musterungsschritt in dem Elektrodenende nicht erforderlich ist. Da die auf dem Isoliersubstrat montierten Chips sowohl in eine Richtung in der Ebene als auch in eine Höhenrichtung fehlausgerichtet sind, ist es schwierig, eine präzise Musterbildung auszuführen. Zusätzlich ist eine präzise Musterbildung außerdem schwierig auszuführen, da ein üblicher Photolithographie-Schritt, der auf einem Film mit einer Dicke von höchstens circa 10 µm angewendet wird, schwer auf das Dichtungsmaterial angewendet werden kann, da die Filmdicke des hochgradig gegen elektrische Felder beständige Dichtungsmaterials typischerweise 80 µm beträgt.
  • Obwohl ein Randteil der verjüngten Form die Elektrode 31 überlappen muss, um einen Elektrodenendteil 56 mit einer hohen elektrischen Feldstärke zu bedecken, ist in einem Fall, in dem eine Überlappungslänge 59 zu lang ist, ein für die Ausführung des Drahtbondings erforderlicher Bereich nicht ausreichend. Aus diesem Grund werden die Beschichtungsbedingungen des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials derart eingestellt, dass die Überlappungslänge 59 in einen Bereich von nicht mehr als 1 mm als ein Bezugswert fällt.
  • Die Beschichtungsbedingungen des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials können auf einen Bereich eingestellt werden, in dem eine erwünschte Beschichtungsfilmdicke und eine Beschichtungslinienbreite unter Verwendung eines Düsendurchmessers, eines Abgabedrucks, einer Lückenlänge (Abstand zwischen der Düse und einem zu beschichtenden Objekt), der Beschichtungsgeschwindigkeit (Bewegungsgeschwindigkeit der Düse in der Ebene) des Dispensers und einer Temperatur des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials als das Beschichtungsmaterial als Parameter erlangt werden können. Es ist anzumerken, dass selbst in einem Fall, in dem diese Bedingungen eingestellt werden, die Filmdicke möglicherweise die erwünschte Filmdicke in eigenen Fällen nicht erreicht, da bei einem Hochdruckprodukt mit einer Stehspannung von 3,3 kV-Klasse oder mehr in der vorliegenden Ausführungsform beispielsweise ein inneres elektrisches Feld hoch ist und eine erforderliche Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials dicker ist als die eines allgemeinen Beschichtungsmaterials. In diesem Fall kann die Filmdicke durch ein Verfahren der mehrmaligen Beschichtung des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials erhöht werden. Insbesondere kann nach der Beschichtung in dem vorstehend beschriebenen Verfahren eine temporäre Aushärtung in einer Atmosphäre unter einer Wärmebehandlungsbedingung bei einer Temperatur von 60 °C weniger als normalerweise durchgeführt werden und kann dann eine zweite Beschichtung durchgeführt werden. Diese Schritte können auch in einem Fall wiederholt werden, in dem die Beschichtung dreimal oder öfter durchgeführt wird. Dies ermöglicht die Durchführung einer Beschichtung eines dicken Films derart, dass der Film eine Dicke hat, die nicht in einem einzelnen Schritt erlangt werden kann, auch wenn die Anzahl der Schritte erhöht wird.
  • Als nächstes wird in einem Fall, in dem die Vereinzelung des Chips durch eine Vereinzelungsklinge 50 durchgeführt wird, wie in 15 gezeigt, der Chip zusammen mit dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial 34 geschnitten, wie in 16 gezeigt. Eine endgültige Querschnittsform des Chips ist in 1 gezeigt. Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial 34 hat eine im Wesentlichen rechtwinklige Querschnittsform an einem Außenumfangsteil des Chips und ein Zustand, in dem die Filmdicke im Wesentlichen maximal ist, wird bis zu einem Außenumfangsendteil des Chips aufrechterhalten. Dies ist wichtig für eine Konstruktion des Endbereichs 32. Da die elektrische Feldstärke eines schmalen Endbereichs, die eine Flächeneffizienz verbessern kann, in der Nähe des Außenumfangsendes des Chips in einer in 5 gezeigten herkömmlichen Struktur hoch ist, in der die Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials an dem Außenumfangsendteil dünn ist, überschreitet die elektrische Feldstärke eine Grenze der dielektrischen Durchschlagsspannung, die durch ein Material in dem Dichtungsmaterial zulässig ist, wie beispielsweise das Siliziumgel, das in einer oberen Schicht vorzusehen ist. Um den schmalen Endbereich zu realisieren, der die ausgezeichneten physikalischen Eigenschaften eines Halbleiters mit breitem Bandabstand ausnutzen kann, wie beispielsweise SiC, muss die Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials bis zu dem Außenumfangsendteil des Chips in der in 1 gezeigten Form dick gehalten werden.
  • 17 zeigt einen Querschnitt in einer Phase, in der das Drahtbonding auf der Elektrode des auf das Isoliersubstrat 22 gebondeten Chips ausgeführt wird.
  • Bei der Bildung des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials hat mindestens ein Teil des Querschnitts eine Endflächenform, die rechtwinklig oder im Wesentlichen rechtwinklig ist, an dem Außenumfangsendteil des Chips, sodass es möglich ist, eine Abdichtung, die einem hohen elektrischen Feld entspricht, bis in die Nähe des Außenumfangsendteils des Chips durchzuführen. Aus dieser Perspektive kann eine ähnliche Wirkung sogar in einem Fall erlangt werden, in dem ein Teil eines oberen Teils der Querschnittsform des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials eine vertiefte Form 60 hat, wie in 18 gezeigt, oder eine hervorstehende Form 61 hat, wie in 19 gezeigt. Obwohl die vertiefte Form oder die hervorstehende Form in 18 oder 19 hauptsächlich durch eine Beziehung zwischen der Stärke von thermischen Aushärtungsbedingungen des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials und Vereinzelungsbedingungen (wie beispielsweise Klingendrehgeschwindigkeit und Bewegungsgeschwindigkeit) bestimmt werden, kann die Form unter Berücksichtigung von anderen Faktoren wie beispielsweise der Haftung zwischen dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial und dem Chip nach der Vereinzelung optimiert werden.
  • In einigen Fällen verursacht der Chip, auf dem das hochgradig gegen elektrische Felder beständige Dichtungsmaterial gebildet wird, Probleme, die von einem anschließenden Bondingverfahren des Chips an das Isoliersubstrat abhängen. Hier wird, da Hochtemperatur-Lötblei zum Bonden verwendet wird, Lötmittel durch Wärmebehandlung bei 355 °C höchstens durch einen Wasserstoffreduktionsofen zum Bonden aufgeschmolzen. Eine Seitenfläche einer Carbon-Haltevorrichtung, die den Chip in einer geeigneten Position auf dem Isoliersubstrat befestigt und das hochgradig gegen elektrische Felder beständige Dichtungsmaterial an einem Chipendteil werden jedoch in manchen Fällen aneinander befestigt. Dieser Zustand ist in 20a und 20b gezeigt. 20a zeigt einen Zustand, bevor das hochgradig gegen elektrische Felder beständige Dichtungsmaterial an der Carbon-Haltevorrichtung befestigt wird, und 20b zeigt einen Zustand, in dem das hochgradig gegen elektrische Felder beständige Dichtungsmaterial an der Carbon-Haltevorrichtung befestigt ist. Die Befestigung findet an einem Kontaktteil 62 der Carbon-Haltevorrichtung und dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial an einer Chipendfläche statt.
  • Die Befestigung kann verhindert werden, indem Kontakt zwischen der Carbon-Haltevorrichtung und dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial an der Chipendfläche verhindert wird. Dadurch kann das Problem gelöst werden, indem eine in 21 gezeigte Struktur für den Querschnitt an dem Außenumfangsende des Chips verwendet wird. Eine Außenumfangsendfläche ist von dem Chipende in einem Ausmaß vertieft, dass ein ursprünglicher Zweck der Entspannung eines hohen elektrischen Feldes nicht beeinflusst wird, d.h. um einen kleinen Betrag von 150 µm oder weniger, was höchstens ein Drittel der Breite des Endbereichs ist, der als ein Bereich der Entspannung des elektrischen Felds dient, vorzugsweise 30 µm. Zur Umsetzung der Struktur in 21 besteht ein Verfahren, in dem zwei Typen von Vereinzelungsvorrichtungen mit unterschiedlichen Klingenbreiten bei der Vereinzelung des Chips verwendet werden und eine Flachvereinzelung zuerst durchgeführt wird, bis eine Waferoberfläche mit einer breiten Klinge (100 µm) erreicht wird, und dann eine Mitte bis zum Ende mit einer schmalen Klinge (50 µm) geschnitten wird. Alternativ wird nach der Vereinzelung des Chips leichtes Ätzen auf dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterials unter Verwendung eines Lösungsmittels wie beispielsweise N-Methyl-2-Pyrrolidon (NMP) oder Veraschung unter Verwendung von Oxygen Plasma oder dergleichen durchgeführt, sodass eine erwünschte Form durch isotropische Bildung einer Vertiefung auf einer Oberfläche des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials gebildet werden kann. Bei beiden Verfahren kann das Problem der Befestigung verhindert werden, solange eine Lücke gebildet wird, um einen Kontakt zwischen dem Chipendteil und einer Innenwand der Carbon-Haltevorrichtung zu vermeiden.
  • Die Bildung eines vertieften Teils wie vorstehend beschrieben, ist nicht notwendig in dem Fall von lötfreiem Bonden, bei dem kein Lötmittel und kein Hochtemperaturbehandlungsofen zum Bonden des Chips und des Isoliersubstrats verwendet werden. Bei dem lötfreien Bonden ist es jedoch notwendig, den Chip und das Isoliersubstrat mit Druck zu beaufschlagen sowohl in einem Bondingverfahren, das gesintertes Silber verwendet, als auch in einem Verfahren, in dem eine Bondingoberfläche mit einem lonenstrahl oder dergleichen gereinigt wird und in hohem Vakuum gebondet wird. Zu diesem Zeitpunkt kann das hochgradig gegen elektrische Felder beständige Dichtungsmaterial ein Hindernis bei der Druckbeaufschlagung von der oberen Oberfläche sein. Um dies zu verhindern, kann eine in 22 gezeigte Unregelmäßigkeit 63 vorgesehen werden, so dass eine Druckhaltevorrichtung nicht in Kontakt mit einem Bildungsteil des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials kommt.
  • Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial, das eines oder eine mehr Mehrzahl von Polyamidimidharz, Polyetheramidimidharz und Polyetheramidharz umfasst, wird verwendet. Hier wurde eine Kombination des Polyetheramidharz und das Polyimidharz verwendet. In diesem Fall beträgt die dielektrische Durchschlagfeldstärke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials 230 kV/mm, was bedeutet, dass das hochgradig gegen elektrische Felder beständige Dichtungsmaterial Eigenschaften der dielektrischen Durchschlagfeldstärke von zehnmal oder mehr der von Siliziumgel hat. Zusätzlich wurde die Viskosität von Harz innerhalb eines Bereiches eingestellt, in dem das Harz pastenartig wird, um in einer erwünschten Filmdicke beschichtet zu werden.
  • In der vorliegenden Erfindung wird eine SiC-SBD mit einer Stehspannung von 3,3 kV verwendet. Insbesondere wird in einer Konfiguration des Chips an dem Endbereich, wie in 23 gezeigt, ein SiO2 Film 65 auf einem Störstellenbereich 64 vom p-Typ aus SiC gebildet und wird darauf ein Polyimidfilm 66 als ein Schutzfilm gebildet, sodass er eine Dicke von 4-8 µm hat. Das hochgradig gegen elektrische Felder beständige Dichtungsmaterial 34 wird laminiert und weiter darauf gebildet. In einer Querschnittsansicht eines in 24 gezeigten Falls muss, um die dielektrische Durchschlagsstärke des Siliziumgels (14 kV/mm) durch ein elektrisches Feld von einem SiC-SBD-Chip in dem Siliziumgel, das einen restlichen Raum 67 in dem Gehäuse abdichtet, nicht zu überschreiten, die Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials 34 an dem Endbereich mindestens 50 µm, vorzugsweise 80 µm oder mehr, zwischen Punkten A und B in 23 betragen, die einen Hauptbereich abdecken. Andererseits ist es vorzuziehen, dass die Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials auf 500 µm oder weniger eingestellt wird, da in einem Fall, wenn sie zu dick ist, Spannungen erhöht werden und Probleme wie z.B. Risse auftreten.
  • Es ist anzumerken, dass, obwohl die vorliegende Ausführungsform auf ein Hochdruckprodukt mit einer Stehspannung von 3,3 kV gerichtet ist, in einem Produkt mit mittlerem Widerstandsdruck mit einer Stehspannung von 1,7 kV oder 1,2 kV eine untere Grenze der Filmdicke des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials auf mindestens 20 µm entspannt werden kann, obgleich dies von einer Konstruktion des Endbereichs abhängt.
  • In dem laminierten Polyimidfilm 66 und dem hochgradig gegen elektrische Felder beständigen Dichtungsmaterial 34 beträgt eine relative Permittivität von Polyimid des Schutzfilms circa 2,9 und eine relative Permittivität von Polyetheramid einer Hauptkomponente des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials circa 3,2. Diese beiden relativen Permittivitäten sind kleiner als eine relative Permittivität von 3,8-4,1 des darunterliegenden anorganischen Materialschicht-SiO2-Films 65 und größer als eine relative Permittivität von circa 2,7 des Siliziumgels 36, das das Oberschichtdichtungsmaterial sein soll. Diese Beziehungen sind folgendermaßen definiert: die relative Permittivität des darunterliegenden Schicht SiO2 Films ist ≥ die relative Permittivität des Schutzfilms und das hochgradig gegen elektrische Felder beständige Dichtungsmaterial ist ≥ die relative Permittivität des Siliziumgels, das das Oberschichtdichtungsmaterial sein soll. Durch Einstellen einer Beziehung, in der eine Differenz in den relativen Permittivitäten klein ist, wird ein Einfluss aufgrund der Akkumulierung einer Ladung unterdrückt.
  • Zweite Ausführungsform
  • Als eine zweite Ausführungsform der vorliegenden Erfindung wird eine Struktur eines Voll-SiC-Moduls und ein Verfahren zur Herstellung desselben beschrieben, wobei das Voll-SiC-Modul SiC-MOS als eine Schaltelementgruppe und SiC-SBD als eine Diodenelementgruppe umfasst, wobei die SiC-MOS und die SiC-SBD eine Stehspannung von 3,3 kV und eine Stromkapazität von 1200 A haben, wenn Sie auf dem Voll-SiC-Modul montiert sind.
  • Ein äußeres Erscheinungsbild und eine Gehäusestruktur des Moduls wurden weggelassen, da sie äquivalent zu denen in der ersten Ausführungsform sind, und das Layout eines Isoliersubstrats ist in 25 gezeigt und eine obere Fläche eines SiC-MOS Chips ist in 26 gezeigt. Der SiC-MOS unterscheidet sich durch Anwesenheit einer Gateelektrodenkontaktfläche 70 von dem SiC-SBD. Zur Verbesserung der Layouteffizienz unter Berücksichtigung von Verdrahtung oder dergleichen war es bis jetzt eine übliche Praxis, eine Kontaktfläche für ein Gate an einem Endteil oder einer Ecke einer Elektrode vorzusehen. In einem Fall jedoch, in dem ein Endbereich bei Bildung eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials reduziert ist, ist eine Kontaktfläche von einer Überlappungslänge 59 zu einer Elektrode des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials bedeckt, was Unannehmlichkeiten beim Drahtbonding bewirkt. Zur Lösung dieses Problems ist die Gate-Kontaktfläche von einem Elektrodenende um 1 mm oder mehr getrennt. In 26 ist die Gate-Elektroden-Kontaktfläche 70 in einer Mitte unter Berücksichtigung der Entzerrung einer Gate-Verdrahtung angeordnet. Zur Minimierung einer ineffektiven Fläche aufgrund der Gate-Elektroden-Kontaktfläche kann eine Gate-Elektroden-Kontaktfläche 71 näher an dem Elektrodenendteil angeordnet sein als in dem in 27 gezeigten Layout.
  • Da das anschließende Herstellungsverfahren und Konfigurationen anderer Teile äquivalent zu denen in der ersten Ausführungsform sind, wird eine Beschreibung davon weggelassen. Ferner kann als eine Modifizierung der vorliegenden Erfindung auch eine Konfiguration des Voll-SiC-Moduls angewendet werden, das nur das SiC-MOS umfasst, unter Verwendung einer eingebauten Diode des SiC-MOS, während die SiC-SBD weggelassen wird.
  • Obgleich vorstehend repräsentative Ausführungsformen der vorliegenden Erfindung beschrieben wurden, liegt die Essenz der vorliegenden Erfindung in einer Struktur und einem Herstellungsverfahren, in denen ein hochgradig gegen elektrische Felder beständiges Dichtungsmaterial, das für einen Halbleiterchip unter Verwendung eines Halbleiters mit breitem Bandabstand verwendet wird, mit einer notwendigen Filmdicke bis zu einem Chipendteil gebildet wird. In diesem Sinne ist die vorliegende Erfindung nicht nur auf das SiC-Hybrid-Modul, das eine Kombination des Si-IGBT und der SiC-SBD ist, oder das Voll-SiC-Modul, in dem der SiC-MOS alleine oder in Kombination mit der SiC-SBD verwendet wird, beschränkt, sondern auch effektiv für eine Technik, die einen Halbleiter mit breitem Bandabstand wie beispielsweise SiC, GaN und Diamant verwendet und für eine Kombination dieser mit einem Halbleiter mit einer allgemeinen Bandlücke wie beispielsweise Silikon, Galliumarsenid und Germanium und ferner effektiv für andere Techniken, die Elemente wie beispielsweise eine Schottky-Barrier-Diode, eine PN-Diode, einen MOS, einen JFET, einen bipolaren Transistor und einen IGBT kombinieren.
  • Bezugszeichenliste
    • 11
    Si-IGBT
    12
    SiC-SBD
    13
    Draht(Bonding)
    21
    Elektrodenhauptanschluss
    22
    Isoliersubstrat
    25
    Gehäuse
    26
    Abdeckung
    27
    übliches Emitter(Source)Schaltungsmuster
    28
    üblicher Emitter(Source)Hauptanschlusskontakt
    30
    Bildungsbereich von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial
    31
    Elektrode
    32
    Endbereich
    33
    Außenumfangsteil des Chips
    34
    hochgradig gegen elektrische Felder beständiges Dichtungsmaterial
    35
    Lötmittel
    36
    Siliziumgel
    37
    Schaltungsanordnungsmetall
    38
    Endteil des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials
    39
    Breite des Endbereichs
    40
    Beschichtungsschritt von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial
    41
    Bondingschritt von Chip auf Isoliersubstrat
    42
    Beschichtungsdüse des Dispensers
    43
    Drahtbondingschritt
    44
    Vereinzelungsschritt
    45
    angezeichnete Linie
    46
    Wafer
    47
    Schnittteil von Querrichtung und Längsrichtung zur Zeit der Beschichtung
    48
    Eckteil des Endbereichs
    49
    Wafereigenschaftstestschritt
    50
    Klinge der Vereinzelungsvorrichtung
    51
    Bondingschritt von Isoliersubstrat auf Grundplatte
    52
    Satz von Modulmontageschritten wie Gehäuseverklebung und Geleinkapselung
    53
    Chiptestschritt
    54
    verjüngte Form
    55
    Beschichtungsform von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial im Waferzustand
    56
    Elektrodenanschlussgrenze
    57
    Bondingteil des Drahtbondings
    58
    Ferse von Drahtbondingbondingteil
    59
    Überlappungslänge von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial auf Elektrode
    60
    vertiefte Form von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial
    61
    hervorstehende Form von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial
    62
    Kontaktteil von hochgradig gegen elektrische Felder beständigem Dichtungsmaterial zwischen Carbon-Haltevorrichtung und Chipendfläche
    63
    Druckhaltevorrichtung mit Unregelmäßigkeiten
    64
    Störstellenbereich von SiC vom p-Typ
    65
    SiO2-Film
    66
    Polyimidfilm
    67
    restlicher Raum im Gehäuse
    48
    Grundplatte
    69
    Kanalanschlag
    70
    in der Mitte angeordnete Gate-Elektroden-Kontaktfläche
    71
    näher am Elektrodenendteil angeordnete Gate-Elektroden-Kontaktfläche

Claims (7)

  1. Halbleitervorrichtung, die einen Halbleiterchip umfasst, in dem ein Halbleiterelement mit breitem Bandabstand gebildet ist, wobei eine Querschnittsform eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials, das mindestens eins von Polyamidimidharz, Polyetheramidimidharz und Polyetheramidharz umfasst, und das in einem Umfangsteil des Halbleiterchips an einer Musteroberflächenseite des Chips gebildet ist, eine Endflächenform, die mindestens teilweise rechtwinklig an einer Außenumfangsendseite des Chips ist, und eine Form, in der eine Filmdicke zu einer Innenseite an einer Innenumfangsendseite des Chips abnimmt, hat, dadurch gekennzeichnet, dass eine relative Permittivität des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials kleiner ist als eine relative Permittivität einer darunterliegenden anorganischen Materialschicht und größer als eine relative Permittivität eines Dichtungsmaterials einer oberen Schicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das hochgradig gegen elektrische Felder beständige Dichtungsmaterial eine Filmdicke von mindestens 50 µm und nicht mehr als 500 µm hat.
  3. Halbleitervorrichtung nach Anspruch 1, wobei ein Teil, wo die Außenumfangsendseite des Chips mindestens teilweise eine Endflächenform hat, die rechtwinklig ist, von einem Chipende um höchstens ein Drittel einer Breite eines Bereichs der Entspannung des elektrischen Felds vertieft ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleiterlement mit breitem Bandabstand Siliziumkarbid umfasst.
  5. Verfahren zur Herstellung der Halbleitervorrichtung nach einem der Ansprüche 1-5, wobei das Verfahren die Schritte aufweist von: Bilden eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials, das in einem Umfangsteil des Halbleiterchips auf einer Musteroberflächenseite des Chips in einem Halbleiterwaferzustand vorzusehen ist; Durchführen von Wärmebehandlung auf dem Halbleiterwafer; und Durchführen von Vereinzelung auf dem wärmebehandelten Halbleiterwafer.
  6. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 5, wobei eine Temperatur der Wärmebehandlung sich in einem Bereich von 200 °C bis 400 °C befindet.
  7. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 5, wobei der Schritt des Bildens eines hochgradig gegen elektrische Felder beständigen Dichtungsmaterials einen Schritt des Beschichtens des hochgradig gegen elektrische Felder beständigen Dichtungsmaterials mindestens in zwei Richtungen umfasst, die einander entlang einer vorgezeichneten Linie eines Wafers kreuzen.
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