DE112014000641T5 - Halbleitervorrichtung und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung, die mit Folgendem ausgestattet ist: einem Gate-Isolierfilm, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält und eine erste Breite aufweist; einer unteren Gate-Elektrode, die eine zweite Breite aufweist, die schmaler ist als die erste Breite; einer oberen Gate-Elektrode, die eine dritte Breite aufweist; und einer ersten Abstandsschicht, die den seitlichen Teil der oberen Gate-Elektrode, einen Teil des unteren Teils der oberen Gate-Elektrode, einen Teil der unteren Gate-Elektrode, einen Teil der oberen Oberfläche des Gate-Isolierfilms, wobei dieser Teil der oberen Oberfläche nicht mit der unteren Gate-Elektrode in Kontakt ist, und die seitliche Oberfläche des Gate-Isolierfilms abdeckt.

Description

  • Fachgebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung und betrifft insbesondere eine Halbleitervorrichtung, die Feldeffekttransistoren umfasst, in denen ein Gate-Isolierfilm, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, ausgebildet ist, und ein Verfahren zu deren Herstellung.
  • Hintergrund des Standes der Technik
  • Eine HKMG-Konstruktion wurde vorgeschlagen, um diverse Probleme zu lösen, die im Zusammenhang mit Entwicklungen auftreten, die Reduktionen der Energieversorgungsspannung beinhalten, und erhöht die Geschwindigkeit von Halbleitervorrichtungen. Ein Transistor mit einem HKMG-(Hoch-K-Metall-Gate-)Aufbau (im Folgenden als „HKMG-Transistor” bezeichnet) ist ein Transistor, der mit einem Gate-Isolierfilm, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, das eine höhere Dielektrizitätskonstante aufweist als Siliciumdioxid, und einer Gate-Elektrode, die einen Metallfilm umfasst, ausgestattet ist. Bei einem HKMG-Transistor ermöglicht die Einbindung des Isoliermaterials mit hoher Dielektrizitätskonstante ein Unterdrücken von Gate-Leckströmen bei gleichzeitigem Reduzieren der EOT-Dicke (der gleichwertigen Oxidschichtdicke). Ferner ermöglicht das Einsetzen einer Gate-Elektrode, die einen Metallfilm umfasst, ein Verbessern der Betriebseigenschaften des Transistors. Indessen ist bekannt, dass bei HKMG-Transistoren die Schwellenspannung (Vt) sich gemäß dem Diffusionszustand von Sauerstoff im eingesetzten Gate-Isolierfilm mit hoher Dielektrizitätskonstante verändert.
  • Das Japanische Patent Kokai 2009-283906 offenbart ein Phänomen, wonach die Vt eines Feldeffekttransistors sich ändert, wenn nach dem Strukturieren Sauerstoff aus der seitlichen Oberfläche eines Isolierfilms mit hoher Dielektrizitätskonstante zugeführt wird.
  • IEEE Transactions on Electron Devices, Band 53, Nr. 9, September 2006 offenbart eine Konstruktion, bei der die Gate-Elektrode eines Feldeffekttransistors in der Umgebung des Gate-Isolierfilms feiner gemacht wird.
  • Literatur zum Stand der Technik
  • Patentliteratur
    • Patentliteraturartikel 1: Japanisches Patent Kokai 2009-283906
  • Patentferne Literatur
    • Patentferner Literaturartikel 1: IEEE Transactions on Electron Devices, Band 53, Nr. 9, September 2006
  • Zusammenfassung der Erfindung
  • Durch die Erfindung zu lösende Probleme
  • Die Probleme auf dem einschlägigen Fachgebiet werden nun beschrieben, wobei als Beispiel ein Fall herangezogen wird, bei dem in einem Verfahren zur Herstellung eines DRAM (eines dynamischen Direktzugriffsspeichers), in dem Bit-Leitungen in einer Speicherzellenregion und Gate-Elektroden in einer peripheren Schaltungsregion gleichzeitig ausgebildet werden, ein HKMG-Transistor in der peripheren Schaltungsregion ausgebildet wird.
  • In dem Verfahren zur Herstellung eines DRAM, wie z. B. im hierin oben stehend beschriebenen, tritt ein Problem insofern auf, als dass eine Durchdringung vom Endabschnitt des Gate-Isolierfilms in die periphere Schaltungsregion durch Oxidationsmittel oder dergleichen dazu führt, dass die Vt des in der peripheren Schaltungsregion bereitgestellten HKMG-Transistors zunimmt. Dementsprechend ist es möglich, die auf Oxidationsmitteldurchdringung zurückgehende Zunahme der Vt durch Erhöhung der Dicke eines Mantelfilms zu unterdrücken, der den Endabschnitt der Gate-Elektrode in dem HKMG-Transistor abdeckt. Der Freiraum für in der Speicherzellenregion bereitgestellte Öffnungen für Kondensatorkontakte ist jedoch mit fortschreitender Miniaturisierung kleiner geworden, daher ist es schwierig, die Kondensatorkontakte auszubilden, wenn die Dicke des Mantelfilms erhöht wird. Wie hierin oben stehend beschrieben, ist es auf dem Gebiet der Erfindung schwierig, die Dicke des Mantelfilms so festzulegen, dass sie sowohl zum Unterdrücken von Zunahmen der Vt der HKMG-Transistoren in der peripheren Schaltungsregion als auch zur Ausbildung der Kondensatorkontakte in der Speicherzellenregion geeignet sind.
  • Die 13 und 14 sind Zeichnungen, die im Detail die hierin oben stehend beschriebenen Probleme auf dem Gebiet der Erfindung veranschaulichen. 13A ist eine Querschnittsansicht, und die 13B und 13C sind vergrößerte Teilansichten der Teile B bzw. C, die die gepunkteten Linien in der Querschnittsansicht in 13A umgeben. Desgleichen ist 14A eine Querschnittsansicht und sind die 14B und 14C vergrößerte Teilansichten der Teile B bzw. C, die die gepunkteten Linien in der Querschnittsansicht in 14A umgeben. Es versteht sich, dass in 13 und 14 nur die Strukturen von Abschnitten der Speicherzellenregion und der peripheren Schaltungsregion abgebildet sind.
  • In dieser Halbleitervorrichtung sind zunächst, wie in 13 abgebildet, Bit-Leitungen 501 und dergleichen in einer Speicherzellenregion 2 ausgebildet und sind ein Gate-Isolierfilm 510, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, und eine Gate-Elektrode 502, die Polysiliciumfilme 511 und 512 und einen Metallfilm 513 umfasst, und dergleichen in einer peripheren Schaltungsregion 3 ausgebildet. Mantelfilme 551 und 552, die Siliciumnitridfilme sind, werden dann so ausgebildet, dass sie die Bit-Leitungen 501 abdecken, und der Mantelfilm 551, der ein Siliciumnitridfilm ist, ein Abstandsfilm 560, der ein TEOS-Film ist, und der Mantelfilm 552, der ein Siliciumnitridfilm ist, werden so ausgebildet, dass sie den Gate-Isolierfilm 510 und die Gate-Elektrode 502 abdecken. Zu diesem Zeitpunkt, während des Rückätzens nach der Abscheidung des Mantelfilms 551, dringt Oxidationsmittel aus den Endabschnitten des Gate-Isolierfilms 510 in die periphere Schaltungsregion 3 und verursacht das Eintreten von Oxidation in der Umgebung der Endabschnitte des Gate-Isolierfilms 510 und dadurch die Entstehung von Oxiden D1, wie in 13C dargestellt. Die Oxide D1 führen eine ähnliche Wirkung herbei, wie sie eintritt, wenn die Dicke des Gate-Isolierfilms 510 erhöht wird, und das verursacht eine Verschlechterung der vorteilhaften Eigenschaft von HKMG-Transistoren, nämlich dass die EOT dünner gemacht werden kann. Folglich kommt es zu Problemen, z. B. zu einer Zunahme der Vt des HKMG-Transistors.
  • Indessen ermöglicht das Erhöhen der Dicke des Mantelfilms 551 ein Unterdrücken von Zunahmen der Vt der HKMG-Transistoren in der peripheren Schaltungsregion 3. Wie in 13B dargestellt, wird der Mantelfilm 551 jedoch nicht nur in der peripheren Schaltungsregion 3 ausgebildet, sondern gleichzeitig auch in der Speicherzellenregion 2. In den letzten Jahren ist der Freiraum für Öffnungen für zwischen den Bit-Leitungen 501 in der Speicherzellenregion 2 ausgebildete Kondensatorkontakte (die in den Zeichnungen nicht abgebildet sind) mit fortschreitender Miniaturisierung von DRAM kleiner geworden. Wird also die Dicke des Mantelfilms 551 erhöht, werden die Abstandsabschnitte zwischen den Bit-Leitungen 501 in der Speicherzellenregion 2 zur Gänze durch den Mantelfilm 551 gefüllt, was es schwierig macht, die Kondensatorkontakte auszubilden.
  • Dementsprechend wurde ein Verfahren vorgeschlagen, wonach, wie in 14 dargestellt, anstelle des Mantelfilms 551 ein Mantelfilm 551' ausgebildet wird, der ein Verbundfilm ist, der einen Siliciumnitridfilm und einen Siliciumdioxidfilm umfasst. So wird, wenn der Abstandsfilm 560 in der Speicherzellenregion 2 entfernt wird, auch der Siliciumdioxidfilm entfernt, der ein Bestandteil des Mantelfilms 551' auf den seitlichen Oberflächen der Bit-Leitungen 501 ist, und der Freiraum für die Öffnungen für die Kondensatorkontakte in der Speicherzellenregion 2 kann sichergestellt werden. Bei diesem Verfahren gibt es jedoch einen zusätzlichen Schritt des Abscheidens des Siliciumdioxidfilms, wenn der Mantelfilm 551' ausgebildet wird, und dies führt zu höheren Herstellungskosten.
  • Es versteht sich, dass die Probleme auf dem Gebiet der Erfindung hierin oben stehend beschrieben wurden, wobei als Beispiel ein DRAM herangezogen wurde, bei dem HKMG-Transistoren in der peripheren Schaltungsregion bereitgestellt sind. Neben diesem Fall ist es bei Halbleitervorrichtungen, die mit Feldeffekttransistoren mit einem Isoliermaterial mit hoher Dielektrizitätskonstante ausgestattet sind und bei denen die Miniaturisierung fortgeschritten ist, auf die gleiche Weise ebenso schwierig, einen Mantelfilm mit einer Dicke auszubilden, die sowohl zum Unterdrücken von Zunahmen der Vt der HKMG-Transistoren als auch zur Ausbildung von anderen Stellen, bei denen die Miniaturisierung fortgeschritten ist, wie z. B. Kontakten, geeignet sind.
  • Mittel zur Bewältigung der Probleme
  • Eine Ausführungsform betrifft eine Halbleitervorrichtung, die mit einem Feldeffekttransistor ausgestattet ist, der Folgendes umfasst:
    einen Gate-Isolierfilm, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, der mit einer oberen Oberfläche, einer unteren Oberfläche und zwei einander gegenüberliegenden seitlichen Oberflächen ausgestattet ist, der an der unteren Oberfläche mit einem Substrat in Kontakt ist und der eine durch die Beabstandung zwischen den beiden seitlichen Oberflächen definierte erste Breite aufweist;
    eine untere Gate-Elektrode, die dem Substrat mit der Einfügung eines Abschnitts des Gate-Isolierfilms gegenüberliegt und eine zweite Breite, die geringer ist als die erste Breite, in einer Richtung parallel zur ersten Breite aufweist;
    eine obere Gate-Elektrode, die die untere Gate-Elektrode bedeckt, mit einem oberen Abschnitt, einem unteren Abschnitt und zwei einander gegenüberliegenden seitlichen Abschnitten ausgestattet ist und eine dritte Breite in einer Richtung parallel zur ersten Breite aufweist; und
    eine erste Abstandsschicht, die die seitlichen Abschnitte der oberen Gate-Elektrode, einen Abschnitt des unteren Abschnitts der oberen Gate-Elektrode, einen Abschnitt der unteren Gate-Elektrode, einen Abschnitt der oberen Oberfläche des Gate-Isolierfilms, der nicht mit der unteren Gate-Elektrode in Kontakt ist, und die seitlichen Oberflächen des Gate-Isolierfilms abdeckt.
  • Eine weitere Ausführungsform betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst:
    einen Schritt des Ausbildens eines Gate-Isolierfilms, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, auf einem Substrat;
    einen Schritt des Ausbildens einer unteren Gate-Elektrode auf dem Gate-Isolierfilm;
    einen Schritt des Ausbildens einer oberen Gate-Elektrode auf der unteren Gate-Elektrode;
    einen Schritt des Strukturierens der oberen Gate-Elektrode und der unteren Gate-Elektrode;
    einen Schritt des Seitenätzens der unteren Gate-Elektrode, um eine durch die Beabstandung zwischen zwei einander gegenüberliegenden seitlichen Oberflächen der unteren Gate-Elektrode definierte zweite Breite zu reduzieren;
    einen Schritt des selektive Entfernens des Gate-Isolierfilms, sodass eine erste Breite des Gate-Isolierfilms in einer Richtung parallel zur zweiten Breite größer ist als die zweite Breite; und
    einen Schritt des Ausbildens einer ersten Abstandsschicht, sodass diese einen seitlichen Abschnitt und einen unteren Abschnitt der oberen Gate-Elektrode, eine seitliche Oberfläche der unteren Gate-Elektrode und einen freiliegenden Teil der oberen Oberfläche sowie die seitliche Oberfläche des Gate-Isolierfilms abdeckt.
  • Vorteile der Erfindung
  • Eine Zunahme der Vt eines Feldeffekttransistors kann unterdrückt werden, ohne die Herstellungskosten zu erhöhen. Es ist auch möglich, eine Halbleitervorrichtung bereitzustellen, die Miniaturisierung unterstützt.
  • Kurzbeschreibung der Zeichnungen
  • [1] ist eine Zeichnung, die der Beschreibung einer Halbleitervorrichtung in einer zweiten Ausführungsform dient.
  • [2] ist eine Zeichnung, die der Beschreibung einer Halbleitervorrichtung in einer dritten Ausführungsform dient.
  • [3] ist eine Zeichnung, die der Beschreibung eines Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [4] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [5] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [6] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [7] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [8] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [9] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [10] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [11] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [12] ist eine Zeichnung, die der Beschreibung des Verfahrens zur Herstellung der Halbleitervorrichtung in der dritten Ausführungsform dient.
  • [13] ist eine Zeichnung, die der Beschreibung der Probleme in einer Halbleitervorrichtung nach dem Stand der Technik dient.
  • [14] ist eine Zeichnung, die der Beschreibung der Probleme in einer Halbleitervorrichtung nach dem Stand der Technik dient.
  • Arten, die Erfindung auszuführen
  • Es werden nun unter Bezugnahme auf die Zeichnungen Arten beschrieben, die vorliegende Erfindung auszuführen. Diese Ausführungsformen sind konkrete Beispiele, die veranschaulicht werden, um ein eingehenderes Verständnis der vorliegenden Erfindung bereitzustellen, und die vorliegende Erfindung ist keineswegs auf diese konkreten Beispiele beschränkt. Ferner sind die gleichen Bezugszeichen den gleichen Elementen zugeordnet, und Erklärungen dazu sind ausgelassen oder vereinfacht. Sofern angemessen, werden Bezugszeichen bei identischen Elementen ausgelassen. Es gilt anzumerken, dass die in der folgenden Beschreibung verwendeten Zeichnungen schematisch sind und die Verhältnisse zwischen Länge, Breite und Dicke in jeder Zeichnung nicht zwangsläufig gleich sind, wie dies in der Realität der Fall wäre, und in manchen Fällen die Verhältnisse zwischen Länge, Breite und Dicke sowie z. B. die Schraffur nicht von Zeichnung zu Zeichnung übereinstimmen. Im folgenden Beispiel sind Bedingungen, wie z. B. Materialien und Ausdehnungen, die konkret dargestellt sind, lediglich als Beispiele angeführt.
  • Es versteht sich, dass in den hierin unten stehend beschriebenen Ausführungsformen die in den Patentansprüchen beschriebene „untere Gate-Elektrode” den Polysiliciumfilmen 511 und 512 entspricht, die Bestandteile der Gate-Elektrode 502 sind. Die in den Patentansprüchen beschriebene „obere Gate-Elektrode” entspricht dem Metallfilm 513, der ein Bestandteil der Gate-Elektrode 502 ist. Die „erste Abstandsschicht” und die „zweite Abstandsschicht”, die in den Patentansprüchen beschrieben sind, entsprechen dem Mantelfilm 551 bzw. dem Abstandsfilm 560. Die „erste verunreinigungsdiffundierte Schicht” und die „zweite verunreinigungsdiffundierte Schicht”, die in den Patentansprüchen beschrieben sind, entsprechen einer peripheren LDD-Region 103 und einer peripheren Source- und Drain-Region 104.
  • „Erste Breite”, „zweite Breite” und „dritte Breite” stehen für die Breiten (den Abstand zwischen zwei einander gegenüberliegenden seitlichen Oberflächen) des Gate-Isolierfilms 510, der unteren Gate-Elektroden (Polysiliciumfilme) 511 und 512 bzw. der oberen Gate-Elektrode (Metallfilm) 513 in einer Richtung, die senkrecht auf die Richtung ist, in die sie sich jeweils erstrecken, und die parallel zu dem Substrat verläuft. Bilden z. B. der Gate-Isolierfilm, die untere Gate-Elektrode und die obere Gate-Elektrode in einer Draufsicht betrachtet ein Rechteck, stehen die „erste Breite”, die „zweite Breite” und die „dritte Breite” jeweils für die Breiten in Richtung der kurzen Kanten des Gate-Isolierfilms, der unteren Gate-Elektrode und der oberen Gate-Elektrode.
  • Ferner steht „Einzelschichtfilmdicke der ersten Abstandsschicht” für die Dicke der ersten Abstandsschicht, wenn eine Einzelschicht der ersten Abstandsschicht auf einer Ebene ausgebildet wurde (Stufen ausgenommen).
  • (Erste Ausführungsform)
  • Eine Halbleitervorrichtung in einer ersten Ausführungsform ist mit einem planaren Feldeffekttransistor ausgestattet. Ein Gate-Isolierfilm des Feldeffekttransistors enthält ein Isoliermaterial mit einer hohen Dielektrizitätskonstante, ist mit einer oberen Oberfläche, einer unteren Oberfläche und zwei einander gegenüberliegenden seitlichen Oberflächen ausgestattet und weist eine durch die Beabstandung zwischen den beiden seitlichen Oberflächen definierte erste Breite auf. Eine Gate-Elektrode des Feldeffekttransistors ist mit einer unteren Gate-Elektrode, die einem Substrat mit der Einfügung des Gate-Isolierfilms gegenüberliegt, und einer oberen Gate-Elektrode, die die untere Gate-Elektrode bedeckt, ausgestattet. Die untere Gate-Elektrode weist in einer Richtung parallel zur ersten Breite eine zweite Breite auf, die geringer ist als die erste Breite. Ferner ist eine erste Abstandsschicht so bereitgestellt, dass sie einen Abschnitt der unteren Gate-Elektrode, einen Abschnitt der oberen Oberfläche des Gate-Isolierfilms, der nicht mit der unteren Gate-Elektrode in Kontakt ist, und die seitlichen Oberflächen des Gate-Isolierfilms abdeckt. Die dritte Breite der oberen Gate-Elektrode in einer Richtung parallel zur ersten Breite ist vorzugsweise größer als die Gesamtdicke der ersten Breite und das Doppelte der Einzelschichtfilmdicke der ersten Abstandsschicht. In anderen Worten gilt vorzugsweise die folgende Formel (1). (Dritte Breite) > erste Breite + (Einzelschichtfilmdicke der ersten Abstandsschicht) × 2 (1)
  • Ferner ist die Einzelschichtfilmdicke der ersten Abstandsschicht vorzugsweise zumindest gleich 1,4-mal der Dicke des Gate-Isolierfilms.
  • Bei dieser Halbleitervorrichtung ist die zweite Breite geringer als die erste Breite und wird daher eine Stufe zwischen dem Gate-Isolierfilm und der unteren Gate-Elektrode ausgebildet. Die Dicke der auf der Stufe ausgebildeten ersten Abstandsschicht, die die untere Gate-Elektrode und den Gate-Isolierfilm umfasst, kann daher größer gemacht werden als die Einzelschichtfilmdicke der ersten Abstandsschicht. Die erste Abstandsschicht auf der Stufe (die obere Oberfläche und die seitlichen Oberflächen des Gate-Isolierfilms) ist vorzugsweise dicker als der Gate-Isolierfilm. Daher ist es im Zuge der Herstellung des Feldeffekttransistors möglich zu unterbinden, dass Oxidationsmittel aus den Endabschnitten des Gate-Isolierfilms eindringt und das Auftreten von Oxidation in der Umgebung der Endabschnitte des Gate-Isolierfilms verursacht und so Oxide erzeugt. Folglich kann eine Zunahme der Vt des Feldeffekttransistors wirksam unterbunden werden. Ferner ist ein Schritt des Abscheidens eines Siliciumdioxidfilms, wie er z. B. zum Einsatz kommt, wenn der Mantelfilm 551' in 14, der den Siliciumnitridfilm und den Siliciumdioxidfilm umfasst, eingesetzt wird, unnötig und können somit die Herstellungskosten reduziert werden. Ferner wird die erste Abstandsschicht auf der Stufe von selbst gleichmäßig dick gemacht. Es ist daher nicht nötig, die Einzelschichtfilmdicke der ersten Abstandsschicht zu erhöhen, und abträgliche Wirkungen auf die Ausbildung anderer Stellen in der Halbleitervorrichtung können selbst dann unterbunden werden, wenn die Halbleitervorrichtung miniaturisiert ist. Folglich ist es möglich, eine Halbleitervorrichtung bereitzustellen, die Miniaturisierung unterstützt.
  • (Zweite Ausführungsform)
  • Die Halbleitervorrichtung in einer zweiten Ausführungsform betrifft einen DRAM (dynamischen Direktzugriffsspeicher), bei dem HKMG-Transistoren in einer peripheren Schaltungsregion ausgebildet sind und Bit-Leitungen und Speicherzellen in einer Speicherzellenregion ausgebildet sind. In dem HKMG-Transistor enthält der Gate-Isolierfilm ein Isoliermaterial mit hoher Dielektrizitätskonstante und umfasst die Gate-Elektrode einen Metallfilm, aber seine Grundkonfiguration ist gleich wie jene des Feldeffekttransistors in der ersten Ausführungsform. Daher ist in der Halbleitervorrichtung in dieser Ausführungsform die erste Abstandsschicht auf der Stufe ausgebildet, die die untere Gate-Elektrode und den Gate-Isolierfilm umfasst. Ferner sind die Bit-Leitungen aus dem gleichen Material ausgebildet wie ein Abschnitt der Gate-Elektrode des HKMG-Transistors und ist die erste Abstandsschicht auch auf den einander gegenüberliegenden seitlichen Oberflächen der Bit-Leitungen bereitgestellt.
  • In dieser Ausführungsform:
    • (1) ist die Dicke der ersten Abstandsschicht auf der Stufe, die die untere Gate-Elektrode und den Gate-Isolierfilm in der peripheren Schaltungsregion umfasst, größer als die Dicke der ersten Abstandsschicht auf den seitlichen Oberflächen der Bit-Leitungen.
    • (2) ist die zweite Breite der unteren Gate-Elektrode in der peripheren Schaltungsregion geringer als die dritte Breite der oberen Gate-Elektrode in einer Richtung parallel zur ersten Breite.
  • Die Eigenschaften der Halbleitervorrichtung in dieser Ausführungsform werden nun im Detail unter Bezugnahme auf 1 beschrieben. Die 1A bis C stehen jeweils für Querschnitte durch die Gate-Elektroden 502 der in der peripheren Schaltungsregion angeordneten HKMG-Transistoren, betrachtet in der Richtung, in der die beiden seitlichen Oberflächen der Gate-Elektrode einander zugewandt sind (im Folgenden als „Richtung 10” beschrieben). 1A zeigt einen Fall, in dem die Breite (die erste Breite) W1 des Gate-Isolierfilms 510 in Richtung 10 geringer ist als die Breite (die dritte Breite) W3 der oberen Gate-Elektrode (Metallfilm 513) in Richtung 10. 1B zeigt einen Fall, in dem die dritte Breite W3 und die erste Breite W1 gleich sind, und 1C zeigt einen Fall, in dem die erste Breite W1 größer ist als die dritte Breite W3.
  • Es gilt anzumerken, dass in den 1A bis 1C der Gate-Isolierfilm 510, die Gate-Elektrode 502 und die erste Abstandsschicht 551 z. B. der HKMG-Transistoren in der peripheren Schaltungsregion abgebildet und andere Strukturen, wie z. B. die Speicherzellenregion, weggelassen sind. Ferner ist die Gate-Elektrode 502 aus den Polysiliciumfilmen 511 und 512, dem Metallfilm 513 ausgebildet und die Polysiliciumfilme 511 und 512 entsprechen der unteren Gate-Elektrode und der Metallfilm 513 entspricht der oberen Gateelektrode. Der Mantelfilm 551 entspricht der ersten Abstandsschicht.
  • In jeder der Strukturen in den 1A bis 1C weist der Gate-Isolierfilm 510 eine obere Oberfläche 510a, eine untere Oberfläche 510b und zwei einander gegenüberliegende seitliche Oberflächen 510c auf und ist in Kontakt mit einem Halbleitersubstrat 100 an der unteren Oberfläche 510b. Die Polysiliciumfilme 511 und 512 liegen dem Halbleitersubstrat 100 mit der Einfügung des Gate-Isolierfilms 510 gegenüber. Der Metallfilm 513 deckt die Polysiliciumfilme 511 und 512 ab und weist einen oberen Abschnitt 513a, einen unteren Abschnitt 513b und zwei einander gegenüberliegende seitliche Abschnitte 513c auf.
  • In den 1A und 1B ist der Mantelfilm 551 so bereitgestellt, dass er die seitlichen Abschnitte 513c des Metallfilms 513, einen Abschnitt des unteren Abschnitts 513b des Metallfilms 513, Abschnitte der Polysiliciumfilme 511 und 512, einen Abschnitt der oberen Oberfläche 510a des Gate-Isolierfilms 510, der nicht mit dem Polysiliciumfilm 511 in Kontakt ist, und die seitlichen Oberflächen 510c des Gate-Isolierfilms 510 abdeckt.
  • Es wird nun unter Bezugnahme auf 1B ein Verfahren zur Herstellung der Halbleitervorrichtung in dieser Ausführungsform beschrieben.
  • Zunächst werden, wie in 1B dargestellt, angestrebte Strukturen in der Speicherzellenregion und der peripheren Schaltungsregion ausgebildet, woraufhin der Gate-Isolierfilm 510 in der peripheren Schaltungsregion ausgebildet wird. Die Polysiliciumfilme 511 und 512, der Metallfilm 513 und ein Maskenisolierfilm 514 werden dann nacheinander in der Speicherzellenregion und der peripheren Schaltungsregion ausgebildet. Der Maskenisolierfilm 514 wird so strukturiert, dass eine Hartmaske entsteht, woraufhin die Polysiliciumfilme 511 und 512 und der Metallfilm 513 nacheinander durch Ätzen unter Verwendung der Hartmaske zu den Formen der Bit-Leitungen und der Gate-Elektrode 502 verarbeitet werden. Ferner wird der Gate-Isolierfilm 510 auch durch Ätzen bearbeitet. Während dieses Ätzens wird das Ätzen unter Einsatz von Bedingungen (hochisotropen Ätzbedingungen) durchgeführt, wonach die Polysiliciumfilme 511 und 512 nicht nur in vertikaler Richtung, sondern auch in horizontaler Richtung geätzt werden. Zu diesem Zeitpunkt wird die Hartmaskenstruktur so gesetzt, dass die Beabstandung zwischen den Gate-Elektroden 502 in der peripheren Schaltungsregion größer ist als die Beabstandung zwischen den Bit-Leitungen in der Speicherzellenregion. Aufgrund dieser Differenz zwischen den Dichten der Strukturen der Bit-Leitungen und der Gate-Elektroden 502 werden der Polysiliciumfilm 512, der die Bit-Leitungen ausbildet, und Bit-Leitungsverschlüsse (die allesamt nicht in den Zeichnungen dargestellt sind) nicht in horizontaler Richtung geätzt. Im Gegensatz dazu werden die Polysiliciumfilme 511 und 512, die die Gate-Elektroden 502 in der peripheren Schaltungsregion bilden, in horizontaler Richtung geätzt und werden schmäler. So wird die zweite Breite der Polysiliciumfilme 511 und 512 geringer als die dritte Breite des Metallfilms 513. Ferner wird eine Stufe 11 ausgebildet, die den Gate-Isolierfilm 510 und die Polysiliciumfilme 511 und 512 umfasst.
  • Dann wird der Mantelfilm (erste Abstandsschicht) 551 auf der Speicherzellenregion und der peripheren Schaltungsregion ausgebildet, woraufhin der Mantelfilm 551 auf der peripheren Schaltungsregion rückgeätzt wird. Hier in der Speicherzellenregion sind die Breite des Metallfilms 513 und die Breite des Polysiliciumfilms 512 im Wesentlichen gleich. Daher ist auch die Dicke des an den seitlichen Oberflächen der Bit-Leitungen ausgebildeten Mantelfilms im Wesentlichen die gleiche Dicke wie jene des Einzelschichtfilms des Mantelfilms 551. Indessen bleibt in der peripheren Schaltungsregion der Mantelfilm 511 nach der Rückätzung in einer L-Form auf der Stufe 11, da die Stufe 11, die den Gate-Isolierfilm 510 und die Polysiliciumfilme 511 und 512 umfasst, ausgebildet wurde. In anderen Worten ist der Mantelfilm 551 so bereitgestellt, dass er die seitlichen Abschnitte 513c des Metallfilms 513, einen Abschnitt des unteren Abschnitts 513b des Metallfilms 513, Abschnitte der Polysiliciumfilme 511 und 512, einen Abschnitt der oberen Oberfläche 510a des Gate-Isolierfilms 510, der nicht mit dem Polysiliciumfilm 511 in Kontakt ist, und die seitlichen Oberflächen 510c des Gate-Isolierfilms 510 abdeckt.
  • Folglich kann die Dicke des Mantelfilms 511 auf der Stufe 11 größer gemacht werden als die Dicke (Einzelschichtfilmdicke) des auf den seitlichen Oberflächen der Bit-Leitungen ausgebildeten Mantelfilms. Daher ist es möglich zu unterbinden, dass Oxidationsmittel aus den Endabschnitten des Gate-Isolierfilms 510 eindringt und das Eintreten von Oxidation in der Umgebung der Endabschnitte des Gate-Isolierfilms 510 verursacht und so Oxide erzeugt. Folglich kann eine Zunahme der Vt des HKMG-Transistors unterbunden werden. Ferner ist ein Schritt des Abscheidens eines Siliciumdioxidfilms, wie er z. B. zum Einsatz kommt, wenn der Mantelfilm 551' in 14, der den Siliciumnitridfilm und den Siliciumdioxidfilm umfasst, eingesetzt wird, unnötig und können somit die Herstellungskosten reduziert werden. Ferner wird die erste Mantelschicht 551 auf der Stufe 11 von selbst gleichmäßig dick gemacht. Es ist daher nicht nötig, die Einzelschichtfilmdicke der Mantelschicht 551 zu erhöhen, und abträgliche Wirkungen auf die Ausbildung anderer Stellen in der Halbleitervorrichtung können selbst dann unterbunden werden, wenn die Halbleitervorrichtung miniaturisiert ist. Folglich ist es möglich, eine Halbleitervorrichtung bereitzustellen, die Miniaturisierung unterstützt.
  • Hier bildet sich, wenn die erste Breite des Gate-Isolierfilms 510 geringer ist als die dritte Breite des Metallfilms 513, wie in 1A dargestellt, auf der Stufe 11 ein großer L-förmiger Abschnitt des Mantelfilms 551 und kann die Dicke des Mantelfilms 551 auf der Stufe 11 erhöht werden. Folglich kann eine Zunahme der Vt des HKMG-Transistors wirksamer unterdrückt werden als in dem Fall in 1B.
  • Indessen wird, wenn die erste Breite des Gate-Isolierfilms 510 größer ist als die dritte Breite des Metallfilms 513, wie in 1C dargestellt, der Mantelfilm 551 auf der Stufe 11 dünner oder kann beseitigt werden. In diesem Fall ist es schwierig, Oxidationsmitteldurchdringung zu unterbinden.
  • Zu bevorzugen ist daher, die Ätzbedingungen so einzustellen, dass die erste Breite des Gate-Isolierfilms 510 gleich ist wie die dritte Breite des Metallfilms 513 oder geringer ist als die dritte Breite.
  • (Dritte Ausführungsform)
  • Es wird nun unter Bezugnahme auf 2 eine Halbleitervorrichtung in dieser Ausführungsform beschrieben. 2A ist eine Draufsicht, die die Anordnung der Hauptteile eines DRAM 1 zeigt, der die Halbleitervorrichtung in dieser Ausführungsform ist, und 2B ist eine Querschnittsansicht in A-A-Richtung in 2A. In 2A sind Bestandteile, wie z. B. Bit-Leitungen 501 in einer Speicherzellenregion 2 und Gate-Elektroden 502 in einer peripheren Schaltungsregion 3, transparent gezeichnet, sodass die Strukturen darunter sichtbar sind. Ferner zeigt 2A nur die Hauptstrukturen.
  • Wie in den 2A und 2B dargestellt, sind die Speicherzellenregion 2 und die zur Speicherzellenregion 2 benachbarte periphere Schaltungsregion 3 auf einem Halbleitersubstrat 100 angeordnet.
  • Zunächst werden, wie in den 2A und 2B dargestellt, in der Speicherzellenregion 2 speicherzellenaktive Regionen 101 in Form von Parallelogrammen ausgebildet, in denen das Halbleitersubstrat 100 mithilfe von Elementisolierungsregionen 200 in einer gegenüber der X-Richtung geneigten X'-Richtung und in Y-Richtung geteilt ist. Um das weiter auszuführen: Die speicherzellenaktiven Regionen 101 sind auf sich wiederholende Weise in X'-Richtung und Y-Richtung angeordnet, wodurch sie die Elementisolierungsregionen 200 sandwichartig einschließen. Zwei Gate-Isolierfilme (die in der Zeichnung nicht dargestellt sind) und zwei eingebettete Wortleitungen 300 sind sich in Y-Richtung erstreckend angeordnet und überspannen eine Vielzahl der speicherzellenaktiven Regionen 101, die in Y-Richtung ausgerichtet sind, und die Elementisolierungsregionen 200 zwischen den speicherzellenaktiven Regionen 101 so, dass sie jede speicherzellenaktive Region 101 in drei gleiche Teile teilen. Es besteht keine besondere Einschränkung hinsichtlich des für den Gate-Isolierfilms verwendeten Materials, aber ein Siliciumdioxidfilm oder dergleichen kann verwendet werden. Es besteht keine besondere Einschränkung hinsichtlich des für die eingebetteten Wortleitungen 300 verwendeten Materials, aber ein Metallfilm oder ein laminierter Film, der einen Barrieremetallfilm oder einen Metallfilm umfasst, oder dergleichen kann verwendet werden. Ferner befindet sich die obere Oberfläche der eingebetteten Wortlinien 300 weiter unten als die Hauptoberfläche des Halbleitersubstrats 100, und ein Abdeckungsisolierfilm, der in den Zeichnungen nicht dargestellt ist, ist an der oberen Oberfläche der eingebetteten Wortleitungen 300 angeordnet.
  • Auf dem Halbleitersubstrat 100 in der Speicherzellenregion 2 ist ein Bit-Kontaktzwischenschichtfilm 610 bereitgestellt. Die Bit-Leitungen 501 sind mit der Einfügung eines ersten Zwischenschichtisolierfilms 600 angeordnet, der sich in X-Richtung so erstreckt, dass er in X-Richtung eine Vielzahl der Teile (zentralen Teile) der speicherzellenaktiven Regionen 101 zwischen den beiden eingebetteten Wortleitungen 300 verbindet, wobei die speicherzellenaktiven Regionen 101 durch die beiden eingebetteten Wortleitungen 300 in drei gleiche Teile geteilt sind. In anderen Worten sind die Bit-Leitungen 501 mit einer bestimmten Beabstandung auf sich wiederholende Weise in der Speicherzellenregion 2 angeordnet. Die Bit-Leitungen 501 sind aus einem Polysiliciumfilm 512 und einem Metallfilm 513 ausgebildet und mit den zentralen Teilen der speicherzellenaktiven Regionen 101 mithilfe von Bit-Leitungsverschlüssen 505 verbunden, die Polysiliciumfilme umfassen. Ein Maskenisolierfilm 514, der ein Siliciumnitridfilm ist, ist an der oberen Oberfläche der Bit-Leitungen 501 bereitgestellt. Ein Mantelfilm 551, der ein Siliciumnitridfilm ist, und ein Mantelfilm 552, der ebenso ein Siliciumnitridfilm ist, sind an der seitlichen Oberflächen der Bit-Leitungen 501 bereitgestellt. Ferner sind beide seitlichen Teile der speicherzellenaktiven Regionen 101, in drei gleiche Teile geteilt durch die beiden eingebetteten Wortleitungen 300, mithilfe von Kondensatorkontakten, die in den Zeichnungen nicht dargestellt sind, mit Kondensatoren 800 verbunden.
  • Als nächstes sind, wie in den 2A und 2B dargestellt, rechteckige periphere schaltungsaktive Regionen 102, in denen das Halbleitersubstrat 100 mithilfe der Elementisolierungsregionen 200 in X-Richtung und Y-Richtung geteilt ist, in der peripheren schaltungsaktiven Region 3 angeordnet. Um das weiter auszuführen: Die peripheren schaltungsaktiven Regionen 102 sind auf sich wiederholende Weise in X-Richtung und Y-Richtung angeordnet, wodurch sie die Elementisolierungsregionen 200 sandwichartig einschließen. Es gilt anzumerken, dass die Form und die Art und Weise, wie die peripheren schaltungsaktiven Regionen 102 angeordnet sind, sich von den in 2 dargestellten unterscheiden kann. Die Gate-Elektroden 502 sind mit der Einfügung des Gate-Isolierfilms 510 sich in X-Richtung erstreckend angeordnet und überspannen eine Vielzahl der peripheren schaltungsaktiven Regionen 102, die in Y-Richtung ausgerichtet sind, und die Elementisolierungsregionen 200 zwischen den peripheren schaltungsaktiven Regionen 102 so, dass sie jede periphere schaltungsaktive Region 102 in zwei gleiche Teile teilen. Die Gate-Elektroden 502 weisen die gleiche Struktur auf wie in 1B in der hierin oben stehend beschriebenen zweiten Ausführungsform und sind aus einer unteren Gate-Elektrode, bei der es sich um die Polysiliciumfilme 511 und 512 handelt, und einer oberen Gate-Elektrode, die der Metallfilm 513 ist, ausgebildet. Ferner ist die zweite Breite der unteren Gate-Elektrode in der Richtung (Y-Richtung) der beiden seitlichen Oberflächen der oberen und der unteren Gate-Elektrode geringer als die erste Breite des Gate-Isolierfilms 510 in Y-Richtung und der dritten Breite in Y-Richtung der oberen Gate-Elektrode. So wird eine Stufe ausgebildet, die den Gate-Isolierfilm 510 und die untere Gate-Elektrode umfasst. Ferner ist die erste Breite des Gate-Isolierfilms 510 gleich wie die dritte Breite der oberen Gate-Elektrode.
  • Ein Mantelfilm (erste Abstandsschicht) 551, der ein Siliciumnitridfilm ist, ein Abstandsfilm (zweite Abstandsschicht) 560, der ein TEOS-(Tetraethylorthosilicat-)Film ist, und ein Mantelfilm 552, der ein Siliciumnitridfilm ist, sind an den einander gegenüberliegenden seitlichen Oberflächen der Gate-Elektroden 502 angeordnet. Der Abstandsfilm 560 ist so angeordnet, dass er den Mantelfilm 551 und eine periphere LDD-Region 103 in der Umgebung des Mantelfilms 551 abdeckt. Der Maskenisolierfilm 514, der ein Siliciumnitridfilm ist, ist auf dem Metallfilm 513 der Gate-Elektroden 502 bereitgestellt. Die Breite des Maskenisolierfilms 514 in Y-Richtung ist gleich der Breite des Metallfilms 513 in Y-Richtung.
  • Die peripheren LDD-(leicht dotierte Drain-)Regionen (die ersten verunreinigungsdiffundierten Schichten) 103 werden in den peripheren schaltungsaktiven Regionen 102 durch Implantieren einer Verunreinigung in die periphere schaltungsaktive Region 102 unter Verwendung des Maskenisolierfilms 514 und des Mantelfilms 551 als Maske angeordnet. Die peripheren LDD-Regionen 103 sind auf beiden Seiten des Gate-Isolierfilms 510 im Halbleitersubstrat 100 entlang der Mantelfilme 551 wie in einer Draufsicht betrachtet angeordnet. Ferner werden periphere Source- und Drain-(Source-Drain-)Regionen (zweite verunreinigungsdiffundierte Schichten) 104 in den peripheren schaltungsaktiven Regionen 102 durch Implantieren einer Verunreinigung in die peripheren schaltungsaktiven Regionen 102 unter Verwendung des Maskenisolierfilms 514, des Mantelfilms 551 und des Abstandsfilms 560 als Maske angeordnet. Die peripheren Source- und Drain-Regionen 104 sind auf beiden Seiten des Gate-Isolierfilms 510 im Halbleitersubstrat 100 entlang der Abstandsfilme 560 wie in einer Draufsicht betrachtet angeordnet. Feldeffekttransistoren werden in der peripheren Schaltungsregion 3 aus den Gate-Isolierfilmen 510, den Gate-Elektroden 502, den Maskenisolierfilmen 514, den peripheren LDD-Regionen 103, den peripheren Source- und Drain-Regionen 104, den Mantelfilmen 551 und 552 und den Abstandsfilmen 560 ausgebildet.
  • Wie in den 2A und 2B dargestellt, ist der erste Zwischenschichtisolierfilm 600 über der gesamten Oberfläche des Halbleitersubstrat 100 so angeordnet, dass er die Bit-Leitungen 501, die Mantelfilme 551 und die Mantelfilme 552 in der Speicherzellenregion 2 und die Gate-Elektroden 502, die Mantelfilme 551, die Abstandsfilme 560 und die Mantelfilme 552 in der peripheren Schaltungsregion 3 einbettet. Wie hierin weiter oben besprochen, sind in der Speicherzellenregion Kondensatorkontakte angeordnet, die in den Zeichnungen nicht dargestellt sind, den ersten Zwischenschichtisolierfilm 600 und den Bit-Kontaktzwischenschichtfilm 610 durchdringen und sich von den drei gleichen Teilen aus, in die die speicherzellenaktiven Regionen 101 in 2A durch die beiden eingebetteten Wortleitungen 300 geteilt sind, mit den beiden Teilen der speicherzellenaktiven Regionen 101 bis zum Äußeren der beiden eingebetteten Wortleitungen 300 verbinden. In der peripheren Schaltungsregion 3 sind periphere Kontakte 750 angeordnet, die den ersten Zwischenschichtisolierfilm 600 so durchdringen, dass sie sich mit den peripheren Source- und Drain-Regionen 104 verbinden. Die peripheren Kontakte 750 werden mit auf dem ersten Zwischenschichtisolierfilm 600 bereitgestellten peripheren Verdrahtungsleitungen 760 verbunden. Ferner sind ein Stopperfilm 780, der ein Siliciumnitridfilm ist, und ein (z. B. 1 μm) dicker zweiter Zwischenschichtisolierfilm 790 so angeordnet, dass sie die oberen Oberflächen des ersten Zwischenschichtisolierfilms 600 und der peripheren Verdrahtungsleitungen 760 abdecken.
  • In der Speicherzellenregion 2 sind Kondensatoren 800, die eine mit der oberen Oberfläche des Kondensatorkontakts verbundene untere Elektrode, ein kapazitiver Isolierfilm und eine obere Elektrode so angeordnet, dass sie den zweiten Zwischenschichtisolierfilm 790 und den Stopperfilm 780 durchdringen. Es gilt anzumerken, dass in dieser Ausführungsform die Kondensatoren 800 zylinderartige Kondensatoren sind, in denen der kapazitive Isolierfilm und die obere Elektrode nacheinander auf den seitlichen Innenwandoberflächen und der unteren Innenwandoberfläche der unteren Elektrode ausgebildet werden. Es besteht jedoch keine besondere Einschränkung hinsichtlich der Struktur der Kondensatoren 800, vorausgesetzt, dass diese in der Lage sind, elektrische Ladung zu akkumulieren. Beispielsweise können die Kondensatoren 800 auch kronenartige Kondensatoren sein, in denen der kapazitive Isolierfilm und die obere Elektrode nacheinander auf den seitlichen Innenwandoberflächen, den seitlichen Außenwandoberflächen und der unteren Innenwandoberfläche der unteren Elektrode ausgebildet werden. Die oberen Elektroden der Kondensatoren 800 sind mit einer Plattenelektrode 810 verbunden.
  • Ein dritter Zwischenschichtisolierfilm 900 ist auf dem zweiten Zwischenschichtisolierfilm 790 angeordnet. In der peripheren Schaltungsregion 3 sind Verdrahtungsleitungskontakte 910 bereitgestellt, die den Stopperfilm 780, den zweiten Zwischenschichtisolierfilm 790 und den dritten Zwischenschichtisolierfilm 900 so durchdringen, dass sie sich mit den peripheren Verdrahtungsleitungen 760 verbinden. Auf dem dritten Zwischenschichtisolierfilm 900 sind Verdrahtungsleitungen 920 so bereitgestellt, dass sie sich mit den Verdrahtungsleitungskontakten 910 verbinden. Ein Schutzisolierfilm 930 ist auf dem dritten Zwischenschichtisolierfilm 900 so angeordnet, dass er die Verdrahtungsleitungen 920 abdeckt.
  • So wie in der Halbleitervorrichtung in 1B in der zweiten Ausführungsform ist in der Halbleitervorrichtung in dieser Ausführungsform eine Stufe aus dem Gate-Isolierfilm 510 in der peripheren Schaltungsregion 3 und den Polysiliciumfilmen 511 und 512 ausgebildet. Der Mantelfilm (erste Abstandsschicht) 551 ist auf dieser Stufe bereitgestellt, daher kann die Dicke des Mantelfilms 551 selbstfluchtend größer gemacht werden als der an den seitlichen Oberflächen der Bit-Leitungen 501 ausgebildete Mantelfilm 551. Im Zuge der Herstellung der Halbleitervorrichtung in dieser Ausführungsform ist es daher möglich zu unterbringen, dass Oxidationsmittel aus den Endabschnitten des Gate-Isolierfilms 510 eindringt und dadurch Oxide im Gate-Isolierfilm 510 erzeugt. Folglich kann eine Zunahme der Vt der in der peripheren Schaltungsregion 3 angeordneten Feldeffekttransistoren wirksam unterbunden werden. Ferner ist ein Schritt des Abscheidens eines Siliciumdioxidfilms, wie z. B. des in 14 bei Einsatz des Mantelfilms 551', der den Siliciumnitridfilm und den Siliciumdioxidfilm umfasst, verwendeten, unnötig und können daher die Herstellungskosten reduziert werden. Da ferner der Mantelfilm 551 von selbst auf der Stufe gleichmäßig dick wird, ist es nicht nötig, die Einzelschichtfilmdicke des Mantelfilms 551 zu erhöhen und können abträgliche Wirkungen auf die Ausbildung anderer Stellen in der Halbleitervorrichtung selbst dann unterbunden werden, wenn die Halbleitervorrichtung miniaturisiert ist. Folglich ist es möglich, eine Halbleitervorrichtung bereitzustellen, die Miniaturisierung unterstützt.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung in dieser Ausführungsform wird nun unter Bezugnahme auf die 2 bis 12 beschrieben. Es gilt anzumerken, dass in den 3 bis 12 Figur A jeweils eine Draufsicht ist, Figur B eine Querschnittsansicht in A-A-Richtung in Figur A ist und Figur C eine vergrößerte Teilansicht des Teils C ist, den die gepunkteten Linien in der Querschnittsansicht in Figur B umgeben, und dass in manchen Fällen Figur A eine perspektivische Ansicht ist, die nur manche der Strukturen zeigt.
  • Zunächst werden, wie in 3 dargestellt, die Elementisolierungsregionen 200 in dem Halbleitersubstrat 100 unter Anwendung eines bekannten Verfahrens ausgebildet, um die Oberfläche des Halbleitersubstrats 100 in eine Vielzahl von speicherzellenaktiven Regionen 101 und ebenso eine Vielzahl peripherer schaltungsaktiver Regionen 102 zu teilen. Eine Verunreinigung mit dem entgegengesetzten Leitungstyp wird in jede speicherzellenaktive Region 101 durch Ionenimplantation implantiert, um verunreinigungsdiffundierte Schichten (die in den Zeichnungen nicht dargestellt sind) in den Oberflächen der speicherzellenaktiven Regionen 101 auszubilden. Gräben für eingebettete Wortleitungen werden in der Speicherzellenregion 2 so ausgebildet, dass jede speicherzellenaktive Region 101 in drei gleiche Teile geteilt wird. So werden auch die verunreinigungsdiffundierten Schichten in den Oberflächen der speicherzellenaktiven Regionen 101 in drei gleiche Teile geteilt. Gate-Isolierfilme (die in den Zeichnungen nicht dargestellt sind) werden auf den Innenwandoberflächen der Gräben durch thermische Oxidation der Innenwandoberflächen der Gräben ausgebildet. Ein leitfähiger Film und ein Isolierfilm werden dann so ausgebildet, dass die Gräben gefüllt werden. So werden die eingebetteten Wortleitungen 300 ausgebildet, die leitfähige Filme sind und Isolierfilme (die in den Zeichnungen nicht dargestellt sind) auf den eingebetteten Wortleitungen 300 abdecken. Das vervollständigt die Ausbildung von Zelltransistoren in der Speicherzellenregion 2, wobei die Zelltransistoren mit den Gate-Isolierfilmen, den eingebetteten Wortleitungen 300 und in den Oberflächen der speicherzellenaktiven Regionen 101 ausgebildeten Paaren von verunreinigungsdiffundierten Schichten ausgestattet sind. Es gilt anzumerken, dass zwei Zelltransistoren in jeder speicherzellenaktiven Region 101 ausgebildet sind und die zentrale verunreinigungsdiffundierte Schicht von den drei verunreinigungsdiffundierten Schichten, die durch die beiden Gräben jeweils in drei Teile geteilt sind, von den beiden Zelltransistoren gemeinsam benutzt wird. Der Bit-Kontaktzwischenschichtfilm 610 wird dann in einer vorgeschriebenen Region in der Speicherzellenregion 2 ausgebildet.
  • Der Gate-Isolierfilm 510, der ein Isoliermaterial mit hoher Dielektrizitätskonstante umfasst, wird dann an den Oberflächen der peripheren schaltungsaktiven Regionen 102 in der peripheren Schaltungsregion 3 ausgebildet. Dann wird der Polysiliciumfilm 511 auf den peripheren schaltungsaktiven Regionen 102 in der peripheren Schaltungsregion 3 ausgebildet. Öffnungen 620 werden in dem Bit-Kontaktzwischenschichtfilm 610 so ausgebildet, dass die zentralen Teile der speicherzellenaktiven Regionen 101, die durch die beiden eingebetteten Wortleitungen 300 in drei gleiche Teile geteilt wurden, freiliegen. Der Polysiliciumfilm 512, der Metallfilm 513 und der Siliciumnitridfilm 514 werden nacheinander auf dem Halbleitersubstrat 100 in der Speicherzellenregion 2 und der peripheren Schaltungsregion 3 ausgebildet. Der Siliciumnitridfilm 514 wird so strukturiert, dass eine Maskenisolierfilmstruktur ausgebildet wird. Zu diesem Zeitpunkt wird die Struktur des Maskenisolierfilms 514 so festgesetzt, dass die Beabstandung (die Beabstandung in Y-Richtung) zwischen den Gate-Elektroden 502 in der peripheren Schaltungsregion 3 größer ist als die Beabstandung (die Beabstandung in Y-Richtung) zwischen den Bit-Leitungen 501 in der Speicherzellenregion 2. Der Metallfilm 513, die Polysiliciumfilme 512 und 511 und der Gate-Isolierfilm 510 werden dann unter Verwendung der Struktur des Maskenisolierfilms 514 nacheinander geätzt. Für dieses Ätzen werden die Bedingungen (hochisotrope Ätzbedingungen) so festgelegt, dass, wenn die Polysiliciumfilme 511 und 512 geätzt werden, das Ätzen nicht nur in vertikaler Richtung der Polysiliciumfilme 511 und 512, sondern auch in horizontaler Richtung erfolgt. Zu diesem Zeitpunkt ist die Beabstandung zwischen den Strukturen für die Bit-Leitungen 501 kleiner als die Beabstandung zwischen den Strukturen für die Gate-Elektroden 502. Infolge dieser Differenz zwischen den Dichten der Strukturen für die Bit-Leitungen 501 und für die Gate-Elektroden 502 werden somit der Polysiliciumfilm 512, der die Bit-Leitungen 501 ausbildet, und Bit-Leitungsverschlüsse (die nicht in den Zeichnungen dargestellt sind) nicht in horizontaler Richtung geätzt. Im Gegensatz dazu werden die Polysiliciumfilme 511 und 512, die die Gate-Elektroden 502 in der peripheren Schaltungsregion 3 bilden, in horizontaler Richtung geätzt und werden schmäler. So wird die zweite Breite der Polysiliciumfilme (der unteren Gate-Elektrode) 511 und 512 in Y-Richtung kleiner gemacht als die erste Breite des Gate-Isolierfilms 510 in Y-Richtung und die dritte Breite des Metallfilms (der oberen Gate-Elektrode) 513 in Y-Richtung. So wird die Stufe 11 ausgebildet, die den Gate-Isolierfilm 510 und die unteren Gate-Elektroden 511 und 512 umfasst. Ferner werden die Bit-Leitungen 501, die den Polysiliciumfilm 512 und den Metallfilm 513 umfassen, in der Speicherzellenregion 2 ausgebildet und werden die Gate-Elektroden 502, die die Polysiliciumfilme 511 und 512 und den Metallfilm 513 umfassen, in der peripheren Schaltungsregion 3 ausgebildet.
  • Wie in 4 dargestellt, wird der Mantelfilm 551, der ein Siliciumnitridfilm ist, mittels CVD über der gesamten Oberfläche des Halbleitersubstrats 100 in der Speicherzellenregion 2 und der peripheren Schaltungsregion 3 so abgeschieden, dass er die Bit-Leitungen 501 und die Gate-Elektroden 502 abdeckt.
  • Wie in 5 dargestellt, wird ein bekanntes lithographisches Verfahren angewandt, um einen Photolackfilm 91a auf dem Halbleitersubstrat 100 so auszubilden, dass dieser die Speicherzellenregion 2 abdeckt. Der Mantelfilm 551 wird unter Verwendung des Photolackfilms 91a als Maske rückgeätzt, wodurch der Mantelfilm 551 so zurückbleibt, dass er mit den seitlichen Oberflächen der Gate-Elektroden 502 in Kontakt ist. Wie hierin oben stehend besprochen, bleibt zu diesem Zeitpunkt der Mantelfilm 551, da die Stufe 11, die den Gate-Isolierfilm 510 und die unteren Gate-Elektroden 511 und 512 umfasst, auf dem Halbleitersubstrat in der peripheren Schaltungsregion 3 ausgebildet wurde, in L-Form auf der Stufe 11 bleibt. Die Dicke des Mantelfilms 551 auf der Stufe 11 kann daher größer gemacht werden als jene des Mantelfilms 551 auf den seitlichen Oberflächen der Bit-Leitungen 501 in der Speicherzellenregion 2. Um das weiter auszuführen: Die Dicke des Mantelfilms 551 auf den Endabschnitten (der freiliegenden oberen Oberfläche und den seitlichen Oberflächen; der oberen Oberfläche, die nicht mit dem Polysiliciumfilm 511 in Kontakt ist, und den seitlichen Oberflächen) des Gate-Isolierfilms 510 kann von selbst größer gemacht werden. Auf diesem Wege werden ein Eindringen von Oxidationsmittel in den Gate-Isolierfilm 510 und Oxidation in der Umgebung der Endabschnitte des Gate-Isolierfilms 510 beseitigt, daher kann eine Zunahme der Vt der Feldeffekttransistoren in der peripheren Schaltungsregion 3 unterdrückt werden. Eine Verunreinigung mit der den peripheren schaltungsaktiven Regionen 102 entgegengesetzten Eigenschaft wird dann mittels Ionenimplantation unter Verwendung des Photolackfilms 91a sowie des Maskenisolierfilms 514 und des Mantelfilms 551 auf der peripheren Schaltungsregion 3 als Maske in die peripheren schaltungsaktiven Regionen 102 implantiert, um die peripheren LLD-Regionen 103 auszubilden.
  • Wie in 6 dargestellt, wird der Photolackfilm 91a dann entfernt, woraufhin der Abstandsfilm 560, z. B. ein TEOS-BPSG-Film, mittels CVD über der gesamten Oberfläche des Halbleitersubstrats 100, einschließlich der oberen Oberflächen und der durch die Mantelfilme 551 abgedeckten seitlichen Oberflächen der Bit-Leitungen 501 und der Gate-Elektroden 502, abgeschieden wird. Da die Lücken zwischen den Bit-Leitungen 501 in der Speicherzellenregion 2 schmal sind, werden sie durch den Abstandsfilm 560 im Wesentlichen ausgefüllt.
  • Der Abstandsfilm 560 wird dann mittels Rückätzens entfernt, wie in 7 dargestellt. Zu diesem Zeitpunkt werden die Bedingungen so festgelegt, dass die Teile des Abstandsfilms 560 in Kontakt mit den Bit-Leitungen 501 in der Speicherzellenregion 2 und die Teile des Abstandsfilms 560 in Kontakt mit den seitlichen Oberflächen der Gate-Elektroden 502, die durch die Mantelfilme 551 abgedeckt sind, bleiben. In anderen Worten ist in der Speicherzellenregion 2 die Beabstandung zwischen den Bit-Leitungen 501 klein, daher sind benachbarte Abstandsfilme 560 miteinander in Kontakt und somit die Lücken zwischen den Bit-Leitungen 501 durch den Mantelfilm 551 und den Abstandsfilm 560 ausgefüllt.
  • Als nächstes wird, wie in 8 dargestellt, die Speicherzellenregion 2 unter Verwendung eines Photolackfilms 91b geschützt und wird eine Verunreinigung mit der den peripheren schaltungsaktiven Regionen 102 entgegengesetzten Eigenschaft mittels Ionenimplantation unter Verwendung des Maskenisolierfilms 514, des Mantelfilms 551 und des Abstandsfilms 560 als Maske in größerer Menge als in den peripheren LDD-Regionen 103 in die peripheren Schaltungsaktiven Regionen 102 implantiert, um die peripheren Source- und Drain-Regionen 104 auszubilden.
  • Wie in 9 dargestellt, wird dann der Photolackfilm 91b entfernt, woraufhin die periphere Schaltungsregion 3 unter Verwendung eines Photolackfilms 91c geschützt wird und die Abstandsfilme 560 zwischen den seitlichen Oberflächen der Bit-Leitungen 501 mittels Rückätzens entfernt werden. Es gilt anzumerken, dass die Rückätzbedingungen zu diesem Zeitpunkt auf solche Bedingungen festgelegt sind, wonach die Teile des Mantelfilms 551 in Kontakt mit den seitlichen Oberflächen der Bit-Leitungen 501 bleiben.
  • Wie in 10 dargestellt, wird dann der Photolackfilm 91c entfernt, woraufhin der Mantelfilm 552, der ein Siliciumnitridfilm ist, mittels CVD über der gesamten Oberfläche des Halbleitersubstrats 100 in der Speicherzellenregion 2 und der peripheren Kontaktregion 3 abgeschieden wird.
  • Wie in 11 dargestellt, wird der ersten Zwischenschichtisolierfilm 600, z. B. ein Siliciumdioxidfilm, mittels CVD oder SOD-Aufbringung über der gesamten Oberfläche des Halbleitersubstrats 100 in der Speicherzellenregion 2 und der peripheren Schaltungsregion 3 abgeschieden. Falls SOD-Aufbringung angewandt wird, wird die SOD zu diesem Zeitpunkt mittels Wärmebehandlung modifiziert, um einen Siliciumdioxidfilm zu erhalten.
  • Der erste Zwischenschichtisolierfilm 600 wird dann mittels CMP poliert, damit er flach wird, wie in 12 dargestellt. Zu diesem Zeitpunkt wird das CMP durchgeführt, bis die Mantelfilme 552 auf den Bit-Leitungen 501 und den Gate-Elektroden 502 freiliegen.
  • Als nächstes werden, wie in 2 dargestellt, die Mantelfilme 552 und der erste Zwischenschichtisolierfilm 600 mittels CMP oder Rückätzen weiter entfernt, bis der Maskenisolierfilm 514 freiliegt. Bekannte Verfahren werden angewandt, um die peripheren Kontakte 750, die den ersten Zwischenschichtisolierfilm 600 durchdringen und sich mit den peripheren Source- und Drain-Regionen 104 verbinden, und die Kondensatorkontakte (die in den Zeichnungen nicht dargestellt sind), die den ersten Zwischenschichtisolierfilm 600 durchdringen und sich mit den beiden Seitenteilen der speicherzellenaktiven Regionen 102 verbinden, auszubilden. Dann werden bekannte Verfahren angewandt, um die peripheren Verdrahtungsleitungen 760, die mit den peripheren Kontakten 750 in der peripheren Schaltungsregion 3, verbunden sind, den Stopperfilm 780 und den zweiten Zwischenschichtisolierfilm 790 auszubilden. Bekannte Verfahren werden angewandt, um die Kondensatoren 800 auszubilden, die den Stopperfilm 780 und den zweiten Zwischenschichtisolierfilm 790 durchdringen und sich mit den Kondensatorkontakten verbinden, die in den Zeichnungen nicht dargestellt sind. Dann wird die Plattenelektrode 810 auf dem zweiten Zwischenschichtisolierfilm 790 so ausgebildet, dass sie mit den oberen Elektroden der Kondensatoren 800 verbunden ist. Dann wird der dritte Zwischenschichtisolierfilm 900 so ausgebildet, dass er den zweiten Zwischenschichtisolierfilm 790 abdeckt, woraufhin die Verdrahtungsleitungskontakte 910, die den Stopperfilm 780, den zweiten Zwischenschichtisolierfilm 790 und den dritten Zwischenschichtisolierfilm 900 durchdringen, so ausgebildet werden, dass sie sich mit den peripheren Verdrahtungsleitungen 760 verbinden. Die Verdrahtungsleitungen 920 werden auf dem dritten Zwischenschichtisolierfilm 900 so ausgebildet, dass sie sich mit den Verdrahtungsleitungskontakten 910 verbinden, woraufhin der Schutzisolierfilm 930 so ausgebildet wird, dass er den dritten Zwischenschichtisolierfilm 900 abdeckt. Das vervollständigt die Halbleitervorrichtung 1 in dieser Ausführungsform.
  • Es gilt anzumerken, dass in der ersten bis zur dritten hierin oben stehend beschriebenen Ausführungsform keine besondere Einschränkung hinsichtlich des für den Metallfilm 513, der die oberen Gate-Elektroden ausbildet verwendeten Materials vorliegt, vorausgesetzt, es funktioniert als Gate-Elektrode. Zumindest ein aus der aus einem Titansilicidfilm, einem Wolframsilicidfilm, einem Titannitridfilm und einem Wolframfilm bestehenden Gruppe ausgewählter Film kann z. B. als Metallfilm 513 verwendet werden. Ferner liegt keine besondere Einschränkung hinsichtlich des in dem Gate-Isolierfilm 510 enthaltenen Isoliermaterials mit hoher Dielektrizitätskonstante vor, vorausgesetzt, dass er eine höhere Dielektrizitätskonstante aufweist als Siliciumdioxid, beispielsweise kann aber zumindest ein aus der aus HfSiON, ZrO2, Ta2O5, Nb2O5, ScO3, Y2O3, La2O3, CeO3, Pr2O3, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3 Er2O3, Tm2O3, Yb2O3 und Lu2O3 bestehenden Gruppe ausgewähltes Isoliermaterial verwendet werden.
  • Bezugszeichenliste
    • 1
    DRAM-Halbleitervorrichtung
    2
    Speicherzellenregion
    3
    Periphere Schaltungsregion
    11
    Stufe
    91a, 91b, 91c
    Photolackfilm
    100
    Halbleitersubstrat
    101
    Speicherzellenaktive Region
    102
    Periphere schaltungsaktive Region
    103
    Periphere LDD-(leicht dotierte Drain-)Region
    104
    Periphere Source- und Drain-Region
    200
    Elementisolierungsregion
    300
    Eingebettete Wortleitung
    501
    Bit-Leitung
    502
    Gate-Elektrode
    505
    Bit-Leitungsstopper
    510
    Gate-Isolierfilm
    511
    Polysiliciumfilm
    512
    Polysiliciumfilm
    513
    Metallfilm
    514
    Maskenisolierfilm
    550
    Mantelschicht
    551
    Mantelfilm
    551'
    Mantelfilm
    552
    Mantelfilm
    560
    Abstandsfilm
    600
    Erster Zwischenschichtisolierfilm
    610
    Bit-Kontaktzwischenschichtfilm
    620
    Öffnung
    750
    Peripherer Kontakt
    760
    Periphere Verdrahtungsleitung
    780
    Stopperfilm
    790
    Zweiter Zwischenschichtisolierfilm
    800
    Kondensator
    810
    Plattenelektrode
    900
    Dritter Zwischenschichtisolierfilm
    910
    Verdrahtungsleitungskontakt
    920
    Verdrahtungsleitung
    930
    Schutzisolierfilm
    D1
    Oxid

Claims (11)

  1. Halbleitervorrichtung, ausgestattet mit einem Feldeffekttransistor, die Folgendes umfasst: einen Gate-Isolierfilm, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, der mit einer oberen Oberfläche, einer unteren Oberfläche und zwei einander gegenüberliegenden seitlichen Oberflächen ausgestattet ist, der an der unteren Oberfläche mit einem Substrat in Kontakt ist und der eine durch die Beabstandung zwischen den beiden seitlichen Oberflächen definierte erste Breite aufweist; eine untere Gate-Elektrode, die dem Substrat mit der Einfügung eines Abschnitts des Gate-Isolierfilms gegenüberliegt und eine zweite Breite, die geringer ist als die erste Breite, in einer Richtung parallel zur ersten Breite aufweist; eine obere Gate-Elektrode, die die untere Gate-Elektrode bedeckt, ist mit einem oberen Abschnitt, einem unteren Abschnitt und zwei einander gegenüberliegenden seitlichen Abschnitten ausgestattet und weist eine dritte Breite in einer Richtung parallel zur ersten Breite auf; und eine erste Abstandsschicht, die die seitlichen Abschnitte der oberen Gate-Elektrode, einen Abschnitt des unteren Abschnitts der oberen Gate-Elektrode, einen Abschnitt der unteren Gate-Elektrode, einen Abschnitt der oberen Oberfläche des Gate-Isolierfilms, der nicht mit der unteren Gate-Elektrode in Kontakt ist, und die seitlichen Oberflächen des Gate-Isolierfilms abdeckt.
  2. Halbleitervorrichtung nach Anspruch 1, worin die dritte Breite gleich ist wie die erste Breite oder größer ist als die erste Breite.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, worin die Dicke der ersten Abstandsschicht, die die obere Oberfläche und die seitlichen Oberflächen des Gate-Isolierfilms abdeckt, größer ist als die Dicke des Gate-Isolierfilms.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die auf der oberen Gate-Elektrode zusätzlich mit einem Maskenisolierfilm ausgestattet ist, der mit dem oberen Abschnitt in Kontakt ist und eine dritte Breite aufweist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, die mit entlang der ersten Abstandsschicht ausgebildeten ersten verunreinigungsdiffundierten Schichten in dem Substrat auf beiden Seiten des Gate-Isolierfilms bei Betrachtung in einer Draufsicht ausgestattet ist.
  6. Halbleitervorrichtung nach Anspruch 5, die mit Folgendem ausgestattet ist: einer zweiten Abstandsschicht, die die seitlichen Oberflächen der ersten Abstandsschicht abdeckt und die die ersten verunreinigungsdiffundierten Schichten in der Umgebung der ersten Abstandsschicht abdeckt; und entlang der zweiten Abstandsschicht ausgebildeten zweiten verunreinigungsdiffundierten Schichten in dem Substrat auf beiden Seiten des Gate-Isolierfilms bei Betrachtung in einer Draufsicht.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, die zusätzlich mit Folgendem ausgestattet ist: einem Zelltransistor mit einem Paar verunreinigungsdiffundierter Schichten; einem mit einer der verunreinigungsdiffundierten Schichten des Zelltransistors verbundenen Kondensator; und einer mit der anderen verunreinigungsdiffundierten Schicht des Zelltransistors verbundenen Bit-Leitung.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, worin die untere Gate-Elektrode mit einem Polysiliciumfilm ausgestattet ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, worin die obere Gate-Elektrode mit einem Metallfilm ausgestattet ist.
  10. Halbleitervorrichtung nach Anspruch 9, worin der Metallfilm zumindest einen aus einer aus einem Titansilicidfilm, einem Wolframsilicidfilm, einem Titannitridfilm und einem Wolframfilm bestehenden Gruppe ausgewählten Film umfasst.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst: einen Schritt des Ausbildens eines Gate-Isolierfilms, der ein Isoliermaterial mit hoher Dielektrizitätskonstante enthält, auf einem Substrat; einen Schritt des Ausbildens einer unteren Gate-Elektrode auf dem Gate-Isolierfilm; einen Schritt des Ausbildens einer oberen Gate-Elektrode auf der unteren Gate-Elektrode; einen Schritt des Strukturierens der oberen Gate-Elektrode und der unteren Gate-Elektrode; einen Schritt des Seitenätzens der unteren Gate-Elektrode, um eine durch die Beabstandung zwischen zwei einander gegenüberliegenden seitlichen Oberflächen der unteren Gate-Elektrode definierte zweite Breite zu reduzieren; einen Schritt des selektiven Entfernens des Gate-Isolierfilms, sodass eine erste Breite des Gate-Isolierfilms in einer Richtung parallel zur zweiten Breite größer ist als die zweite Breite; und einen Schritt des Ausbildens einer ersten Abstandsschicht, sodass diese einen seitlichen Abschnitt und einen unteren Abschnitt der oberen Gate-Elektrode, eine seitliche Oberfläche der unteren Gate-Elektrode und einen freiliegenden Teil der oberen Oberfläche sowie die seitliche Oberfläche des Gate-Isolierfilms abdeckt.
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