DE112012004167T5 - Auf Wafer-Ebene aufgebrachte Wärmesenke - Google Patents

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Abstract

Ein Verfahren zur Ausbildung einer Wärmesenke auf einem Halbleitergehäuse in einem Wafer-Level-Fertigungsstadium wird offenbart. Ein Halbleiterbauteile-Wafer wird, bevor eine Trennung in separate Bauteilgehäuse erfolgt, auf der einen Seite mit einer Harz-Metallfolie-Schicht beschichtet. Die Harz-Folie-Schicht wird mittels Laserablation bemustert, um die Orte der Wärmesenken zu definieren, und dann wird eine Wärmeleitpaste über die bemusterte Schicht aufgebracht. Die Wärmeleitpaste wird ausgehärtet, um die Wärmesenken zu bilden. Der Wafer kann dann zu Gehäusen zertrennt werden.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der provisorischen US-Patentanmeldung Seriennr. 61/543,472, eingereicht am 5. Oktober 2011, mit der Bezeichnung „Waver Level Applied Thermal Heat Sink”, deren Offenbarung hiermit durch Bezugnahme vollinhaltlich in das vorliegende Dokument aufgenommen wird.
  • HINTERGRUND DER OFFENBARUNG
  • Gebiet der Offenbarung
  • Die vorliegende Offenbarung betrifft generell eine Struktur und ein Verfahren für die Erzeugung von auf einem Chip befindlichen Wärmesenken für Anwendungen aktiver, passiver oder diskreter integrierter Schaltkreise, und zwar speziell für die Anwendung eingebetteter Chips in Leiterplatinen.
  • Stand der Technik
  • Halbleiter-Wafer bestehen aus mehreren Feldern von Bauelementen, die häufig als Chips oder Dies bezeichnet werden und die später in einzelne diskrete Bauteile getrennt werden, ein Prozess, der als „Vereinzelung” bekannt ist. Nach der Vereinzelung werden diese Chips weiter in ein Chipgehäuse integriert und dann bei einer Platinen-Endmontage für das spezielle Endprodukt auf eine Leiterplatine montiert. Ein relativ neues und gerade aufkommendes Verfahren besteht darin, das Ausbilden des Chipgehäuses und den Zusammenbau der Leiterplatine mit einem Prozess zu kombinieren, bei dem der Chip in eine Leiterplatine eingebettet wird.
  • Ein Zusammenstellen von umfangreiche Größe aufweisenden Leiterplatinen, die mehrere Leiterplatinen mit eingebetteten Chips aufweisen, in einem Step-and-Repeat-Format wird angestrebt, um größere Rationalisierungseffekte zu erzielen. Es wird auch angestrebt, die Bauteildichte zu vergrößern, um die Gehäusegesamtgrundfläche zu verringern.
  • Bei vielen Anwendungen passiver, aktiver oder diskreter Halbleiterschaltkreise ist es erwünscht, eine angemessene Wärmeableitung der Chipschaltkreise bereitzustellen, um eine optimale Leistungsfähigkeit des Chip, und des gesamten Systems zu gewährleisten. Die Wärmeableitung ermöglicht, dass der Chip seine Funktion bei gegebener Belastungsleistung effizienter erfüllen kann und ermöglicht eine größere Zuverlässigkeit dieses Chip sowie des benachbarten Chip und weiterer Bauteile, da Wärme generell die Leistungsfähigkeit der meisten Halbleiter beeinträchtigt.
  • Typischerweise wird eine auf einem Chip befindliche Wärmesenke dadurch erzielt, dass durch Elektroplattieren dicke Metalle von guter thermischer Leitfähigkeit, beispielsweise Kupfer oder eine Kupferlegierung, im gewünschten Heißpunkt-Gebiet auf den Chip aufgebracht werden. Dies unterstützt ein Ableiten von Wärme in das umgebende Gehäuse und in die Umgebung. Dieser Prozess wird typischerweise bei einem Halbleiter-Wafer entweder beim Gießen des Wafers oder bei der letzten Wafer-Level-Gehäuseausbildungs-Zuführeinrichtung durchgeführt. Jedoch bietet ein Prozess auf Wafer-Ebene beträchtliche Kostenvorteile, da bei den üblichen auf Wafer-Ebene (Wafer-Level) durchgeführten Fertigungsprozessschritten mehrere Wärmesenken gleichzeitig erzeugt werden können.
  • Wärmesenken können auch mit einer Post-Wafer-Bearbeitung auf einzelnen vereinzelten Bauteilen, Chips oder Dies in diskreter Weise angeordnet werden. Typischerweise werden auf einem Chip befindliche Wärmesenken mittels Kupferelektroplattierverfahren erzeugt. Jedoch werden durch Vergrößern des Plattiergebietes oder der Plattierdicke die Bearbeitungskosten erhöht. Somit ist es erwünscht, einen kostengünstigen, großvolumigen alternativen Prozess für großflächige Strukturen zu ermitteln.
  • Ein Wärmeableitungsmanagement mittels Wärmesenken ist besonders problematisch bei den neueren Anwendungen von eingebettete Chips aufweisenden Gehäusen, bei denen der Chip durch die Leiterplatine gekapselt ist. Polymermaterialien, die im Leiterplatinenkern und den nachfolgenden Aufbauschichten verwendet werden, haben typischerweise geringe Wärmeleitfähigkeit im Vergleich zu durch Plattieren aufgebrachten Metallen oder Metallfolien. Bei der Anwendung eines Einbettungschip ist der Chip durch ein oder mehrere Aufbauschichten von der Außenfläche der Leiterplatine getrennt, an der Luft oder aus Metall bestehende Wärmesenken unterstützend bei einem Wärmeableitungsmanagement wirken können. Daher ist ein eingebetteter Chip bei gegebener Belastungsleistung anfällig für höhere Betriebstemperaturen.
  • Bei der Anwendung eines gekapselten eingebetteten Chip kann es auch erforderlich sein, für eine angemessene Wärmeableitung sowohl zur Vorderseite als auch zur Rückseite des eingebetteten Bauteils zu sorgen, um unterstützend bei einer Ableitung von Wärme zur Oberfläche oder zu den Seiten der Leiterplatine zu wirken. Somit besteht ein Bedarf nach einem kostengünstigen Wafer-Level-Prozess, insbesondere bei dem eingebettete Chips oder Dies betreffenden Fertigungsprozess, durch den verbesserte Wärmeableitungsfähigkeiten bewerkstelligt werden.
  • INHALT DER OFFENBARUNG
  • Eine Ausführungsform eines Verfahrens zur Ausbildung eines Wafer-Level-Chip-Scale-Gehäuses mit Wärmeableitungsfähigkeit beinhaltet: Vorsehen eines ankommenden Wafer, der eine Rückseite aufweist; Aufbringen einer Harz-Folie-Schicht auf die Rückseite des Wafers; Bemustern der Harz-Folie-Schicht mittels Laserablation, um Orte von Wärmesenken zu erzeugen; Aufbringen einer Wärmeleitpaste auf die Rückseite des Wafers über und auf die bemusterte Harzfolie-Schicht; und Verfestigen der Wärmeleitpaste, um eine oder mehrere Wärmesenken auf dem Wafer auszubilden.
  • Eine weitere Ausführungsform beinhaltet weiter ein Ausbilden einer thermischen Durchkontaktierung auf einer oder mehreren der erstarrten Leitpasten. Der Prozess kann auch ein Einbetten des Wafer-Level-Chip-Scale-Gehäuses in ein eingebettete Chips aufweisendes Gehäuse beinhalten. Der Prozess kann auch ein Aufbringen einer Außenschicht über das Wafer-Level-Chip-Scale-Gehäuse in dem eingebettete Chips aufweisenden Gehäuse beinhalten. Der Prozess kann auch beinhalten, dass die Wärmesenke des Wafer-Level-Chip-Scale-Gehäuses durch die Außenschicht hindurch freigelegt wird. Die Wärmesenke kann auch mittels einer Durchkontaktierung durch die Außenschicht hindurch freigelegt sein. Eine externe diskrete Wärmesenke kann an der Wärmesenke des Wafer-Level-Chip-Scale-Gehäuses angebracht werden, um eine Wärmeableitung weiter zu verbessern.
  • Die leitende Paste ist vorzugsweise eine Metallpaste. Bei der Metallpaste kann es sich vorzugsweise um Kupfer, Zinn oder eine thermisch leitende Metalllegierung handeln. Die Harz-Folie-Schicht ist vorzugsweise eine Harz-Kupferfolien-Schicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ein besseres Verständnis der Offenbarung sowie der Merkmale und Ziele der Offenbarung, einschließlich der zuvor erwähnten, wird durch die folgende detaillierte Beschreibung ermöglicht. Diese Beschreibung nimmt Bezug auf die anliegenden Zeichnungen; diese zeigen:
  • 1 eine vereinfachte Seitenansicht eines herkömmlichen Wafer-Level-Chip-Scale-Gehäuses mit darauf befindlichen diskreten Bauteilen;
  • 2a–2e eine Darstellung des Aufbauprozesses eines herkömmlichen Wafer-Level-Chip-Scale-Gehäuses und einer herkömmlichen auf einem Chip befindlichen Wärmesenke, die in 1 gezeigt sind;
  • 3a–3d eine Darstellung des Aufbauprozesses der Wafer-Level-Chip-Scale-Gehäusebauform gemäß der vorliegenden Offenbarung, wobei die auf Wafer-Level aufgebrachte Wärmesenkenstruktur auf der Rückseite des Bauteils ausgebildet wird;
  • 4 eine schematische Schnittansicht des fertigen, eingebettete Chips aufweisenden Gehäuses mit einer offenen Oberflächen-Kavität für eine Wärmeableitung an die Umgebung; und
  • 5 eine schematische Querschnittansicht des in 4 gezeigten fertiggestellten Gehäuses mit weiteren durch eine Überschicht hindurch ausgebildeten Durchkontaktierungen, wobei eine zusätzliche externe Wärmesenkenstruktur installiert ist.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, um für eine grundlegendere Offenbarung zu sorgen. Es versteht sich jedoch für Fachleute, dass die offenbarte Technik ohne diese spezifischen Details ausgeführt werden kann. In einigen Fällen werden allgemein bekannte Merkmale nicht detailliert beschrieben, damit die offenbarte Technik nicht unklar wird.
  • Ausführungsformen gemäß der vorliegenden Offenbarung ermöglichen eine verbesserte Wärmeableitung. Dies ermöglicht, dass bei Anwendungen von eine Einbettungsleiterplatine aufweisenden Gehäusen bei verringerter thermischer Interaktion Bauteile näher beieinander platziert werden können. Außerdem kann diese verbesserte Wärmeableitung auf Chip-Ebene eine Chipverkleinerung ermöglichen, wobei dabei die gleiche Leistungsfähigkeit des Chip beibehalten wird.
  • 1 zeigt ein Chip-Scale-Gehäuse mit aktiven, passiven oder diskreten Bauteilen im Querschnitt. Das Chip-Scale-Gehäuse weist typische vorderseitige Schaltungsanordnungen 100 und freiliegende vorderseitige Kontaktpads 110 zur elektrischen Beschaltung auf. Überschüssige Wärme, die durch die vorderseitige Schaltungsanordnung erzeugt wird, muss mittels Leitung durch das massive Halbleitermaterial 120 hindurch abgeleitet werden und dann schließlich durch dedizierte Wärmeableitungsstrukturen 130 abgeleitet werden.
  • 2(1–5) stellt den herkömmlichen Aufbauprozess eines Chip-Scale-Gehäuses mit dedizierten Wärmeableitungsstrukturen dar, die auf der Bauteilrückseite ausgebildet sind, um die Wärmeableitungsstrukturen 210 auf der Gehäuserückseite zu erzeugen. In diesem Fall wird die fertige Wärmeableitungsstruktur 210 mittels eines typischen Elektroplattierprozesses erzeugt.
  • 3a–3e zeigen eine Wafer-Level-Ausbildung eines Chip-Scale-Gehäuses mit dedizierten Wärmeableitungsstrukturen, die auf der Bauteilrückseite ausgebildet sind, gemäß der vorliegenden Offenbarung.
  • Bei der Operation von 3a ist das ankommende gefertigte Wafer-Level-Chip-Scale-Gehäuse gezeigt, bevor eine Trennung in diskrete Chip-Gehäuse erfolgt. Das Chip-Scale-Gehäuse 301 weist Kontaktpads 302 auf, die bereits auf seiner Vorderseite ausgebildet sind.
  • Bei der Operation von 3b werden eine Harzschicht 303 und eine Kupferfolie 304 auf der Rückseite des Wafer-Level-Chip-Scale-Gehäuses 301 durch Abscheiden aufgebracht. Diese Komposit-Schicht wird als Harz-Kupferfolien-Aufbringungsschicht (RCF-Aufbringungsschicht) bezeichnet.
  • Bei der Operation von 3c wird die RCF-Schicht 303, 304 mittels Laserablation bemustert.
  • Beider Operation von 3d wird eine Kupferpaste (Cu-Paste) zwischen der RCF-Bemusterung aufgedruckt. Diese Cu-Paste härtet aus und bildet die Wafer-Level-Wärmesenken 330 im fertiggestellten Chip-Scale-Gehäuse, nachdem eine Trennung des Wafers in diskrete Chip-Scale-Gehäuse erfolgt ist (Vereinzelung).
  • Somit wird die Wärmesenkenstruktur 330 unter Verwendung eines Harz-Kupferfolien-Aufbringungsprozesses ausgebildet. Eine harzbeschichtete Kupferfolie 320 wird aufgebracht und anschließend geätzt, um die Wärmesenkenmerkmale zu definieren. Die Kupfer-Wärmesenke wird dann durch Aufbringen einer Kupferpaste 330 ausgebildet, wobei diese ein integrales Bindemittel in der Paste aufweist, das sich während eines Nachbehandlungsprozesses verfestigt und eine dauerhafte Kupfer-Wärmesenke bildet.
  • Der in 3a–3d angewendete Prozess kann in ähnlicher Weise auf die Vorderseite des ankommenden Wafer 301/302 angewendet werden. Daher hat, obschon nicht dargestellt, die Beschreibung der zuvor beschriebenen Operationen 3b bis 3d gleichermaßen Gültigkeit für die Vorderseite des Wafer 301/302.
  • 4 zeigt ein Chip-Scale-Gehäuse 405, das durch den gerade beschriebenen Prozess ausgebildet wird und das bei einem eingebettete Chips aufweisenden Gehäuse verwendet wird. Der Chip 405 wird auf dem Leiterplatinenkern 400 und mit diesem über eine Prepreg-Klebstoffschicht 410 verklebt. Elektrische Verbindungen zum Chip-Scale-Gehäuse 404 durch die Leiterplatine hindurch werden mittels Durchkontaktierungen 420 und Verdrahtungen 430 ausgebildet.
  • Eine typische harzbeschichtete Kupferfolie wird aufgebracht, um die innere(n) und äußere(n) Schicht(en) 440 der Leiterplatine zu bilden. Diese Schichten 440 können Strukturen zur Verbindung von Bauteilen 460 beinhalten, wie dargestellt. Kavitäten 445 in der rückseitigen äußeren Schicht 440, die durch eine herkömmliche Laserablation erzeugt werden, legen die auf dem Chip befindlichen Wärmesenkengebiete 450 frei, die durch den in 3a–3d beschriebenen Prozess ausgebildet sind. Diese freigelegten Wärmesenkengebiete 450 unterstützten eine Wärmeableitung zur Umgebung des Gehäuses. Die zusätzliche oberflächenmontierbaren Baugruppenanordnung 460 werden auf der Außenfläche 440 der Leiterplatine in herkömmlicher Weise montiert. Eine zusätzliche Schaltungsanordnung 470 kann in den äußeren Schichten 440 der Leiterplatine erzeugt werden.
  • 5 zeigt ein eingebettete Chips aufweisendes alternatives Gehäuse, das weitere Wärmeableitungsfähigkeiten beinhaltet. Die Rückseite des Chip ist durch eine zusätzliche Außenschicht 500 der Leiterplatine vollständig gekapselt. Mit Kupfer angefüllte Durchkontaktierungen 510 wurden in der Schicht 500 erzeugt, um die auf dem Chip befindlichen Wärmesenken 450 zu kontaktieren, die eine Wärmeableitung durch die Schicht 500 hindurch zur Oberfläche der Außenschicht 500 der Leiterplatine ermöglichen. Eine optionale oberflächenmontierbare Wärmesenke 520 ist für eine zusätzliche Wärmeableitung mit den Durchkontaktierungen 510 verbunden.
  • Ein Verfahren zur kostengünstigen und hohe Ausbeute liefernden Ausbildung von auf Wafer-Level aufgebrachten Wärmesenken wird hier offenbart, das eine Bemusterung einer harzbeschichteten Kupferfolie und eine Kupferpaste nutzt, kombiniert mit einer Bearbeitung auf Wafer-Ebene, um Wafer-Level-Chip-Scale-Gehäuse herzustellen. Die vorliegende Offenbarung liefert ein Mittel, um eine Vielfalt von Gestaltungen, Dicken und Geometrien von Wärmesenken anzuwenden, ohne dass eine signifikante Prozesskomplexität oder Kosten zusätzlich entstehen.
  • Der Chip gemäß der vorliegenden Offenbarung enthält eine integrierte elektronische Schaltungsanordnung und Pads, die für elektrische Verbindungen zu einem Leiterplatinensubstrat oder einer weiteren externen Schaltungsanordnung verwendet werden. Weiter enthält der Chip dedizierte Wärmesenkenmerkmale, die für eine ”On-Chip” Massen- oder Lokal-Wärmeableitung genutzt werden. Insbesondere enthält der Chip eine Harz-Kupferfolie-Schicht, die bei der Bemusterung verwendet wird, um das Wärmesenkenmerkmal auszubilden und eine Flächenadhäsion bei der fertiggestellten Gehäusebauform zu unterstützen.
  • Verschiedene Modifikationen und Alternativen zu den offenbarten Ausführungsformen sind für Fachleute offensichtlich. Der hier beschriebene Prozess kann für andere Gehäuse als Chip-Scale-Gehäuse angewendet werden. Der Prozess kann auch für ein ankommendes Flipchip-Gehäuse, ein System-in-Package-Gehäuse, Einbettungschip-Strukturen, übereinandergeschichtete Chips aufweisende Gehäuse und weitere Multi-Chip-, Multi-Diskret-3D-Gehäuse angewendet werden. Das ankommende Wafer-Level-Gehäuse, das in 3a–3b dargestellt ist, ist lediglich beispielhaft. Demgemäß sollen alle derartigen Alternativen, Variationen und Modifikationen innerhalb des Schutzumfangs der Erfindung liegen, der durch die folgenden Ansprüche definiert ist.

Claims (20)

  1. Verfahren zur Ausbildung eines Wafer-Level-Chip-Scale-Gehäuses mit Wärmeableitungsfähigkeit, umfassend: Vorsehen eines ankommenden Wafer, der eine Rückseite aufweist; Aufbringen einer Harz-Folie-Schicht auf die Rückseite des Wafers; Bemustern der Harz-Folie-Schicht mittels Laserablation; Aufbringen einer Wärmeleitpaste auf die Rückseite des Wafers über und auf die bemusterte Harzfolie-Schicht; und Verfestigen der Wärmeleitpaste zu einer oder mehreren Wärmesenken auf dem Wafer, wodurch eine Ausbildung eines Wafer-Level-Chip-Scale-Gehäuses abgeschlossen wird.
  2. Verfahren nach Anspruch 1, wobei die Wärmeleitpaste eine leitende Metallpaste ist.
  3. Verfahren nach Anspruch 2, wobei die Metallpaste Kupfer, Zinn oder eine wärmeleitende Metalllegierung aufweist.
  4. Verfahren nach Anspruch 1, wobei die Harz-Folie-Schicht eine Harz-Kupferfolie-Schicht ist.
  5. Verfahren nach Anspruch 4, das weiter umfasst, dass das Wafer-Level-Chip-Scale-Gehäuse in ein Chipgehäuse eingebettet wird.
  6. Verfahren nach Anspruch 2, wobei die Metallpaste aus der Gruppe gewählt ist, die aus Kupfer, Zinn und Metalllegierungen besteht.
  7. Verfahren nach Anspruch 1, das weiter aufweist, dass eine thermische Durchkontaktierung auf einer oder mehreren der verfestigten Leitpasten ausgebildet wird.
  8. Verfahren nach Anspruch 1, das weiter umfasst, dass das Wafer-Level-Chip-Scale-Gehäuse in ein eingebettete Chips aufweisendes Gehäuse eingebettet wird.
  9. Verfahren nach Anspruch 8, das weiter umfasst, dass eine Außenschicht über das Wafer-Level-Chip-Scale-Gehäuse im eingebettete Chips aufweisenden Gehäuse aufgebracht wird.
  10. Verfahren nach Anspruch 9, das weiter umfasst, dass die Wärmesenke des Wafer-Level-Chip-Scale-Gehäuses durch die Außenschicht hindurch freigelegt wird.
  11. Verfahren nach Anspruch 10, wobei die Wärmesenke mittels einer Durchkontaktierung durch die Außenschicht hindurch freigelegt wird.
  12. Verfahren nach Anspruch 10, das weiter umfasst, dass eine externe diskrete Wärmesenke an der Wärmesenke des Wafer-Level-Chip-Scale-Gehäuses angebracht wird.
  13. Verfahren zur Ausbildung eines Wafer-Level-Chip-Scale-Gehäuses mit Wärmeableitungsfähigkeit, umfassend: Vorsehen eines ankommenden Wafer, der eine Rückseite aufweist; Aufbringen einer Harz-Folie-Schicht auf die Rückseite des Wafers; Bemustern der Harz-Folie-Schicht mittels Laserablation; Aufbringen einer Wärmeleitpaste auf die Rückseite des Wafers über und auf die bemusterte Harzfolie-Schicht; und Verfestigen der Wärmeleitpaste, um eine oder mehrere Wärmesenken auf dem Wafer auszubilden; und Ausbilden einer thermischen Durchkontaktierung auf einer oder mehreren der verfestigten Leitpasten.
  14. Verfahren nach Anspruch 13, das weiter umfasst, dass das Wafer-Level-Chip-Scale-Gehäuse in ein eingebettete Chips aufweisendes Gehäuse eingebettet wird.
  15. Verfahren nach Anspruch 14, das weiter umfasst, dass eine Außenschicht über das Wafer-Level-Chip-Scale-Gehäuse im eingebettete Chips aufweisenden Gehäuse aufgebracht wird.
  16. Verfahren nach Anspruch 15, das weiter umfasst, dass die Wärmesenke des Wafer-Level-Chip-Scale-Gehäuses durch die Außenschicht hindurch freigelegt wird.
  17. Verfahren nach Anspruch 16, wobei die Wärmesenke mittels einer Durchkontaktierung durch die Außenschicht hindurch freigelegt wird.
  18. Verfahren nach Anspruch 13, das weiter umfasst, dass eine externe diskrete Wärmesenke an der Wärmesenke des Wafer-Level-Chip-Scale-Gehäuses angebracht wird.
  19. Wafer-Level-Chip-Scale-Gehäuse, aufweisend: einen Wafer, der eine Rückseite aufweist; ein durch Laserablation ausgebildetes Muster, das in der Harz-Folie-Schicht auf der Rückseite des Wafers ausgebildet ist; und eine verfestigte Wärmeleitpaste auf der Rückseite des Wafers über und auf der bemusterten Harz-Folie-Schicht, die eine oder mehrere Wärmesenken auf dem Wafer ausbildet.
  20. Gehäuse nach Anspruch 19, wobei die Harz-Folie-Schicht eine Harz-Kupferfolie-Schicht ist.
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