DE112006002909T5 - Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 150
- 238000001465 metallisation Methods 0.000 claims abstract description 56
- 238000009826 distribution Methods 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 238000010276 construction Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 35
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 32
- 229910052802 copper Inorganic materials 0.000 claims description 32
- 239000010949 copper Substances 0.000 claims description 32
- 239000012212 insulator Substances 0.000 claims description 24
- 229910003460 diamond Inorganic materials 0.000 claims description 23
- 239000010432 diamond Substances 0.000 claims description 23
- 239000011231 conductive filler Substances 0.000 claims description 17
- 238000001816 cooling Methods 0.000 claims description 16
- 239000002245 particle Substances 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 137
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 235000012431 wafers Nutrition 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 238000000429 assembly Methods 0.000 description 7
- 230000000712 assembly Effects 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005246 galvanizing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/14181—On opposite sides of the body
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-
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Abstract
Vorrichtung,
die umfaßt:
einen Metallisierungsbereich mit mehreren Metallschichten auf einer Bauteilschicht eines Substrats;
ein Via, das sich durch das Substrat und die Bauteilschicht erstreckt und eine Metallschicht in dem Metallisierungsbereich berührt; und
einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Substrat und benachbart zur Bauteilschicht.
einen Metallisierungsbereich mit mehreren Metallschichten auf einer Bauteilschicht eines Substrats;
ein Via, das sich durch das Substrat und die Bauteilschicht erstreckt und eine Metallschicht in dem Metallisierungsbereich berührt; und
einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Substrat und benachbart zur Bauteilschicht.
Description
- TECHNISCHES GEBIET
- Ausführungsformen der Erfindung beziehen sich auf die Mikroelektronik-Technologie. Insbesondere beziehen sich Ausführungen der Erfindung auf geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit.
- HINTERGRUND
- In der Halbleiterfertigung können Transistoren auf einem Halbleiter-Wafer ausgebildet werden. Die Transistoren und andere Bauteile können integriert werden, um integrierte Schaltkreise (Integrated Circuits, ICs) auszubilden, die zahlreiche nützliche Funktionen ausführen. Üblicherweise kann ein Wafer in einzelne Dies aufgeteilt und der einzelne IC-Die kann mit Anschlüssen versehen und verkauft werden. Um die Leistungsfähigkeit integrierter Schaltkreise zu steigern, kann es vorteilhaft sein, die Leistungsfähigkeit der Transistoren zu verbessern. Da Transistoren kleiner, schneller und fortschrittlicher werden, wird es darüber hinaus zunehmend schwieriger, die Wärme von in Betrieb befindlichen Transistoren abzuführen. Beim Packaging des Wafers oder Dies können dichte Packaging-Optionen, beispielsweise geschichtetes Die-Packaging, vorteilhaft sein. Jedoch können übliche beschichtete Die-Anordnungen für übliche Wärmeabfuhr-Einrichtungen, beispielsweise Wärmesenken, ungeeignet sein.
- KURZE BESCHREIBUNG DER ZEICHNUGEN
- Die Erfindung ist beispielhaft und nicht beschränkend in den Figuren der beiliegenden Zeichnungen veranschaulicht, in denen gleiche Bezugszeichen ähnliche Elemente bezeichnen und in denen:
-
1 eine Querschnittsansicht eines Substrats mit Bereichen zur Wärmeverteilung und Spannungskonstruktion und Durchgangen, die mit einem eine rückseitige Kühleinrichtung aufweisenden Substrat verbunden sind, veranschaulicht; -
2A –2F Querschnittsansichten eines Verfahrens zur Ausbildung von Bereichen zur Wärmeverteilung und Spannungskonstruktion sowie Durchgängen in einem Substrat veranschaulichen; -
3A –3H Querschnittsansichten eines Verfahrens zur Ausbildung von Bereichen zur Wärmeverteilung und Spannungskonstruktion sowie Durchgangen in einem Substrat veranschaulichen; -
4 eine schematische Darstellung eines Systems, das Bereiche zur Wärmeverteilung und zur Spannungskonstruktion in einem Substrat umfasst, veranschaulicht. - AUSFÜHRLICHE BESCHREIBUNG
- Vorrichtungen und Verfahren, die sich auf das Packaging geschichteter Wafer oder Dies beziehen, werden in verschiedenen Ausführungsformen beschrieben. Verschiedene Ausführungsformen können jedoch ohne eine oder mehrere der spezifischen Einzelheiten oder mit anderen Verfahren, Materialien oder Bestandteilen ausgeführt werden. In anderen Fällen sind wohlbekannte Strukturen, Materialien oder Vorgehensweisen nicht detailliert gezeigt oder beschrieben, um nicht von Gesichtspunkten der verschiedenen Ausführungsformen der Erfindung abzulenken. Zu Erläuterungszwecken sind auf eine entsprechende Weise bestimmte Zahlen, Materialien und Gestaltungen dargelegt, um ein tiefgreifendes Verständnis der Erfindung zu gewährleisten. Die Erfindung kann allerdings ohne spezifische Einzelheiten ausgeführt werden. Darüber hinaus versteht sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen und nicht notwendigerweise maßstabsgerecht dargestellt sind.
- Um die Größe von Mikroelektronik-Erzeugnissen zu vermindern, kann die Packungsdichte von Halbleiterchips erhöht werden. Ein Verfahren zur Erhöhung der Packungsdichte kann darin bestehen, Chips zu schichten. Während des Betriebs können die aktiven Bereiche der geschichteten Chips beträchtliche Mengen an Wärme erzeugen, die möglicherweise abgeführt werden muss, damit die Chips richtig arbeiten. Beim Packaging einzelner Chips wird üblicherweise eine rückseitige Kühleinrichtung, beispielsweise eine integrierte Wärmeverteilein richtung oder ein Gebläse, verwendet, um die Wärme abzuführen. Bei den geschichteten Chip-Anordnungen kann es jedoch aufgrund von räumlichen Beschränkungen oder der Unvereinbarkeit mit der elektrischen Versorgungsführung eventuell nicht durchführbar sein, rückseitige Kühleinrichtungen für jeden Chip in der Schichtung zu verwenden. Kurz gesagt, können Ausführungsformen der vorliegenden Erfindung Wärmeverteilungsbereiche innerhalb eines Chip-Substrats umfassen, die Wärme von den aktiven Bereichen des Chips entfernen, um eine Vielzahl geschichteter Chip-Anordnungen zu ermöglichen.
- Der aktive Bereich eines Chips kann auch einen integrierten Schaltkreis (Integrated Circuit, IC) mit Transistoren umfassen. Der IC kann sowohl N-Kanal-Metalloxidhalbleiter (NMOS)-Transistoren als auch P-Kanal-Metalloxidhalbleiter (PMOS)-Transistoren umfassen. Um die Leistungsfähigkeit beider Transistor-Arten zu verbessern, kann der Kanalbereich der Transistoren mit einer Spannung beansprucht werden. Insbesondere kann eine biaxiale Zugspannung die Leistungsfähigkeit sowohl der NMOS- als auch der PMOS-Transistoren erhöhen. Ausführungsformen der vorliegenden Erfindung können umfassen, IC-Transistoren mit einer Spannung zu versehen und dabei eine Vielzahl geschichteter Chip-Anordnungen zu ermöglichen.
-
1 veranschaulicht eine Vorrichtung, die für einen geschichteten Wafer oder Die eine Wärmeverteilung und eine Spannungserzeugung bereitstellt. -
1 veranschaulicht eine querschnittsartige Ansicht einer Vorrichtung100 . Die Vorrichtung100 umfasst ein Substrat140 mit einer aktiven Oberfläche145 . Das Substrat140 ist an einer Kühleinrichtung150 angebracht und über Verbindungselemente oder Interconnects160 mit einem Substrat110 verbunden. Das Substrat110 umfasst eine Bauteilschicht115 , einen Metallisierungsbereich120 , Durchgänge oder Vias170 und Bereiche180 und weist auf seiner Rückseite Anschlusselemente130 auf. - Das Substrat
140 kann jegliche geeigneten Materialien umfassen, und die aktive Oberfläche145 kann jegliche geeigneten Bauteile umfassen. In einer Ausführungsform kann es sich bei dem Substrat140 um einen Die handeln. In einer anderen Ausführungsform kann es sich bei dem Substrat140 um einen Wafer handeln. In einer Ausführungsform kann das Substrat140 einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat140 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann das Substrat140 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm sein. In einer Ausführungsform kann die aktive Oberfläche145 NMOS- oder PMOS-Transistoren, andere Bauteile, Metallisierungsschichten, dielektrische Schichten, Passivierungsschichten und Bondinseln umfassen. In einer Ausführungsform kann das Substrat140 einen Mikroprozessor umfassen. In einer anderen Ausführungsform kann das Substrat140 eine Speichereinrichtung umfassen. - Die Verbindungselemente oder Interconnects
160 können jedes geeignete Material sein und können das Substrat140 und das Substrat110 elektrisch verbinden. In einigen Ausführungsformen können die Verbindungselemente oder Interconnects einen Leiter, beispielsweise Kupfer, umfassen. In einer Ausführungsform können die Verbindungselemente oder Interconnects ein Lötmittel umfassen. In einer Ausführungsform können die Verbindungselemente oder Interconnects160 eine elektrische Versorgungsführung für die Bauelemente der aktiven Oberfläche145 bereitstellen. In einer Ausführungsform können die Verbindungselemente160 oder Interconnects dreidimensionale Verbindungselemente oder Interconnects umfassen. - Die Kühleinrichtung
150 kann jedes geeignete Material oder jede geeignete Anordnung sein, die Wärme vom Substrat140 abführen. In einer Ausführungsform kann die Kühleinrichtung150 eine Wärmesenke umfassen. In einer anderen Ausführungsform kann die Kühleinrichtung150 ein thermisches Schnittstellenmaterial umfassen. In einer anderen Ausführung kann die Kühleinrichtung150 ein Gebläse umfassen. In einer Ausführungsform kann die Kühleinrichtung150 eine integrierte Wärmeverteileinrichtung umfassen. In einer Ausführungsform kann die Kühleinrichtung150 eine rückseitige Kühleinrichtung sein, wobei die aktive Oberfläche145 als Vorderseite des Substrats140 bezeichnet wird. In einer Ausführungsform kann die Kühleinrichtung150 entfallen. - Das Substrat
110 kann jedes geeignete Material umfassen. In einer Ausführungsform kann das Substrat110 einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat110 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann das Substrat110 Silizium mit einem <100 >-Siliziumkristall umfassen. In einer anderen Ausführungsform kann das Substrat110 Silizium mit einem <110 >-Siliziumkristall umfassen. In einer Ausführungsform kann es sich bei dem Substrat110 um einen Die handeln. In einer anderen Ausführungsform kann es sich bei dem Substrat110 um einen Wafer handeln. In einer Ausführungsform kann es sich bei dem Substrat110 um ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm handeln. In einer anderen Ausführung kann das Substrat110 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 5 μm sein. - Die Bauteilschicht
115 kann alle geeigneten Bauteile umfassen. In einer Ausführungsform kann die Bauteilschicht115 NMOS-Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht115 PMOS-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht115 Planartransistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht115 nicht-Planare oder Trigate-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht115 Widerstände und Kondensatoren umfassen. In einer Ausführungsform kann die Bauteilschicht115 auf der Vorderseite des Substrats110 liegen, und die der Vorderseite entgegengesetzte Seite kann die Rückseite des Substrats110 sein. Die Bauteilschicht115 kann jede Kombination der oben aufgelisteten Bauteile umfassen. - Der Metallisierungsbereich
120 kann die Bauteile der Bauteilschicht115 untereinander verbinden und Verbindungsführungen zu externen Komponenten vorsehen. Der Metallisierungsbereich120 kann eine beliebige Anzahl von untereinander verbundenen Metallschichten und Durchgangsschichten umfassen, die, durch dielektrische Materialien voneinander getrennt sind. In einer Ausführungsform können die Metallschichten des Metallisierungsbereichs120 jeweils im Wesentlichen Planar sein und voneinander durch eine dielektrische Zwischenschicht (Interlayer Dielectric, ILD) getrennt werden. In einer Ausführungsform können die Metallschichten über die Durchgänge der Durchgangsschichten mit benachbarten Metallschichten verbunden sein. In einer Ausführungsform kann der Metallisierungsbereich120 eine Anzahl von Metallschichten im Bereich zwischen ungefähr 1 und 9 umfassen. In einer Ausführungsform kann der Metallisierungsbereich120 die Verbindung zu den Verbindungselementen160 gewährleisten. In einer anderen Ausführungsform kann der Metallisierungsbereich120 die Verbindung zu Verbindungselementen160 über Bondinseln (Bond Pads, nicht gezeigt) gewährleisten. Die Metallschichten und Durchgangsschichten des Metallisierungsbereichs120 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Metallschichten und Durchgangsschichten des Metallisierungsbereichs120 Kupfer umfassen. - Die Kontaktelemente oder Vias
170 können Verbindungsführungen zu externen Komponenten für Bauteile in der Bauteilschicht115 vorsehen. In einer Ausführungsform können sich die Kontaktelemente170 durch die Substratschicht110 , die Bauteilschicht115 und einen Teil des Metallisierungsbereichs120 hindurch erstrecken. In einer Ausführungsform können die Kontaktelemente170 mit einer Metallschicht des Metallisierungsbereichs120 verbunden sein. In einer Ausführungsform können sich die Kontaktelemente oder Vias170 durch ein Teil der Bauteilschicht115 und des Metallisierungsbereichs120 in einer Weise erstrecken, dass sie keinerlei Bauteile oder Metallschichten berühren oder beeinflussen. In einer Ausführungsform kann es sich bei den Kontaktelementen um Kontakte durch das Substrat handeln. - Die Kontaktelemente oder Vias
170 können auch mit den Anschlusselementen130 verbunden sein. In einer Ausführungsform können die Kontaktelemente oder Vias170 über Bondinseln (nicht gezeigt) mit den Anschlusselementen130 verbunden sein. In einer anderen Ausführung können die Kontaktelemente170 über Metalltrassen (nicht gezeigt) auf der Rückseite des Substrats110 mit den Anschlusselementen130 verbunden sein. Die Kontaktelemente oder Vias170 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Kontaktelemente170 Kupfer umfassen. - Die Anschlusselemente
130 können eine Verbindung zu externen Baugruppen (nicht gezeigt) gewährleisten. In einer Ausführungsform können die Anschlusselemente130 eine Verbindung und eine elektrische Verbindungsführung für das Substrat110 zur Verfügung stellen. In einer anderen Ausführungsform können die Anschlusselemente130 eine elektrische Verbindungsführung für das Substrat140 zur Verfügung stellen. In einer Ausführungsform können die Anschlusselemente eine elektrische Verbindungsführung für das Substrat110 und das Substrat140 und eine Verbindung zu einem externen Substrat, beispielsweise einer gedruckten Schaltung (Printed Circuit Board, PCB), zur Verfügung stellen. In einer Ausführungsform können die Anschlusselemente130 Kupfer umfassen. In einer anderen Ausführungsform können die Anschlusselemente130 ein Lötmittel umfassen. In einer Ausführungsform kann es sich bei den Anschlusselementen130 um C4-Bumps (Controlled Collapse Chip Connect Bumps) handeln. - Die Bereiche
180 können in dem Substrat110 und benachbart zur Bauteilschicht115 vorgesehen sein. In einer Ausführungsform können die Bereiche180 einen Wärmeverteilungsbereich für die Bauteilschicht115 vorsehen. In einer Ausführungsform können die Bereiche180 einen Bereich zur Spannungserzeugung oder Spannungskonstruktion für die Bauteilschicht115 vorsehen. In einer weiteren Ausführungsform können die Bereiche180 einen Bereich zur Wärmeausbreitung und zur Spannungserzeugung für die Bauteilschicht115 vorsehen. In einer Ausführungsform können die Bereiche180 Kupfer umfassen. In einer Ausführungsform können die Bereiche180 Kupfer umfassen und eine Dicke im Bereich von ungefähr 10 bis 30 μm aufweisen. In einer anderen Ausführungsform können die Bereiche180 Kupfer umfassen und eine Dicke im Bereich von ungefähr 10 bis 120 μm aufweisen. In einer Ausführungsform können die Bereiche180 Kupfer umfassen und eine Dicke im Bereich von ungefähr 80 bis 120 μm aufweisen. In einer anderen Ausführungsform können die Bereiche180 Kupfer mit Diamantteilchen umfassen. - In einer anderen Ausführungsform können die Bereiche
180 Diamant oder ein diamantähnliches Kohlenstoffmaterial umfassen. Ein diamantähnliches Kohlenstoffmaterial kann durch Ablagerung von Kohlenstoff bei einer Temperatur im Bereich von ungefähr 360 bis 440°C ausgeformt werden. In einer Ausführungsform können die Bereiche180 Diamant oder ein diamantähnliches Material mit einer Dicke im Bereich von ungefähr 1 bis 100 μm umfassen. In einer anderen Ausführungsform können die Bereiche180 Diamant oder ein diamantähnliches Material mit einer Dicke im Bereich von ungefähr 1 bis 10 μm umfassen. In einer Ausführungsform können die Bereiche180 Diamant oder ein diamantähnliches Material mit einer Dicke im Bereich von ungefähr 5 bis 25 μm umfassen. - Wie diskutiert, können die Bereiche
180 einen Wärmeverteilungsbereich für die Bauteilschicht115 zur Verfügung stellen. Im Allgemeinen kann die Fähigkeit eines Materials zum Wärmetransport die Wärmeleitfähigkeit des Materials sein, die in Einheiten von Watt pro Meter Kelvin (W/m·K) gegeben ist. In einer Ausführungsform kann die Wärmeleitfähigkeit der Bereiche180 größer als die Wärmeleitfähigkeit des Substrats110 sein, so dass Wärme schneller mit den Regionen180 als ohne Regionen180 von der Bauteilschicht115 entfernt wird. In verschiedenen Ausführungsformen kann das Substrat110 Silizium (< 100 W/m·K) umfassen, und die Bereiche180 können Diamant (> 1000 W/m·K), diamantähnliche Materia lien (∼400–500 W/m·K) oder Kupfer (400 W/m·K) umfassen. In einer Ausführungsform können die Bereiche180 dadurch, dass sie Wärme von der Bauteilschicht115 entfernen, das Substrat110 in die Lage versetzen, richtig zu arbeiten. In einer Ausführungsform können die Bereiche180 eine Wärmeleitfähigkeit aufweisen, die 4- bis 20-mal höher liegt als die Wärmeleitfähigkeit des Substrats110 . In einer anderen Ausführungsform können die Bereiche180 eine Wärmeleitfähigkeit aufweisen, die ungefähr 2- bis 10-mal höher liegt als die Wärmeleitfähigkeit des Substrats110 . In einer Ausführungsform können die Bereiche180 eine Wärmeleitfähigkeit aufweisen, die ungefähr 4- bis 10-mal höher liegt als die Wärmeleitfähigkeit des Substrats110 . - Wie diskutiert, können die Bereiche
180 für eine Spannungserzeugung auf der Bauteilschicht115 sorgen. Eine auf der Bauteilschicht115 erzeugte biaxiale Zugspannung kann die Leistungsfähigkeit sowohl von NMOS- als auch PMOS-Transistoren auf der Bauteilschicht115 erhöhen. In einer Ausführungsform können die Bereiche180 Anordnungen zur Spannungskonstruktion sein. - Die in der Bauteilschicht
115 erzeugte Spannung kann durch eine Abweichung zwischen den Wärmeausdehnungskoeffizienten der Materialien des Substrats110 und der Bereiche180 hervorgerufen sein. - In einer Ausführungsform kann das Substrat
110 Silizium umfassen, die Bauteilschicht115 kann bei einer Temperatur im Bereich von ungefähr 90 bis 110°C betrieben werden, und die Bereiche180 können Kupfer umfassen, das bei einer Temperatur von ungefähr 20 bis 30°C abgeschieden worden ist. In solch einer Ausführungsform kann eine Zugspannung in der Bauteilschicht115 bei der Betriebstemperatur erzeugt werden, weil Kupfer einen höheren Wärmeausdehnungskoeffizienten als Silizium besitzt und die spannungsfreie Temperatur des Kupfers die Abscheidungstemperatur ist. In einer Ausführungsform können die Bereiche180 einen höheren Wärmeausdehnungskoeffizienten als das Substrat110 aufweisen, und die Bereiche180 können bei einer Temperatur, die unterhalb der Betriebstemperatur der Bauteilschicht115 liegt, gebildet worden sein, wodurch in der Bauteilschicht115 eine Zugspannung hervorgerufen wird. - In einer anderen Ausführungsform kann das Substrat
110 Silizium umfassen, die Bauteilschicht115 kann bei einer Temperatur von ungefähr 90 bis 110°C betrieben werden, und die Bereiche180 können Diamant oder ein diamantähnliches Material umfassen, das bei einer Temperatur im Bereich von ungefähr 360 bis 440°C abgelagert worden ist. In solch einer Ausführungsform kann eine Zugspannung in der Bauteilschicht115 bei der Betriebstemperatur hervorgerufen werden, weil Diamant oder ein diamantähnliches Material einen geringeren Wärmeausdehnungskoeffizienten als Silizium aufweist und die spannungsfreie Temperatur des Diamants oder des diamantähnlichen Materials die Ablagerungstemperatur ist. In einer Ausführungsform können die Bereiche180 einen niedrigeren Wärmeausdehnungskoeffizienten als das Substrat110 aufweisen, und die Bereiche180 können bei einer Temperatur oberhalb der Betriebstemperatur der Bauteilschicht115 angelegt werden, wodurch eine Zugspannung in der Bauteilschicht115 hervorgerufen wird. - Bei der Zugspannung in der Bauteilschicht
115 kann es sich um jeden Betrag von Zugspannung handeln. In einer Ausführungsform kann die Zugspannung im Bereich von ungefähr 0,1 bis 5 GPa liegen. In einer anderen Ausführungsform kann die Zugspannung im Bereich von ungefähr 1 bis 2 GPa liegen. In einer anderen Ausführungsform kann die Zugspannung im Bereich von ungefähr 0,5 bis 3 GPa liegen. -
1 veranschaulicht zwei Substrate110 ,140 , die durch Verbindungselemente160 über ihre aktiven Seiten oder Vorderseiten miteinander verbunden sind. Das Substrat140 umfasst die Kühleinrichtung150 , die an seiner Rückseite angebracht ist, und das Substrat110 umfasst Wärmeverteilungs- und Spannungserzeugungs-Bereiche180 und Kontaktelemente180 durch das Substrat und weist auf seiner Rückseite externe Anschlusselemente130 auf. Jedoch können auch zahlreiche andere Ausgestaltungen vorliegen. Wie in1 veranschaulicht, kann das Substrat110 Anschlusselemente130 umfassen. Die Verbindungselemente130 können die Verbindung zu der Rückseite eines anderen, dem Substrat110 ähnlichen Substrats erleichtern, das Wärmeverteilungs- und Spannungserzeugungs-Bereiche sowie Kontaktelemente durch das Substrat aufweist. In analoger Weise können mehrere dem Substrat110 ähnliche Substrate aufeinander geschichtet werden. - Die
2A –2F veranschaulichen ein Verfahren, das Bereiche zur Wärmeverteilung und Spannungserzeugung für einen geschichteten Wafer oder Die bereitstellen kann. -
2A veranschaulicht eine Vorrichtung200 mit einem Substrat210 , das eine Bauteilschicht220 und einen Metallisierungsbereich230 aufweist. In einer Ausführungsform kann die Vorrichtung200 mit einem Träger (nicht gezeigt), beispielsweise dickem Silizium, über eine Verbindungsschicht (nicht gezeigt) verbunden sein, wie unten mit Bezug auf die3A –3H diskutiert. Der Metallisierungsbereich230 kann jede Anzahl von durch dielektrische Materialien getrennten Metallschichten und Durchgangsschichten umfassen, die durch dielektrische Materialien voneinander getrennt werden.2A zeigt der Klarheit halber nur eine Metallschicht mit Metallisierung250 und Dielektrikum240 . In einer Ausführungsform kann der Metallisierungsbereich230 eine Anzahl von Metallschichten im Bereich von ungefähr 1 bis 9 umfassen. - Das Substrat
210 kann jedes geeignete Material umfassen. In einer Ausführungsform kann das Substrat210 einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat210 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann es sich bei dem Substrat210 um einen Die handeln. In einer anderen Ausführungsform kann das Substrat210 ein Wafer sein. In einer Ausführung kann das Substrat210 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm sein. In einer anderen Ausführungsform kann das Substrat ein dünnes Substrat mit einer Dikke im Bereich von ungefähr 2 bis 5 μm sein. - Die Bauteilschicht
220 kann jedes geeignete Bauteil umfassen. In einer Ausführungsform kann die Bauteilschicht220 NMOS-Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht220 PMOS-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht220 Planartransistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht220 nicht-Planare oder Trigate-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht220 Widerstände und Kondensatoren umfassen. Die Bauteilschicht220 kann jede Kombination der oben aufgelisteten Bauteile umfassen. Im Allgemeinen kann die Seite mit der Bauteilschicht220 und dem Metallisierungsbereich240 als Vorderseite des Substrats210 aufgefasst werden, und die Rückseite des Substrats210 kann der Vorderseite entgegengesetzt sein. - Der Metallisierungsbereich
230 kann die Bauteile der Bauteilschicht220 miteinander verbinden und Verbindungsführungen zu externen Baugruppen vorsehen. Die Metallschichten und Durchgangsschichten des Metallisierungsbereichs230 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Metallschichten und Durchgangsschichten des Metallisierungsbereichs230 Kupfer umfassen. - Wie in
2B illustriert, kann eine Schicht260 auf der Rückseite des Substrats210 ausgeformt werden. Die Schicht260 kann nach jeder geeigneten Methode ausgeformt werden und jedes geeignete Material sein. In einer Ausführungsform kann die Schicht260 Kupfer enthalten und durch Galvanisieren ausgeformt sein. In einer anderen Ausführungsform kann die Schicht260 Kupfer enthalten und durch Galvanisieren bei einer Temperatur im Bereich von ungefähr 20 bis 30°C ausgeformt sein. In einer Ausführungsform kann die Schicht260 Kupfer enthalten und eine Dicke im Bereich von ungefähr 10 bis 30 μm aufweisen. In einer anderen Ausführungsform kann die Schicht260 Kupfer umfassen und eine Dicke im Bereich von ungefähr 10 bis 120 μm aufweisen. In einer Ausführungsform kann die Schicht260 Kupfer umfassen und eine Dicke im Bereich von ungefähr 80 bis 120 μm aufweisen. In einer Ausführungsform kann die Schicht260 Kupfer mit Diamantteilchen aufweisen. - In einer Ausführungsform kann die Schicht
260 Diamant oder ein diamantähnliches Material umfassen. In einer weiteren Ausführungsform kann die Schicht260 Diamant oder ein diamantähnliches Material, das bei einer Temperatur im Bereich von ungefähr 360 bis 440°C abgelagert worden ist, umfassen. In einer Ausführungsform kann die Schicht260 Diamant oder ein diamantähnliches Material umfassen, das Substrat210 kann Silizium umfassen, und die Schicht260 kann im Verhältnis zum Substrat210 dünn sein, weil Diamant oder ein diamantähnliches Material wesentlich (ungefähr 10-mal) steifer als Silizium ist. In einer Ausführungsform kann die Schicht260 Diamant oder ein diamantähnliches Material umfassen und eine Dicke im Bereich von ungefähr 1 bis 100 μm aufweisen. In einer Ausführungsform kann die Schicht260 Diamant oder ein diamantähnliches Material umfassen und eine Dicke im Bereich von ungefähr 1 bis 10 μm aufweisen. In einer Ausführungsform kann die Schicht260 Diamant oder ein diamantähnliches Material umfassen und eine Dicke im Bereich von ungefähr 5 bis 25 μm aufweisen. - Wie oben beschrieben, kann der Versatz des Wärmeausdehnungskoeffizienten zwischen Schicht
260 und Substrat210 während des Betriebs die Ausbildung einer Zugspannung in den Bauteilen der Bauteilschicht220 hervorrufen. In einer Ausführungsform kann der Wärmeausdehnungskoeffizient der Schicht260 größer als der Wärmeausdehnungskoeffizient des Substrats210 sein, und die Schicht260 kann bei einer Temperatur unterhalb der Betriebstemperatur der Bauteilschicht220 ausgeformt werden. In einer anderen Ausführungsform kann der Wärmeausdehnungskoeffizient der Schicht260 kleiner als der Wärmeausdehnungskoeffizient des Substrats210 sein, und die Schicht260 kann bei einer Temperatur oberhalb der Betriebstemperatur der Bauteilschicht220 ausgeformt werden. - Wie in
2C veranschaulicht, kann in der Schicht260 , dem Substrat210 , der Bauteilschicht220 und einem Teil des Metallisierungsbereichs230 eine Öffnung270 ausgeformt sein, um die Metallisierung250 freizulegen. Die Öffnung270 kann nach jeder geeigneten Methode ausgeformt werden. In einer Ausführungsform kann die Öffnung270 ausgeformt werden, indem zunächst eine Maske (nicht gezeigt) auf der Schicht260 ausgebildet wird, anschließend die Schicht260 , das Substrat210 , die Bauteilschicht220 und ein Teil des Metallisierungsbereichs230 geätzt wird und schließlich die Maske entfernt wird. In einer Ausführungsform kann die Metallisierung250 als Ätzbegrenzung während des Ätzens der Schicht260 , des Substrats210 , der Bauteilschicht220 und eines Teils des Metallisierungsbereichs230 fungieren. In einer Ausführungsform kann die Maske Photolack umfassen. In einer anderen Ausführungsform kann die Öffnung270 durch Bohren durch die Schicht260 , das Substrat210 , die Bauteilschicht220 und ein Teil des Metallisierungsbereichs230 ausgeformt werden. - Wie in
2D veranschaulicht, kann über der Öffnung270 und der Schicht260 ein Isolator280 ausgebildet werden. Der Isolator280 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material umfassen. In einer Ausführungsform kann der Isolator280 ein Nitrid oder ein Oxid umfassen. In einer Ausführungsform kann der Isolator280 durch Aufdampfen ausgebildet werden. - Wie in
2E veranschaulicht, können Seitenwände290 ausgebildet werden. Die Seitenwände290 können nach jeder geeigneten Methode ausgebildet werden. In einer Ausführungsform können die Seitenwände290 durch anisotropisches Ätzen des Isolators280 ausgebildet werden. - Wie in
2F veranschaulicht, kann in der Öffnung270 ein Kontaktelement295 ausgebildet werden. Das Kontaktelement295 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material umfassen. In einer Ausführungsform kann sich das Kontaktelement295 durch die Schicht260 , das Substrat210 , die Bauteilschicht220 und einen Teil des Metallisierungsbereichs230 erstrecken. In einer Ausführungsform kann das Kontaktelement ein leitendes Füllmaterial sein. Das Kontaktelement295 kann jedes leitende Material umfassen. In einer Ausführungsform kann das Kontaktelement295 Kupfer umfassen. In einer Ausführungsform kann das Kontaktelement295 durch Galvanisieren ausgebildet werden. In einer Ausführungsform können die Seitenwände290 das Kontaktelement295 elektrisch von der Schicht260 , dem Substrat210 , der Bauteilschicht220 und einem Teil des Metallisierungsbereichs230 isolieren. - In einer Ausführungsform können auf der Rückseite des Substrats
210 (nicht gezeigt) Anschlusselemente ausgebildet werden. In einer Ausführungsform kann es sich bei den Anschlusselementen um C4-Bumps handeln. In anderen Ausführungsformen können die Anschlusselemente Kupfer umfassen. - Die
3A –3H veranschaulichen ein Verfahren, das Bereiche zur Wärmeverteilung und Spannungserzeugung für einen geschichteten Wafer oder Die bereitstellen kann. -
3A veranschaulicht eine Vorrichtung300 mit einem Substrat305 , das eine Bauteilschicht310 und einen Metallisierungsbereich315 aufweist. Der Metallisierungsbereich315 kann jede Anzahl von durch dielektrische Materialien getrennten Metallschichten und Durchgangsschichten aufweisen.3A veranschaulicht der Klarheit halber nur eine Metallschicht mit einer Metallisierung325 und einem Dielektrikum320 . In einer Ausführungsform kann der Metallisierungsbereich315 zwischen ungefähr 1 und 9 metallische Schichten umfassen. - Die Vorrichtung
300 umfasst auch eine Bindungsschicht330 und einen Träger335 . Die Bindungsschicht330 und der Träger335 können alle geeigneten Materialien sein. In einer Ausführungsform kann es sich bei dem Träger335 um dickes Silizium handeln. In einer Ausführungsform kann der Träger335 eine aktive Schicht und Metallisierungsschichten (nicht ge zeigt) umfassen. In einer Ausführungsform können die Bindungsschicht330 und der Träger335 entfallen. - Das Substrat
305 kann alle geeigneten Materialien umfassen. In einer Ausführungsform kann das Substrat einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat305 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann es sich bei dem Substrat305 um einen Die handeln. In anderen Ausführungsformen kann das Substrat305 ein Wafer sein. In einer Ausführungsform kann es sich bei dem Substrat305 um ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm handeln. In einer anderen Ausführungsform kann das Substrat305 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 5 μm sein. - Die Bauteilschicht
310 kann alle geeigneten Bauteile umfassen. In einer Ausführung kann die Bauteilschicht310 NMOS-Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht310 PMOS-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht310 Planare Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht310 nicht-Planare oder Trigate-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht310 Widerstände und Kondensatoren umfassen. Die Bauteilschicht310 kann jede Kombination der vorstehend aufgezählten Bauteile umfassen. Im Allgemeinen kann die Seite mit der Bauteilschicht310 und dem Metallisierungsbereich315 als Vorderseite des Substrats305 angesehen werden, und die Rückseite des Substrats305 kann der Vorderseite entgegengesetzt sein. - Der Metallisierungsbereich
315 kann die Bauteile der Bauteilschicht310 untereinander verbinden und Verbindungsführungen zu externen Baugruppen bereitstellen. Die Metallschichten und Durchgangsschichten des Metallisierungsbereichs315 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Metallschichten und Durchgangsschichten des Metallisierungsbereichs315 Kupfer umfassen. - Wie in
3B illustriert, kann im Substrat305 ein Graben340 ausgebildet werden. Der Graben340 kann nach jeder geeigneten Methode ausgebildet werden. In einer Ausführungsform kann der Graben340 ausgebildet werden, indem zunächst eine Maske (nicht gezeigt) auf dem Substrat305 ausgebildet wird, das Substrat305 nachfolgend geätzt wird und schließlich die Maske entfernt wird. In einer Ausführungsform kann die Maske einen Photolack umfassen. - Wie in
3C veranschaulicht, kann über dem Graben340 und dem Substrat305 ein Isolator345 ausgebildet werden. Der Isolator345 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material sein. In einer Ausführungsform kann der Isolator345 ein Nitrid oder ein Oxid umfassen. - Wie in
3D illustriert, können im Isolator345 , dem Substrat305 und der Bauteilschicht310 Öffnungen350 ausgebildet werden, um den Metallisierungsbereich315 freizulegen. Die Öffnungen350 können nach jeder geeigneten Methode ausgebildet werden. In einer Ausführungsform können die Öffnungen350 ausgebildet werden, indem zunächst eine Maske (nicht gezeigt) auf dem Isolator345 ausgebildet wird, anschließend der Isolator345 , das Substrat305 und die Bauteilschicht310 geätzt werden und schließlich die Maske entfernt wird. In einer Ausführungsform kann die Maske einen Photolack umfassen. In einer Ausführungsform kann dielektrisches Material im Metallisierungsbereich315 als eine Ätzbegrenzung fungieren. - Wie in
3E veranschaulicht, kann über den Öffnungen350 und dem Isolator345 ein Isolator355 ausgebildet werden. Der Isolator355 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material sein. In einer Ausführungsform kann der Isolator355 ein Nitrid oder ein Oxid umfassen. In einer Ausführungsform kann der Isolator (nachfolgend diskutierte) Kontaktelemente elektrisch von dem Substrat305 und der Bauteilschicht310 isolieren. - Wie in
3F veranschaulicht, kann eine Durchbruchätzung ausgeführt werden, um die Metallisierung325 freizulegen. Die Durchbruchätzung kann nach jeder geeigneten Methode ausgeführt werden. In einer Ausführungsform kann die Durchbruchätzung eine anisotropische Ätzung umfassen. - Wie in
3G veranschaulicht, können eine Maske360 und ein leitendes Füllmaterial365 ausgebildet werden. Die Maske360 kann nach jeder geeigneten Methode ausgebildet werden und alle geeigneten Materialien umfassen. In einer Ausführungsform kann die Maske360 einen Photolack umfassen und durch ein Photolithographie-Verfahren ausgebildet werden. - Das leitende Füllmaterial
365 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material sein. In einer Ausführungsform kann das leitende Füllmaterial365 Kupfer umfassen. In einer Ausführungsform kann das leitende Füllmaterial365 durch Galvanisieren ausgeformt werden. In einer Ausführungsform kann das leitende Füllmaterial durch Galvanisieren bei einer Temperatur im Bereich von ungefähr 20 bis 30°C ausgebildet werden. In einer Ausführungsform kann der Anteil des leitenden Füllmaterials in den Öffnungen350 ein leitendes Durchgangskontaktelement ausbilden. In einer Ausführungsform kann der Anteil des leitenden Füllmaterials365 im Graben340 einen Bereich zur Spannungskonstruktion ausbilden und in der Bauteilschicht310 eine Zugspannung erzeugen. In einer Ausführungsform kann das leitende Füllmaterial365 einen Wärmeausdehnungskoeffizienten aufweisen, der größer als der Wärmeausdehnungskoeffizient des Substrats305 ist, und das leitende Füllmaterial365 kann bei einer Temperatur unterhalb der Betriebstemperatur der Bauteilschicht310 ausgeformt werden. In einer Ausführungsform kann das leitende Füllmaterial365 einen Wärmeausdehnungskoeffizienten aufweisen, der unterhalb des Wärmeausdehnungskoeffizienten des Substrats305 liegt, und das leitende Füllmaterial365 kann bei einer Temperatur oberhalb der Betriebstemperatur der Bauteilschicht310 ausgebildet werden. In einer Ausführungsform kann der Anteil des leitenden Füllmaterials365 im Graben340 einen Wärmeverteilungsbereich für die Bauteilschicht310 schaffen. - Wie in
3H veranschaulicht, kann die Maske360 entfernt werden, und ein Dielektrikum370 , Leiter375 und Anschlusselemente380 können über dem leitenden Füllmaterial365 ausgebildet werden. Das Dielektrikum370 , die Leiter375 und die Anschlusselemente380 können nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material umfassen. In einer Ausführungsform kann das Dielektrikum370 nach einem Spin-on-Verfahren ausgeformt werden. In einer Ausführungsform können die Leiter375 in einem Verfahren ausgebildet werden, das das Aufbringen einer Maske, Ätzen, das Entfernen der Maske und ein Galvanisieren umfasst. In einer Ausführungsform können die Leiter Kupfer umfassen. In einer Ausführungsform können die Anschlusselemente380 Bumps umfassen. In einer Ausführungsform können die Anschlusselemente380 nach einem C4-Verfahren ausgeformt werden. In einer Ausführungsform können die Anschlusselemente380 eine Flip-Chip-Verbindung zu einem Substrat, beispielsweise einer gedruckten Leiterplatte, gestatten. -
4 veranschaulicht ein System400 . Das System400 kann einen Prozessor410 , einen Speicher420 , einen Speicher430 , einen Grafik-Prozessor440 , einen Bildausgabe-Prozessor450 , eine Netzwerk-Schnittstelle460 , eine Eingangs/Ausgangs-Schnittstelle470 und einen Übertragungsbus480 umfassen. In einer Ausführungsform kann der Speicher420 eine flüchtige Speicherkomponente umfassen. Jede der Baugruppen im System400 kann einen Bereich zur Wärmeverteilung und Spannungskonstruktion aufweisen, wie er oben diskutiert ist. Wie oben diskutiert, ermöglicht die offenbarte Erfindung außerdem ein Schichten von Chips mit Bereichen zur Wärmeverteilung und zur Spannungskonstruktion. Eine große Anzahl von Kombinationen beschichteter Baugruppen mit Regionen zur Wärmeverteilung und zur Spannungskonstruktion kann zur Verfügung stehen. In einer Ausführungsform kann der Speicher420 die Region zur Wärmeverteilung und zur Spannungskonstruktion umfassen, und der Speicher420 kann mit dem Prozessor410 geschichtet sein. In einer Ausführungsform kann das System400 einen zweiten Prozessor (nicht gezeigt) umfassen, und der zweite Prozessor kann den Bereich zur Wärmeverteilung und zur Spannungskonstruktion umfassen, und der zweite Prozessor kann mit410 geschichtet sein. - In dieser Beschreibung meint der Bezug auf "eine Ausführungsform" oder "Ausführungsform", dass ein bestimmtes Merkmal, eine bestimmte Struktur, ein bestimmtes Material oder eine bestimmte Ausprägung, die in Verbindung mit der Ausführungsform beschrieben ist, in wenigstens einer Ausführungsform der Erfindung vorliegen. Das Auftreten der Ausdrücke "in einer Ausführungsform" oder "in irgendeiner Ausführungsform" an unterschiedlichen Stellen innerhalb dieser Beschreibung bezieht sich nicht notwendigerweise auf die gleiche Ausführungsform der Erfindung. Die besonderen Merkmale, Strukturen, Materialien oder Ausprägungen können außerdem in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden.
- Es versteht sich, dass die obige Beschreibung veranschaulichend und nicht beschränkend sein soll. Nach Durchsicht der obigen Beschreibung werden dem Durchschnittsfachmann viele andere Ausführungsformen ersichtlich sein. Der Rahmen der Erfindung sollte daher mit Bezug auf die anliegenden Ansprüche bestimmt werden, zusammen mit dem vollständigen Rahmen von Äquivalenten, der solchen Ansprüchen zusteht.
- Zusammenfassung
- Ein Substrat weist eine Bauteilschicht und einen Metallisierungsbereich auf. Innerhalb des Substrats sind elektrisch leitende Durchgangskontakte und thermisch leitende Bereiche ausgebildet. Die thermisch leitenden Bereiche können durch Abscheidung in einen Graben oder durch Maskierung ausgebildet werden. Das Substrat kann in einer geschichteten Anordnung ausgebildet werden.
Claims (19)
- Vorrichtung, die umfaßt: einen Metallisierungsbereich mit mehreren Metallschichten auf einer Bauteilschicht eines Substrats; ein Via, das sich durch das Substrat und die Bauteilschicht erstreckt und eine Metallschicht in dem Metallisierungsbereich berührt; und einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Substrat und benachbart zur Bauteilschicht.
- Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion Kupfer umfasst.
- Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion Diamant und/oder ein diamantähnliches Material und/oder Kupfer mit Diamantteilchen umfasst.
- Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion eine biaxiale Zugspannung auf einen Transistor in der Bauteilschicht im Bereich von ungefähr 0,5 bis 3 GPa hervorruft.
- Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion eine Wärmeleitfähigkeit aufweist, die ungefähr 4- bis 20-mal größer ist als eine Wärmeleitfähigkeit des Substrats.
- Vorrichtung nach Anspruch 1, die zusätzlich umfaßt: ein Verbindungselement auf dem Metallisierungsbereich, wobei das Verbindungselement mit einer aktiven Oberfläche eines zweiten Substrats verbunden ist; und eine Kühleinrichtung, die mit einer der aktiven Oberfläche entgegengesetzten Oberfläche des zweiten Substrats verbunden ist.
- Vorrichtung, die umfaßt: eine aktive Oberfläche mit einem Metallisierungsbereich eines ersten Substrats, die über einen Interconnect an eine aktive Oberfläche eines zweiten Substrats gekoppelt ist, wobei das erste Substrat in Nachbarschaft zu der aktiven Oberfläche einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion sowie ein Via, das sich durch das erste Substrat erstreckt und eine Metallschicht des Metallisierungsbereichs berührt, aufweist; und eine Kühleinrichtung auf einer Oberfläche, die der aktiven Oberfläche des zweiten Substrats gegenüberliegt.
- Vorrichtung nach Anspruch 7, die umfaßt: eine gedruckte Leiterplatte, die mit einem Bump auf einer der aktiven Oberfläche des ersten Substrats entgegengesetzten Oberfläche des ersten Substrats verbunden ist.
- Vorrichtung nach Anspruch 7, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion Kupfer und/oder Diamant und/oder einen diamantähnlichen Kohlenstoff und/oder Kupfer mit Diamantteilchen umfasst.
- Vorrichtung nach Anspruch 7, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion eine biaxiale Zugspannung im Bereich von ungefähr 0,5 bis 3 GPa auf einen Transistor in dem ersten Substrat hervorruft und der Bereich zur Wärmeverteilung und zur Spannungskonstruktion eine Wärmeleitfähigkeit aufweist, die ungefähr 4- bis 20-mal größer liegt als eine Wärmeleitfähigkeit des ersten Substrats.
- Verfahren, das die folgenden Schritte umfaßt: Ausbilden einer Schicht zur Wärmeverteilung und zur Spannungskonstruktion auf der Oberfläche eines Substrats, wobei die Oberfläche des Substrats, einem Metallisierungsbereich gegenüberliegend auf einer Bauteilschicht des Substrats liegt; Freilegen einer Metallschicht des Metallisierungsbereichs, wobei das Freilegen der Metallschicht das Ausbilden einer Via-Öffnung durch die Schicht zur Wärmeverteilung und zur Spannungskonstruktion, das Substrat und den aktiven Bereich umfasst; Ausbilden eines Seitenwandisolators auf einer Seitenwand der Kontaktöffnung; und Ausbilden eines leitenden Füllmaterials in der Kontaktöffnung.
- Verfahren nach Anspruch 11, das zusätzlich folgenden Schritt umfaßt: elektrisches Verbinden eines Interconnects auf dem Metallisierungsbereich mit einem zweiten Interconnect auf einer aktiven Oberfläche eines zweiten Substrats.
- Verfahren nach Anspruch 11, wobei das Ausbilden der Schicht zur Wärmeverteilung und zur Spannungskonstruktion das Ausbilden des Bereichs zur Wärmeverteilung und zur Spannungskonstruktion bei einer Temperatur unterhalb einer Betriebstemperatur der Bauteilschicht umfasst und ein Wärmeausdehnungskoeffizient der Schicht zur Wärmeverteilung und zur Spannungskonstruktion größer ist als ein Wärmeausdehnungskoeffizient des Substrats.
- Verfahren nach Anspruch 11, wobei das Ausbilden der Schicht zur Wärmeverteilung und zur Spannungskonstruktion das Ausbilden des Bereichs zur Wärmeverteilung und zur Spannungskonstruktion bei einer Temperatur oberhalb einer Betriebstemperatur der Bauteilschicht umfasst und ein Wärmeausdehnungskoeffizient der Schicht zur Wärmeverteilung und zur Spannungskonstruktion kleiner ist als ein Wärmeausdehnungskoeffizient des Substrats.
- Verfahren nach Anspruch 11, wobei die Schicht zur Wärmeverteilung und zur Spannungskonstruktion Kupfer und/oder Diamant und/oder einen diamantähnlichen Kohlenstoff und/oder Kupfer mit Diamantteilchen umfasst.
- Verfahren, das folgende Schritte umfaßt: Ausbilden eines Grabens in der Oberfläche eines Substrats, wobei die Oberfläche des Substrats, einem Metallisierungsbereich gegenüberliegend auf einer Bauteilschicht des Substrats liegt; Ausbilden einer Isolatorschicht über der Substratoberfläche und dem Graben; Freilegen des Metallisierungsbereichs durch Ausformen einer Via-Öffnung durch die Isolatorschicht, das Substrat und die Bauteilschicht; Ausbilden einer zweiten Isolatorschicht über der Isolatorschicht und der Via-Öffnung; Freilegen einer Metallisierungsschicht des Metallisierungsbereichs; und wahlweises Ausbilden eines leitenden Füllmaterials in dem Graben und der Via-Öffnung, um einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Graben und einen Leitungskontakt in der Via-Öffnung auszubilden.
- Verfahren nach Anspruch 16 mit zusätzlich folgenden Schritten: Ausbilden einer dielektrischen Schicht über der Substratoberfläche und dem leitenden Füllmaterial; Ausbilden eines Bumps auf der dielektrischen Schicht; und elektrisches Verbinden des Bumps mit einem Interconnect auf einer aktiven Oberfläche eines zweiten Substrats, wobei eine der aktiven Oberfläche entgegengesetzte Oberfläche des zweiten Substrats mit einer Kühleinrichtung verbunden ist.
- Verfahren nach Anspruch 16, wobei das leitende Füllmaterial Kupfer umfasst.
- Verfahren nach Anspruch 16, wobei das wahlweise Ausformen des leitenden Füllmaterials das Ausbilden einer Maske mit Öffnungen über dem Graben und der Via-Öffnung über dem Substrat umfasst.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/257,595 US7723759B2 (en) | 2005-10-24 | 2005-10-24 | Stacked wafer or die packaging with enhanced thermal and device performance |
US11/257,595 | 2005-10-24 | ||
PCT/US2006/041779 WO2007050754A2 (en) | 2005-10-24 | 2006-10-24 | Stackable wafer or die packaging with enhanced thermal and device performance |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112006002909T5 true DE112006002909T5 (de) | 2008-09-18 |
DE112006002909B4 DE112006002909B4 (de) | 2014-10-30 |
Family
ID=37845338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112006002909.6T Expired - Fee Related DE112006002909B4 (de) | 2005-10-24 | 2006-10-24 | Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit |
Country Status (6)
Country | Link |
---|---|
US (1) | US7723759B2 (de) |
CN (1) | CN101292348B (de) |
DE (1) | DE112006002909B4 (de) |
GB (1) | GB2444467B (de) |
TW (1) | TWI340440B (de) |
WO (1) | WO2007050754A2 (de) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090108437A1 (en) * | 2007-10-29 | 2009-04-30 | M/A-Com, Inc. | Wafer scale integrated thermal heat spreader |
US8432022B1 (en) * | 2009-09-29 | 2013-04-30 | Amkor Technology, Inc. | Shielded embedded electronic component substrate fabrication method and structure |
US20110140232A1 (en) * | 2009-12-15 | 2011-06-16 | Intersil Americas Inc. | Methods of forming a thermal conduction region in a semiconductor structure and structures resulting therefrom |
US8294261B2 (en) * | 2010-01-29 | 2012-10-23 | Texas Instruments Incorporated | Protruding TSV tips for enhanced heat dissipation for IC devices |
KR101698932B1 (ko) * | 2010-08-17 | 2017-01-23 | 삼성전자 주식회사 | 반도체 패키지 및 그 제조방법 |
CN104979305A (zh) * | 2014-04-09 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件 |
US10998228B2 (en) * | 2014-06-12 | 2021-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned interconnect with protection layer |
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WO2020150893A1 (en) | 2019-01-22 | 2020-07-30 | Yangtze Memory Technologies Co., Ltd. | Integrated circuit packaging structure and manufacturing method thereof |
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Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2005
- 2005-10-24 US US11/257,595 patent/US7723759B2/en not_active Expired - Fee Related
-
2006
- 2006-10-24 WO PCT/US2006/041779 patent/WO2007050754A2/en active Application Filing
- 2006-10-24 TW TW095139195A patent/TWI340440B/zh not_active IP Right Cessation
- 2006-10-24 CN CN2006800393517A patent/CN101292348B/zh not_active Expired - Fee Related
- 2006-10-24 GB GB0806342A patent/GB2444467B/en not_active Expired - Fee Related
- 2006-10-24 DE DE112006002909.6T patent/DE112006002909B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW200725839A (en) | 2007-07-01 |
WO2007050754A2 (en) | 2007-05-03 |
GB2444467A (en) | 2008-06-04 |
US20070093066A1 (en) | 2007-04-26 |
US7723759B2 (en) | 2010-05-25 |
TWI340440B (en) | 2011-04-11 |
GB2444467B (en) | 2010-12-08 |
CN101292348A (zh) | 2008-10-22 |
WO2007050754A3 (en) | 2007-06-14 |
DE112006002909B4 (de) | 2014-10-30 |
GB0806342D0 (en) | 2008-05-14 |
CN101292348B (zh) | 2011-06-08 |
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Legal Events
Date | Code | Title | Description |
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R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
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