DE112006002909B4 - Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit - Google Patents

Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit Download PDF

Info

Publication number
DE112006002909B4
DE112006002909B4 DE112006002909.6T DE112006002909T DE112006002909B4 DE 112006002909 B4 DE112006002909 B4 DE 112006002909B4 DE 112006002909 T DE112006002909 T DE 112006002909T DE 112006002909 B4 DE112006002909 B4 DE 112006002909B4
Authority
DE
Germany
Prior art keywords
substrate
layer
heat distribution
forming
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112006002909.6T
Other languages
English (en)
Other versions
DE112006002909T5 (de
Inventor
Rajashree Baskaran
Shriram Ramanathan
Patrick Morrow
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112006002909T5 publication Critical patent/DE112006002909T5/de
Application granted granted Critical
Publication of DE112006002909B4 publication Critical patent/DE112006002909B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

Vorrichtung, die umfasst: einen Metallisierungsbereich mit mehreren Metallschichten auf einer Bauteilschicht eines Substrats; ein Via, das sich durch das Substrat und die Bauteilschicht erstreckt und eine Metallschicht in dem Metallisierungsbereich berührt; einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Substrat und benachbart zur Bauteilschicht; ein Verbindungselement auf dem Metallisierungsbereich, wobei das Verbindungselement mit einer aktiven Oberfläche eines zweiten Substrats verbunden ist; und eine Kühleinrichtung, die mit einer der aktiven Oberfläche entgegengesetzten Oberfläche des zweiten Substrats verbunden ist.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung beziehen sich auf die Mikroelektronik-Technologie. Insbesondere beziehen sich Ausführungen der Erfindung auf geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit.
  • HINTERGRUND
  • In der Halbleiterfertigung können Transistoren auf einem Halbleiter-Wafer ausgebildet werden. Die Transistoren und andere Bauteile können integriert werden, um integrierte Schaltkreise (Integrated Circuits, ICs) auszubilden, die zahlreiche nützliche Funktionen ausführen. Üblicherweise kann ein Wafer in einzelne Dies aufgeteilt und der einzelne IC-Die kann mit Anschlüssen versehen und verkauft werden. Um die Leistungsfähigkeit integrierter Schaltkreise zu steigern, kann es vorteilhaft sein, die Leistungsfähigkeit der Transistoren zu verbessern. Da Transistoren kleiner, schneller und fortschrittlicher werden, wird es darüber hinaus zunehmend schwieriger, die Wärme von in Betrieb befindlichen Transistoren abzuführen. Beim Packaging des Wafers oder Dies können dichte Packaging-Optionen, beispielsweise geschichtetes Die-Packaging, vorteilhaft sein. Jedoch können übliche beschichtete Die-Anordnungen für übliche Wärmeabfuhr-Einrichtungen, beispielsweise Wärmesenken, ungeeignet sein.
  • Die US 2003/0 038 344 A1 betrifft vertikale Durchkontaktierungen und durch ein Substrat geformte Wärmesenken, die bei Temperaturen gebildet werden können, die niedrig genug sind, um mit der Back-End-Verarbeitung, d. h. der nachfolgenden Ausbildung von aktiven Halbleiterbausteinen, kompatibel zu sein. Der Prozess liefert Verbindungen (Interconnects) mit hohem Aspektverhältnis (z. B. 10:1).
  • Die US 2002/0117 695 A1 offenbart Halbleiterbauelemente auf Galliumnitridmaterialbasis mit thermisch leitfähigen Regionen, wie z. B. Wärmeverteilungsschichten und Wärmesenken. Bei den Galliumnitridmaterialien kann es sich zum Beispiel um Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) Indiumgalliumnitrid (InGaN) und Aluminiumindiumgalliumnitrid (AlInGaN) handeln.
  • Aus der US 2002/0 113 288 A1 sind aus Diamant oder diamantähnlichen Materialien hergestellte thermische Kühlstrukturen zum Abführen von Wärme aus Halbleiterbausteinen bekannt.
  • Die JP 2004-175 626 A offenbart eine aus einem Diamantverbund hergestellte Wärmesenke, die sowohl hohe thermische Leitfähigkeit als auch einen thermischen Ausdehnungskoeffizienten aufweist, der anderen Halbleiterelementen besser als herkömmliche Wärmesenkematerialien entspricht.
  • Aus der US 2002/0 038 908 A1 ist ein thermisch optimiertes Ball-Grid-Array-Gehäuse bekannt. Das Substrat für das Gehäuse enthält eine Metallkernschicht mit Isolierschichten und strukturierten Verdrahtungsschichten. Sacklöcher verbinden eine strukturierte Verdrahtungsschicht und eine Isolierschicht und ein thermisch leitfähiges Material ist in den Sacklöchern platziert und Wärme von dem Gehäuse geht direkt durch das thermisch leitfähige Material in den Sacklöchern zum Metallkern.
  • Die US 4 842 699 A offenbart ein Verfahren zum selektiven und simultanen Galvanisieren von Durchkontaktierungen und Wärmesenken auf einem Wafer unter Verwendung einer Metallmaske anstelle eines Photoresists.
  • Die US 2005/0 014 311 A1 betrifft eine gestapelte Chipstruktur, bei der ein Halbleiterchip ein Durchgangsloch aufweist, das einen Metallverbindungsstecker enthält, der den Halbleiterchip mit einem weiteren Halbleiterchip in dem Stapel elektrisch verbindet.
  • Die vorliegende Erfindung liefert eine Vorrichtung gemäß Anspruch 1, ein Verfahren gemäß Anspruch 6 und ein Verfahren gemäß Anspruch 11.
  • Die Unteransprüche betreffen jeweilige vorteilhafte Weiterbildungen derselben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung ist beispielhaft und nicht beschränkend in den Figuren der beiliegenden Zeichnungen veranschaulicht, in denen gleiche Bezugszeichen ähnliche Elemente bezeichnen und in denen:
  • 1 eine Querschnittsansicht eines Substrats mit Bereichen zur Wärmeverteilung und Spannungskonstruktion und Durchgängen, die mit einem eine rückseitige Kühleinrichtung aufweisenden Substrat verbunden sind, veranschaulicht;
  • 2A–2F Querschnittsansichten eines Verfahrens zur Ausbildung von Bereichen zur Wärmeverteilung und Spannungskonstruktion sowie Durchgängen in einem Substrat veranschaulichen;
  • 3A–3H Querschnittsansichten eines Verfahrens zur Ausbildung von Bereichen zur Wärmeverteilung und Spannungskonstruktion sowie Durchgängen in einem Substrat veranschaulichen;
  • 4 eine schematische Darstellung eines Systems, das Bereiche zur Wärmeverteilung und zur Spannungskonstruktion in einem Substrat umfasst, veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Vorrichtungen und Verfahren, die sich auf das Packaging geschichteter Wafer oder Dies beziehen, werden in verschiedenen Ausführungsformen beschrieben. Verschiedene Ausführungsformen können jedoch ohne eine oder mehrere der spezifischen Einzelheiten oder mit anderen Verfahren, Materialien oder Bestandteilen ausgeführt werden. In anderen Fallen sind wohlbekannte Strukturen, Materialien oder Vorgehensweisen nicht detailliert gezeigt oder beschrieben, um nicht von Gesichtspunkten der verschiedenen Ausführungsformen der Erfindung abzulenken. Zu Erläuterungszwecken sind auf eine entsprechende Weise bestimmte Zahlen, Materialien und Gestaltungen dargelegt, um ein tiefgreifendes Verständnis der Erfindung zu gewährleisten. Die Erfindung kann allerdings ohne spezifische Einzelheiten ausgeführt werden. Darüber hinaus versteht sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen und nicht notwendigerweise maßstabsgerecht dargestellt sind.
  • Um die Größe von Mikroelektronik-Erzeugnissen zu vermindern, kann die Packungsdichte von Halbleiterchips erhöht werden. Ein Verfahren zur Erhöhung der Packungsdichte kann darin bestehen, Chips zu schichten. Während des Betriebs können die aktiven Bereiche der geschichteten Chips beträchtliche Mengen an Wärme erzeugen, die möglicherweise abgeführt werden muss, damit die Chips richtig arbeiten. Beim Packaging einzelner Chips wird üblicherweise eine rückseitige Kühleinrichtung, beispielsweise eine integrierte Wärmeverteileinrichtung oder ein Gebläse, verwendet, um die Wärme abzuführen. Bei den geschichteten Chip-Anordnungen kann es jedoch aufgrund von räumlichen Beschränkungen oder der Unvereinbarkeit mit der elektrischen Versorgungsführung eventuell nicht durchführbar sein, rückseitige Kühleinrichtungen für jeden Chip in der Schichtung zu verwenden. Kurz gesagt, können Ausführungsformen der vorliegenden Erfindung Wärmeverteilungsbereiche innerhalb eines Chip-Substrats umfassen, die Wärme von den aktiven Bereichen des Chips entfernen, um eine Vielzahl geschichteter Chip-Anordnungen zu ermöglichen.
  • Der aktive Bereich eines Chips kann auch einen integrierten Schaltkreis (Integrated Circuit, IC) mit Transistoren umfassen. Der IC kann sowohl N-Kanal-Metalloxidhalbleiter(NMOS)-Transistoren als auch P-Kanal-Metalloxidhalbleiter(PMOS)-Transistoren umfassen. Um die Leistungsfähigkeit beider Transistor-Arten zu verbessern, kann der Kanalbereich der Transistoren mit einer Spannung beansprucht werden. Insbesondere kann eine biaxiale Zugspannung die Leistungsfähigkeit sowohl der NMOS- als auch der PMOS-Transistoren erhöhen. Ausführungsformen der vorliegenden Erfindung können umfassen, IC-Transistoren mit einer Spannung zu versehen und dabei eine Vielzahl geschichteter Chip-Anordnungen zu ermöglichen.
  • 1 veranschaulicht eine Vorrichtung, die für einen geschichteten Wafer oder Die eine Wärmeverteilung und eine Spannungserzeugung bereitstellt.
  • 1 veranschaulicht eine querschnittsartige Ansicht einer Vorrichtung 100. Die Vorrichtung 100 umfasst ein Substrat 140 mit einer aktiven Oberfläche 145. Das Substrat 140 ist an einer Kühleinrichtung 150 angebracht und über Verbindungselemente oder Interconnects 160 mit einem Substrat 110 verbunden. Das Substrat 110 umfasst eine Bauteilschicht 115, einen Metallisierungsbereich 120, Durchgänge oder Vias 170 und Bereiche 180 und weist auf seiner Rückseite Anschlusselemente 130 auf.
  • Das Substrat 140 kann jegliche geeigneten Materialien umfassen, und die aktive Oberfläche 145 kann jegliche geeigneten Bauteile umfassen. In einer Ausführungsform kann es sich bei dem Substrat 140 um einen Die handeln. In einer anderen Ausführungsform kann es sich bei dem Substrat 140 um einen Wafer handeln. In einer Ausführungsform kann das Substrat 140 einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat 140 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann das Substrat 140 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm sein. In einer Ausführungsform kann die aktive Oberfläche 145 NMOS- oder PMOS-Transistoren, andere Bauteile, Metallisierungsschichten, dielektrische Schichten, Passivierungsschichten und Bondinseln umfassen. In einer Ausführungsform kann das Substrat 140 einen Mikroprozessor umfassen. In einer anderen Ausführungsform kann das Substrat 140 eine Speichereinrichtung umfassen.
  • Die Verbindungselemente oder Interconnects 160 können jedes geeignete Material sein und können das Substrat 140 und das Substrat 110 elektrisch verbinden. In einigen Ausführungsformen können die Verbindungselemente oder Interconnects einen Leiter, beispielsweise Kupfer, umfassen. In einer Ausführungsform können die Verbindungselemente oder Interconnects ein Lötmittel umfassen. In einer Ausführungsform können die Verbindungselemente oder Interconnects 160 eine elektrische Versorgungsführung für die Bauelemente der aktiven Oberfläche 145 bereitstellen. In einer Ausführungsform können die Verbindungselemente 160 oder Interconnects dreidimensionale Verbindungselemente oder Interconnects umfassen.
  • Die Kühleinrichtung 150 kann jedes geeignete Material oder jede geeignete Anordnung sein, die Wärme vom Substrat 140 abführen. In einer Ausführungsform kann die Kühleinrichtung 150 eine Wärmesenke umfassen. In einer anderen Ausführungsform kann die Kühleinrichtung 150 ein thermisches Schnittstellenmaterial umfassen. In einer anderen Ausführung kann die Kühleinrichtung 150 ein Gebläse umfassen. In einer Ausführungsform kann die Kühleinrichtung 150 eine integrierte Wärmeverteileinrichtung umfassen. In einer Ausführungsform kann die Kühleinrichtung 150 eine rückseitige Kühleinrichtung sein, wobei die aktive Oberfläche 145 als Vorderseite des Substrats 140 bezeichnet wird. In einer Ausführungsform kann die Kühleinrichtung 150 entfallen.
  • Das Substrat 110 kann jedes geeignete Material umfassen. In einer Ausführungsform kann das Substrat 110 einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat 110 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann das Substrat 110 Silizium mit einem <100>-Siliziumkristall umfassen. In einer anderen Ausführungsform kann das Substrat 110 Silizium mit einem <110>-Siliziumkristall umfassen. In einer Ausführungsform kann es sich bei dem Substrat 110 um einen Die handeln. In einer anderen Ausführungsform kann es sich bei dem Substrat 110 um einen Wafer handeln. In einer Ausführungsform kann es sich bei dem Substrat 110 um ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm handeln. In einer anderen Ausführung kann das Substrat 110 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 5 μm sein.
  • Die Bauteilschicht 115 kann alle geeigneten Bauteile umfassen. In einer Ausführungsform kann die Bauteilschicht 115 NMOS-Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht 115 PMOS-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht 115 Planartransistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht 115 nicht-planare oder Trigate-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht 115 Widerstände und Kondensatoren umfassen. In einer Ausführungsform kann die Bauteilschicht 115 auf der Vorderseite des Substrats 110 liegen, und die der Vorderseite entgegengesetzte Seite kann die Rückseite des Substrats 110 sein. Die Bauteilschicht 115 kann jede Kombination der oben aufgelisteten Bauteile umfassen.
  • Der Metallisierungsbereich 120 kann die Bauteile der Bauteilschicht 115 untereinander verbinden und Verbindungsführungen zu externen Komponenten vorsehen. Der Metallisierungsbereich 120 kann eine beliebige Anzahl von untereinander verbundenen Metallschichten und Durchgangsschichten umfassen, die, durch dielektrische Materialien voneinander getrennt sind. In einer Ausführungsform können die Metallschichten des Metallisierungsbereichs 120 jeweils im Wesentlichen planar sein und voneinander durch eine dielektrische Zwischenschicht (Interlayer Dielectric, ILD) getrennt werden. In einer Ausführungsform können die Metallschichten über die Durchgänge der Durchgangsschichten mit benachbarten Metallschichten verbunden sein. In einer Ausführungsform kann der Metallisierungsbereich 120 eine Anzahl von Metallschichten im Bereich zwischen ungefähr 1 und 9 umfassen. In einer Ausführungsform kann der Metallisierungsbereich 120 die Verbindung zu den Verbindungselementen 160 gewährleisten. In einer anderen Ausführungsform kann der Metallisierungsbereich 120 die Verbindung zu Verbindungselementen 160 über Bondinseln (Bond Pads, nicht gezeigt) gewährleisten. Die Metallschichten und Durchgangsschichten des Metallisierungsbereichs 120 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Metallschichten und Durchgangsschichten des Metallisierungsbereichs 120 Kupfer umfassen.
  • Die Kontaktelemente oder Vias 170 können Verbindungsführungen zu externen Komponenten für Bauteile in der Bauteilschicht 115 vorsehen. In einer Ausführungsform können sich die Kontaktelemente 170 durch die Substratschicht 110, die Bauteilschicht 115 und einen Teil des Metallisierungsbereichs 120 hindurch erstrecken. In einer Ausführungsform können die Kontaktelemente 170 mit einer Metallschicht des Metallisierungsbereichs 120 verbunden sein. In einer Ausführungsform können sich die Kontaktelemente oder Vias 170 durch ein Teil der Bauteilschicht 115 und des Metallisierungsbereichs 120 in einer Weise erstrecken, dass sie keinerlei Bauteile oder Metallschichten berühren oder beeinflussen. In einer Ausführungsform kann es sich bei den Kontaktelementen um Kontakte durch das Substrat handeln.
  • Die Kontaktelemente oder Vias 170 können auch mit den Anschlusselementen 130 verbunden sein. In einer Ausführungsform können die Kontaktelemente oder Vias 170 über Bondinseln (nicht gezeigt) mit den Anschlusselementen 130 verbunden sein. In einer anderen Ausführung können die Kontaktelemente 170 über Metalltrassen (nicht gezeigt) auf der Rückseite des Substrats 110 mit den Anschlusselementen 130 verbunden sein. Die Kontaktelemente oder Vias 170 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Kontaktelemente 170 Kupfer umfassen.
  • Die Anschlusselemente 130 können eine Verbindung zu externen Baugruppen (nicht gezeigt) gewährleisten. In einer Ausführungsform können die Anschlusselemente 130 eine Verbindung und eine elektrische Verbindungsführung für das Substrat 110 zur Verfügung stellen. In einer anderen Ausführungsform können die Anschlusselemente 130 eine elektrische Verbindungsführung für das Substrat 140 zur Verfügung stellen. In einer Ausführungsform können die Anschlusselemente eine elektrische Verbindungsführung für das Substrat 110 und das Substrat 140 und eine Verbindung zu einem externen Substrat, beispielsweise einer gedruckten Schaltung (Printed Circuit Board, PCB), zur Verfügung stellen. In einer Ausführungsform können die Anschlusselemente 130 Kupfer umfassen. In einer anderen Ausführungsform können die Anschlusselemente 130 ein Lötmittel umfassen. In einer Ausführungsform kann es sich bei den Anschlusselementen 130 um C4-Bumps (Controlled Collapse Chip Connect Bumps) handeln.
  • Die Bereiche 180 können in dem Substrat 110 und benachbart zur Bauteilschicht 115 vorgesehen sein. In einer Ausführungsform können die Bereiche 180 einen Wärmeverteilungsbereich für die Bauteilschicht 115 vorsehen. In einer Ausführungsform können die Bereiche 180 einen Bereich zur Spannungserzeugung oder Spannungskonstruktion für die Bauteilschicht 115 vorsehen. In einer weiteren Ausführungsform können die Bereiche 180 einen Bereich zur Wärmeausbreitung und zur Spannungserzeugung für die Bauteilschicht 115 vorsehen. In einer Ausführungsform können die Bereiche 180 Kupfer umfassen. In einer Ausführungsform können die Bereiche 180 Kupfer umfassen und eine Dicke im Bereich von ungefähr 10 bis 30 μm aufweisen. In einer anderen Ausführungsform können die Bereiche 180 Kupfer umfassen und eine Dicke im Bereich von ungefähr 10 bis 120 μm aufweisen. In einer Ausführungsform können die Bereiche 180 Kupfer umfassen und eine Dicke im Bereich von ungefähr 80 bis 120 μm aufweisen. In einer anderen Ausführungsform können die Bereiche 180 Kupfer mit Diamantteilchen umfassen.
  • In einer anderen Ausführungsform können die Bereiche 180 Diamant oder ein diamantähnliches Kohlenstoffmaterial umfassen. Ein diamantähnliches Kohlenstoffmaterial kann durch Ablagerung von Kohlenstoff bei einer Temperatur im Bereich von ungefähr 360 bis 440°C ausgeformt werden. In einer Ausführungsform können die Bereiche 180 Diamant oder ein diamantähnliches Material mit einer Dicke im Bereich von ungefähr 1 bis 100 μm umfassen. In einer anderen Ausführungsform können die Bereiche 180 Diamant oder ein diamantähnliches Material mit einer Dicke im Bereich von ungefähr 1 bis 10 μm umfassen. In einer Ausführungsform können die Bereiche 180 Diamant oder ein diamantähnliches Material mit einer Dicke im Bereich von ungefähr 5 bis 25 μm umfassen.
  • Wie diskutiert, können die Bereiche 180 einen Wärmeverteilungsbereich für die Bauteilschicht 115 zur Verfügung stellen. Im Allgemeinen kann die Fähigkeit eines Materials zum Wärmetransport die Wärmeleitfähigkeit des Materials sein, die in Einheiten von Watt pro Meter Kelvin (W/m·K) gegeben ist. In einer Ausführungsform kann die Wärmeleitfähigkeit der Bereiche 180 größer als die Wärmeleitfähigkeit des Substrats 110 sein, so dass Wärme schneller mit den Regionen 180 als ohne Regionen 180 von der Bauteilschicht 115 entfernt wird. In verschiedenen Ausführungsformen kann das Substrat 110 Silizium (< 100 W/m·K) umfassen, und die Bereiche 180 können Diamant (> 1000 W/m·K), diamantähnliche Materialien (~400–500 W/m·K) oder Kupfer (400 W/m·K) umfassen. In einer Ausführungsform können die Bereiche 180 dadurch, dass sie Wärme von der Bauteilschicht 115 entfernen, das Substrat 110 in die Lage versetzen, richtig zu arbeiten. In einer Ausführungsform können die Bereiche 180 eine Wärmeleitfähigkeit aufweisen, die 4- bis 20-mal höher liegt als die Wärmeleitfähigkeit des Substrats 110. In einer anderen Ausführungsform können die Bereiche 180 eine Wärmeleitfähigkeit aufweisen, die ungefähr 2- bis 10-mal höher liegt als die Wärmeleitfähigkeit des Substrats 110. In einer Ausführungsform können die Bereiche 180 eine Wärmeleitfähigkeit aufweisen, die ungefähr 4- bis 10-mal höher liegt als die Wärmeleitfähigkeit des Substrats 110.
  • Wie diskutiert, können die Bereiche 180 für eine Spannungserzeugung auf der Bauteilschicht 115 sorgen. Eine auf der Bauteilschicht 115 erzeugte biaxiale Zugspannung kann die Leistungsfähigkeit sowohl von NMOS- als auch PMOS-Transistoren auf der Bauteilschicht 115 erhöhen. In einer Ausführungsform können die Bereiche 180 Anordnungen zur Spannungskonstruktion sein.
  • Die in der Bauteilschicht 115 erzeugte Spannung kann durch eine Abweichung zwischen den Wärmeausdehnungskoeffizienten der Materialien des Substrats 110 und der Bereiche 180 hervorgerufen sein.
  • In einer Ausführungsform kann das Substrat 110 Silizium umfassen, die Bauteilschicht 115 kann bei einer Temperatur im Bereich von ungefähr 90 bis 110°C betrieben werden, und die Bereiche 180 können Kupfer umfassen, das bei einer Temperatur von ungefähr 20 bis 30°C abgeschieden worden ist. In solch einer Ausführungsform kann eine Zugspannung in der Bauteilschicht 115 bei der Betriebstemperatur erzeugt werden, weil Kupfer einen höheren Wärmeausdehnungskoeffizienten als Silizium besitzt und die spannungsfreie Temperatur des Kupfers die Abscheidungstemperatur ist. In einer Ausführungsform können die Bereiche 180 einen höheren Wärmeausdehnungskoeffizienten als das Substrat 110 aufweisen, und die Bereiche 180 können bei einer Temperatur, die unterhalb der Betriebstemperatur der Bauteilschicht 115 liegt, gebildet worden sein, wodurch in der Bautenschicht 115 eine Zugspannung hervorgerufen wird.
  • In einer anderen Ausführungsform kann das Substrat 110 Silizium umfassen, die Bauteilschicht 115 kann bei einer Temperatur von ungefähr 90 bis 110°C betrieben werden, und die Bereiche 180 können Diamant oder ein diamantähnliches Material umfassen, das bei einer Temperatur im Bereich von ungefähr 360 bis 440°C abgelagert worden ist. In solch einer Ausführungsform kann eine Zugspannung in der Bauteilschicht 115 bei der Betriebstemperatur hervorgerufen werden, weil Diamant oder ein diamantähnliches Material einen geringeren Wärmeausdehnungskoeffizienten als Silizium aufweist und die spannungsfreie Temperatur des Diamants oder des diamantähnlichen Materials die Ablagerungstemperatur ist. In einer Ausführungsform können die Bereiche 180 einen niedrigeren Wärmeausdehnungskoeffizienten als das Substrat 110 aufweisen, und die Bereiche 180 können bei einer Temperatur oberhalb der Betriebstemperatur der Bauteilschicht 115 angelegt werden, wodurch eine Zugspannung in der Bauteilschicht 115 hervorgerufen wird.
  • Bei der Zugspannung in der Bauteilschicht 115 kann es sich um jeden Betrag von Zugspannung handeln. In einer Ausführungsform kann die Zugspannung im Bereich von ungefähr 0,1 bis 5 GPa liegen. In einer anderen Ausführungsform kann die Zugspannung im Bereich von ungefähr 1 bis 2 GPa liegen. In einer anderen Ausführungsform kann die Zugspannung im Bereich von ungefähr 0,5 bis 3 GPa liegen.
  • 1 veranschaulicht zwei Substrate 110, 140, die durch Verbindungselemente 160 über ihre aktiven Seiten oder Vorderseiten miteinander verbunden sind. Das Substrat 140 umfasst die Kühleinrichtung 150, die an seiner Rückseite angebracht ist, und das Substrat 110 umfasst Wärmeverteilungs- und Spannungserzeugungs-Bereiche 180 und Kontaktelemente 170 durch das Substrat und weist auf seiner Rückseite externe Anschlusselemente 130 auf. Jedoch können auch zahlreiche andere Ausgestaltungen vorliegen. Wie in 1 veranschaulicht, kann das Substrat 110 Anschlusselemente 130 umfassen. Die Verbindungselemente 130 können die Verbindung zu der Rückseite eines anderen, dem Substrat 110 ähnlichen Substrats erleichtern, das Wärmeverteilungs- und Spannungserzeugungs-Bereiche sowie Kontaktelemente durch das Substrat aufweist. In analoger Weise können mehrere dem Substrat 110 ähnliche Substrate aufeinander geschichtet werden.
  • Die 2A–2F veranschaulichen ein Verfahren, das Bereiche zur Wärmeverteilung und Spannungserzeugung für einen geschichteten Wafer oder Die bereitstellen kann.
  • 2A veranschaulicht eine Vorrichtung 200 mit einem Substrat 210, das eine Bauteilschicht 220 und einen Metallisierungsbereich 230 aufweist. In einer Ausführungsform kann die Vorrichtung 200 mit einem Träger (nicht gezeigt), beispielsweise dickem Silizium, über eine Verbindungsschicht (nicht gezeigt) verbunden sein, wie unten mit Bezug auf die 3A–3H diskutiert. Der Metallisierungsbereich 230 kann jede Anzahl von durch dielektrische Materialien getrennten Metallschichten und Durchgangsschichten umfassen, die durch dielektrische Materialien voneinander getrennt werden. 2A zeigt der Klarheit halber nur eine Metallschicht mit Metallisierung 250 und Dielektrikum 240. In einer Ausführungsform kann der Metallisierungsbereich 230 eine Anzahl von Metallschichten im Bereich von ungefähr 1 bis 9 umfassen.
  • Das Substrat 210 kann jedes geeignete Material umfassen. In einer Ausführungsform kann das Substrat 210 einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat 210 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann es sich bei dem Substrat 210 um einen Die handeln. In einer anderen Ausführungsform kann das Substrat 210 ein Wafer sein. In einer Ausführung kann das Substrat 210 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm sein. In einer anderen Ausführungsform kann das Substrat ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 5 μm sein.
  • Die Bauteilschicht 220 kann jedes geeignete Bauteil umfassen. In einer Ausführungsform kann die Bauteilschicht 220 NMOS-Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht 220 PMOS-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht 220 Planartransistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht 220 nicht-planare oder Trigate-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht 220 Widerstände und Kondensatoren umfassen. Die Bauteilschicht 220 kann jede Kombination der oben aufgelisteten Bauteile umfassen. Im Allgemeinen kann die Seite mit der Bauteilschicht 220 und dem Metallisierungsbereich 240 als Vorderseite des Substrats 210 aufgefasst werden, und die Rückseite des Substrats 210 kann der Vorderseite entgegengesetzt sein.
  • Der Metallisierungsbereich 230 kann die Bauteile der Bauteilschicht 220 miteinander verbinden und Verbindungsführungen zu externen Baugruppen vorsehen. Die Metallschichten und Durchgangsschichten des Metallisierungsbereichs 230 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Metallschichten und Durchgangsschichten des Metallisierungsbereichs 230 Kupfer umfassen.
  • Wie in 2B illustriert, kann eine Schicht 260 auf der Rückseite des Substrats 210 ausgeformt werden. Die Schicht 260 kann nach jeder geeigneten Methode ausgeformt werden und jedes geeignete Material sein. In einer Ausführungsform kann die Schicht 260 Kupfer enthalten und durch Galvanisieren ausgeformt sein. In einer anderen Ausführungsform kann die Schicht 260 Kupfer enthalten und durch Galvanisieren bei einer Temperatur im Bereich von ungefähr 20 bis 30°C ausgeformt sein. In einer Ausführungsform kann die Schicht 260 Kupfer enthalten und eine Dicke im Bereich von ungefähr 10 bis 30 μm aufweisen. In einer anderen Ausführungsform kann die Schicht 260 Kupfer umfassen und eine Dicke im Bereich von ungefähr 10 bis 120 μm aufweisen. In einer Ausführungsform kann die Schicht 260 Kupfer umfassen und eine Dicke im Bereich von ungefähr 80 bis 120 μm aufweisen. In einer Ausführungsform kann die Schicht 260 Kupfer mit Diamantteilchen aufweisen.
  • In einer Ausführungsform kann die Schicht 260 Diamant oder ein diamantähnliches Material umfassen. In einer weiteren Ausführungsform kann die Schicht 260 Diamant oder ein diamantähnliches Material, das bei einer Temperatur im Bereich von ungefähr 360 bis 440°C abgelagert worden ist, umfassen. In einer Ausführungsform kann die Schicht 260 Diamant oder ein diamantähnliches Material umfassen, das Substrat 210 kann Silizium umfassen, und die Schicht 260 kann im Verhältnis zum Substrat 210 dünn sein, weil Diamant oder ein diamantähnliches Material wesentlich (ungefähr 10-mal) steifer als Silizium ist. In einer Ausführungsform kann die Schicht 260 Diamant oder ein diamantähnliches Material umfassen und eine Dicke im Bereich von ungefähr 1 bis 100 μm aufweisen. In einer Ausführungsform kann die Schicht 260 Diamant oder ein diamantähnliches Material umfassen und eine Dicke im Bereich von ungefähr 1 bis 10 μm aufweisen. In einer Ausführungsform kann die Schicht 260 Diamant oder ein diamantähnliches Material umfassen und eine Dicke im Bereich von ungefähr 5 bis 25 μm aufweisen.
  • Wie oben beschrieben, kann der Versatz des Wärmeausdehnungskoeffizienten zwischen Schicht 260 und Substrat 210 während des Betriebs die Ausbildung einer Zugspannung in den Bauteilen der Bauteilschicht 220 hervorrufen. In einer Ausführungsform kann der Wärmeausdehnungskoeffizient der Schicht 260 größer als der Wärmeausdehnungskoeffizient des Substrats 210 sein, und die Schicht 260 kann bei einer Temperatur unterhalb der Betriebstemperatur der Bauteilschicht 220 ausgeformt werden. In einer anderen Ausführungsform kann der Wärmeausdehnungskoeffizient der Schicht 260 kleiner als der Wärmeausdehnungskoeffizient des Substrats 210 sein, und die Schicht 260 kann bei einer Temperatur oberhalb der Betriebstemperatur der Bauteilschicht 220 ausgeformt werden.
  • Wie in 2C veranschaulicht, kann in der Schicht 260, dem Substrat 210, der Bauteilschicht 220 und einem Teil des Metallisierungsbereichs 230 eine Öffnung 270 ausgeformt sein, um die Metallisierung 250 freizulegen. Die Öffnung 270 kann nach jeder geeigneten Methode ausgeformt werden. In einer Ausführungsform kann die Öffnung 270 ausgeformt werden, indem zunächst eine Maske (nicht gezeigt) auf der Schicht 260 ausgebildet wird, anschließend die Schicht 260, das Substrat 210, die Bauteilschicht 220 und ein Teil des Metallisierungsbereichs 230 geätzt wird und schließlich die Maske entfernt wird. In einer Ausführungsform kann die Metallisierung 250 als Ätzbegrenzung während des Ätzens der Schicht 260, des Substrats 210, der Bauteilschicht 220 und eines Teils des Metallisierungsbereichs 230 fungieren. In einer Ausführungsform kann die Maske Photolack umfassen. In einer anderen Ausführungsform kann die Öffnung 270 durch Bohren durch die Schicht 260, das Substrat 210, die Bauteilschicht 220 und ein Teil des Metallisierungsbereichs 230 ausgeformt werden.
  • Wie in 2D veranschaulicht, kann über der Öffnung 270 und der Schicht 260 ein Isolator 280 ausgebildet werden. Der Isolator 280 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material umfassen. In einer Ausführungsform kann der Isolator 280 ein Nitrid oder ein Oxid umfassen. In einer Ausführungsform kann der Isolator 280 durch Aufdampfen ausgebildet werden.
  • Wie in 2E veranschaulicht, können Seitenwände 290 ausgebildet werden. Die Seitenwände 290 können nach jeder geeigneten Methode ausgebildet werden. In einer Ausführungsform können die Seitenwände 290 durch anisotropisches Ätzen des Isolators 280 ausgebildet werden.
  • Wie in 2F veranschaulicht, kann in der Öffnung 270 ein Kontaktelement 295 ausgebildet werden. Das Kontaktelement 295 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material umfassen. In einer Ausführungsform kann sich das Kontaktelement 295 durch die Schicht 260, das Substrat 210, die Bauteilschicht 220 und einen Teil des Metallisierungsbereichs 230 erstrecken. In einer Ausführungsform kann das Kontaktelement ein leitendes Füllmaterial sein. Das Kontaktelement 295 kann jedes leitende Material umfassen. In einer Ausführungsform kann das Kontaktelement 295 Kupfer umfassen. In einer Ausführungsform kann das Kontaktelement 295 durch Galvanisieren ausgebildet werden. In einer Ausführungsform können die Seitenwände 290 das Kontaktelement 295 elektrisch von der Schicht 260, dem Substrat 210, der Bauteilschicht 220 und einem Teil des Metallisierungsbereichs 230 isolieren.
  • In einer Ausführungsform können auf der Rückseite des Substrats 210 (nicht gezeigt) Anschlusselemente ausgebildet werden. In einer Ausführungsform kann es sich bei den Anschlusselementen um C4-Bumps handeln. In anderen Ausführungsformen können die Anschlusselemente Kupfer umfassen.
  • Die 3A–3H veranschaulichen ein Verfahren, das Bereiche zur Wärmeverteilung und Spannungserzeugung für einen geschichteten Wafer oder Die bereitstellen kann.
  • 3A veranschaulicht eine Vorrichtung 300 mit einem Substrat 305, das eine Bauteilschicht 310 und einen Metallisierungsbereich 315 aufweist. Der Metallisierungsbereich 315 kann jede Anzahl von durch dielektrische Materialien getrennten Metallschichten und Durchgangsschichten aufweisen. 3A veranschaulicht der Klarheit halber nur eine Metallschicht mit einer Metallisierung 325 und einem Dielektrikum 320. In einer Ausführungsform kann der Metallisierungsbereich 315 zwischen ungefähr 1 und 9 metallische Schichten umfassen.
  • Die Vorrichtung 300 umfasst auch eine Bindungsschicht 330 und einen Träger 335. Die Bindungsschicht 330 und der Träger 335 können alle geeigneten Materialien sein. In einer Ausführungsform kann es sich bei dem Träger 335 um dickes Silizium handeln. In einer Ausführungsform kann der Träger 335 eine aktive Schicht und Metallisierungsschichten (nicht gezeigt) umfassen. In einer Ausführungsform können die Bindungsschicht 330 und der Träger 335 entfallen.
  • Das Substrat 305 kann alle geeigneten Materialien umfassen. In einer Ausführungsform kann das Substrat einen Halbleiter umfassen. In anderen Ausführungsformen kann das Substrat 305 Silizium, Silizium auf einem Isolator, Germanium oder andere Materialien umfassen. In einer Ausführungsform kann es sich bei dem Substrat 305 um einen Die handeln. In anderen Ausführungsformen kann das Substrat 305 ein Wafer sein. In einer Ausführungsform kann es sich bei dem Substrat 305 um ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 10 μm handeln. In einer anderen Ausführungsform kann das Substrat 305 ein dünnes Substrat mit einer Dicke im Bereich von ungefähr 2 bis 5 μm sein.
  • Die Bauteilschicht 310 kann alle geeigneten Bauteile umfassen. In einer Ausführung kann die Bauteilschicht 310 NMOS-Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht 310 PMOS-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht 310 planare Transistoren umfassen. In einer anderen Ausführungsform kann die Bauteilschicht 310 nicht-planare oder Trigate-Transistoren umfassen. In einer Ausführungsform kann die Bauteilschicht 310 Widerstände und Kondensatoren umfassen. Die Bauteilschicht 310 kann jede Kombination der vorstehend aufgezählten Bauteile umfassen. Im Allgemeinen kann die Seite mit der Bauteilschicht 310 und dem Metallisierungsbereich 315 als Vorderseite des Substrats 305 angesehen werden, und die Rückseite des Substrats 305 kann der Vorderseite entgegengesetzt sein.
  • Der Metallisierungsbereich 315 kann die Bauteile der Bauteilschicht 310 untereinander verbinden und Verbindungsführungen zu externen Baugruppen bereitstellen. Die Metallschichten und Durchgangsschichten des Metallisierungsbereichs 315 können alle geeigneten leitenden Materialien umfassen. In einer Ausführungsform können die Metallschichten und Durchgangsschichten des Metallisierungsbereichs 315 Kupfer umfassen.
  • Wie in 3B illustriert, kann im Substrat 305 ein Graben 340 ausgebildet werden. Der Graben 340 kann nach jeder geeigneten Methode ausgebildet werden. In einer Ausführungsform kann der Graben 340 ausgebildet werden, indem zunächst eine Maske (nicht gezeigt) auf dem Substrat 305 ausgebildet wird, das Substrat 305 nachfolgend geätzt wird und schließlich die Maske entfernt wird. In einer Ausführungsform kann die Maske einen Photolack umfassen.
  • Wie in 3C veranschaulicht, kann über dem Graben 340 und dem Substrat 305 ein Isolator 345 ausgebildet werden. Der Isolator 345 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material sein. In einer Ausführungsform kann der Isolator 345 ein Nitrid oder ein Oxid umfassen.
  • Wie in 3D illustriert, können im Isolator 345, dem Substrat 305 und der Bauteilschicht 310 Öffnungen 350 ausgebildet werden, um den Metallisierungsbereich 315 freizulegen. Die Öffnungen 350 können nach jeder geeigneten Methode ausgebildet werden. In einer Ausführungsform können die Öffnungen 350 ausgebildet werden, indem zunächst eine Maske (nicht gezeigt) auf dem Isolator 345 ausgebildet wird, anschließend der Isolator 345, das Substrat 305 und die Bauteilschicht 310 geätzt werden und schließlich die Maske entfernt wird. In einer Ausführungsform kann die Maske einen Photolack umfassen. In einer Ausführungsform kann dielektrisches Material im Metallisierungsbereich 315 als eine Ätzbegrenzung fungieren.
  • Wie in 3E veranschaulicht, kann über den Öffnungen 350 und dem Isolator 345 ein Isolator 355 ausgebildet werden. Der Isolator 355 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material sein. In einer Ausführungsform kann der Isolator 355 ein Nitrid oder ein Oxid umfassen. In einer Ausführungsform kann der Isolator (nachfolgend diskutierte) Kontaktelemente elektrisch von dem Substrat 305 und der Bauteilschicht 310 isolieren.
  • Wie in 3F veranschaulicht, kann eine Durchbruchätzung ausgeführt werden, um die Metallisierung 325 freizulegen. Die Durchbruchätzung kann nach jeder geeigneten Methode ausgeführt werden. In einer Ausführungsform kann die Durchbruchätzung eine anisotropische Ätzung umfassen.
  • Wie in 3G veranschaulicht, können eine Maske 360 und ein leitendes Füllmaterial 365 ausgebildet werden. Die Maske 360 kann nach jeder geeigneten Methode ausgebildet werden und alle geeigneten Materialien umfassen. In einer Ausführungsform kann die Maske 360 einen Photolack umfassen und durch ein Photolithographie-Verfahren ausgebildet werden.
  • Das leitende Füllmaterial 365 kann nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material sein. In einer Ausführungsform kann das leitende Füllmaterial 365 Kupfer umfassen. In einer Ausführungsform kann das leitende Füllmaterial 365 durch Galvanisieren ausgeformt werden. In einer Ausführungsform kann das leitende Füllmaterial durch Galvanisieren bei einer Temperatur im Bereich von ungefähr 20 bis 30°C ausgebildet werden. In einer Ausführungsform kann der Anteil des leitenden Füllmaterials in den Öffnungen 350 ein leitendes Durchgangskontaktelement ausbilden. In einer Ausführungsform kann der Anteil des leitenden Füllmaterials 365 im Graben 340 einen Bereich zur Spannungskonstruktion ausbilden und in der Bauteilschicht 310 eine Zugspannung erzeugen. In einer Ausführungsform kann das leitende Füllmaterial 365 einen Wärmeausdehnungskoeffizienten aufweisen, der größer als der Wärmeausdehnungskoeffizient des Substrats 305 ist, und das leitende Füllmaterial 365 kann bei einer Temperatur unterhalb der Betriebstemperatur der Bauteilschicht 310 ausgeformt werden. In einer Ausführungsform kann das leitende Füllmaterial 365 einen Wärmeausdehnungskoeffizienten aufweisen, der unterhalb des Wärmeausdehnungskoeffizienten des Substrats 305 liegt, und das leitende Füllmaterial 365 kann bei einer Temperatur oberhalb der Betriebstemperatur der Bauteilschicht 310 ausgebildet werden. In einer Ausführungsform kann der Anteil des leitenden Füllmaterials 365 im Graben 340 einen Wärmeverteilungsbereich für die Bauteilschicht 310 schaffen.
  • Wie in 3H veranschaulicht, kann die Maske 360 entfernt werden, und ein Dielektrikum 370, Leiter 375 und Anschlusselemente 380 können über dem leitenden Füllmaterial 365 ausgebildet werden. Das Dielektrikum 370, die Leiter 375 und die Anschlusselemente 380 können nach jeder geeigneten Methode ausgebildet werden und jedes geeignete Material umfassen. In einer Ausführungsform kann das Dielektrikum 370 nach einem Spin-on-Verfahren ausgeformt werden. In einer Ausführungsform können die Leiter 375 in einem Verfahren ausgebildet werden, das das Aufbringen einer Maske, Ätzen, das Entfernen der Maske und ein Galvanisieren umfasst. In einer Ausführungsform können die Leiter Kupfer umfassen. In einer Ausführungsform können die Anschlusselemente 380 Bumps umfassen. In einer Ausführungsform können die Anschlusselemente 380 nach einem C4-Verfahren ausgeformt werden. In einer Ausführungsform können die Anschlusselemente 380 eine Flip-Chip-Verbindung zu einem Substrat, beispielsweise einer gedruckten Leiterplatte, gestatten.
  • 4 veranschaulicht ein System 400. Das System 400 kann einen Prozessor 410, einen Speicher 420, einen Speicher 430, einen Grafik-Prozessor 440, einen Bildausgabe-Prozessor 450, eine Netzwerk-Schnittstelle 460, eine Eingangs/Ausgangs-Schnittstelle 470 und einen Übertragungsbus 480 umfassen. In einer Ausführungsform kann der Speicher 420 eine flüchtige Speicherkomponente umfassen. Jede der Baugruppen im System 400 kann einen Bereich zur Wärmeverteilung und Spannungskonstruktion aufweisen, wie er oben diskutiert ist. Wie oben diskutiert, ermöglicht die offenbarte Erfindung außerdem ein Schichten von Chips mit Bereichen zur Wärmeverteilung und zur Spannungskonstruktion. Eine große Anzahl von Kombinationen beschichteter Baugruppen mit Regionen zur Wärmeverteilung und zur Spannungskonstruktion kann zur Verfügung stehen. In einer Ausführungsform kann der Speicher 420 die Region zur Wärmeverteilung und zur Spannungskonstruktion umfassen, und der Speicher 420 kann mit dem Prozessor 410 geschichtet sein. In einer Ausführungsform kann das System 400 einen zweiten Prozessor (nicht gezeigt) umfassen, und der zweite Prozessor kann den Bereich zur Wärmeverteilung und zur Spannungskonstruktion umfassen, und der zweite Prozessor kann mit 410 geschichtet sein.
  • In dieser Beschreibung meint der Bezug auf ”eine Ausführungsform” oder ”Ausführungsform”, dass ein bestimmtes Merkmal, eine bestimmte Struktur, ein bestimmtes Material oder eine bestimmte Ausprägung, die in Verbindung mit der Ausführungsform beschrieben ist, in wenigstens einer Ausführungsform der Erfindung vorliegen. Das Auftreten der Ausdrücke ”in einer Ausführungsform” oder ”in irgendeiner Ausführungsform” an unterschiedlichen Stellen innerhalb dieser Beschreibung bezieht sich nicht notwendigerweise auf die gleiche Ausführungsform der Erfindung. Die besonderen Merkmale, Strukturen, Materialien oder Ausprägungen können außerdem in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Es versteht sich, dass die obige Beschreibung veranschaulichend und nicht beschränkend sein soll. Nach Durchsicht der obigen Beschreibung werden dem Durchschnittsfachmann viele andere Ausführungsformen ersichtlich sein.

Claims (14)

  1. Vorrichtung, die umfasst: einen Metallisierungsbereich mit mehreren Metallschichten auf einer Bauteilschicht eines Substrats; ein Via, das sich durch das Substrat und die Bauteilschicht erstreckt und eine Metallschicht in dem Metallisierungsbereich berührt; einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Substrat und benachbart zur Bauteilschicht; ein Verbindungselement auf dem Metallisierungsbereich, wobei das Verbindungselement mit einer aktiven Oberfläche eines zweiten Substrats verbunden ist; und eine Kühleinrichtung, die mit einer der aktiven Oberfläche entgegengesetzten Oberfläche des zweiten Substrats verbunden ist.
  2. Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion Kupfer umfasst.
  3. Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion Diamant und/oder ein diamantähnliches Material und/oder Kupfer mit Diamantteilchen umfasst.
  4. Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion eine biaxiale Zugspannung auf einen Transistor in der Bauteilschicht im Bereich von ungefähr 0,5 bis 3 GPa hervorruft.
  5. Vorrichtung nach Anspruch 1, wobei der Bereich zur Wärmeverteilung und zur Spannungskonstruktion eine Wärmeleitfähigkeit aufweist, die ungefähr 4- bis 20-mal größer ist als eine Wärmeleitfähigkeit des Substrats.
  6. Verfahren, das die folgenden Schritte umfasst: Ausbilden einer Schicht zur Wärmeverteilung und zur Spannungskonstruktion auf einem Substrat, wobei die Schicht zur Wärmeverteilung und zur Spannungskonstruktion gegenüber einem Metallisierungsbereich auf einer Bauteilschicht des Substrats liegt; Freilegen einer Metallschicht des Metallisierungsbereichs, wobei das Freilegen der Metallschicht das Ausbilden einer Via-Öffnung durch die Schicht zur Wärmeverteilung und zur Spannungskonstruktion, das Substrat und den aktiven Bereich umfasst; Ausbilden eines Seitenwandisolators auf einer Seitenwand der Kontaktöffnung; und Ausbilden eines leitenden Füllmaterials in der Kontaktöffnung.
  7. Verfahren nach Anspruch 6, das zusätzlich folgenden Schritt umfasst: elektrisches Verbinden eines Interconnects auf dem Metallisierungsbereich mit einem zweiten Interconnect auf einer aktiven Oberfläche eines zweiten Substrats.
  8. Verfahren nach Anspruch 6, wobei das Ausbilden der Schicht zur Wärmeverteilung und zur Spannungskonstruktion das Ausbilden des Bereichs zur Wärmeverteilung und zur Spannungskonstruktion bei einer Temperatur unterhalb einer Betriebstemperatur der Bauteilschicht umfasst und ein Wärmeausdehnungskoeffizient der Schicht zur Wärmeverteilung und zur Spannungskonstruktion größer ist als ein Wärmeausdehnungskoeffizient des Substrats.
  9. Verfahren nach Anspruch 6, wobei das Ausbilden der Schicht zur Wärmeverteilung und zur Spannungskonstruktion das Ausbilden des Bereichs zur Wärmeverteilung und zur Spannungskonstruktion bei einer Temperatur oberhalb einer Betriebstemperatur der Bauteilschicht umfasst und ein Wärmeausdehnungskoeffizient der Schicht zur Wärmeverteilung und zur Spannungskonstruktion kleiner ist als ein Wärmeausdehnungskoeffizient des Substrats.
  10. Verfahren nach Anspruch 6, wobei die Schicht zur Wärmeverteilung und zur Spannungskonstruktion Kupfer und/oder Diamant und/oder einen diamantähnlichen Kohlenstoff und/oder Kupfer mit Diamantteilchen umfasst.
  11. Verfahren, das folgende Schritte umfasst: Ausbilden eines Grabens in der Oberfläche eines Substrats, wobei die Oberfläche des Substrats gegenüber einem Metallisierungsbereich auf einer Bauteilschicht des Substrats liegt; Ausbilden einer Isolatorschicht über der Substratoberfläche und dem Graben; Freilegen des Metallisierungsbereichs durch Ausformen einer Via-Öffnung durch die Isolatorschicht, das Substrat und die Bauteilschicht; Ausbilden einer zweiten Isolatorschicht über der Isolatorschicht und der Via-Öffnung; Freilegen einer Metallisierungsschicht des Metallisierungsbereichs; und Ausbilden eines leitenden Füllmaterials in dem Graben und der Via-Öffnung, um einen Bereich zur Wärmeverteilung und zur Spannungskonstruktion in dem Graben und einen Leitungskontakt in der Via-Öffnung auszubilden.
  12. 2. Verfahren nach Anspruch 11 mit zusätzlich folgenden Schritten: Ausbilden einer dielektrischen Schicht über der Substratoberfläche und dem leitenden Füllmaterial; Ausbilden eines Bumps auf der dielektrischen Schicht; und elektrisches Verbinden des Bumps mit einem Interconnect auf einer aktiven Oberfläche eines zweiten Substrats, wobei eine der aktiven Oberfläche entgegengesetzte Oberfläche des zweiten Substrats mit einer Kühleinrichtung verbunden ist.
  13. Verfahren nach Anspruch 11, wobei das leitende Füllmaterial Kupfer umfasst.
  14. Verfahren nach Anspruch 11, wobei das wahlweise Ausformen des leitenden Füllmaterials das Ausbilden einer Maske mit Öffnungen über dem Graben und der Via-Öffnung aber dem Substrat umfasst.
DE112006002909.6T 2005-10-24 2006-10-24 Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit Expired - Fee Related DE112006002909B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/257,595 US7723759B2 (en) 2005-10-24 2005-10-24 Stacked wafer or die packaging with enhanced thermal and device performance
US11/257,595 2005-10-24
PCT/US2006/041779 WO2007050754A2 (en) 2005-10-24 2006-10-24 Stackable wafer or die packaging with enhanced thermal and device performance

Publications (2)

Publication Number Publication Date
DE112006002909T5 DE112006002909T5 (de) 2008-09-18
DE112006002909B4 true DE112006002909B4 (de) 2014-10-30

Family

ID=37845338

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006002909.6T Expired - Fee Related DE112006002909B4 (de) 2005-10-24 2006-10-24 Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit

Country Status (6)

Country Link
US (1) US7723759B2 (de)
CN (1) CN101292348B (de)
DE (1) DE112006002909B4 (de)
GB (1) GB2444467B (de)
TW (1) TWI340440B (de)
WO (1) WO2007050754A2 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108437A1 (en) * 2007-10-29 2009-04-30 M/A-Com, Inc. Wafer scale integrated thermal heat spreader
US8432022B1 (en) * 2009-09-29 2013-04-30 Amkor Technology, Inc. Shielded embedded electronic component substrate fabrication method and structure
US20110140232A1 (en) * 2009-12-15 2011-06-16 Intersil Americas Inc. Methods of forming a thermal conduction region in a semiconductor structure and structures resulting therefrom
US8294261B2 (en) * 2010-01-29 2012-10-23 Texas Instruments Incorporated Protruding TSV tips for enhanced heat dissipation for IC devices
KR101698932B1 (ko) * 2010-08-17 2017-01-23 삼성전자 주식회사 반도체 패키지 및 그 제조방법
CN104979305A (zh) * 2014-04-09 2015-10-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件
US10998228B2 (en) * 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer
US9881908B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
WO2020150893A1 (en) 2019-01-22 2020-07-30 Yangtze Memory Technologies Co., Ltd. Integrated circuit packaging structure and manufacturing method thereof
CN112701047A (zh) * 2019-10-23 2021-04-23 华通电脑股份有限公司 散热鳍片的制造方法
US11257753B2 (en) * 2020-01-21 2022-02-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and method for manufacturing the interconnect structure
EP3929971A1 (de) * 2020-06-24 2021-12-29 Imec VZW Verfahren zur induzierung von spannungen in halbleiterbauelementen

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
US20020038908A1 (en) * 2000-10-04 2002-04-04 Yi-Chuan Ding Thermal enhanced ball grid array package
US20020113288A1 (en) * 1999-07-28 2002-08-22 Lawrence A. Clevenger Method and structure for providing improved thermal conduction for silicon semiconductor devices
US20020117695A1 (en) * 2001-02-23 2002-08-29 Ricardo Borges Gallium nitride materials including thermally conductive regions
US20030038344A1 (en) * 2001-08-24 2003-02-27 Mcnc Through-via vertical interconnects, through-via heat sinks and associated fabrication methods
JP2004175626A (ja) * 2002-11-28 2004-06-24 Sumitomo Electric Ind Ltd 高熱伝導性ダイヤモンド焼結体とそれを用いた半導体搭載用ヒートシンク及びその製造方法
US20050014311A1 (en) * 1996-12-02 2005-01-20 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310547A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE69634376D1 (de) * 1995-05-12 2005-03-31 St Microelectronics Inc IC-Packungsfassungssystem mit niedrigem Profil
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
US5991155A (en) * 1996-12-13 1999-11-23 Mitsubishi Denki Kabushiki Kaisha Heat sink assembly including flexible heat spreader sheet
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
JP2000012723A (ja) * 1998-06-23 2000-01-14 Nitto Denko Corp 回路基板の実装構造体およびそれに用いる多層回路基板
US6278181B1 (en) * 1999-06-28 2001-08-21 Advanced Micro Devices, Inc. Stacked multi-chip modules using C4 interconnect technology having improved thermal management
US6091603A (en) * 1999-09-30 2000-07-18 International Business Machines Corporation Customizable lid for improved thermal performance of modules using flip chips
US6353256B1 (en) * 2000-09-11 2002-03-05 Siliconware Precision Industries Co., Ltd. IC package structure for achieving better heat dissipation
US6653730B2 (en) * 2000-12-14 2003-11-25 Intel Corporation Electronic assembly with high capacity thermal interface
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
TW536795B (en) * 2001-05-30 2003-06-11 Apack Comm Inc Flip chip package of monolithic microwave integrated circuit
US6599779B2 (en) * 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
US6657296B2 (en) * 2001-09-25 2003-12-02 Siliconware Precision Industries Co., Ltd. Semicondctor package
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
JP4416376B2 (ja) * 2002-05-13 2010-02-17 富士通株式会社 半導体装置及びその製造方法
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
EP1573799B1 (de) 2002-12-20 2010-01-27 International Business Machines Corporation Herstellungsverfahren einer dreidimensionalen vorrichtung
US6933602B1 (en) * 2003-07-14 2005-08-23 Lsi Logic Corporation Semiconductor package having a thermally and electrically connected heatspreader
TWI239603B (en) * 2003-09-12 2005-09-11 Advanced Semiconductor Eng Cavity down type semiconductor package
JP2006073651A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置
US20060103008A1 (en) * 2004-11-15 2006-05-18 Stats Chippac Ltd. Hyper thermally enhanced semiconductor package system

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
US20050014311A1 (en) * 1996-12-02 2005-01-20 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US20020113288A1 (en) * 1999-07-28 2002-08-22 Lawrence A. Clevenger Method and structure for providing improved thermal conduction for silicon semiconductor devices
US20020038908A1 (en) * 2000-10-04 2002-04-04 Yi-Chuan Ding Thermal enhanced ball grid array package
US20020117695A1 (en) * 2001-02-23 2002-08-29 Ricardo Borges Gallium nitride materials including thermally conductive regions
US20030038344A1 (en) * 2001-08-24 2003-02-27 Mcnc Through-via vertical interconnects, through-via heat sinks and associated fabrication methods
JP2004175626A (ja) * 2002-11-28 2004-06-24 Sumitomo Electric Ind Ltd 高熱伝導性ダイヤモンド焼結体とそれを用いた半導体搭載用ヒートシンク及びその製造方法

Also Published As

Publication number Publication date
TW200725839A (en) 2007-07-01
WO2007050754A2 (en) 2007-05-03
GB2444467A (en) 2008-06-04
US20070093066A1 (en) 2007-04-26
US7723759B2 (en) 2010-05-25
TWI340440B (en) 2011-04-11
GB2444467B (en) 2010-12-08
CN101292348A (zh) 2008-10-22
WO2007050754A3 (en) 2007-06-14
GB0806342D0 (en) 2008-05-14
CN101292348B (zh) 2011-06-08
DE112006002909T5 (de) 2008-09-18

Similar Documents

Publication Publication Date Title
DE112006002909B4 (de) Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit
DE102016100011B4 (de) Ein Chip-Package
DE112019003048B4 (de) Multi-chip-packungsstruktur mit einer chip-zwischenverbindungsbrücke, die leistungsverbindungen zwischen chip und packungssubstrat bereitstellt und verfahren für ein aufbauen dieser multi-chip-packungsstruktur
DE102019115952B4 (de) Halbleiter-packages
DE102013104970B4 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
DE112012004106B4 (de) Verfahren zum Bonden eines Substrats
DE102009044392B4 (de) Verfahren zum Kühlen eines Halbleiterbauelements und Halbleiterbauelement
DE102009035437B4 (de) Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
DE102019103993A1 (de) Dummy-dies zum reduzieren von wölbungen in pacakages
DE102017124071A1 (de) Packages mit si-substrat-freiem interposer und verfahren zum ausbilden derselben
DE102019116734A1 (de) Fan-out-package mit einem steuerbaren standoff-abstand
DE102019123272B4 (de) Verbindungsstruktur und Verfahren zum Bilden derselben
DE112006002686T5 (de) Integrierte Mikrokanäle für 3D Through-Silicon-Architekturen
DE102008044986A1 (de) Ein 3-D-integriertes Schaltungsbauelement mit einer internen Wärmeverteilungsfunktion
DE102019128460A1 (de) Halbleiterpackages und verfahren für deren herstellung
DE102019118492A1 (de) Eingebettete spannungsreglerstruktur undverfahren zum bilden derselben
DE102011087279A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102008044984A1 (de) Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität
DE102018107941B4 (de) Umverteilungsschicht-Metallstruktur und Verfahren
DE102008054054A1 (de) Halbleiterbauelement mit einem Aufbau für reduzierte Verspannung von Metallsäulen
DE102010040065A1 (de) Verspannungsreduktion in einem Chipgehäuse unter Anwendung eines Chip-Gehäuse-Verbindungsschemas bei geringer Temperatur
DE102009010885B4 (de) Metallisierungssystem eines Halbleiterbauelements mit Metallsäulen mit einem kleineren Durchmesser an der Unterseite und Herstellungsverfahren dafür
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102021120241A1 (de) Packagestruktur, halbleitervorrichtung und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee