JP2000012723A - 回路基板の実装構造体およびそれに用いる多層回路基板 - Google Patents

回路基板の実装構造体およびそれに用いる多層回路基板

Info

Publication number
JP2000012723A
JP2000012723A JP10176421A JP17642198A JP2000012723A JP 2000012723 A JP2000012723 A JP 2000012723A JP 10176421 A JP10176421 A JP 10176421A JP 17642198 A JP17642198 A JP 17642198A JP 2000012723 A JP2000012723 A JP 2000012723A
Authority
JP
Japan
Prior art keywords
circuit board
mounting structure
layer
solder
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10176421A
Other languages
English (en)
Inventor
Toku Nagasawa
徳 長沢
Masakazu Sugimoto
正和 杉本
Yasushi Inoue
泰史 井上
Kei Nakamura
圭 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to JP10176421A priority Critical patent/JP2000012723A/ja
Priority to EP99111740A priority patent/EP0981268A1/en
Priority to US09/334,631 priority patent/US6310391B1/en
Priority to KR1019990023520A priority patent/KR20000006359A/ko
Publication of JP2000012723A publication Critical patent/JP2000012723A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0305—Solder used for other purposes than connections between PCB or components, e.g. for filling vias or for programmable patterns
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H05K3/445—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】チップの熱放散がよく、熱応力が緩和され、か
つ製法が簡便な回路基板の実装構造体およびそれに用い
る多層回路基板を提供する。 【解決手段】両面回路基板１を３枚積層した６層回路基
板２と、その最表層の回路５に接続されているチップ１
３とから構成されており、各両面回路基板１の基板内絶
縁層４に埋設されている芯材３は、Ｎｉ−Ｆｅ系合金箔
２５の少なくとも片面に熱伝導率３９３Ｗ／ｍ・Ｋの銅
層３ａが設けられているもので、チップ１３とその直下
の芯材３とが半田製金属部材１０により接合されている
とともに、上下に隣り合う各両面回路基板１の芯材３同
士も半田製金属部材１０で接合されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路基板の実装構
造体およびそれに用いる多層回路基板に関するものであ
る。
【０００２】
【従来の技術】近年の電子機器の小形化，高性能化に伴
い、電子機器を構成する半導体装置およびこれを実装す
る多層プリント配線基板には、小形薄形化，高性能化，
高信頼性が要求されている。これらの要求を受けて、実
装方法はピン挿入型パッケージから表面実装型パッケー
ジへと移行してきており、最近ではチップを直接プリン
ト基板に実装するベアチップ実装と呼ばれる実装方法が
研究されている。
【０００３】このベアチップ実装は、シリコンチップを
直接プリント基板上に実装する。ところが、シリコンチ
ップの熱膨張係数が３〜４ｐｐｍ／℃、プリント基板の
熱膨張係数が１５〜２０ｐｐｍ／℃であるため、両者の
熱膨張の差により応力が発生し、実装構造体の接続信頼
性が低下するという問題が生じている。また、フリップ
チップ実装では、上記応力により、接続破壊が生じ、導
通不良等の問題を引き起こす。
【０００４】そこで、このような応力を緩和させるため
に、実装したチップと基板との隙間にアンダーフィルと
呼ばれる接着剤を注入するという手段がとられている。
このアンダーフィルには、熱硬化性樹脂が用いられてお
り、その目的は、チップと基板との熱膨張の差による応
力を分散させることである。
【０００５】また、プリント配線基板自体の応力を緩和
させるために、多層プリント配線基板の層間に、層間の
剪断ひずみを吸収する吸収層を設け、かつ、各層の面内
方向の熱膨張係数を積層方向に対し段階的に変化させた
多層プリント配線基板が提案されている（特開平７−２
９７５６０号公報）。
【０００６】一方、電子機器の高性能化によって、チッ
プの発熱量は増加傾向にあり、チップに蓄積された熱
は、チップの信頼性を低下させるという問題を引き起こ
す。このため、チップやパッケージに放熱フィンやヒー
トシンク等を取り付け、ファン冷却することにより放熱
する放熱構造がとられている。
【０００７】また、チップの多ピン化に伴い、チップを
実装する基板の多層化の必要性が増している。この多層
配線基板として、基板の片面もしくは両面に、感光性樹
脂を用いた絶縁層と、メッキや蒸着により形成した導体
層を交互に積層するビルトアップ方式による多層配線基
板が提案されている。また、他の多層配線基板として、
ガラスエポキシ片面銅張り積層板の片面（銅張り面）に
導電性ペーストをディスペンサー等により突起として形
成し、接着シートと銅箔を重ねて加圧し、それを繰り返
すことにより多層化した多層配線基板も提案されている
（特開平８−２８８６４９号公報）。また、さらに他の
多層配線基板として、Ｎｉ−Ｆｅ合金を基体とし、その
上に絶縁層と配線導体を交互に積み重ねた多層配線板も
しくはこれの表面層に半田パッドを写真食刻法により形
成して加熱加圧一体化した多層配線板も提案されている
（特開昭６１−２１２０９６号公報）。
【０００８】
【発明が解決しようとする課題】しかしながら、冒頭で
述べたような手段によって応力を緩和させても、実装構
造体や基板の接続信頼性は十分ではない。さらに高い信
頼性を確保するためには、チップの熱を放散したり、基
板自体の熱膨張係数を下げたりすることが要求される。
【０００９】また、最近の電子機器は、携帯化、そのた
めの軽量化、薄形化、小形化等の要求が大きくなってい
るため、前記の放熱構造は採用されなくなりつつある。
【００１０】また、チップの多ピン化に伴う上記のよう
な多層配線基板には、製造等に種々の問題がある。すな
わち、ビルトアップ方式による上記一の多層配線基板に
は、製造工程が複雑、工程数が多い、歩留りが低い、納
期がかかる等の問題がある。さらに、導電性ペーストを
ディスペンサー等により突起として形成したものを利用
した上記他の多層配線基板には、接続信頼性や接続抵抗
等に問題があるとともに、ファイン回路への応用が困難
であったり、多層化するために層数の分だけプレスを繰
り返す必要があるため製造に時間を要したりする等の問
題がある。また、Ｎｉ−Ｆｅ合金を基体とした上記さら
に他の多層配線基板には、金属薄膜形成法に蒸着法やス
パッタリング法等を用いているため、生産性が低く、コ
スト高となる。また、半田パットの形成方法に蒸着法お
よび写真食刻法を用いているため、その工程が煩雑とな
るという問題もある。
【００１１】本発明は、このような事情に鑑みなされた
もので、チップの熱放散がよく、熱応力が緩和され、か
つ製法が簡便な回路基板の実装構造体およびそれに用い
る多層回路基板の提供をその目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、Ｎｉ−Ｆｅ系合金箔の少なくとも片面に
熱伝導率１００Ｗ／ｍ・Ｋ以上の金属層を設けた芯材が
絶縁層中に埋設されており、上記絶縁層の少なくとも片
面に配線導体が設けられ、半導体素子が実装された回路
基板であって、上記半導体素子と上記芯材との間に熱伝
達用の半田製金属部材が介装され半導体素子と芯材とが
接合されている回路基板の実装構造体を第１の要旨と
し、この回路基板の実装構造体に用いられ、上下に隣接
する各回路基板の芯材同士が熱伝達用の半田製金属部材
で接合されている多層回路基板を第２の要旨とする。
【００１３】すなわち、回路基板の実装構造体におい
て、半導体素子の熱放散をよくするためには、半導体素
子の発熱を速やかに回路基板の面方向に拡散させること
が要求される。また、熱応力が緩和されるためには、半
導体素子と回路基板との熱膨張の差を縮小することが要
求され、そのためには、回路基板の熱膨張を大きくして
いる主因である配線導体の熱膨張を抑制することが要求
される。そこで、本発明者らは、回路基板の芯材の材質
および実装構造体の構造に着目し、熱応力が緩和され、
チップの熱放散がよい回路基板の実装構造体を提供すべ
く鋭意検討を重ねた。その結果、Ｎｉ−Ｆｅ系合金箔の
少なくとも片面に熱伝導率１００Ｗ／ｍ・Ｋ以上の金属
層を設けた芯材を使用し、半導体素子と芯材との間に熱
伝達用の半田製金属部材を介装して半導体素子と芯材と
を直接接合すると、熱応力が緩和され、半導体素子の熱
放散がよくなることを見出し本発明に到達した。すなわ
ち、本発明において、配線導体に電流を流すと、配線導
体および半導体素子は発熱するが、これらの熱は、半田
製金属部材を通って芯材に伝わり面方向へ拡散すること
により放散される。この熱放散により、半導体素子の発
熱に伴う信頼性の低下を抑制することができる。芯材中
のＮｉ−Ｆｅ系合金箔の作用により、回路基板の熱膨張
を抑制することができるため、半導体素子と回路基板と
の熱膨張の差が縮まり、半導体素子の実装後の接続信頼
性が向上する。また、このような芯材および回路基板の
実装構造体は、構造が簡単であるため、従来の装置をそ
のまま用い、簡便な製法で製造することができる。
【００１４】また、本発明の回路基板の実装構造体にお
いて、回路基板が多層回路基板である場合には、各回路
基板の芯材同士も半田製金属部材で接合されているた
め、半導体素子の熱が複数の芯材に伝わり面方向へ拡散
することにより、熱放散がよくなる。
【００１５】さらに、本発明の回路基板の実装構造体に
おいて、回路基板が多層回路基板で、各回路基板の半田
製金属部材の形成が、上下方向に略同軸的に行われてい
る場合には、半導体素子の熱が最も短い経路で複数の芯
材に伝わるため、熱放散が効果的に行われる。
【００１６】また、本発明の回路基板の実装構造体に用
いる多層回路基板は、半導体素子を実装した場合、上記
回路基板の実装構造体と同様の理由で、簡便な製法で製
造され、熱放散がよく、熱応力が緩和され得る基板とし
て用いることができる。
【００１７】
【発明の実施の形態】つぎに、本発明の実施の形態を図
面にもとづいて詳しく説明する。
【００１８】図１〜図１０は、本発明の回路基板の実装
構造体およびそれに用いる多層回路基板の一実施の形態
を示している。この実施の形態の多層回路基板は、図１
に示すように、両面回路基板１を３枚積層した６層回路
基板２である。
【００１９】上記両面回路基板１は、中心部に芯材３を
埋設した基板内絶縁層４の表裏両面に、銅箔からなる回
路５（配線導体）が形成されている基板であり、これら
表裏両面の回路５は、スルーホールめっき６で電気的に
接続されている。
【００２０】上記６層回路基板２では、両面回路基板１
間に基板間絶縁層７が設けられているとともに、積層方
向に隣り合う上記両面回路基板１の回路５同士が半田製
導電体８により電気的に接続されている。このため、基
板間絶縁層７のこの接続に対応する部分には、半田製導
電体８を充填するための貫通孔９が形成されている。さ
らに、積層方向に隣り合う上記両面回路基板１の芯材３
同士が半田製金属部材１０により接合されている。この
ため、基板内絶縁層４および基板間絶縁層７のこの接合
に対応する部分には、半田製金属部材１０を充填するた
めの貫通孔１１が形成されている。そして、６層回路基
板２の表面および裏面には、カバーレイ１２が設けられ
ている。
【００２１】上記実装構造体では、上記６層回路基板２
の最表層や最裏層の回路５にチップ１３（半導体素子）
が半田バンプ１４により電気的に接続されている（図面
では、最表層にのみチップ１３が接続されている）。こ
のため、カバーイレ１２のこの接続に対応する部分に
は、半田バンプ１４を設けるための貫通孔１２ａが形成
されている。さらに、上記チップ１３とその直下の芯材
３とが半田製金属部材１０により接合されている。この
ため、カバーイレ１２および基板内絶縁層４のこの接合
に対応する部分には、半田製金属部材１０を充填するた
めの貫通孔１１が形成されている。
【００２２】上記６層回路基板２は、つぎのようにして
製造することができる。すなわち、まず、芯材３を準備
する。この芯材３は、図２に示すように、Ｎｉ−Ｆｅ系
合金箔２５の少なくとも片面に熱伝導率３９３Ｗ／ｍ・
Ｋの銅層３ａが設けられているものである（図面では、
両面に設けられている）。この芯材３の製造は、Ｎｉ−
Ｆｅ系合金箔２５の少なくとも片面に、銅箔を配し所要
の厚みになるまで圧延するか、もしくは銅めっきを施す
ことによってなされる。
【００２３】ついで、芯材３に貫通孔３ｂを形成する。
この形成は、ドリル，パンチ，もしくはウエットエッチ
ング等によりなされる。
【００２４】つぎに、図３に示すように、銅ポリイミド
２層基材１５を芯材３の両面に接着シート１６を介して
加圧加熱接着し積層する。これら銅ポリイミド２層基材
１５と接着シート１６とが上記基板内絶縁層４（図１参
照）を形成している。そして、この基板内絶縁層４の表
裏両面に銅箔よりなる導体層１７を形成する。このよう
にして、導体基板１８を製造する。
【００２５】つぎに、図４に示すように、芯材３に形成
した上記貫通孔３ｂ（図２参照）よりも小径な貫通孔１
８ａを上記貫通孔３ｂを通るように上記導体基板１８に
形成する。
【００２６】その後、図５に示すように、この貫通孔１
８ａに銅のスルーホールめっき６を施し、表裏両面の導
体層１７を電気的に接続する。
【００２７】そして、図６に示すように、表裏両面の導
体層１７にエッチング法により回路５を形成する。
【００２８】ついで、図７に示すように、上記半田製金
属部材１０（図１参照）が充填される位置の銅ポリイミ
ド２層基材１５と接着シート１６とに貫通孔４ａをレー
ザー光により形成する。このようにして、両面回路基板
本体１９を製造する。
【００２９】つぎに、図８に示すように、接着シート２
０を上記両面回路基板本体１９の表面に加圧加熱接着す
る。この接着シート２０には、上記半田製導電体８およ
び半田製金属部材１０（図１参照）が充填される位置に
対応する部分に、貫通孔２０ａ，２０ｂがパンチ加工に
より形成されている。
【００３０】ついで、図９に示すように、上記レーザー
光により形成された貫通孔４ａおよびパンチ加工により
形成された貫通孔２０ａ，２０ｂに、半田ペーストをメ
タルマスク上から印刷、充填し、リフローしたのち、フ
ラックスを洗浄除去し、芯材３上および回路５上に半田
バンプ２１，２２を形成する。このようにして、半田バ
ンプ付き両面回路基板２３が形成される。このような半
田バンプ付き両面回路基板２３は２枚形成される。
【００３１】一方、図７に示すような芯材３の一部表面
を露出させた状態で、上記と同様にして、芯材３上に半
田バンプ２２を形成した接着シート無し半田バンプ付き
両面回路基板２４（図１０参照）を１枚形成する。
【００３２】また、６層回路基板２の表面および裏面に
設けるカバーイレ１２（図１参照）を準備する。これら
カバーイレ１２には、図１０に示すように、上記チップ
１３を接続するための半田バンプ１４が形成される位置
に対応する部分に貫通孔１２ａがパンチ加工により形成
され、チップ１３を接合するための半田製金属部材１０
（図１参照）が充填される位置に対応する部分に貫通孔
１２ｂがパンチ加工により形成されている（図面では、
表面に設けるカバーイレ１２にのみ貫通孔１２ａ，１２
ｂが形成されている）。
【００３３】そして、図１０に示すように、上記３枚の
両面回路基板２３，２４および２枚のカバーイレ１２を
所要位置に位置決めして積層し、加圧加熱接着すること
により、図１に示す６層回路基板２を得る。このとき、
回路５上の半田バンプ２１（図１０参照）が半田製導電
体８（図１参照）となり、芯材３上の半田バンプ２２
（図１０参照）が半田製金属部材１０（図１参照）とな
り、接着シート２０（図１０参照）が基板間絶縁層７
（図１参照）となる。また、貫通孔２０ａ（図８参照）
が貫通孔９（図１参照）と、貫通孔４ａおよび貫通孔２
０ｂ（図８参照）ならびに貫通孔４ａ（図７参照）およ
び貫通孔１２ｂ（図１０参照）が貫通孔１１（図１参
照）となっている。さらに、チップ１３を所要位置に実
装することにより、図１に示す実装構造体を得る。
【００３４】上記構成において、回路５に電流を流す
と、回路５およびチップ１３は発熱する。しかしなが
ら、これらの熱は、半田製金属部材１０を通って芯材３
に伝わることにより、芯材３の面方向へ放散される。
【００３５】このように、この実施の形態の実装構造体
によれば、チップ１３とその直下の芯材３とが半田製金
属部材１０で接合されているとともに、上下に隣り合う
各両面回路基板１の芯材３同士も半田製金属部材１０で
接合されているているため、回路５に電流を流した場合
に回路５およびチップ１３に発生する熱が、半田製金属
部材１０を通って３層の芯材３に伝わることにより放散
される。さらに、芯材３にＮｉ−Ｆｅ系合金箔２５が用
いられているため、各両面回路基板１ひいては６層回路
基板２の熱膨張を抑制することができる。また、上記芯
材３を製造したり、種々の貫通孔を形成したり、種々の
部材を積層して接着したりする製法は、従来公知の簡便
な製法であるため、上記実装構造体も簡便に製造するこ
とができる。
【００３６】つぎに、実施例について比較例と併せて説
明する。
【００３７】
【実施例１】芯材３は、３６アロイ箔（ニッケル３６重
量％，鉄６４重量％，熱伝導率１０Ｗ／ｍ・Ｋ，熱膨張
係数１．５ｐｐｍ／℃）の両面に銅箔（熱伝導率３９３
Ｗ／ｍ・Ｋ，熱膨張係数１７ｐｐｍ／℃）を配して圧延
し、総厚みが５０μｍ（３６アロイ箔の厚みが３０μ
ｍ，各銅箔の厚みが１０μｍ）、Ｎｉ−Ｆｅ含有率が６
０体積％となるように製造した。この芯材３に形成する
貫通孔３ｂは、直径０．３ｍｍのドリル刃を用いて穿孔
した。銅ポリイミド２層基材１５は、１８μｍの銅箔に
ポリイミド前駆体ワニス（ｐ−フェニレンジアミンと
３，３’，４，４’−ビフェニルテトラカルボン酸二無
水物をｎ−メチルピロリドン中で反応させたポリアミッ
ク酸ワニス）を塗布、乾燥し、４００℃の窒素雰囲気中
で、１時間イミド化し、厚み２０μｍのポリイミド層を
設けることにより製造した。これら銅ポリイミド２層基
材１５を芯材３の両面に接着するための接着シート１６
としては、新日鐵化学社製のポリイミド系接着シートＳ
ＰＢ−０３５Ａを用い、接着するための加圧加熱条件
は、４０ｋｇ／ｃｍ2 、２００℃×１時間とした。銅の
スルーホールめっき６を施すための貫通孔１８ａは、直
径０．２ｍｍのドリル刃を用いて穿孔した。銅のスルー
ホールめっき６の厚みは、５μｍとした。両面回路基板
本体１９の表面に接着する接着シート２０としては、新
日鐵化学社製のポリイミド系接着シートＳＰＢ−０３５
Ａを用い、接着するための加圧加熱条件は、２０ｋｇ／
ｃｍ2 、１８０℃×３０分とした。半田バンプ１４，２
１，２２を形成するために用いられる半田ペーストとし
ては、日本スペリア社製のＳｎ８ＲＡ−３ＡＭＱ（融点
２６０℃）を用いた。３枚の両面回路基板２３，２４お
よび２枚のカバーイレ１２を積層して接着するための加
圧加熱条件は、３０ｋｇ／ｃｍ 2 、２００℃×１時間と
した。それ以外は、上記実施の形態と同様とした。この
ようにして、６層回路基板２を製造し、さらに、所要位
置にチップ１３を実装して、実装構造体を製造した。
【００３８】
【実施例２】芯材３は、３６アロイ箔（ニッケル３６重
量％，鉄６４重量％，熱伝導率１０Ｗ／ｍ・Ｋ，熱膨張
係数１．５ｐｐｍ／℃）の両面にアルミニウム箔（熱伝
導率２００Ｗ／ｍ・Ｋ，熱膨張係数２１ｐｐｍ／℃）を
配して圧延し、総厚みが５０μｍ（３６アロイ箔の厚み
が３０μｍ，各アルミニウム箔の厚みが１０μｍ）、Ｎ
ｉ−Ｆｅ含有率が６０体積％となるように製造した。そ
れ以外は、上記実施例１と同様にして実装構造体を製造
した。
【００３９】
【実施例３】芯材３は、３６アロイ箔（ニッケル３６重
量％，鉄６４重量％，熱伝導率１０Ｗ／ｍ・Ｋ，熱膨張
係数１．５ｐｐｍ／℃）の両面に銅箔（熱伝導率３９３
Ｗ／ｍ・Ｋ，熱膨張係数１７ｐｐｍ／℃）を配して圧延
し、総厚みが５０μｍ（３６アロイ箔の厚みが４０μ
ｍ，各銅箔の厚みが５μｍ）、Ｎｉ−Ｆｅ含有率が８０
体積％となるように製造した。それ以外は、上記実施例
１と同様にして実装構造体を製造した。
【００４０】
【比較例１】芯材３としては、３６アロイ箔（ニッケル
３６重量％，鉄６４重量％，熱伝導率１０Ｗ／ｍ・Ｋ，
熱膨張係数１．５ｐｐｍ／℃）のみを用い、その厚みを
５０μｍとした（Ｎｉ−Ｆｅ含有率は１００体積％とな
る）。それ以外は、上記実施例１と同様にして実装構造
体を製造した。
【００４１】
【比較例２】芯材３としては、銅箔（熱伝導率３９３Ｗ
／ｍ・Ｋ，熱膨張係数１７ｐｐｍ／℃）のみを用い、そ
の厚みを５０μｍとした（Ｎｉ−Ｆｅ含有率は０体積％
となる）。それ以外は、上記実施例１と同様にして実装
構造体を製造した。
【００４２】
【比較例３】チップ１３とその直下の芯材３とを接合す
る半田製金属部材１０、およびその下方の芯材３同士を
接合する半田製金属部材１０、ならびにこれら半田製金
属部材１０を設けるための貫通孔４ａ，２０ａを設けな
いものとした。それ以外は、上記実施例１と同様にして
実装構造体を製造した。
【００４３】
【比較例４】芯材３、チップ１３とその直下の芯材３と
を接合する半田製金属部材１０、およびその下方の芯材
３同士を接合する半田製金属部材１０、ならびにこれら
半田製金属部材１０を設けるための貫通孔４ａ，２０ａ
を設けないものとした。それ以外は、上記実施例１と同
様にして実装構造体を製造した。
【００４４】このようにして得られた実施例品および比
較例品について、実装構造体の熱放散性およびその６層
回路基板２の熱膨張性の評価を行った。熱放散性の評価
は、チップ１３を６層回路基板２に実装し、無風状態で
２Ｗの発熱が得られるように電流を流したのちのチップ
１３表面の温度を、チップ１３内のダイオードの温度と
電位差の特性から算出することにより行った。また、熱
膨張性の評価は、６層回路基板２を室温（２５℃）から
２００℃まで上昇させ、６層回路基板２の変化した長さ
から熱膨張率を算出することにより行った。その結果を
下記の表１に示した。
【００４５】
【表１】
【００４６】上記表１の結果から、実施例品はすべて、
実装構造体の熱放散に優れ、その６層回路基板２の熱膨
張が極めて小さいことがわかる。
【００４７】これに対して、比較例１品では、６層回路
基板２の熱膨張は小さいが、実装構造体の熱放散が劣っ
ている。これは、芯材３に熱伝導率１００Ｗ／ｍ・Ｋ以
上の金属層が設けられていないためである。また、比較
例２品では、実装構造体の熱放散は良いが、６層回路基
板２の熱膨張が大きい。これは、芯材３にＮｉ−Ｆｅ系
合金箔２５を用いていないためである。また、比較例３
品では、比較例１品と同様に、６層回路基板２の熱膨張
は小さいが、実装構造体の熱放散が劣っている。これ
は、チップ１３と芯材３、および芯材３同士が半田製金
属部材１０で接合されていないためである。また、比較
例４品では、実装構造体の熱放散も劣り、６層回路基板
２の熱膨張も大きい。これは、芯材３が設けられていな
いためである。
【００４８】なお、上記実施の形態において、回路基板
は、上記６層回路基板２に限定されるものではなく、そ
れ以外の単層回路基板または複数層回路基板であっても
よい。また、単層回路基板の場合は、基板内絶縁層４の
表面にのみ回路５を形成してもよい。
【００４９】また、芯材３を製造したり、種々の貫通孔
を形成したり、種々の部材を積層して接着したりする製
法も、上記実施の形態や実施例に限定されるものではな
く、それ以外の簡便な製法でもよい。
【００５０】また、芯材３のＮｉ−Ｆｅ系合金箔２５の
少なくとも片面に設けられる金属層の材質は、銅に限定
されるものではなく、熱伝導率１００Ｗ／ｍ・Ｋ以上で
あれば、他の金属でもよい。例えば、アルミニウム（実
施例２），モリブデン，チタン，金，銀，もしくはこれ
らの任意の合金等でもよいが、熱伝導性やコストの点か
ら銅が好適である。
【００５１】上記芯材３のＮｉ−Ｆｅ系合金箔２５の組
成としては、Ｎｉ−Ｆｅ２元系においてはニッケル含有
率（重量％）を３１〜５０％とすることが好ましい。こ
の範囲を外れると、合金自体の熱膨張が大きくなり、実
装構造体の接続信頼性が低下するためである。また、こ
のＮｉ−Ｆｅ系合金にコバルトを含有させて低熱膨張性
を有するものが知られているが、適宜用いてもよい。
【００５２】また、回路基板の層数に関わりなく（単層
回路基板であっても複数層回路基板であっても）、回路
基板中のＮｉ−Ｆｅ系合金箔２５の総厚みは、回路基板
の総厚みの１０％以上を占め、Ｎｉ−Ｆｅ系合金箔２５
の少なくとも片面に設けられる金属層（銅層３ａ等）の
総厚みよりも大きいことが好ましい。これ以下である
と、基板の熱膨張が大きくなり、接続信頼性が低下する
ためである。また、各両面回路基板本体１９（図７参
照）においては、芯材３の金属層（銅層３ａ等）の厚み
は、１０μｍ以上とすることが好ましい。これ未満であ
ると、熱放散の効果が低くなるためである。
【００５３】なお、前記基板内絶縁層４には、有機高分
子材料が加工性等の利点から好適に用いられる。使用で
きる材料としては、フェノール，エポキシ，ポリエステ
ル，ポリサルフォン，ポリエーテルイミド，ポリエーテ
ルケトン，およびポリイミド系樹脂等が用いられる。さ
らに、必要に応じて、紙，ガラス布，ガラスマット，ガ
ラス不織布，およびケプラー繊維等が単独でまたは併せ
て適宜用いられる。また、接着シート１６は、エポキシ
樹脂系，フェノール樹脂系，ポリイミド樹脂系，および
ポリアミド樹脂系等の熱硬化、もしくは熱可塑の材料が
単独でまたは併せて用いられるが、信頼性の点から、ポ
リイミド樹脂系の材料が好適に用いられる。
【００５４】また、半田製導電体８および半田製金属部
材１０は、メッキ法でバンプ形成できる組成やペースト
状で供給できる組成の半田材料が適宜使用できる。その
うち、Ｓｎ−Ｐｂ系半田ペーストが好適である。そし
て、半田粒子の大きさは、１００μｍ以下、好ましくは
５０μｍ以下、より好ましくは２０μｍ以下である。
【００５５】さらに、両面回路基板１間の接着シート２
０の厚みは、０．０１ｍｍ〜１．０ｍｍとすることが好
ましい。０．０１ｍｍよりも小さいと、作業性が悪かっ
たり、回路５間の凹凸やスルーホールを埋めることがで
きない。１．０ｍｍよりも大きいと、半田ペーストを貫
通孔４ａ，２０ａ，２０ｂに充填し難く信頼性を低下さ
せる原因となる。
【００５６】
【発明の効果】以上のように、本発明の回路基板の実装
構造体によれば、Ｎｉ−Ｆｅ系合金箔の少なくとも片面
に熱伝導率１００Ｗ／ｍ・Ｋ以上の金属層を設けた芯材
を使用し、半導体素子と芯材との間に熱伝達用の半田製
金属部材を介装して半導体素子と芯材とを直接接合して
いる。このため、回路基板の配線導体に電流を流すと、
配線導体および半導体素子は発熱するが、これらの熱
は、半田製金属部材を通って芯材に伝わり面方向へ拡散
することにより放散される。この熱放散により、半導体
素子の発熱に伴う信頼性の低下を抑制することができ
る。また、芯材中のＮｉ−Ｆｅ系合金箔の作用により、
回路基板の熱膨張を抑制することができるため、半導体
素子と回路基板との熱膨張の差が縮まり、半導体素子の
実装後の接続信頼性が向上する。また、このような芯材
および回路基板の実装構造体は、構造が簡単であるた
め、従来の装置をそのまま用い、簡便な製法で製造する
ことができる。
【００５７】また、本発明の回路基板の実装構造体にお
いて、回路基板が多層回路基板である場合には、各回路
基板の芯材同士も半田製金属部材で接合されているた
め、半導体素子の熱が複数の芯材に伝わり、熱放散がよ
くなる。
【００５８】さらに、本発明の回路基板の実装構造体に
おいて、回路基板が多層回路基板で、各回路基板の半田
製金属部材の形成が、上下方向に略同軸的に行われてい
る場合には、半導体素子の熱が最も短い経路で複数の芯
材に伝わるため、熱放散が効果的に行われる。
【００５９】また、本発明の回路基板の実装構造体に用
いる多層回路基板は、半導体素子を実装した場合、上記
回路基板の実装構造体と同様の理由で、簡便な製法で製
造され、熱放散がよく、熱応力が緩和され得る基板とし
て用いることができる。
【図面の簡単な説明】
【図１】本発明の回路基板の実装構造体の一実施の形態
を示す断面図である。
【図２】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図３】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図４】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図５】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図６】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図７】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図８】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図９】上記実装構造体に用いる６層回路基板の各両面
回路基板の製法を示す断面図である。
【図１０】上記実装構造体に用いる６層回路基板の製法
を示す断面図である。
【符号の説明】
１ 両面回路基板 ２ ６層回路基板 ３ 芯材 ３ａ 銅層 ４ 基板内絶縁層 ５ 回路 １０ 半田製金属部材 １３ チップ ２５ Ｎｉ−Ｆｅ系合金箔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 泰史 大阪府茨木市下穂積１丁目１番２号 日東 電工株式会社内 (72)発明者 中村 圭 大阪府茨木市下穂積１丁目１番２号 日東 電工株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 Ｎｉ−Ｆｅ系合金箔の少なくとも片面に
    熱伝導率１００Ｗ／ｍ・Ｋ以上の金属層を設けた芯材が
    絶縁層中に埋設されており、上記絶縁層の少なくとも片
    面に配線導体が設けられ、半導体素子が実装された回路
    基板であって、上記半導体素子と上記芯材との間に熱伝
    達用の半田製金属部材が介装され半導体素子と芯材とが
    接合されていることを特徴とする回路基板の実装構造
    体。
  2. 【請求項２】 回路基板が多層回路基板であり、上下に
    隣接する各回路基板の芯材同士が熱伝達用の半田製金属
    部材で接合されている請求項１記載の回路基板の実装構
    造体。
  3. 【請求項３】 熱伝達用の半田製金属部材の形成が、多
    層回路基板において上下方向に略同軸的に行われている
    請求項２記載の回路基板の実装構造体。
  4. 【請求項４】 請求項２または３記載の回路基板の実装
    構造体に用いる多層回路基板であって、複数の両面回路
    基板がそれぞれ接着剤層を介して積層一体化され、上記
    接着剤層には、これを挟む２つの両面回路基板の配線導
    体に当接する部分の所要位置に貫通孔が穿設され、上記
    貫通孔に半田製導電体が設けられ、この半田製導電体に
    より上記２つの両面回路基板の配線導体が電気的に接続
    されていることを特徴とする多層回路基板。
JP10176421A 1998-06-23 1998-06-23 回路基板の実装構造体およびそれに用いる多層回路基板 Pending JP2000012723A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10176421A JP2000012723A (ja) 1998-06-23 1998-06-23 回路基板の実装構造体およびそれに用いる多層回路基板
EP99111740A EP0981268A1 (en) 1998-06-23 1999-06-17 Circuit board with an electronic component mounted thereon and multi-layer board
US09/334,631 US6310391B1 (en) 1998-06-23 1999-06-17 Mounted structure of circuit board and multi-layer circuit board therefor
KR1019990023520A KR20000006359A (ko) 1998-06-23 1999-06-22 회로기판의장착구조체및이에사용되는다층회로기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10176421A JP2000012723A (ja) 1998-06-23 1998-06-23 回路基板の実装構造体およびそれに用いる多層回路基板

Publications (1)

Publication Number Publication Date
JP2000012723A true JP2000012723A (ja) 2000-01-14

Family

ID=16013413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10176421A Pending JP2000012723A (ja) 1998-06-23 1998-06-23 回路基板の実装構造体およびそれに用いる多層回路基板

Country Status (4)

Country Link
US (1) US6310391B1 (ja)
EP (1) EP0981268A1 (ja)
JP (1) JP2000012723A (ja)
KR (1) KR20000006359A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145231B2 (en) * 2001-05-22 2006-12-05 Hitachi, Ltd. Electronic apparatus
JP2008519468A (ja) * 2004-11-11 2008-06-05 ピーピージー インダストリーズ オハイオ， インコーポレイテッド 改良されたバイアデザインを有する単層または多層プリント回路基板

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP2001320171A (ja) * 2000-05-08 2001-11-16 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
US6951707B2 (en) 2001-03-08 2005-10-04 Ppg Industries Ohio, Inc. Process for creating vias for circuit assemblies
US6861757B2 (en) * 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US7273987B2 (en) * 2002-03-21 2007-09-25 General Electric Company Flexible interconnect structures for electrical devices and light sources incorporating the same
WO2005048665A1 (de) * 2003-11-12 2005-05-26 Siemens Aktiengesellschaft Leiterplatte mit aussparung
US7817434B2 (en) 2004-10-14 2010-10-19 Agere Systems Inc. Method and apparatus for improving thermal energy dissipation in a direct-chip-attach coupling configuration of an integrated circuit and a circuit board
JP2006179606A (ja) * 2004-12-21 2006-07-06 Nitto Denko Corp 配線回路基板
US7723759B2 (en) * 2005-10-24 2010-05-25 Intel Corporation Stacked wafer or die packaging with enhanced thermal and device performance
JP2007158279A (ja) * 2005-12-09 2007-06-21 Hitachi Ltd 半導体装置及びそれを用いた電子制御装置
WO2007120124A1 (en) * 2006-04-14 2007-10-25 Agere Systems Inc. Method and apparatus for improving thermal energy dissipation in a direct-chip-attach coupling configuration of an integrated circuit and a circuit board
US20080302564A1 (en) * 2007-06-11 2008-12-11 Ppg Industries Ohio, Inc. Circuit assembly including a metal core substrate and process for preparing the same
US8440916B2 (en) 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
TWI355057B (en) * 2007-07-10 2011-12-21 Unimicron Technology Corp Wire bonding type package substrate having heat-co
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
US8810025B2 (en) * 2011-03-17 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcement structure for flip-chip packaging
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
TWI753468B (zh) * 2020-06-24 2022-01-21 欣興電子股份有限公司 具散熱結構之基板結構及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61212096A (ja) 1985-03-18 1986-09-20 株式会社日立製作所 多層配線板
JPH05136537A (ja) 1991-11-12 1993-06-01 Mitsubishi Electric Corp 金属芯基板およびその製法
US5198693A (en) 1992-02-05 1993-03-30 International Business Machines Corporation Aperture formation in aluminum circuit card for enhanced thermal dissipation
JPH05218637A (ja) 1992-02-07 1993-08-27 Mitsubishi Gas Chem Co Inc 銅張積層板の製造法
JP3179564B2 (ja) * 1992-04-22 2001-06-25 日本シイエムケイ株式会社 多層プリント配線板およびその製造方法
JP2779573B2 (ja) 1992-11-05 1998-07-23 住友特殊金属株式会社 高放熱性集積回路パッケージ
JPH07297560A (ja) 1994-04-28 1995-11-10 Hitachi Ltd 多層プリント配線基板およびその実装構造体
US5637802A (en) 1995-02-28 1997-06-10 Rosemount Inc. Capacitive pressure sensor for a pressure transmitted where electric field emanates substantially from back sides of plates
JP3705370B2 (ja) 1995-04-11 2005-10-12 日立化成工業株式会社 多層プリント配線板の製造方法
US6180261B1 (en) * 1997-10-21 2001-01-30 Nitto Denko Corporation Low thermal expansion circuit board and multilayer wiring circuit board

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145231B2 (en) * 2001-05-22 2006-12-05 Hitachi, Ltd. Electronic apparatus
US7425762B2 (en) 2001-05-22 2008-09-16 Hitachi, Ltd. Electronic apparatus
JP2008519468A (ja) * 2004-11-11 2008-06-05 ピーピージー インダストリーズ オハイオ， インコーポレイテッド 改良されたバイアデザインを有する単層または多層プリント回路基板
JP4739348B2 (ja) * 2004-11-11 2011-08-03 ピーピージー インダストリーズ オハイオ， インコーポレイテッド 改良されたスルーホールデザインを有する単層または多層プリント回路基板

Also Published As

Publication number Publication date
EP0981268A1 (en) 2000-02-23
US6310391B1 (en) 2001-10-30
KR20000006359A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
JP2000012723A (ja) 回路基板の実装構造体およびそれに用いる多層回路基板
JP3429734B2 (ja) 配線基板、多層配線基板、回路部品実装体及び、配線基板の製造方法
JP2748768B2 (ja) 薄膜多層配線基板およびその製造方法
KR100517009B1 (ko) 다층배선기판및이의제조방법
TW448709B (en) Low-thermal expansion circuit board and multilayer circuit board
JP4427874B2 (ja) 多層配線板の製造方法および多層配線板
JP5167516B1 (ja) 部品内蔵基板及びその製造方法並びに部品内蔵基板実装体
JP2001044641A (ja) 半導体素子内蔵配線基板およびその製造方法
TW200945991A (en) Multi-layer wiring board and method of manufacturing the same
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
JP4201436B2 (ja) 多層配線基板の製造方法
JP2000100987A (ja) 半導体チップモジュール用多層回路基板およびその製造方法
JP2001332828A (ja) 両面回路基板およびそれを用いた多層配線基板
JP2002246536A (ja) 三次元実装パッケージの製造方法、及びその製造用のパッケージモジュール
JP2833642B2 (ja) 多層配線基板及びその製造方法
JP4521223B2 (ja) プリント配線板
JPH11163522A (ja) 多層配線基板およびその製造方法
JP3862454B2 (ja) 金属ベース多層回路基板
JP2002246745A (ja) 三次元実装パッケージ及びその製造方法、三次元実装パッケージ製造用接着材
JP2002164663A (ja) ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
JP2008098202A (ja) 多層配線基板、多層配線基板構造体
JP2002009440A (ja) 複合配線基板
JP2004006572A (ja) 素子内蔵基板の製造方法および素子内蔵基板、ならびに、プリント配線板の製造方法およびプリント配線板
JP2018207080A (ja) プリント配線板およびその製造方法
JP3429743B2 (ja) 配線基板