DE10355116A1

DE10355116A1 - Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises sowie integrierter Schaltkreis mit einer solchen Ein- und Ausgangsschaltung

Info

Publication number: DE10355116A1
Application number: DE10355116A
Authority: DE
Inventors: Ralf Arnold; Hans-Dieter Oberle; Martin Glas; Christian Müller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-24
Filing date: 2003-11-24
Publication date: 2005-06-02
Anticipated expiration: 2023-11-25
Also published as: US20060273820A1; WO2005052612A3; WO2005052612A2; US7453282B2; DE10355116B4

Abstract

Eine erfindungsgemäße Ein- und Ausgangsschaltung (2) eines integrierten Schaltkreises umfasst wenigstens einen Signalanschluss (PAD) zur externen Kontaktierung, eine Schutzschaltung (ESD), einen Eingangstreiber (IN) und einen Ausgangstreiber (OUT). Des Weiteren verfügt die erfindungsgemäße Ein- und Ausgangsschaltung (2) über eine Zusatzschaltung (22; 31; 51), deren erster Eingang über die Schutzschaltung (ESD) mit dem Signalanschluss (PAD) verbunden ist und an deren Ausgang ein Testwert für die Funktion der Ein- und Ausgangsschaltung (2-5) anliegt.

Description

Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises sowie integrierter Schaltkreis mit einer solchen Ein- und Ausgangsschaltung
Die Erfindung betrifft eine Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises mit einer solchen Ein- und Ausgangsschaltung sowie einen integrierten Schaltkreis mit einer solchen Ein- und Ausgangsschaltung.
Zum Testen von integrierten Halbleiterschaltkreisen kommen Tester bzw. Testautomaten zum Einsatz, bei denen die Halbleiterschaltkreise auf einem Testsockel mittels sogenannter Nadelkarten über ein Loadboard kontaktiert werden. Bei gängigen Tests wird jeder Anschlusskontakt des zu testenden Halbleiterschaltkreises mit einem Testkontakt der Nadelkarte kontaktiert und mit einem eigenen Testerkanal verbunden. Die Testausstattung für einen derartigen Tester ist umfangreich und relativ teuer, denn für jeden Signalanschluss des zu testenden integrierten Schaltkreises ist je ein Testkontakt sowie je ein Testerkanal vorzusehen. Durch diesen verhältnismäßig hohen Ausstattungs- und Kontaktierungsaufwand wird auch ein "At Speed Test" erschwert, bei dem es erforderlich ist, die Testsignale in der von dem jeweils zu testenden integrierten Schaltkreis benötigten Geschwindigkeit anzulegen und auszuwerten. Außerdem ist bei einer solchen vollständigen Kontaktierung aller Signalanschlüsse nur eine geringe Kompatibilität der Testerausstattung gegeben, zumal für unterschiedliche Typen von zu testenden Schaltkreisen unterschiedliche Nadelkarten und unter schiedliche Programmierungen und Belegungen der Testerkanäle des Testers vorgesehen werden müssen.
Es ist denkbar, dieses beschriebene vollständige Testprinzip durch einen Test zu ersetzen, bei dem nur ein Teil der Signalanschlüsse auf dem zu testenden Schaltkreis kontaktiert wird, indem bestimmte Bereiche auf dem Schaltkreis zusammengefasst werden. Dadurch ließe sich eine erhebliche Beschleunigung des Tests sowie eine deutliche Kostenreduzierung erzielen. Damit ist jedoch eine Reduzierung der Überprüfungsqualität verbunden.
Besonders für den Test von Gleichstrom-/DC-Parametern ist es bisher unabdingbar, externe Kontaktierungen, bspw. passive Schaltungen auf dem Testsockel, oder eine Kontaktierung mit einem Testsystem für alle Signalanschlüsse des zu testenden Schaltkreises vorzusehen.
Es ist Aufgabe der vorliegenden Erfindung, Ein- und Ausgangsschaltungen von integrierten Schaltkreisen anzugeben, die auch ohne eine direkte Kontaktierung zuverlässig überprüft werden können. Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Schaltkreis anzugeben, bei dem ein umfassender Test auch möglich ist, wenn nur ein Teil der Signalanschlüsse kontaktiert wird. Ferner soll ein effizientes und kostengünstiges Verfahren zum Testen eines integrierten Schaltkreises angegeben werden, bei dem nicht alle Signalanschlüsse des zu testenden integrierten Schaltkreises durch den Tester kontaktiert zu werden brauchen.
Diese Aufgaben werden mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.
Die erfindungsgemäße Ein- und Ausgangsschaltung gliedert sich in einen Signalanschluss zur externen Kontaktierung, in eine Schutzschaltung, insbesondere in eine ESD-Schutzschaltung, in einen Eingangstreiber und/oder in einen Ausgangstreiber sowie in wenigstens eine Zusatzschaltung. Diese Ein- und Ausgangsschaltung kann auch als bidirektionaler digitaler Eingangs-/Ausgangs-Signalanschluss bzw. als bidirektionale digitale I/O-Zelle bezeichnet werden. Der Eingangstreiber und/oder der Ausgangstreiber sowie der erste Eingang der Zusatzschaltung sind über die Schutzschaltung mit dem Signalanschluss verbunden. Am Ausgang der Zusatzschaltung kann ein Testwert für die Funktion der Ein- und Ausgangsschaltung abgelesen werden, mit dem die Funktion der Ein- und Ausgangsschaltung bewertet werden kann.
Der Ausgangs- sowie der Eingangstreiber können als Transistor-Schaltungen ausgebildet werden. Die Eingangstreiber-Transistoren sind dabei meist von geringerer Größer als die Ausgangstreiber-Transistoren.
Gemäß einem Grundgedanken der Erfindung können durch die in die Ein- und Ausgangsschaltung eingebrachte Zusatzschaltung Testbewertungen bei verschiedenen Spannungspegeln durchgeführt werden.
Bei den erfindungsgemäß überprüfbaren Parametern der Ein- und Ausgangsschaltung handelt es sich um die am Signalanschluss der Ein- und Ausgangsschaltung messbaren DC-/Gleichstrom-Parameter. Dabei ist es insbesondere möglich, die folgenden Gleichstromparameter der Ein- und Ausgangsschaltung ohne direkte externe Kontaktierung ihres Signalanschlusses zu ermitteln und zu testen:

– die Schaltschwellen der Eingangstreiber (VIL, VIH),
– die Pegel der Ausgangstreiber unter Last (VOL, VOH),
– die Pull Up- und Pull Down-Ströme (PUI, PDI) und
– der Leckstrom bzw. Leakage (IIL, IIH).

Diese Parameter können vorteilhafterweise bei der gleichen Testinsertion/Testbestückung getestet werden.
Dazu werden Spannungspegel von einer externen Spannungsquelle dem zu testenden Schaltkreis zugeführt und über geeignete Schaltungen als Referenzpegel bzw. als Eingangspegel der Ein- und Ausgangsschaltung zugeführt. Dadurch, dass die erfindungsgemäße Ein- und Ausgangsschaltung ohne direkte externe Kontaktierung zuverlässig getestet werden kann, können sowohl bei der Testerbestückung, insbesondere bei der Ausgestaltung der zu verwendenden Nadelkarten und des zu verwendenden Testers als auch bedingt durch eine kürzere Testdauer erhebliche Kosten eingespart werden. Insbesondere bei den zu verwendenden Nadelkarten lassen sich Kosten einsparen, denn zum Test von integrierten Schaltkreisen mit mehreren erfindungsgemäßen Ein- und Ausgangsschaltungen ist nur noch eine relativ geringe Zahl von Testkontakten notwendig. Nadelkarten mit weniger Testkontakten sind kostengünstiger, denn der Preis von Nadelkarten verhält sich im wesentlichen linear zu der Anzahl ihrer Testkontakte.
Dieses Einsparungspotenzial ist sehr hoch, zumal während eines Produktionsprozesses eines gängigen integrierten Schaltkreises mehrere verschiedene Tests anfallen, bei denen sich jeweils die durch die vorliegende Erfindung realisierbaren Testeinsparungen erzielen lassen. Bei gängigen Produktionsverfahren werden nämlich Halbleiterchips im allgemeinen nach Abschluss der Waferfertigung ein- bis dreimal noch auf dem Wafer und weitere ein- bis dreimal nach der Montage des Schaltkreises im Gehäuse auf die Einhaltung der vorgegebenen und gewünschten Spezifikationen getestet.
Gemäß einem weiteren Vorteil der Erfindung können mehrere integrierte Schaltkreise gleichzeitig parallel getestet werden, denn die bei dem verwendeten Tester zur Verfügung stehenden Testerkanäle können auf eine größere Anzahl von zu testenden integrierten Schaltkreisen aufgeteilt werden. Dadurch lassen sich die Testkosten weiter verringern.
Wenn die Ein- und Ausgangsschaltung über eine ESD-Schutzstruktur verfügt, kann der gewünschte Laststrom eingestellt werden.
Gemäß einer vorteilhaften Weiterbildung der Erfindung sind der Pull Up-Transistor und der Pull Down-Transistor jeweils mit einer eigenen Spannungsversorgungsleitung verbunden.
In einer weiteren Ausführungsform der Erfindung verfügt die Schutzschaltung über wenigstens einen Schutz-Transistor. Mittels solchen Schutz-Transistoren kann der integrierte Schaltkreis wirkungsvoll vor Beschädigungen oder Zerstörungen durch unbeabsichtigte Entladungen über die Signalanschlüsse bewahrt werden.
Dabei kann die Belastung der Ausgangstreiber bei dem Test durch diese Transistoren erfolgen. Durch Verwendung externer, bekannter Referenzpegel kann die Ein- und Ausgangsschaltung sich selbst testen und damit die Funktionalität sicherstellen. Dadurch wird ein Höchstmaß an Funktionssicherheit erreicht. Des weiteren kann ein höherer maximaler Parallelitätsgrad erreicht werden. Durch frei einstellbare Testbewertungspegel, die von außen zuführbar sind, können die gleichen Parameter wie beim Einsatz eines Testsystems überprüft werden.
Wenn zusätzlich je ein Schalter für den Pull Up-Transistor und für den Pull Down-Transistor vorgesehen ist, mit dem diese Transistoren zwischen der betreffenden Spannungsversorgungsleitung und einer zusätzlich vorsehbaren Referenzspannungsleitung hin- und hergeschaltet werden können, dann kann entweder der Pegel der Spannungsversorgungsleitung oder der Referenzspannungsleitung gleichzeitig an alle Ein- und Ausgangsschaltungen angelegt werden, ohne dass eine zusätzliche Verbindung zur Verfügung gestellt werden muss. Mit einer derart ausgestalteten Ein- und Ausgangsschaltung können die Schaltschwellen der Eingangstreiber besonders zuverlässig getestet werden.
Diese Schalter können dabei vorteilhafterweise als Transmissionsgates, als Transfergates oder als Transistoren ausgebildet werden.
Die Referenzspannungsleitungen sind vorteilhafterweise mit wenigstens einer Referenzspannungsquelle verbunden. Diese kann entweder auf dem integrierten Schaltkreis selbst oder auch extern, d.h. bspw. auf dem Loadboard oder bei den Messinstrumenten des Testers ausgebildet sein.
Gemäß einer weiteren Ausführungsform der Erfindung umfasst die Ein- und Ausgangsschaltung auch eine Logikeinheit, mit welcher die Schutz-Transistoren gesteuert werden können. Dafür sind insbesondere Querspannungsleitungen vorzusehen, welche die Logikeinheit mit den Schutz-Transistoren verbinden.
In einer besonders vorteilhaften Weiterbildung der Ein- und Ausgangsschaltung ist die Zusatzschaltung als analoger Komparator ausgebildet, an dessen Testsignaleingang das am betreffenden Signalanschluss anliegende Signal und an dessen Referenzeingang ein Referenzsignal anlegbar sind. Durch einen solchen Komparator kann zuverlässig festgestellt werden, ob das am Signalanschluss anliegende Testsignal ober- oder unterhalb eines individuell einstellbaren Referenzpegels liegt.
Dadurch wird das bei den gängigen Build In Self Tests auftretende Problem umgangen, nämlich dass der Bewertungspegel in der Regel fest eingestellt ist und etwa bei der halben Versorgungsspannung liegt. Erfindungsgemäß wird vielmehr dafür gesorgt, dass sowohl der Test der Leckströme des Signalanschlusses als auch der Ausgangsspannung unter Last bei den in der Spezifikation festgelegten Bedingungen erfolgen können. Die Gefahr, eine Fehlbewertung durchzuführen, wird dadurch weitgehend vermieden.
Der für die Komparatoren aller Ein- und Ausgangsschaltungen gemeinsam benötigte Referenzpegel kann entweder über einen im integrierten Schaltkreis vorhandenen Digital-Analog-Wandler erzeugt oder von extern, bspw. durch den Tester, angelegt werden. Die Einspeisung des Referenzpegels von extern kann über einen bereits vorhandenen, geeigneten Signalanschluss oder ü ber einen zusätzlich auf dem Halbleiterschaltkreis vorzusehenden Referenzpegel-Signalanschluss erfolgen.
Die Weiterleitung des Referenzpegels bzw. dessen Steuerung kann über Transfergates geschehen, über die nur kleine Ströme fließen und die deshalb nur eine geringe Schaltkreisfläche in Anspruch nehmen. Die Bewertung des am Signalanschluss anliegenden Referenzpegels erfolgt anhand des individuell und flexibel einstellbaren Referenzpegels. Dieser Referenzpegel kann in einem Bereich zwischen 0% und 100% der Versorgungsspannung des Signalanschlusses frei gewählt werden. Dadurch kann ein besonders zuverlässiger und genauer Test des am Signalanschluss anliegenden Spannungspegels sichergestellt werden.
In einer weiteren Ausführungsform der erfindungsgemäßen Ein- und Ausgangsschaltung umfasst die Zusatzschaltung zwei Inverter sowie eine Logikeinheit. Die beiden Inverter sind parallel geschaltet und über die Schutzschaltung mit dem Signalanschluss verbunden.
Durch eine derartige Zusatzschaltung kann das Testsignal daraufhin überprüft werden, ob es in einem bestimmten Intervall liegt. Dafür ist der erste Inverter auf eine niedere und der zweite Inverter auf eine höhere Schaltschwelle eingestellt. Eine geeignete niedere Schaltschwelle kann bspw. 10% der Versorgungsspannung des Signalanschlusses, eine geeignete höhere Schaltschwelle 90% der Versorgungsspannung betragen. Die an den Ausgängen der Inverter anliegenden Werte werden durch die Logikeinheit so miteinander zu einem gemeinsamen, am Ausgang der Logikeinheit ausgegebenen Ausgangssignal verknüpft, dass durch dieses Ausgangssignal festgestellt werden kann, ob der Testwert inner- oder außerhalb dieses Intervalls liegt.
Dadurch ist eine präzise Überprüfung des Testsignals möglich. Die Bewertungspegel der Inverter sind bspw. durch die Eigenschaften ihrer Transistoren sowie durch deren Versorgungsspannungen vorgegeben. Eine Verschiebung bzw. Erweiterung des abgedeckten Bereichs dieser Pegel während des Tests ist in gewissen Grenzen durch geänderte Versorgungsspannungen möglich.
Durch die vorstehend beschriebene Zusatzschaltung ist die Überprüfung des Testsignals in einem vorgegebenen zulässigen Bereich möglich. Dadurch werden die Qualität und die Aussagekraft der Überprüfung des Testsignals deutlich verbessert.
Durch die vorstehend beschriebene Ein- und Ausgangsschaltung kann der am Signalanschluss anliegende Testwert ebenfalls ohne eine direkte Kontaktierung des Signalanschlusses überprüft werden.
Sowohl die als Komparator ausgebildete Zusatzschaltung als auch die über zwei Inverter und über eine Logikeinheit verfügende Zusatzschaltung erzeugen pro Ein- und Ausgangsschaltung je ein Bit zusätzliche Testinformation am jeweiligen Testausgang, die entweder direkt auf dem integrierten Schaltkreis oder von externen Testsystemen auszuwerten ist.
Für die externe Auswertung wird das am Ausgangskontakt anliegende Signal vorzugsweise seriell über eine Boundary Scan-Einrichtung übertragen. Bei einer erfindungsgemäßen Ein- und Ausgangsschaltung sind im Normalfall pro Signalanschluss je ein Dateneingangsregister und ein Datenausgangsregister vorhanden. Für die Übertragung des zusätzlichen Ergebnisbits am Ausgangskontakt können dieses Ergebnisbit in das Datenaus gangsregister der Ausgangsschaltung, bspw, ein Boundary Scan-Register eingeschrieben werden und die am Ausgangskontakt des Eingangstreibers anliegende Information wie üblich im Dateneingangsregister gespeichert werden. Nach der seriellen Übertragung zur Testeinrichtung stehen dann zwei Bits zur Verfügung, die angeben, ob der Pegel Ober- oder unterhalb der Schaltschwelle des Eingangstreibers und ober- oder unterhalb der Komparatorreferenz bzw. innerhalb oder außerhalb des Bereichs der beiden Inverter liegt. Damit werden keine zusätzlichen Boundary Scan Flip-Flops benötigt. Darüber hinaus bleibt eine Kompatibilität zum Boundary Scan-Standard IEEE 1149.1 erhalten.
Die Erfindung betrifft auch ein Verfahren zum Testen eines integrierten Schaltkreises, bei dem zuerst ein integrierter Schaltkreis bereitgestellt wird, bei dem zumindest eine Ein- und Ausgangsschaltung wie vorstehend beschrieben ausgebildet ist. Dieser integrierte Schaltkreis wird so an einen Tester angeschlossen, dass nur ein Teil der Signalanschlüsse des integrierten Schaltkreises mit Testerkontakten in Verbindung steht und dass insbesondere wenigstens eine wie vorstehend beschrieben ausgebildete Ein- und Ausgangsschaltung nicht von Testerkontakten abgegriffen wird. Dann werden Signale an den integrierten Schaltkreis angelegt. Die nicht physisch mit einem Testerkontakt verbundenen Signalanschlüsse werden dann mittels der dem betreffenden Signalanschluss zugeordneten Zusatzschaltung überprüft.
Ein weiterer Grundgedanke der Erfindung besteht nämlich darin, dass die Gleichstrom-Parameter von Signalanschlüssen, insbesondere die Schaltschwellen der Eingangstreiber, die Pegel der Ausgangstreiber unter Last, die Pull up- und Pull Down-Ströme und die Leckströme der Ein- und Ausgangsschaltungen überprüft werden können, ohne dass die Signalanschlüsse der einzelnen Ein- und Ausgangsschaltungen direkt kontaktiert werden müssen. Dadurch ergibt sich eine deutliche Vereinfachung der Testerausstattung sowie ein beschleunigter Testablauf.
Die ermittelten Testsignale der nicht mit einem Testerkontakt verbundenen Signalanschlüsse können anschließend in einem Schieberegister, insbesondere in einer Boundary Scan-Schaltung abgespeichert und seriell an den verwendeten Tester übertragen werden. Somit ist ein "At Speed"-Test möglich, bei dem der Tester die Testsignale in der gewünschten Geschwindigkeit an den integrierten Schaltkreis anlegen und auswerten kann.
Besonders vorteilhaft ist es, wenn das als Ergebnisbit vorliegende Testsignal der betreffenden Ein- und Ausgangsschaltung in ein Datenausgangsregister für diese Ein- und Ausgangsschaltung geschrieben wird und die Information des Eingangstreibers der betreffenden Ein- und Ausgangsschaltung in einem Dateneingangsregister gespeichert wird. Die Testergebnisse für jede Ein- und Ausgangsschaltung können dann vom Tester unter Verwendung des Datenausgangs- und Dateneingangsregisters schnell und komfortabel analysiert werden.
Die Erfindung betrifft des weiteren ein Verfahren zum Testen wenigstens einer Schaltschwelle eines Eingangstreibers. Dabei wird ein integrierter Schaltkreis mit wenigstens einer vorstehend beschriebenen Ein- und Ausgangsschaltung bereitgestellt, die in der Lage ist, den Pull Up-Transistor und den Pull Down-Transistor über Schalter zwischen den Spannungsversorgungsleitungen und zusätzlich vorsehbaren Referenzspannungsleitungen hin- und herzuschalten.
Diese Schalter werden derart eingestellt, dass der Pull Up-Transistor und der Pull Down-Transistor mit je einer Referenzspannungsleitung verbunden sind. Dann wird die Schaltschwelle des Eingangstreibers überprüft. Dabei werden Spannungspegel durch eine insbesondere externe Spannungsquelle an die Referenzspannungsleitungen angelegt, die kleiner und/oder größer als die Schaltschwelle des Eingangstreibers gewählt sind. Die durch diese Spannungspegel von den Eingangstreibern an ihrem Ausgang erzeugten Spannungswerte werden erfasst und durch den Tester ausgewertet, indem sie mit den jeweils erwarteten Spannungswerten verglichen werden.
Durch dieses Testverfahren können die Schaltschwellen der Eingangstreiber zuverlässig überprüft werden. Die Spannungspegel auf den Referenzspannungsleitungen können dabei nämlich je nach Bedarf individuell eingestellt werden.
Die Erfindung betrifft ein weiteres Verfahren zum Testen einer Schaltschwelle eines Eingangstreibers, bei dem ein integrierter Schaltkreis bereitgestellt wird, der über wenigstens eine vorstehend beschriebene Ein- und Ausgangsspannung mit einem Komparator verfügt.
Dabei wird zunächst ein elektrisch neutraler Signalanschluss einer Ein- und Ausgangsschaltung über den Pull Up-Transistor mit einer konstant ansteigenden Aufladespannung aufgeladen. Alternativ dazu ist es möglich, einen vorher bereits aufgeladenen Signalanschluss mit einer konstant abfallenden Aufladespannung zu entladen.
Die am Ausgang des Eingangstreibers anliegenden Spannungswerte werden zu demjenigen Zeitpunkt erfasst, bei dem der Komparator das Über- oder Unterschreiten des Referenzspannungswerts durch die Aufladespannung registriert. Zu diesem Umschaltzeitpunkt wird durch den Tester die Schaltschwelle des Eingangstreibers überprüft, indem der am Ausgang des Eingangstreibers anliegende Spannungswert mit dem erwarteten Spannungswert am Ausgang des Eingangstreibers verglichen wird. Bei einer ansteigenden Aufladespannung, darf der Eingangstreiber bspw. noch nicht umschalten, wenn die Referenzspannung etwas unterhalb der Schaltschwelle eingestellt ist. Bei einer Referenzspannung etwas oberhalb des zu testenden Wertes muss der Eingangstreiber dagegen bereits umgeschaltet haben. Bei einer abfallenden Aufladespannung verhalten sich die Umschaltzeitpunkte des Eingangstreibers entsprechend.
Mit diesem erfindungsgemäßen Verfahren lassen sich die Schaltschwellen von Eingangstreibern genau und effizient überprüfen. Die am Komparator anliegende Referenzspannung kann dabei individuell eingestellt werden. Das erfindungsgemäße Verfahren ist unabhängig von der Höhe des Stromes, was besonders vorteilhaft ist, zumal bei der Fertigung von integrierten Schaltungen stark schwankende Ströme auftreten können. Die Höhe der Ströme ist so zu wählen, dass sich gut zu erfassende Testzeiten, bspw. im Bereich einiger hundert Nanosekunden ergeben. Bei Signalanschlüssen mit hohen Pull Up- bzw. Pull Down-Strömen, die zu sehr kurzen Testzeiten führen, können für den Test zusätzliche Pull Up- und Pull Down-Transistoren vorgesehen und aktiviert werden, die einen geringeren Strom erlauben.
Ein weiterer Vorteil dieses Schaltschwellen-Testverfahrens liegt darin, dass es unabhängig von der Kapazität der jeweiligen Signalanschlüsse verwendet werden kann.
In einer vorteilhaften Weiterbildung dieses Verfahrens umfasst der bereitgestellte integrierte Schaltkreis einen Signalspeicher, insbesondere einen D-Latch, dessen Dateneingang mit dem Ausgang des Eingangstreibers und dessen Takteingang mit dem Ausgang des Komparators verbunden sind. Dabei wird der zum Umschaltzeitpunkt am Ausgang des Eingangstreibers anliegende Spannungswert in dem Signalspeicher erfasst und gespeichert. Der Ausgang des Signalspeichers kann bspw. über ein Boundary Scan-Register zur Auswertung ausgelesen werden. Dadurch ergibt sich die Möglichkeit, die Testwerte "at Speed" zu verarbeiten und zu analysieren.
Gemäß einer weiteren Ausführungsform der Erfindung kann der zu testende integrierte Schaltkreis eine Boundary Scan-Zelle umfassen, deren Update-Signaleingang mit dem Ausgang des Komparators verbunden ist. Die zusätzliche Schaltung beschränkt sich in diesem Fall auf Multiplexer.
Die Erfindung betrifft auch ein Verfahren zum Testen wenigstens eines Ausgangstreibers eines Signalanschlusses unter Last. Dabei wird zunächst ein integrierter Schaltkreis mit wenigstens einer vorstehend beschriebenen Ein- und Ausgangsspannung bereitgestellt, die über eine Logikeinheit verfügt, über welche der ESD-Pull Up-Transistor und/oder der ESD-Pull Down-Transistor gesteuert werden können. Zunächst wird dabei der Strom der zugehörenden Versorgung der Referenzspannungsleitung vom externen Tester mit eingeschaltetem Ausgangstreiber und anschließend mit ausgeschaltetem Ausgangstreiber gemessen.
Dann wird die Differenz der derart gemessenen Stromwerte bestimmt. Basierend darauf kann eine Aussage über die Funktionalität des getesteten Ausgangstreibers der betreffenden Ein- und Ausgangsschaltung getroffen werden.
Dieses Verfahren macht sich die Erkenntnis zunutze, dass der fließende höhere Strom in der Versorgungsleitung gemessen werden kann, wenn der Laststrom bspw. bedingt durch die Dimensionierung der ESD-Pull Up- und ESD-Pull Down-Transistoren der Schutzschaltung größer als der spezifizierte Ausgangsstrom bei Nennbedingungen ist. Dabei wird davon ausgegangen, dass die Ausgangstreiber Ausgangstransistoren aufweisen. Zum Test dieser Ausgangstransistoren unter Last müssen entsprechende Lastpfade auf dem zu testenden integrierten Schaltkreis vorhanden sein und für den Test aktiviert werden. Gemäß dem beschriebenen Verfahren werden die mit der Versorgungsspannung verbundenen Transistoren der Schutzschaltungen teilweise oder ganz geöffnet. Dabei werden diese ESD-Pull Up- und ESD-Pull Down-Transistoren auch gleich mitgetestet.
Alternativ dazu ist es möglich, dass die Ausgangstransistoren des Ausgangstreibers als zusätzliche Pull Up- und Pull Down-Transistoren vorliegen, die für den gewünschten spezifizierten Laststrom dimensioniert sind und damit den Laststrom für den jeweils anderen Transistor bilden. Diese Transistoren sind relativ groß ausgebildet und benötigen einen hohen Flächenbedarf.
Gemäß dem Testverfahren wird der gewünschte Strom eingestellt und die Spannung am Signalanschluss unter Verwendung der Komparatorschaltung oder der zwei Inverter bei den gewünschten Pegeln bewertet.
Die Erfindung betrifft auch ein Verfahren zum Testen wenigstens einer Ein- und Ausgangsschaltung eines integrierten Schaltkreises. Dabei wird die Testeinrichtung selbst getestet und die Eigensicherheit des Verfahrens betrachtet. In einem ersten Verfahrensschritt wird zunächst ein integrierter Schaltkreis bereitgestellt, der wenigstens eine vorstehend beschriebene Ein- und Ausgangsschaltung mit einem Komparator umfasst. Dann werden die Schaltschwellen wenigstens eines Komparators gemessen, indem die Referenzspannung an dem Referenzeingang des Komparators eingestellt, indem sukzessive verschiedene Pegel von Versorgungsspannungen über den Pull Up-Transistor und/oder über den Pull Down-Transistor an den betreffenden Signalanschluss und an den betreffenden Eingang des Komparators angelegt werden und indem die jeweils am Ausgang des Komparators erzeugten Ausgabewerte ausgewertet werden.
Bei Testverfahren, die teilweise als Selbsttest durchgeführt werden, ist eine kritische Überprüfung der Exaktheit und Zuverlässigkeit der Ergebnisse nämlich wichtig. Dafür sind besonders die Bewertungspegel der Komparatoren einschließlich deren Funktion, die Genauigkeit der an den Eingängen angelegten Pegel sowie die erzeugten Ausgangsströme maßgebliche Parameter.
Erfindungsgemäß wird vorgeschlagen, wie bei dem oben beschriebenen Verfahren zum Test der Eingangsschwellen der Eingangstreiber, über die Pull Up- und Pull Down-Transistoren verschiedene Spannungspegel, bspw. 10%, 50% und 90% der Versorgungsspannung an den Signalanschluss/an die Signalanschlüsse und damit an die damit verbundenen Eingänge der Komparatoren anzulegen und deren Schaltschwellen mit entsprechend ein gestellten Referenzspannungen am Referenzeingang der Komparatoren zu testen.
Wenn auf die Umschaltung der Pull Up- und der Pull Down-Transistoren über die Schalter an die Referenzversorgungsspannungsleitungen verzichtet wird, kann alternativ dazu nur für die Pull Up-Transistoren eine Umschaltung an die Versorgungsspannung bzw. an die Referenzspannung der Kernlogik/Core Logic realisiert werden. Zum Test des Komparators steht dabei nur ein fester Pegel zur Verfügung. Vorteilhafterweise können dafür die zusätzlichen Versorgungsspannungsleitungen eingespart werden.
Die für die Tests erforderlichen Referenz- und Eingangsspannungen können entweder von extern zugeführt oder intern erzeugt werden. Bei externer Zuführung ist der Pegel bekannt und kann am Tester regelmäßig überprüft werden. Bei Erzeugung der Referenz- und Eingangsspannungen auf dem integrierten Schaltkreis bspw. über Digital-Analog-Wandler ist die Überprüfung bspw. durch Vergleich mit einer von außen zugeführten Spannung erforderlich. Die Überprüfung der Komparatoren erfolgt dabei, indem sowohl die Referenzspannung als auch die Eingangsspannung am Signalanschluss bspw. über Pull Up- und Pull Down-Transistoren als bekannte Spannungen von außen zugeführt werden. Wenn kein Leckstrom am Signalanschluss anliegt, ist die am Eingang wirksame Spannung gleich der von außen angelegten Spannung, abhängig vom eingeschalteten Transistor. Ein eventuell vorhandener Leckstrom, der einen Spannungsabfall und damit einen Offset hervorrufen könnte, wird beim Leckstromtest sicher erkannt.
Der Laststrom kann aufgrund von unvermeidlichen Fertigungstoleranzen nicht exakt eingestellt werden. Dafür besteht die Möglichkeit, die Höhe des Stromes aus dem aufgenommenen Strom in der Versorgungsleitung von außen zu bestimmen. Damit wird zuverlässig vermieden, dass bspw. ein schwacher Ausgangstreiber an einer zu geringen Last als nicht fehlerhaft erkannt wird.
Die Erfindung betrifft auch einen integrierten Schaltkreis, der wenigstens eine vorstehend beschriebene Ein- und Ausgangsschaltung umfasst. Die Gleichstromparameter eines solchen integrierten Schaltkreises können mit relativ geringem Aufwand überprüft werden, denn für eine solche Überprüfung ist es ausreichend, wenn nur ein Teil seiner Signalanschlüsse durch einen externen Tester kontaktiert werden.
In einer ersten Ausführungsform umfasst der integrierte Schaltkreis wenigstens eine interne Spannungsquelle, insbesondere einen Digital-Analog-Wandler zum Erzeugen von Referenz- und Eingangsspannungen. Dadurch kann ein solcher integrierter Schaltkreis schnell und zuverlässig getestet werden, ohne dass Spannungen von einer externen Spannungsquelle angelegt zu werden brauchen.
In einer vorteilhaften Weiterbildung der Erfindung umfasst der integrierte Schaltkreis wenigstens einen Signalspeicher, insbesondere einen D-Latch, dessen Dateneingang mit dem Ausgang wenigstens eines Eingangstreibers und dessen Takteingang jeweils mit dem Ausgang des betreffenden Komparators verbunden sind. Dadurch kann das Ausgangssignal des Eingangstreibers zuverlässig erfasst und gespeichert werden, wodurch sich eine weitere Erhöhung der Funktionalität des integrierten Schaltkreises ergibt.
In einer weiteren Ausführungsform des integrierten Schaltkreises ist zusätzlich wenigstens ein Schieberegister, insbesondere eine Boundary Scan-Zelle auf dem integrierten Schaltkreis vorhanden, mit dem/der die Testergebnisse gespeichert und weitergeleitet werden können. Dadurch ergibt sich eine hohe Funktionalität des integrierten Schaltkreises.
Eine solche Boundary Scan-Zelle kann sehr einfach an die erfindungsgemäße Ein- und Ausgangsschaltung angepasst werden, indem für jede Boundary Scan-Zelle ein zusätzlicher Multiplexer vorgesehen wird. Der zusätzliche Schaltungsaufwand beschränkt sich in diesem Fall auf Multiplexer.
Dabei können ein Eingang des Multiplexers mit dem Ausgang der erfindungsgemäßen Zusatzschaltung und ein weiterer Eingang des Multiplexers mit der Kernlogik des integrierten Schaltkreises verbunden werden. Über eine Steuerungsleitung des Multiplexers kann der Multiplexer gemäß der Betriebsart der Boundary Scan-Zelle einstellt werden.
Ferner kann ein Ausgangsregister vorgesehen sein, der einen Eingangsmultiplexer aufweist, mit dem der Ausgang des Multiplexers verbunden ist.
Zusammenfassend kann festgestellt werden, dass durch die in dieser Erfindung behandelte integrierte Schaltung mit den erfindungsgemäßen Ein- und Ausgangsschaltungen sowie durch die in dieser Erfindung beschriebenen Verfahren eine höhere Parallelität beim Test, insbesondere gegenüber den bisher verwende ten Testerlösungen erreicht werden kann, bei denen jeder Testerkanal mit je einem Signalanschluss des integrierten Schaltkreises verbunden ist.
Mit den erfindungsgemäßen Vorrichtungen und Verfahren können Gleichstromparameter zuverlässig überprüft werden. Dies ist insbesondere bei digitalen Signalanschlüssen von Vorteil, die nicht mit voller Geschwindigkeit getestet werden müssen. Beispielsweise bei Port Pins von Microcontrollern genügt nur eine Überprüfung der Gleichstromparameter, zumal diese Port Pins nur für quasi-statische Kontrollen von externen Signalen benötigt werden.
Mit den erfindungsgemäß vorgeschlagenen Zusatzschaltungen der Ein- und Ausgangsschaltungen kann der Inputleckstromtest mit dem gleichen Parameter-Setup wie beim Einsatz eines Testsystems getestet werden.
Die Erfindung ist in den Zeichnungen anhand von mehreren Ausführungsbeispielen näher veranschaulicht.
1 zeigt eine schematische Testdarstellung mit einem Testsystem und mit einem Testschaltkreis,
2 zeigt einen Schaltplan einer ersten Ein- und Ausgangsschaltung des Testschaltkreises aus 1 mit einer Basisschaltung und mit einer ersten Zusatzschaltung,
3 zeigt einen Schaltplan einer zweiten Ein- und Ausgangsschaltung des Testschaltkreises aus 1 mit der Basisschaltung aus 2 und mit einer zweiten Zusatzschaltung,
4 zeigt einen Schaltplan einer dritten Ein- und Ausgangsschaltung des Testschaltkreises aus 1 mit der Basisschaltung und mit der ersten Zusatzschaltung aus 2 und mit einer dritten Zusatzschaltung,
5 zeigt einen Schaltplan einer vierten Ein- und Ausgangsschaltungsschaltung des Testschaltkreises aus 1 mit der Basisschaltung aus 2 und mit einer vierten Zusatzschaltung,
6 zeigt eine schematische Darstellung einer Auswertungsschaltung für die erste Zusatzschaltung aus 2,
7 zeigt eine vergrößerte schematische Darstellung der Auswertungsschaltung aus 6.
1 zeigt eine schematische Testdarstellung 1 mit einem Testsystem 11 und mit einem Testschaltkreis 12.
Das U-förmig dargestellte Testsystem 11 ist dabei aus Anschauungsgründen vereinfacht dargestellt. Gängige Testsysteme umfassen hochempfindliche Messinstrumente, von denen Verbindungsleitungen ausgehen und über ein Loadboard an einen Testsockel für Testschaltkreise in einem Gehäuse oder auf Testkontakte von Nadelkarten geführt sind, mit denen die zu testenden integrierten Schaltkreise kontaktiert werden. Des weiteren hat ein gängiges Testsystem eine Computersteuerung sowie eine Auswerteeinheit, mit denen der Testablauf, insbesondere die sukzessive an den Testschaltkreis anzulegenden Teststimuli gesteuert und die in deren Abhängigkeit erzeugten Ausgabedaten erfasst und ausgewertet werden. Die Begriffe "Tester" und "Testsystem" sind in diesem Dokument von gleicher Bedeutung.
Der in 1 ebenfalls schematisch dargestellte Testschaltkreis 12 umfasst eine Vielzahl von Anschlusskontakten, die sich unterteilen in Steuerungs-Anschlusskontakte/control pins, bspw. ein oder mehrere Taktgeber-/Clock-Anschlusskontakte, in ein oder mehrere Scan In-Anschlusskontakte, in ein oder mehrere Ausgangsabtast-/Scan Out-Anschlusskontakte, in Schnittstellen-/Interface-Anschlusskontakte, in langsame Schnittstellen-/Slow Interface-Anschlusskontakte, bspw. Port Pins sowie in JTAG (1149.1 IEEE)-Anschlusskontakte.
Gemäß der Darstellung in 1 sind Testverbindungen 13 zwischen dem Testsystem 11 und den Steuerungs-Anschlusskontakten sowie den JTAG-Anschlusskontakten vorgesehen. Diese Testverbindungen 13 verbinden jeden Anschlusskontakt auf dem Testschaltkreis 12 mit je einem Testkanal des Testsystems 11. Die Schnittstellen-Anschlusskontakte sind bei der Testdarstellung 1 nicht mit dem Testsystem 11 verbunden, wie das beim gängigen Testaufbau der Fall ist.
2 zeigt einen Schaltplan einer ersten Ein- und Ausgangsschaltung 2 mit einer Basisschaltung 21 und mit einer darunter angeordneten ersten Zusatzschaltung 22.
Umgangssprachlich ist es üblich, die gesamte in 2 gezeigte Basisschaltung 21 als "bidirektionale digitale I/O-Zelle" zu bezeichnen. Die Basisschaltung 21 umfasst den eigentlichen Signalanschluss PAD, vor dem eine "Electrostatic Discharge"-/elektrostatische Entladeschutz-Schaltung angeordnet ist, die nachfolgend als Schutzschaltung ESD bezeichnet wird. Die in der Praxis verhältnismäßig große Schutzschaltung ESD ist direkt an dem Signalanschluss PAD angeordnet und umfasst in 2 nicht gezeigte Elemente, die wie eine Schutz diode geschaltet sind. Mittels der Schutzschaltung ESD ist es möglich, am Signalanschluss PAD angelegte unerwünschte Ströme abzuleiten und so den integrierten Schaltkreis vor Beschädigungen zu schützen. Solch ein unerwünschter Stromfluss kann bspw. durch eine elektrostatische Entladung bei einem Berühren des Signalanschlusses PAD mit der Hand auftreten.
Ein Eingangstreiber IN und ein Ausgangstreiber OUT sind parallel an den Ausgang der Schutzschaltung ESD angeschlossen. Der Eingang des Ausgangstreibers OUT steht mit einem Ausgangstreiber-Eingangskontakt DQ in Verbindung. Der Ausgang des Eingangstreibers IN führt auf einen Eingangstreiber-Ausgangskontakt OUT₁.
Die erfindungsgemäße Zusatzschaltung 22 umfasst einen Komparator COMP, dessen Signaleingang parallel zu dem Eingangstreiber IN und zu dem Ausgangstreiber OUT geschaltet und über die Schutzschaltung ESD mit dem Signalanschluss PAD verbunden ist. Der Referenzeingang des Komparators COMP ist mit einem Referenzpegel-Eingangskontakt VREF verbunden, der von extern mit dem gewünschten Spannungspegel beaufschlagt wird. Alternativ dazu ist es möglich, die Referenzspannung bspw. mittels eines DA-Wandlers auf dem Testschaltkreis selbst zu erzeugen. Der Ausgang des Komparators COMP ist mit einem Komparator-Ausgangskontakt TEST₁ verbunden, an dem der von dem Komparator COMP erzeugte Ausgangswert abgegriffen werden kann.
Diese Zusatzschaltung 22 kann in alle Ein- und Ausgangsschaltungen eines Testschaltkreises 11 integriert werden. Dabei können die Referenzeingänge aller Komparatoren COMP miteinander verbunden werden und auf einen Referenzpegel-Eingangskontakt VREF geschaltet werden.
Bei einem Test führt der Komparator COMP die Bewertung, insbesondere den Vergleich des vor der Schutzschaltung ESD anliegenden Spannungswerts mit dem am Referenzeingang des Komparators COMP anliegenden, von außen zugeführten Referenzsignals durch. Der Komparator COMP gibt an seinem Ausgang z. B. einen komparatorspezifischen Spannungspegel "Low" aus, wenn die am Signaleingang anliegende Eingangsspannung unter dem Referenzpegel liegt. Wenn die an seinem Signaleingang anliegende Spannung oberhalb der Referenzspannung liegt, gibt Komparator COMP an seinem Komparatorausgang einen komparatorspezifischen Pegel "High" aus. Die inverse Kombination der Komparator COMP-Ausgangspegel ist auch möglich.
Der am Referenzeingang des Komparators COMP anliegende Spannungswert kann innerhalb des lediglich durch die Versorgungsspannung des Komparators COMP nach oben und unten begrenzten Intervall individuell und frei gewählt werden.
Dadurch kann das am Signalanschluss PAD anliegende Testsignal ohne direkte Kontaktierung überprüft werden. Der Komparator COMP vergleicht dieses Testsignal mit dem Referenzpegel und stellt an seinem Ausgang einen Testwert zur Verfügung, der intern im Testschaltkreis 12 ausgewertet werden kann oder auf geeignete Weise abgegriffen und extern ausgewertet werden kann.
Die erste Ein- und Ausgangsschaltung 2 kann auch zum Messen des Leckstroms des Eingangstreibers IN nach High (IIH) und nach Low (IIL) verwendet werden.
Der Komparator COMP der Ein- und Ausgangsschaltung 2 kann erfindungsgemäß als Bewerter verwendet werden, und zwar für einen Test des Ausgangstreibers OUT (VOH/VOL) und für einen Test der Schaltschwellen des Eingangstreibers IN (VIH/VIL).
3 zeigt einen Schaltplan einer zweiten Ein- und Ausgangsschaltung 3 des Testschaltkreises 12 mit der Basisschaltung 21 sowie mit einer zweiten Zusatzschaltung 31.
Die Basisschaltung 21 der zweiten Ein- und Ausgangsschaltungsschaltung 3 entspricht dabei derjenigen der ersten Ein- und Ausgangsschaltung 2.
Die zweite Zusatzschaltung 31 weist einen ersten Inverter INV₁ und einen zweiten Inverter INV₂ auf, die parallel geschaltet sind und deren Eingänge über die Schutzschaltung ESD mit dem Signalanschluss PAD verbunden sind. Der erste Inverter INV₁ ist durch geeignete Dimensionierung seiner Transistoren auf eine niedrige Schaltschwelle, im vorliegenden Ausführungsbeispiel auf 0,3 V eingestellt. Die Schaltstelle des zweiten Inverters INV₂ ist im Beispiel auf eine obere Schaltschwelle von 3 V eingestellt. Die Ausgänge der Inverter INV₁ und INV₂ sind mit einer ersten Logikeinheit LOGIC₁ verbunden, welche die beiden Ausgangssignale der Inverter INV₁ und INV₂ zu einem einzigen Signal verknüpft und dieses Signal an ihrem Ausgang ausgibt. Dieses Ausgangssignal wird einem Ausgangskontakt TEST₂ zugeführt, an dem es abgegriffen und ausgewertet werden kann. Verschiedene Kombinationen von Schaltschwellen sind möglich.
Eine logische Eins bzw. ein logischer Pegel "High" am Ausgangskontakt TEST₂ zeigt bspw. an, dass das Eingangssignal am Signalanschluss PAD zwischen den beiden Schaltschwellen von 0,3 V und 3 V liegt, eine logische Null bzw. ein logischer Pegel "Low" am Ausgangskontakt TEST₂ deutet auf einen Pegel am Signalanschluss PAD außerhalb dieses Intervalls hin.
Die zweite Ein- und Ausgangsschaltung 3 kann auch zum Messen des Leckstroms des Eingangstreibers IN nach High (IIH) und nach Low (IIL) verwendet werden.
4 zeigt einen Schaltplan einer dritten Ein- und Ausgangsschaltung 4 des Testschaltkreises 12 mit der Basisschaltung 21, mit der ersten Zusatzschaltung 22 und mit einer dritten Zusatzschaltung 41.
Die dritte Ein- und Ausgangsschaltung 4 stellt eine Weiterentwicklung der in 2 gezeigten ersten Ein- und Ausgangsschaltung 2 dar. Die Basisschaltung 21 mit dem Signalanschluss PAD, mit der Schutzschaltung ESD, mit dem Eingangstreiber IN und mit dem Ausgangstreiber OUT sowie die erste Zusatzschaltung 22 mit dem Komparator COMP weisen die gleiche Anordnung wie in 2 auf und werden daher nicht weiter erläutert.
Der Eingangstreiber-Ausgangskontakt OUT₁, der Ausgangstreiber-Eingangskontakt DQ, der Komparator-Ausgangskontakt TEST₁ und der Referenzpegel-Eingangskontakt VREF sind in 4 nicht explizit dargestellt. Stattdessen sind die Eingangstreiber-Ausgangsleitung OUT₁, die Ausgangstreiber-Eingangsleitung DQ, die Komparator-Ausgangsleitung TEST₁ und die Referenzpegel-Eingangsleitung VREF mit den Bezugszeichen der vorgenannten Kontakte versehen.
Die dritte Zusatzschaltung 41 stellt einen Pull Up-Transistor PU und einen Pull Down-Transistor PD zur Verfügung, die über die Pull Up-Transistor-Querspannungsleitung V_PU und über die Pull Down-Transistor-Querspannungsleitung V_PD gesteuert werden können. Der Pull Up-Transistor PU und der Pull Down-Transistor PD werden wie Ohmsche Widerstände verwendet. Sie dienen dazu, den nicht angesteuerten Signalanschluss PAD auf einen definierten Spannungspegel zu setzen.
Die dritte Zusatzschaltung 41 verfügt weiterhin über einen ersten Schalter S₁ für den Pull Up-Transistor PU und über einen zweiten Schalter S₂ für den Pull Down-Transistor PD. Diese Schalter S₁ und S₂ sind hier nur zur Vereinfachung der Anschauung als Schalter dargestellt und in der Praxis als Transmission Gates oder als Transfer Gates ausgebildet.
Mit dem ersten Schalter S₁ kann der Pull Up-Transistor PU zwischen einer Signalanschluss-Versorgungspannungsleitung VDD_P und einer Pull Up-Transistor Referenzspannungsleitung VDD_PU hin- und hergeschaltet werden. Mittels des zweiten Schalters S₂ ist es möglich, den Pull Down-Transistor PD zwischen einer weiteren Signalanschluss-Versorgungsspannungsleitung VSS_P und einer Pull Down-Transistor-Referenzspannungsleitung VDD_PD hin- und herzuschalten. Die Steuerung der Schalter S₁ und S₂ erfolgt über die in 4 gestrichelt dargestellte Steuerungsleitung TM.
Mittels der dritten Ein- und Ausgangsschaltung 4 ist es möglich, die Eingangs-Schaltschwellen VIH und VIL des Eingangstreibers IN zu testen. Die an die Eingänge anzulegenden Eingangspegel werden dabei über die Referenzspannungsleitungen VDD_PU und VDD_PD eingespeist und über den Pull Up-Transistor PU und über den Pull Down-Transistor PD nacheinander mit dem Eingang des Eingangstreibers IN verbunden.
Bei einem ersten Verfahren zum Test der Schaltschwellen des Eingangstreibers IN werden die Transistoren PU und PD dafür in einem speziellen Testmode über die Schalter S₁ und S₂ von den Versorgungsspannungsleitungen VDD_P und VSS_P abgetrennt und statt dessen über die Referenzspannungsleitungen VDD_PU und VDD_PD mit separaten Referenz-Spannungspegeln versorgt. Die separaten Referenz-Spannungspegel werden dabei auf dem Testschaltkreis 12 intern oder extern erzeugt und über geeignete Signalanschlüsse an die Referenzspannungsleitungen VDD_PU und VDD_PD angelegt. Diese Referenz-Spannungspegel bewegen sich vorzugsweise in einem Intervall zwischen 0 V und der Versorgungsspannung VDD.
Dadurch kann erreicht werden, dass beim Einschalten des Pull Up-Transistors PU und des Pull Down-Transistors PD an allen Signalanschlüssen PAD entweder der Referenz-Spannungspegel VDD_PD oder VDD_PU anliegt, ohne dass eine zusätzliche Verbindung zum Testsystem 11 nötig ist. Zum Test der Schaltschwelle des Eingangstreibers IN wird einmal eine Spannung unterhalb der erwarteten Schaltschwelle und eine weitere oberhalb der Schaltschwelle liegende Spannung angelegt und getestet, ob der Eingangstreiber IN jeweils einmal "Low" und das nächste mal "High" erkennt.
Dieses Verfahren zeichnet sich wegen der von extern zugeführten oder intern erzeugten Spannungen durch eine hohe Genauigkeit und durch eine hohe Zuverlässigkeit aus.
Bei einem weiteren Verfahren zum Test der Schaltschwellen des Eingangstreibers IN wird die gewünschten Pegelvariation für den Test der Schaltschwellen VIH und VIL des Eingangstreibers IN auf dem Testschaltkreis 12 selbst erzeugt. Dabei wird ein zunächst elektrisch neutraler Signalanschluss PAD über einen relativ kleinen Pull Up-Strom des Pull Up-Transistors PU aufgeladen. Dabei werden alle Spannungspegel zwischen 0V und der Versorgungsspannung VDD durchlaufen, einschließlich der zu testenden Schaltschwellen. Der Spannungsanstieg ist dabei abhängig von der Kapazität des Signalanschlusses PAD und des durch die Fertigungsparameter bedingten Pull Up-Stromes. Der Eingangstreiber IN schaltet bei der zugehörigen zu testenden Schaltschwelle um. Der mit diesem Signalanschluss PAD verbundene Komparator COMP schaltet bei der an der Referenzpegel-Eingangsleitung VREF anliegenden Referenzspannung um. Unabhängig von dem jeweils anliegenden Strom erkennt der Komparator COMP, wann die am Signalanschluss PAD anliegende Spannung den gewünschten Wert erreicht hat. Zu diesem Zeitpunkt schaltet der Komparator COMP um. Gleichzeitig dazu wird die Eingangstreiber-Ausgangsleitung OUT₁ abgefragt.
Wenn bspw. die Referenzspannung etwas unterhalb der Schaltschwelle des Eingangstreibers IN eingestellt ist, darf der Eingangstreiber IN noch nicht umschalten. Bei einer Referenzspannung, die etwas oberhalb des zu testenden Wertes liegt, muss der Eingangstreiber IN bereits umgeschaltet haben. Mit diesem Verfahren lässt sich die Schaltschwelle des Eingangstreibers IN sehr präzise überprüfen.
Diese Überprüfung der oberen Schaltschwelle VIH des Eingangstreibers IN ist vorstehend mit Pull Up-Strömen sowie einer steigenden Flanke beschrieben worden. Eine analoge Überprüfung der unteren Schaltschwelle VIL des Eingangstreibers IN wird mit Pull Down-Strömen und mit einer fallenden Flanke durchgeführt, speziell bei Hysterese-behafteten Schaltschwellen VIH und VIL.
5 zeigt einen Schaltplan einer vierten Ein- und Ausgangsschaltung 5 des Testschaltkreises 12 mit der Basisschaltung 21 und mit einer vierten Zusatzschaltung 51.
Die Basisschaltung 21 entspricht dabei der bereits mit Bezug auf 2 beschriebenen Basisschaltung 21, wobei der Transistor T_ESDH und der Transistor T_ESDL der Schutzschaltung ESD in 5 erkennbar sind.
Der Pull-Up Transistor PU sowie der Pull-Down-Transistor PD sind in 5 zur Erhöhung der Übersichtlichkeit nicht dargestellt.
Die vierte Zusatzschaltung 51 unterscheidet sich von der ersten Zusatzschaltung 22 insofern, als dass zusätzlich zu dem Komparator COMP, zu dem Komparator-Ausgangskontakt TEST₁ und zu dem Referenzpegel-Eingangskontakt VREF eine zweite Logikeinheit LOGIC₂ sowie ein Testkontakt TEST₃ vorgesehen sind.
Die zweite Logikeinheit LOGIC₂ kann mittels des am Testkontakt TEST₃ zugeführten Signals gesteuert werden. Die zweite Logikeinheit LOGIC₂ ist mittels Transistor-Querspannungsleitungen V_ESDH und V_ESDL mit dem Transistor T_ESDH und mit dem Transistor T_ESDL verbunden. Dementsprechend können die Transistoren V_ESDH und T_ESDL durch die zweite Logikeinheit LOGIC₂ gesteuert werden.
Beim erfindungsgemäßen Verfahren zum Test des Ausgangstreibers OUT unter Last (VOH/VOL) wird durch eines der oben beschriebenen Verfahren der gewünschte Strom eingestellt und der Spannungspegel am Signalanschluss PAD bei dem gewünschten Pegel unter Verwendung des Komparators COMP bewertet. Wenn der Laststrom bspw. bedingt durch die Dimensionierung der Schutzschaltung ESD größer als der spezifizierte Ausgangsstrom bei Nennbedingungen ist, kann der in diesem Fall fließende höhere Strom der Versorgungsspannungsleitung VDD_P bzw. VSS_P gemessen werden. Dazu wird der Strom der zugehörigen Versorgung VDD_P bzw. VSS_P vom externen Testsystem 11 sowohl mit eingeschaltetem als auch mit ausgeschaltetem Ausgangstreiber OUT gemessen und daraus die Differenz bestimmt. Dieses Verfahren ist sequenziell durchzuführen.
Das vorstehend beschriebene Verfahren kann auch zur Messung von Schutzdioden verwendet werden.
Die vorstehend beschriebenen Testverfahren sind jeweils mit Bezug auf den zur Bewertung verwendeten Komparator COMP beschrieben worden. Alternativ dazu kann auch jeweils die in 3 gezeigte zweite Zusatzschaltung 31 mit den Invertern INV₁ und INV₂ zur Bewertung verwendet werden.
6 zeigt eine schematische Darstellung der Auswertungsschaltung 6 für die erste Ein- und Ausgangsschaltung 2.
7 zeigt eine vergrößerte schematische Darstellung der Auswertungsschaltung 6. Bei der Darstellung in 7 ist zu beachten, dass sie spiegelbildlich gegenüber den Darstellungen der 2 und 6 ausgeführt ist.
Dabei sind in 6 aus Gründen der Anschaulichkeit die Schutzschaltung ESD und der Eingangstreiber IN sowie die Kontakte OUT₁ und VREF weggelassen. Der Komparator COMP ist in 6 über dem Ausgangstreiber OUT dargestellt.
Die Auswertungsschaltung 6 verfügt über eine Boundary Scan Zelle BC1, die dem IEEE 1149.1 Standard entspricht. In der Darstellung gemäß 6 verfügt die Boundary Scan Zelle BC1 über eine Eingangsleitung TDI sowie über eine eine Ausgangsleitung TDO, mittels derer sie jeweils mit der vorherigen und mit der nachfolgenden Boundary Scan Zelle BC1 der Boundary Scan-Einrichtung verbunden ist. Die Komparator-Ausgangsleitung TEST₁ kann für die externe Auswertung vorzugsweise seriell über eine Boundary Scan-Einrichtung übertragen werden.
Dafür sind für eine Ein- und Ausgangsschaltung, bspw. für die erste Ein- und Ausgangsschaltung 2 pro Signalanschluss PAD je ein Daten-Eingangsregister OUT₁ und ein Daten-Ausgangsregister DQ vorhanden, die in 7 gut zu sehen sind. Das Daten-Eingangsregister OUT₁ und Daten-Ausgangsregister DQ sind dabei mit der bspw. in 4 gezeigten Eingangstreiber-Ausgangsleitung OUT₁ bzw. mit der ebenfalls in 4 gezeigten Ausgangstreiber-Eingangsleitung DQ verbunden und werden daher mit den jeweils gleichen Bezugszeichen gekennzeichnet.
Die Auswertungsschaltung 6 umfasst auch einen Multiplexer MUX, dessen erster Eingang mit der Komparator-Ausgangsleitung TEST₁ verbunden ist. Der zweite Eingang des Multiplexers MUX wird von einer Kernlogik-Verbindungsleitung 61 gebildet, die auch mit der Boundary Scan Zelle BC1 in Verbindung steht. Dementsprechend bekommt der zweite Eingang des Multiplexers MUX sein Eingangssignal von der Kernlogik bzw, von der Core Logic der integrierten Schaltung, auf der sich die erste Ein- und Ausgangsschaltung 2 befindet. Dieses Signal der Kernlogik ist bei der Boundary Scan Zelle BC1 direkt mit einem in 6 nicht gezeigten Eingangsmultiplexer des Ausgangsregisters DQ verbunden.
Der Multiplexer MUX verfügt auch über eine Multiplexer-Steuerungsleitung 62, über die festgelegt wird, in welchem Betriebsmodus die Boundary Scan Zelle BC1 arbeiten soll, und zwar entweder als Standard Boundary Scan Zelle BC1 oder in dem Testmodus zum Auslesen der Testinformation der Komparator-Ausgangsleitung TEST₁.
Der Ausgang des Multiplexers MUX wird von einer Multiplexer-Ausgangsleitung 63 gebildet, die mit dem Eingangsmultiplexer des Ausgangsregisters DQ verbunden ist.
Durch eine derartig ausgestaltete Auswertungsschaltung 6 kann das zusätzliche Ergebnisbit, das an der Komparator-Ausgangsleitung TEST₁ anliegt, in das Daten-Ausgangsregister DQ des Signalanschlusses eingeschrieben werden.
Die an der Eingangstreiber-Ausgangsleitung OUT₁ anliegende Information des in 6 nicht gezeigten Eingangstreibers IN wird dabei wie üblich im Daten-Eingangsregister OUT₁ gespeichert.
In 7 ist die Anpassung einer IO Boundary Scan Zelle BC1 zum Auswerten der Zusatzinformation des Komparators COMP detailgetreu dargestellt. Ähnliche Anpassungen sind in allen Boundary Scan Zellen möglich.
Nach der seriellen Übertragung der Testwerte zu der in 7 nicht gezeigten Testeinrichtung stehen dann zwei Bits zur Verfügung, und zwar ein Bit im Daten-Eingangsregister OUT₁ sowie ein weiteres Bit im Daten-Ausgangsregister DQ, bei dem es sich um den Testwert der Komparator-Ausgangsleitung TEST₁ handelt. Diese beiden Bits geben an, ob der Pegel am Signalanschluss PAD oder- oder unterhalb des am Referenzeingang des Komparators COMP anliegenden Referenzpegels liegt.
Die in den 6 und 7 gezeigte Auswerteschaltung 6 kann auch mit der in 3 gezeigten zweiten Zusatzschaltung 31 mit den Invertern INV₂ und INV₂ sowie mit der ersten Logikeinheit LOGIC₁ ausgeführt werden. Diese Umsetzung ergibt sich für den Fachmann von selbst aus der Beschreibung der Auswerteschaltung 6. Bei der Verwendung der zweiten Zusatzschaltung 31 geben die zwei Bits des Daten-Eingangsregisters OUT₁ und des Daten-Ausgangsregisters DQ an, ob der Pegel am Signalanschluss PAD inner- oder außerhalb des durch die beiden Inverter INV₂ und INV₂ gebildeten Spannungsintervalls liegt.
Für eine derartige Auswerteschaltung 6 werden keine zusätzlichen Boundary Scan Flip Flops benötigt. Darüber hinaus bleibt eine Kompatibilität zum Boundary Scan Standard IEEE 1149.1 erhalten.

1: Testdarstellung
11: Testsystem
12: Testschaltkreis
13: Testverbindungen
2: erste Ein- und Ausgangsschaltung
21: Basisschaltung
PAD: Signalanschluss
ESD: Schutzschaltung
IN: Eingangstreiber
OUT₁: Eingangstreiber-Ausgangskontakt/-leitung
OUT: Ausgangstreiber
DQ: Ausgangstreiber-Eingangskontakt/-leitung
22: erste Zusatzschaltung
COMP: Komparator
TEST₁: Komparator-Ausgangskontakt/-leitung
VREF: Referenzpegel-Eingangskontakt/-leitung
3: zweite Ein- und Ausgangsschaltung
31: zweite Zusatzschaltung
INV₁: erster Inverter
INV₂: zweiter Inverter
LOGIC₁: erste Logikeinheit
TEST₂: Ausgangskontakt
4: dritte Ein- und Ausgangsschaltung
41: dritte Zusatzschaltung
VSS_P, VDD_P: Signalanschluss-Versorgungsspannungsleitung
PU: Pull-Up-Transistor
V_PU: Pull-Up-Transistor-Querspannungsleitung
VDD_PU: Pull-Up-Transistor-Referenzspannungsleitung
PD: Pull-Down-Transistor
V_PD: Pull-Down-Transistor-Querspannungsleitung
VDD_PD: Pull-Down-Transistor-Referenzspannungsleitung
S_1,2: Schalter
TM: Steuerungsleitung
5: vierte Ein- und Ausgangsschaltung
51: vierte Zusatzschaltung
T_ESDH, T_ESDL: Transistoren
V_ESDH, V_ESDL: Transistor-Querspannungsleitungen
LOGIC₂: zweite Logikeinheit
TEST₃: Testkontakt
6: Auswertungsschaltung
MUX: Multiplexer
BC1: Boundary Scan Zelle
TDI: Eingangsleitung
TDO: Ausgangsleitung
61: Kernlogik-Verbindungsleitung
62: Multiplexer-Steuerungsleitung
63: Multiplexer-Ausgangsleitung

Claims

Ein- und Ausgangsschaltung eines integrierten Schaltkreises mit den folgenden Merkmalen: – wenigstens ein Signalanschluss (PAD) ist zur externen Kontaktierung vorgesehen, – für jeden Signalanschluss (PAD) ist eine Schutzschaltung (ESD) vorgesehen, – für jeden Signalanschluss (PAD) ist je ein Eingangstreiber (IN) und/oder je ein Ausgangstreiber (OUT) vorgesehen, die jeweils über die Schutzschaltung (ESD) mit dem betreffenden Signalanschluss (PAD) verbunden sind, – für wenigstens einen Signalanschluss (PAD) ist wenigstens eine Zusatzschaltung (22; 31; 41; 51) vorgesehen, deren erster Eingang über die Schutzschaltung (ESD) mit dem Signalanschluss (PAD) verbunden ist und an deren Ausgang ein Testwert für die Funktion der Ein- und Ausgangsschaltung (2–5) anliegt.
Ein- und Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Ein- und Ausgangsschaltung über einen Pull-Up-Transistor (PU) und über einen Pull-Down-Transistor (PD) verfügt.
Ein- und Ausgangsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Pull-Up-Transistor (PU) und der Pull-Down-Transistor (PD) jeweils mit einer Spannungsversorgungsleitung (VDD_P, VSS_P) verbunden sind.
Ein- und Ausgangsschaltung nach Anspruch 3, dadurch gekennzeichnet, dass für den Pull-Up-Transistor (PU) und für den Pull-Down-Transistor (PD) je ein Schalter (S₁, S₂) vorgesehen ist, mit dem der Pull-Up-Transistor (PU) und der Pull-Down-Transistor (PD) zwischen der betreffenden Spannungsversorgungsleitung (VDD_P, VSS_P) und einer Referenzspannungsleitung (VDD_PU, VDD_PD) hin- und herschaltbar sind.
Ein- und Ausgangsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Schalter (S₁, S₂) als Transmissionsgates, als Transfergates oder als Transistoren ausgebildet sind.
Ein- und Ausgangsschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Referenzspannungsleitung/-en (VDD_PU, VDD_PD) mit wenigstens einer Referenzspannungsquelle verbunden ist/sind.
Ein- und Ausgangsschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Schutzschaltung (ESD) über wenigstens einen Schutz-Transistor (T_ESDH, T_ESDL) verfügt.
Ein- und Ausgangsschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die Ein- und Ausgangsschaltung auch über eine Logikeinheit (LOGIC₂) verfügt, über die wenigstens ein Schutz-Transistor (T_ESDH, T_ESDL) steuerbar ist.
Ein- und Ausgangsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass es sich bei der Zusatzschaltung (22; 51) um einen analogen Komparator (COMP) handelt, an dessen Testsignaleingang das am betreffenden Signalanschluss (PAD) anliegende Signal und an dessen Referenzeingang ein Referenzsignal anlegbar sind.
Ein- und Ausgangsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Zusatzschaltung (31) über zwei Inverter (I₁, I₂) und über eine Logikeinheit (LOGIC₁) verfügt, wobei die Inverter (I₁, I₂) über die Schutzschaltung (ESD) mit dem Signalanschluss (PAD) verbunden sind und wobei durch die Logikeinheit (LOGIC₁) die an den Ausgängen der Inverter (I₁, I₂) anliegenden Signale zu einem gemeinsamen Ausgangssignal verknüpfbar sind.
Verfahren zum Testen eines integrierten Schaltkreises mit den folgenden Verfahrensschritten: a) Bereitstellen eines integrierten Schaltkreises (12) mit wenigstens einer Ein- und Ausgangsschaltung (2–5) nach einem der Ansprüche 1 bis 10, b) Anschließen des integrierten Schaltkreises (12) an einen Tester (11) derart, dass nur ein Teil der Signalanschlüsse (PAD) des integrierten Schaltkreises (12) mit Testerkontakten in Verbindung steht, c) Anlegen von Testsignalen an den integrierten Schaltkreis (12), d) Testen wenigstens eines nicht mit einem Testerkontakt verbundenen Signalanschlusses (PAD) mittels der diesem Signalanschluß (PAD) zugeordneten Zusatzschaltung (22; 31; 51).
Verfahren zum Testen eines integrierten Schaltkreises nach Anspruch 11, dadurch gekennzeichnet, dass anschließend die folgenden Verfahrensschritte durchgeführt werden: e) Speichern der Testsignale der nicht mit einem Testerkontakt verbundenen Signalanschlüsse (PAD) in einem Schieberegister, insbesondere in einer modifizierten Boundary Scan-Schaltung (IEEE 1143.1), f) Serielles Übertragen der Testsignales an den Tester (11).
Verfahren zum Testen eines integrierten Schaltkreises nach Anspruch 12, dadurch gekennzeichnet, dass das als Ergebnisbit vorliegende Testsignal in ein Daten-Ausgangsregister der betreffenden Ein- und Ausgangsschaltung (2–5) geschrieben wird und die Information des Eingangstreibers (IN) der betreffenden Ein- und Ausgangsschaltung (2–5) in einem Daten-Eingangsregister gespeichert wird.
Verfahren zum Testen wenigstens einer Schaltschwelle eines Eingangstreibers eines Signalanschlusses eines integrierten Schaltkreises, das die folgenden Verfahrensschritte vorsieht: a) Bereitstellen eines integrierten Schaltkreises (12) mit wenigstens einer Ein- und Ausgangsschaltung (2–5) nach Anspruch 4 oder 5, b) Einstellen der Schalter (S₁, S₂) derart, dass der Pull-Up-Transistor (PU) und der Pull-Down-Transistor (PD) mit je einer Referenzspannungsleitung (VDD_PU, VDD_PD) verbunden sind, c) Überprüfen der Schaltschwelle des Eingangstreibers (IN) – mittels sukzessivem Anlegen von kleiner und/oder größer als die Schaltschwelle des Eingangstreibers (IN) ausgebildeten Spannungspegel an die Referenzspannungsleitungen (VDD_PU, VDD_PD) durch wenigstens eine Spannungsquelle, – mittels sukzessivem Erfassen der jeweils am Ausgang des Eingangstreibers (IN) anliegenden Spannungswerte – und mittels sukzessivem Vergleichen der jeweils am Ausgang des Eingangstreibers (IN) anliegenden Spannungswerte mit den jeweils erwarteten Spannungswerten.
Verfahren zum Testen wenigstens einer Schaltschwelle eines Eingangstreibers eines Signalanschlusses eines integrierten Schaltkreises, das die folgenden Verfahrensschritte vorsieht: a) Bereitstellen eines integrierten Schaltkreises (12) mit wenigstens einer Ein- und Ausgangsschaltung (2; 4; 5) nach Anspruch 9, b) Aufladen wenigstens eines Signalanschlusses (PAD) einer Ein- und Ausgangsschaltung (2; 4; 5) über den betreffenden Pull-Up-Transistor (PU) mit einer konstant ansteigenden Aufladespannung oder über den betreffenden Pull-Down-Transistor (PD) mit einer konstant abfallenden Aufladespannung, c) Erfassen des am jeweiligen Ausgang des Eingangstreibers (IN) anliegenden Spannungswerts zu dem Umschaltzeit punkt, bei dem der Komparator (COMP) das Über- oder Unterschreiten des Referenzspannungswerts durch die Aufladespannung registriert, d) Überprüfen der Schaltschwelle des jeweiligen Eingangstreibers (IN) mittels Vergleich des am Ausgang des Eingangstreibers (IN) anliegenden Spannungswerts mit dem erwarteten Spannungswert am Ausgang des Eingangstreibers (IN) zum Umschaltzeitpunkt.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der in Verfahrensschritt a) bereitgestellte integrierte Schaltkreis (12) einen Signalspeicher, insbesondere einen D-Latch umfasst, dessen Dateneingang mit dem Ausgang des Eingangstreibers (IN) und dessen Takteingang mit dem Ausgang des Komparators (COMP) verbunden sind, wobei der zum Umschaltzeitpunkt am Ausgang des Eingangstreibers (IN) anliegende Spannungswert in dem Signalspeicher erfasst und gespeichert wird und wobei der Ausgang des Signalspeichers, insbesondere über ein Boundary Scan Register zur Auswertung ausgelesen wird.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der in Verfahrensschritt a) bereitgestellte integrierte Schaltkreis (12) eine Boundary Scan-Zelle umfasst, deren Update-Signaleingang mit dem Ausgang des Komparators (COMP) verbunden ist.
Verfahren zum Testen wenigstens eines Ausgangstreibers eines Signalanschlusses eines integrierten Schaltkreises un ter Last, wobei das Verfahren die folgenden Verfahrensschritte vorsieht: a) Bereitstellen eines integrierten Schaltkreises (12) mit wenigstens einer Ein- und Ausgangsschaltung (2–5) nach Anspruch 7, b) Messen des Stroms der Versorgungsspannungsleitung (VSS_P, VDD_P) vom externen Tester (11) mit eingeschaltetem Ausgangstreiber (OUT), c) Messen des Stroms der Versorgungsspannungsleitung (VSS_P, VDD_P) vom externen Tester (11) mit ausgeschaltetem Ausgangstreiber (OUT), d) Bestimmen der Differenz der in den Verfahrensschritten b) und c) gemessenen Stromwerte, e) Treffen einer Aussage über die Funktionalität des getesteten Ausgangstreibers (OUT) der betreffenden Ein- und Ausgangsschaltung (2–5).
Verfahren zum Testen einer Testeinrichtung mit einer Ein- und Ausgangsschaltung nach einem der Ansprüche 1 bis 10 und zum Testen der Eigensicherheit des Testverfahrens, wobei das Verfahren die folgenden Verfahrensschritte vorsieht: a) Bereitstellen eines integrierten Schaltkreises (12) mit wenigstens einer Ein- und Ausgangsschaltung (2–5) nach Anspruch 9, b) Testen der Schaltschwellen wenigstens eines Komparators (COMP) einer Ein- und Ausgangsschaltung (2–5) – durch Einstellen der Referenzspannung an dem Referenzeingang des Komparators (COMP), – durch sukzessives Anlegen verschiedener Pegel von Versorgungsspannungen an den betreffenden Signalanschluss (PAD) und an den betreffenden Eingang des Komparators (COMP) über den Pull-Up-Transistor (PU) und/oder über den Pull-Down-Transistor (PD) und – durch Auswerten der jeweils am Ausgang des Komparators (COMP) erzeugten Ausgabewerte.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass in Schritt b) nur über den Pull-Down-Transistor (PD) Pegel von Versorgungsspannungen an den betreffenden Signalanschluss (PAD) angelegt werden.
Integrierter Schaltkreis, der wenigstens eine Ein- und Ausgangsschaltung (2–5) nach einem der Ansprüche 1 bis 10 umfasst.
Integrierter Schaltkreis nach Anspruch 21, dadurch gekennzeichnet, dass wenigstens eine Spannungsquelle, insbesondere ein Digital-Analogwandler zum Erzeugen von Referenz- und Eingangsspannungen auf dem integrierten Schaltkreis (12) vorhanden ist.
Integrierter Schaltkreis nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass auf dem integrierten Schaltkreis (12) wenigstens ein Signalspeicher, insbesondere einen D-Latch vorliegt, dessen Dateneingang mit dem Ausgang wenigstens eines Eingangstreibers (IN) und dessen Takteingang jeweils mit dem Ausgang des betreffenden Komparators (COMP) verbunden ist.
Integrierter Schaltkreis nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass wenigstens ein Schieberegister, insbesondere eine Boundary Scan-Zelle (BC1) auf dem integrierten Schaltkreis (12) vorhanden ist.
Integrierter Schaltkreis nach Anspruch 24, dadurch gekennzeichnet, dass der integrierte Schaltkreis (12) für jede Boundary Scan-Zelle (BC1) einen zusätzlichen Multiplexer (MUX) umfasst.
Integrierter Schaltkreis nach Anspruch 25, dadurch gekennzeichnet, dass der Ausgang der Zusatzschaltung (22; 31; 51) mit einem Eingang des Multiplexers (MUX) verbunden ist, wobei ein weiterer Eingang des Multiplexers (MUX) mit der Kernlogik des integrierten Schaltkreises verbunden ist und wobei der Multiplexer (MUX) eine Steuerungsleitung aufweist, über die der Multiplexer (MUX) gemäß der Betriebsart der Boundary Scan-Zelle (BC1) einstellbar ist.
Integrierter Schaltkreis nach Anspruch 25 oder 26, dadurch gekennzeichnet, dass ein Ausgangsregister (DQ) vorgesehen ist, der einen Eingangsmultiplexer aufweist, mit dem der Ausgang des Multiplexers (MUX) verbunden ist.