DE10345384B3 - Schaltungssystem - Google Patents

Schaltungssystem Download PDF

Info

Publication number
DE10345384B3
DE10345384B3 DE10345384A DE10345384A DE10345384B3 DE 10345384 B3 DE10345384 B3 DE 10345384B3 DE 10345384 A DE10345384 A DE 10345384A DE 10345384 A DE10345384 A DE 10345384A DE 10345384 B3 DE10345384 B3 DE 10345384B3
Authority
DE
Germany
Prior art keywords
drive signal
signal
memory
circuit
differential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10345384A
Other languages
English (en)
Inventor
Hermann Ruckerbauer
Maksim Kuzmenka
Simon Muff
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10345384A priority Critical patent/DE10345384B3/de
Priority to PCT/EP2004/009061 priority patent/WO2005043761A1/de
Priority to JP2006529958A priority patent/JP2007507049A/ja
Priority to KR1020067006083A priority patent/KR100760727B1/ko
Priority to CNA2004800284065A priority patent/CN1860684A/zh
Application granted granted Critical
Publication of DE10345384B3 publication Critical patent/DE10345384B3/de
Priority to US11/392,217 priority patent/US20060248260A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements
    • H03K19/01812—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

Ein Schaltungssystem weist eine Einrichtung (102) zum Ansteuern einer ersten und einer zweiten Speichereinheit mittels eines differentiellen Ansteuersignals auf. Das differentielle Ansteuerungssignal weist ein erstes Ansteuersignal und ein zweites, zu dem ersten Ansteuersignal invertiertes, Ansteuerungssignal auf. Ferner weist das Schaltungssystem eine differentielle Ansteuersignalleitung (120), die eine ersten Signalleitung (122) zum Führen des ersten Ansteuersignals und eine zweite Signalleitung (124) zum Führen des zweiten Ansteuersignals aufweist, auf. Die erste Schaltungseinheit (104) ist über die erste Signalleitung (122) und die zweite Schaltungseinheit (106) ist über die zweite Signalleitung (124) mit der Einrichtung (102) zum Ansteuern verbunden.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Schaltungssystem und insbesondere auf ein Schaltungssystem mit zwei Schaltungseinheiten, die über zueinander invertierte Ansteuersignale angesteuert werden.
  • Schaltungssysteme weisen häufig Signale auf die mit mehreren Schaltungseinheiten verbunden sind. Diese Signale sind stark kapazitiv belastet. Diese Problematik tritt insbesondere in Computer-Speichersystemen auf.
  • In heutigen DDR1 und DDR2 Computerspeichersystemen werden „unbuffered DIMMs" (DIMM; DIMM = dual in-live memory modul) eingesetzt. In diesen Systemen ist speziell der Command/Adreßbus sehr stark kapazitiv belastet. Auf einem DIMM sind bis zu 18 DRAM Bausteine angeordnet, die entweder direkt oder über eine Hybrid T-Topologie an eine Command/Adreßbusleitung angeschlossen sind, die von einer Speicheransteuereinheit getrieben wird. Ein DDR2 Speichersystem weist ca. 27 CA-Signale (CA; CA = command/address)auf. Durch die starke kapazitive Belastung verschlechtert sich die Signalqualität auf der entsprechenden Signalleitung. Um trotzdem eine gute Signalqualität auf dem DIMM zu erreichen, ist ein bestimmtes Verhältnis an Signalleitungen zu Masseleitungen notwendig. Das Verhältnis von CA-Signalen zu Massesignalen auf einem DIMM ist normalerweise 2:1. Neben den CA-Signalen weist ein CA-Bus deshalb eine Vielzahl von Masse-Signalen auf. Dies erhöht die Leitungsanzahl eines CA-Bus auf üblicherweise ca. 40 Signal- und Masseleitungen.
  • 4 zeigt ein Computer-Speichersystem gemäß dem Stand der Technik. Gezeigt ist eine Speicheransteuereinrichtung 402 in Form eines „Controllers" die eine Mehrzahl von Speicherbausteinen 404 in Form von DRAMs ansteuert. Die Speicherbaustei ne 404 sind auf einem Speichermodul 412 in Form eines „unbuffered DIMM" angeordnet. Die Speicherbausteine 404 sind mit der Speichersteuerung 402 über einen Speicherbus verbunden. Aus Gründen der Übersichtlichkeit ist in 4 lediglich ein einzelnes CA-Signal 420 des Speicherbus gezeigt.
  • Auf dem Speichermodul 412 weist das CA-Signal 420 eine T-Topologie auf. Die Speicherbausteine 404 sind über Kontaktstellen 430 mit dem CA-Signal 420 verbunden. Offene Enden des CA-Signales 420 sind auf dem Speichermodul 412 mit Leitungsabschlüssen 432 abgeschlossen.
  • Sowohl die Speichersteuerung 402 als auch das Speichermodul 412 sind üblicherweise auf einem Motherboard (nicht gezeigt) eines Computersystems angeordnet. Die Speichersteuerung 402 ist dabei üblicherweise Teil eines Chip-Satzes (nicht gezeigt). Das Speichermodul 412 weist üblicherweise bis zu 18 Speicherbausteine 404 auf, von denen aus Gründen der Übersichtlichkeit nur vier gezeigt sind. Da alle Speicherbausteine 404 von dem CA-Signal 420 angesteuert werden, ist das CA-Signal 420 erheblich kapazitiv belastet. Dadurch ist die Signalintegrität des CA-Signales 420 ein großes Problem, da die auf dem CA-Signal 420 mögliche Datenrate negativ beeinflusst wird.
  • 5 zeigt eine Möglichkeit zur Verbesserung der Signalintegrität in einer Speichereinrichtung gemäß dem Stand der Technik. Dadurch kann die Datenrate in der Speichereinrichtung erhöht werden. Entsprechend zu 4 weist das Speichersystem in 5 eine Speichersteuerung 502 und eine Mehrzahl von Speicherbausteinen 504, 506 auf, die auf einem Speichermodul 512 angeordnet sind. In diesem Ausführungsbeispiel sind die Speicherbausteine 504, 506 in erste Speicherbausteine 504 sowie zweite Speicherbausteine 506 unterteilt.
  • Zur Ansteuerung der ersten und zweiten Speiccherbausteine 504, 506 weist das vorliegende Ausführungsbeispiel zwei iden tische Kopien eines CA-Busses auf. Der Übersichtlichkeit halber sind wiederum nur zwei einzelne CA-Signalleitungen 522, 524 der beiden CA-Busse gezeigt. Ein erstes CA-Signal wird von der Speichersteuerung 502 über eine erste CA-Signalleitung 522 zu den ersten Speicherbausteinen 504 getrieben. Ein zweites CA-Signal wird von der Speichersteuerung 502 über eine zweite CA-Signalleitung 524 zu den zweiten Speicherbausteinen 506 getrieben. Die Speicherbausteine 504, 506 sind über Kontaktstellen 530 mit der ersten und der zweiten CA-Signalleitung 522, 524 verbunden. Freie Enden der CA-Signalleitungen 522, 524 sind jeweils mit einem Leitungsabschluß 532 versehen.
  • Die Signalintegrität der ersten und der zweiten CA-Signalleitung 522, 524 ist in diesem Ausführungsbeispiel deutlich besser als in dem in 4 gezeigten Ausführungsbeispiel, da die kapazitive Last an den CA-Signalleitungen 522, 524 halbiert ist. Dies ermöglicht eine höherer Übertragungsrate auf den CA-Signalleitungen 522, 524.
  • Ein wesentlicher Nachteil dieses Ausführungsbeispieles liegt darin, daß sich die Anzahl der CA-Signalleitungen 522, 524 gegenüber dem in 4 gezeigten Ausführungsbeispiel verdoppelt. Dies bedeutet einen sehr starken Anstieg der Pinzahl eines Steckers (nicht gezeigt) der das Speichermodul 512 mit einem Motherboard (nicht gezeigt) verbindet. Dies erschwert zusätzlich eine Signalleitungsführung auf dem Motherboard. Die Signalführung ist problematisch, da der zu Verfügung stehende Platz in dem die Signale geführt werden können beschränkt ist und ein Übersprechen zwischen den Signalen verhindert werden muß. Dies wird dadurch erschwert, daß alle CA-Empfänger gleichzeitig in eine Richtung schalten, wodurch zusätzlich Potentialstörungen auf beispielsweise einer Referenzspannung hervorgerufen werden.
  • Die Verdoppelung der CA-Signale zieht insbesondere auch eine Verdoppelung der Massesignale nach sich, da das Verhältnis von Massesignalen zu CA-Signalen gleich bleibt.
  • Aus der US 2003/0161196 A1 ist ein Speichersystem bekannt, das ein erstes und ein zweites Speichermodul und eine Speichersteuerung aufweist. Die Speichermodule sind über einen Speicherbus mit der Speichersteuerung verbunden. Der Speicherbus weist einen Verzweigungspunkt auf, mit dem die Speichermodule über jeweilige Speichermodulverbinder verbunden sind.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung ein Schaltungssystem zu schaffen, das bei einer geringen Anzahl an Ansteuersignalen eine hohe Signalintegrität aufweist und dadurch eine hohe Datenübertragungsrate ermöglicht.
  • Diese Aufgabe wird durch ein Schaltungssystem gemäß Anspruch 1 gelöst.
  • Die vorliegende Erfindung schafft ein Schaltungssystem mit folgenden Merkmalen:
    einer Einrichtung zum Ansteuern einer ersten und einer zweiten Schaltungseinheit mittels eines differentiellen Ansteuersignals, wobei das differentielle Ansteuersignal ein erstes Ansteuersignal und ein zweites Ansteuersignal, das zu dem ersten Ansteuersignal invertiert ist, aufweist;
    einer differentiellen Ansteuersignalleitung, die eine erste Signalleitung zum Führen des ersten Ansteuersignals und eine zweite Signalleitung zum Führen des zweiten Ansteuersignals aufweist; und
    wobei die erste Schaltungseinheit über die erste Signalleitung und die zweite Schaltungseinheit über die zweite Signalleitung mit der Einrichtung zum Ansteuern verbunden ist.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß sich die Eigenschaften eines differentiellen Signales vorteilhaft in einem Schaltungssystem nutzen lassen, in dem mehrere Schaltungseinheiten von demselben Signal gesteuert werden.
  • Gemäß der vorliegenden Erfindung stellt eine Einrichtung zum Ansteuern ein differentielles Ansteuersignal bereit dessen erste Ansteuersignalleitung zum Ansteuern einer ersten Schaltungseinheit und dessen zweite Ansteuersignalleitung zur Ansteuerung einer zweiten Schaltungseinheit verwendet wird. Ein Vorteil der differentiellen Ausführung der Ansteuersignale liegt darin, daß ein Stromrückführungspfad einer jeden der Ansteuersignalleitungen auf der zugehörigen komplementären Ansteuersignalleitung verläuft. Dadurch kann ein Signal-zu-Masseverhältnis deutlich reduziert werden. Bei einem idealen differentiellen Leitungspaar sind keine Masseleitungen nötig. Ein weiterer Vorteil liegt in einer verbesserten Signalintegrität, da auf einer differentiellen Leitung eine Gefahr durch Übersprechen reduziert ist. Werden eine Vielzahl von Ansteuerleitungen nebeneinander geführt, so muß bei der Leitungsführung nur noch bei der Hälfte der Ansteuersignalleitungen Übersprechen berücksichtigt wird.
    •
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 ein Blockschaltbild eines Schaltungssystems gemäß der vorliegenden Erfindung;
  • 1A eine schematische Darstellung eines differentiellen Ansteuersignales;
  • 2 ein bevorzugtes Ausführungsbeispiel eines Speichersystems gemäß der vorliegenden Erfindung;
  • 3 ein Schaltungssystem in Form eines Speichersystems gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 4 ein Speichersystem gemäß dem Stand der Technik; und
  • 5 ein weiteres Ausführungsbeispiel eines Speichersystems gemäß dem Stand der Technik.
  • 1 zeigt ein Blockschaltbild eines Schaltungssystems gemäß der vorliegenden Erfindung. Das Schaltungssystem weist eine Einrichtung 102 zum Ansteuern einer ersten und einer zweiten Schaltungseinheit sowie eine erste Schaltungseinheit 104 und eine zweite Schaltungseinheit 106 auf. Die Einrichtung 102 zum Ansteuern stellt auf einer differentiellen Ansteuersignalleitung 120 ein differentielles Ansteuersignal bereit. Die differentielle Ansteuersignalleitung 120 weist eine erste Ansteuersignalleitung 122 und ein zweites Ansteuersignalleitung 124 auf. Die erste Ansteuersignalleitung 122 verbindet die Einrichtung 102 zum Ansteuern mit der ersten Schaltungseinheit 104 und die zweite Ansteuersignalleitung 124 verbindet die Einrichtung 102 zum Ansteuern mit der zweiten Schaltungseinheit 106.
  • In diesem Ausführungsbeispiel sind die Einrichtung 102 zum Ansteuern sowie die Schaltungseinheiten 104, 106 integrierte Schaltungen, die auf einer Leiterplatte (nicht gezeigt) angeordnet sind. Die erste Ansteuersignalleitung 122 und die zweite Ansteuersignalleitung 124 der differentiellen Ansteuersignalleitung 120 werden auf der Leiterplatte möglichst nah zusammen und parallel zueinander geführt um störendes Übersprechen auf der Leiterplatte zu verhindern. Eine Aufgabelung 130 der Ansteuersignalleitungen 122, 124 ist möglichst nah an den Schaltungseinheiten 104, 106 angeordnet.
  • 1A zeigt einen Signalverlauf eines differentiellen Ansteuersignals 120' auf einer differentiellen Ansteuersignalleitung wie sie in 1 gezeigt ist. Das differentielle Ansteuersignal 120' weist ein erstes Ansteuersignal 122' und ein zu dem ersten Ansteuersignal 122' invertiertes zweites Ansteuersignal 124' auf. Die Ansteuersignale 122', 124' wechseln zwischen einem oberen Spannungspotential VH und einer unteren Spannungspotential VL. Befindet sich das erste Ansteuersignal 122' auf dem Spannungspotential VH, so befindet sich das komplementäre zweite Ansteuersignal 124' auf dem niedrigen Spannungspotential VL. Bei einem idealen differentiellen Signal sind die Spannungspotentiale VH und VL betragsmäßig gleich, weisen jedoch entgegengesetzte Vorzeichen auf. In diesem Fall benötigt das ideale differentielle Signal keinen Masseanschluß, da die jeweilige komplementäre Signalleitung eine Rückführung des Signalstromes gewährleistet.
  • Bei einem nicht-idealen differentiellen Signal, d. h. bei einem Signal, das gegenüber dem 0 V Pegel verschoben ist, ist eine Rückführung eines Signalstromes über eine zusätzliche Masseleitung (nicht gezeigt) erforderlich. Der rückzuführende Signalstrom ist jedoch erheblich niedriger als bei einer nicht-differentiellen Signalausführung. Dadurch verbessert sich in einem Bussystem das Verhältnis von Signalleitungen zu Masseleitungen zugunsten einer Reduzierung der Masseleitungen.
  • 2 zeigt ein weiteres bevorzugtes Ausführungsbeispiel eines Speichersystems gemäß der vorliegenden Erfindung. Entsprechend zu dem in 1 gezeigten Ausführungsbeispiel weist das in 2 gezeigte Schaltungssystem eine Einrichtung 202 zum Ansteuern einer ersten und einer zweiten Schaltungseinheit sowie eine erste Schaltungseinheit 204 und eine zweite Schaltungseinheit 206 auf. Die Einrichtung 202 zum Ansteuern ist über eine differentielle Ansteuersignalleitung 220, die eine erste Ansteuersignalleitung 222 und eine zweite Ansteuersignalleitung 224 aufweist, mit der ersten Schaltungseinheit 204 und der zweiten Schaltungseinheit 206 verbunden. Dabei ist die erste Schaltungseinheit 204 wiederum über die erste Ansteuersignalleitung 222 und die zweite Schaltungseinheit 206 über die zweite Ansteuersignalleitung 224 mit der Einrichtung 202 zum Ansteuern verbunden.
  • In diesem Ausführungsbeispiel sind die Schaltungseinheiten 204, 206 auf einem Schaltungsmodul 212 angeordnet. Das Schal tungsmodul 212 weist einen differentiellen Eingang 214 auf. Über diesen differentiellen Eingang 214 ist das Speichermodul 212 mit der Einrichtung zum Ansteuern einer ersten und einer zweiten Schaltungseinheit über die differentielle Steuersignalleitung 220 verbunden.
  • Die zweite Schaltungseinheit 206 weist eine Einrichtung 228 zum Einstellen auf ein invertiertes Ansteuersignal, in diesem Ausführungsbeispiel die zweite Ansteuersignalleitung 224, auf. Die Einrichtung 228 ist als ein Signal ausgeführt, das von der Einrichtung 202 zum Ansteuern bereitgestellt wird. Die zweite Schaltungseinheit 206 ist ausgebildet, um sich ansprechend auf das Signal 228 auf das invertierte Ansteuersignal 224 der differentiellen Ansteuersignalleitung 220 einzustellen.
  • Alternativ zu dem Signal 228 ist es auch möglich, nach einer Aufspaltung des differentiellen Ansteuersignals in das erste Ansteuersignal und das zweite Ansteuersignal einen Inverter in der zweiten Ansteuersignalleitung anzuordnen. Eine weitere Alternativmöglichkeit ist eine Anordnung eines Inverters in der zweiten Schaltungseinheit.
  • Bei einem Speichersystem, das MRS-Befehle (MRS; MRS = Mode Register Set) nutzt, besteht eine weitere Möglichkeit um festzustellen, ob eine Ansteuerleitung invertiert ist oder nicht. Beim Initialisieren eines Speichersystems in Form eines DRAMS wird ein MRS-Befehl abgesetzt. Hierbei werden die Ansteuersignale in Form von Adresssignalen genutzt, um die MRS-Register zu setzten. Es werden aber nicht alle Adresssignale genutzt. Damit können ein oder zwei Adresssignale verwendet werden, um zu entscheiden, ob ein inverser Ansteuersignalbus vorliegt oder nicht. Üblicherweise besagt eine „1" auf dem Adresssignal A12, während des MRS-Befehl, das der Bus invertiert ist.
  • 3 zeigt ein weiteres bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Schaltungssystems in Form eines Speichersystems. Das Speichersystem weist eine Speichersteuerung 302 auf, die eine Mehrzahl von Speicherbausteinen 304, 306 ansteuert. Die Speicherbausteine 304, 306 in Form von DRAMs sind auf einem Speichermoduls 312 in Form eines „unbuffered DIMM" angeordnet. Das Speichermodul 312 kann ein DDR1, DDR2 oder DDR3 Speichermodul sein. Das Speichermodul 312 weist einen differentiellen Eingang 314 auf, über den das Speichermodul 312 über ein differentielles Ansteuersignal 320 mit der Speichersteuerung 302 verbunden ist. Das differentielle Ansteuersignal 320 weist ein erstes Ansteuersignal 322 sowie ein zweites Ansteuersignal 324 auf. Über das erste Ansteuersignal 322 ist die Speichersteuerung 302 mit den ersten Speicherbausteinen 304 verbunden. Über das zweite Ansteuersignal 324 ist die Speichersteuerung 302 mit den zweiten Speicherbausteinen 306 verbunden. Die Speicherbausteine 304, 306 sind über Kontaktstellen 330 mit den Ansteuersignalleitung 322, 324 verbunden. Die Ansteuersignalleitungen 322, 324 sind an ihren freien Enden über Leitungsabschlüsse 332 abgeschlossen.
  • Das Speichersystem stellt ein DDR1, DDR2 oder DDR3 Speichersystem dar. Die Speichersteuerung 302, die Teil eines Chipsatzes ist, sowie das Speichermodul 312 sind auf einem Motherboard (nicht gezeigt) angeordnet. Das Speichermodul 312 weist typischerweise bis zu 18 Speicherbausteine 304, 306 auf. Die Speicherbausteine 304, 306 sind über einen Speicherbus mit der Speichersteuerung 302 verbunden. Der Übersichtlichkeit halber sind in 3 nur vier Speicherbausteine und nur ein CA-Signal des Speicherbusses gezeigt. Der erfindungsgemäße Ansatz einer differentiellen CA-Ansteuersignalleitung ermöglicht eine Reduzierung der auf dem Speichermodul 312 notwendigen Massesignalleitungen. Im Gegensatz zu dem in 5 gezeigten Ausführungsbeispiel gemäß dem Stand der Technik, dessen CA-Bus inklusive Massesignalleitungen 80 Signale umfaßt, sind für das erfindungsgemäße Ausführungsbeispiel von
  • 3 lediglich zweimal 27 Signale für den CA-Bus erforderlich.
  • Auf eine Adressierung der zweiten Speicherbausteine 306 hat eine Invertierung des zweiten Steuersignals 324 keinen Einfluß, da ein Speicherfeld der zweiten Speicherbausteine 306 lediglich aus einer anderen Richtung beschrieben und ausgelesen wird. Eine Invertierung der Adreßsignale hat jedoch Auswirkungen auf ein Mode-Registerset (nicht gezeigt) der zweiten Speicherbausteine 306, in dem während einer Initialisierungsphase Funktionalitätseinstellungen vorgenommen werden. Nach einer Initialisierung der Speicherbausteine 304, 306 wird das Mode-Registerset eingestellt. Hierbei muß eine Invertierung des zweiten Ansteuersignals 324 berücksichtigt werden indem die Invertierung während eines Schreibens eines Mode-Registersetbefehles ausgeschaltet wird oder dem zweiten Speicherbaustein 306 über ein Signal (gezeigt in 2) mitgeteilt wird, ob er invertiert oder normal angesprochen wird oder die oben angesprochene Lösung mit einem Adresssignal, wie dem Adresssignal A12, verwendet wird.
    • 102
    Einrichtung zum Ansteuern
    104
    erste Schaltungseinheit
    106
    zweite Schaltungseinheit
    120
    differentielle Steuersignalleitung
    122
    erstes Ansteuersignal
    124
    zweites Ansteuersignal
    130
    Aufgabelung
    120'
    differentielles Ansteuersignal
    122'
    erstes Ansteuersignal
    124'
    zweites Ansteuersignal
    202
    Einrichtung zum Ansteuern
    204
    erste Schaltungseinheit
    206
    zweite Schaltungseinheit
    212
    Schaltungsmodul
    214
    differentieller Eingang
    220
    differentielle Steuersignalleitung
    222
    erstes Ansteuersignal
    224
    zweites Ansteuersignal
    228
    Einstelleinrichtung
    302
    Speichersteuerung
    304
    erstes Speicherbausteine
    306
    zweite Speicherbausteine
    312
    Speichermodul
    314
    differentieller Eingang
    320
    differentielle Steuersignalleitung
    322
    erstes Ansteuersignal
    324
    zweites Ansteuersignal
    330
    Kontaktstellen
    332
    Leitungsabschlüsse
    402
    Speichersteuerung
    404
    Speicherbausteine
    412
    Speichermodul
    420
    CA-Signal
    430
    Kontaktstelle
    432
    Leitungsabschluß
    502
    Speichersteuerung
    504
    erster Speicherbaustein
    506
    zweite Speicherbausteine
    512
    Speichermodul
    522
    erstes CA-Signal
    524
    zweites CA-Signal
    530
    Kontaktstellen
    532
    Leitungsabschlüsse

Claims (6)

  1. Schaltungssystem mit folgenden Merkmalen: einer Einrichtung (102; 202; 302) zum Ansteuern einer ersten Schaltungseinheit (104; 204; 304) und einer zweiten Schaltungseinheit (106; 206; 306) mittels eines differentiellen Ansteuersignals (120'), wobei das differentielle Ansteuersignal ein erstes Ansteuersignal (122") und ein zweites Ansteuersignal (124'), das zu dem ersten Ansteuersignal invertiert ist, aufweist; einer differentiellen Ansteuersignalleitung (120; 220; 320), die eine erste Signalleitung (122; 222; 322) zum Führen des ersten Ansteuersignals und eine zweite Signalleitung (124; 224; 324) zum Führen des zweiten Ansteuersignals aufweist; und wobei die erste Schaltungseinheit über die erste Signalleitung und die zweite Schaltungseinheit über die zweite Signalleitung mit der Einrichtung zum Ansteuern verbunden ist.
  2. Schaltungssystem gemäß Anspruch 1, wobei die erste Schaltungseinheit (204; 304) und die zweite Schaltungseinheit (206; 306) auf einem Schaltungsmodul (212; 312) angeordnet sind, das einen differentiellen Eingang (214; 314) zum Verbinden des Schaltungsmodules mit der differentiellen Ansteuersignalleitung (220; 320) aufweist.
  3. Schaltungssystem gemäß einem der Ansprüche 1 oder 2, wobei die zweite Schaltungseinheit (206) eine Einrichtung (228) zum Einstellen auf das zweite Ansteuersignal (224') aufweist.
  4. Schaltungssystem gemäß einem der Ansprüche 1 oder 2, das eine Einrichtung zum Invertieren des zweiten Ansteuersignals aufweist, die mit der zweiten Schaltungseinheit verbunden ist und ein invertiertes zweites Ansteuersignal an die zweite Schaltungseinheit bereitstellt.
  5. Schaltungssystem gemäß einem der Ansprüche 1 bis 4, wobei das Schaltungsmodul ein Speichermodul (312) und die erste und die zweite Schaltungseinheit eine erste und eine zweite Speichereinheit (304, 306) ist.
  6. Schaltungssystem gemäß Anspruch 5, wobei das differentielle Ansteuersignal ein Command/Adreßbussignal (320) ist.
DE10345384A 2003-09-30 2003-09-30 Schaltungssystem Expired - Fee Related DE10345384B3 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE10345384A DE10345384B3 (de) 2003-09-30 2003-09-30 Schaltungssystem
PCT/EP2004/009061 WO2005043761A1 (de) 2003-09-30 2004-08-12 Schaltungssystem
JP2006529958A JP2007507049A (ja) 2003-09-30 2004-08-12 回路システム
KR1020067006083A KR100760727B1 (ko) 2003-09-30 2004-08-12 회로 시스템
CNA2004800284065A CN1860684A (zh) 2003-09-30 2004-08-12 电路***
US11/392,217 US20060248260A1 (en) 2003-09-30 2006-03-29 Circuit system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10345384A DE10345384B3 (de) 2003-09-30 2003-09-30 Schaltungssystem

Publications (1)

Publication Number Publication Date
DE10345384B3 true DE10345384B3 (de) 2005-03-24

Family

ID=34202427

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10345384A Expired - Fee Related DE10345384B3 (de) 2003-09-30 2003-09-30 Schaltungssystem

Country Status (6)

Country Link
US (1) US20060248260A1 (de)
JP (1) JP2007507049A (de)
KR (1) KR100760727B1 (de)
CN (1) CN1860684A (de)
DE (1) DE10345384B3 (de)
WO (1) WO2005043761A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101147360B1 (ko) * 2010-08-31 2012-05-23 매그나칩 반도체 유한회사 버퍼링 회로 및 이를 구비하는 반도체 장치
DE102011108172B4 (de) * 2011-07-22 2013-10-10 Texas Instruments Deutschland Gmbh Speichersystem und Verfahren zum Übermitteln von Konfigurationsbefehlen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030161186A1 (en) * 2002-02-27 2003-08-28 Aasheim Jered Donald Monitoring entropic conditions of a flash memory device as an indicator for invoking erasure operations

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138694A (en) * 1991-06-28 1992-08-11 United Technologies Corporation Parallel processing qualitative reasoning system
JP3483594B2 (ja) * 1993-07-20 2004-01-06 富士通株式会社 半導体装置
KR100398146B1 (ko) * 1995-10-02 2003-12-24 마츠시타 덴끼 산교 가부시키가이샤 전기신호공급회로및반도체메모리장치
US5751650A (en) * 1995-10-02 1998-05-12 Matsushita Electronics Corporation Electric signal supply circuit and semiconductor memory device
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
JP2000148656A (ja) 1998-11-09 2000-05-30 Mitsubishi Electric Corp メモリシステム
US6590827B2 (en) * 2000-11-21 2003-07-08 Via Technologies, Inc. Clock device for supporting multiplicity of memory module types
JP3821678B2 (ja) * 2001-09-06 2006-09-13 エルピーダメモリ株式会社 メモリ装置
DE10149585C2 (de) * 2001-10-08 2003-11-20 Infineon Technologies Ag Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer Verzögerungseinrichtung
DE10200620B4 (de) * 2002-01-10 2010-04-29 Qimonda Ag Verfahren sowie Logik-/Speicherbaustein zur Korrektur des Taktverhältnisses mindestens eines Steuer-/Referenzsignals
KR100471162B1 (ko) * 2002-02-27 2005-03-08 삼성전자주식회사 고속 메모리 시스템
US6944738B2 (en) * 2002-04-16 2005-09-13 Sun Microsystems, Inc. Scalable design for DDR SDRAM buses
US6741111B1 (en) * 2003-04-21 2004-05-25 Pericom Semiconductor Corp. Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption
DE10332616B3 (de) * 2003-07-17 2005-03-17 Infineon Technologies Ag Halbleiterspeichermodul

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030161186A1 (en) * 2002-02-27 2003-08-28 Aasheim Jered Donald Monitoring entropic conditions of a flash memory device as an indicator for invoking erasure operations

Also Published As

Publication number Publication date
US20060248260A1 (en) 2006-11-02
CN1860684A (zh) 2006-11-08
KR20060063974A (ko) 2006-06-12
WO2005043761A1 (de) 2005-05-12
JP2007507049A (ja) 2007-03-22
KR100760727B1 (ko) 2007-09-21

Similar Documents

Publication Publication Date Title
DE60221407T2 (de) Speichersystem und Speichersubsystem
DE60016220T2 (de) Speichererweiterungsmodul mit einer vielzahl von speicherbanken und einer banksteuerungschaltung
DE102005055185B4 (de) Halbleiterspeichermodul
DE10233865B4 (de) Speichermodul
DE69020384T2 (de) Integrierte Halbleiterspeicherschaltung mit Möglichkeit zum Maskieren des Schreibens im Speicher.
DE3716518A1 (de) Halbleiterspeichervorrichtung
DE112007000416T5 (de) Speichersystem mit dynamischem Abschluss
DE102007019117A1 (de) Speichermodul
DE60014600T2 (de) Einsteckkarte mit automatischer stromversorgungsauswahlschaltung
EP0691655B1 (de) Modulkarte
DE10246741B4 (de) Verfahren und Halbleitereinrichtung zum Abgleich von Schnittstelleneinrichtungen
DE2646653B2 (de) Leseverstaerker fuer statische speichereinrichtung
DE102005009806A1 (de) Pufferbaustein für ein Speichermodul, Speichermodul und Speichersystem
DE602004012113T2 (de) Befehls- und adressenbustopologie mit aufgeteiltem t-ketten-speicher
DE60033598T2 (de) Halbleiterspeichervorrichtung
DE102004022347B4 (de) Speichersystem mit Motherboard und zugehöriges Montageverfahren
DE10345384B3 (de) Schaltungssystem
EP2161890B1 (de) Leiterplatine mit Terminierung einer T-förmigen Signalleitung
DE102006043668B4 (de) Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls
DE10208737B4 (de) Adaptervorrichtung für Speichermodule
DE102007063847B4 (de) Speichermodul
DE102005022687A1 (de) Speichersystem, Halbleiterspeicherbauelement und Betriebsverfahren hierfür
EP1126470A2 (de) Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt
DE10120418B4 (de) Gemeinsames Modul für einen DDR-SDRAM und einen SDRAM
EP0961286A2 (de) Anordnung zur Übersprechdämpfung in Wortleitungen von Dram-Schaltungen

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee