DE10343346B4

DE10343346B4 - Verfahren zum Prüfen einer elektrischen Schaltung und Einrichtung zur Durchführung des Verfahrens

Info

Publication number: DE10343346B4
Application number: DE10343346A
Authority: DE
Inventors: Peter Baader; Tilman Dr. Neunhöffer
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2011-01-27
Anticipated expiration: 2023-09-13
Also published as: CN100429663C; DE10343346A1; US20060212236A1; US7313498B2; WO2005026995A2; WO2005026995A3; CN1849606A; EP1665105A2; JP2007505296A

Abstract

Verfahren zum Erzeugen eines Prüfsignals, das angibt, dass bei einer elektrischen Schaltung ein vorgegebener, zumindest durch eine elektrische Zustandsgröße definierter Schaltungszustand eintreten kann, bei dem
– alle elektrischen Komponenten der elektrischen Schaltung komponentenindividuell bezüglich jedes Anschlusspaars der Komponente entweder als kurzgeschlossen oder als nichtleitend behandelt werden,
– zumindest einem Netzknoten oder einem Anschlusspin der elektrischen Schaltung eine elektrische Zustandsgröße zugewiesen oder unter Bildung eines Stoppnetzes fest zugewiesen wird,
– jedem Netzknoten und jedem Anschlusspin mit Ausnahme der Stoppnetze alle elektrischen Zustandsgrößen derjenigen Netzknoten und Anschlusspins zugeordnet werden, mit denen der jeweilige Netzknoten bzw. der jeweilige Anschlusspin über die als kurzgeschlossen zu behandelnden Anschlusspaare der Komponenten verbunden ist, und
– zumindest anhand der zugeordneten Zustandsgrößen festgestellt wird, ob der vorgegebene Schaltungszustand auftreten kann.

Description

Elektrische Schaltungen, insbesondere integrierte elektronische Halbleiterschaltungen bzw. Halbleiterchips werden bereits vor ihrer Fertigung auf Funktionsfähigkeit getestet, um eine Herstellung fehlerbehafteter Schaltungen bzw. Chips zu vermeiden.
Fehler bzw. Schwachstellen können in elektrischen Schaltungen beispielsweise darin bestehen, dass an einzelnen Komponenten der elektrischen Schaltung eine zu hohe Spannung oder aber eine Spannung mit der falschen Polarität angelegt wird. Welche maximalen Spannungen dabei an die Komponenten angelegt werden dürfen, hängt unter anderem von der jeweiligen Komponentenart ab; z. B. ist die maximal erlaubte Spannung an einem „Dünnoxid” – Feldeffekttransistor geringer als einem „Dickoxid” – Feldeffekttransistor.
Darüber hinaus ist zu berücksichtigen, dass bei einer komplexen elektrischen Schaltung – also beispielsweise einem Netzwerk mit unterschiedlichen passiven und aktiven Komponenten (Widerstände, Transistoren, etc.) – das Spannungspotenzial an einer Komponente von den Schaltzuständen der jeweils vorgeschalteten Komponenten abhängig ist. Es müssen also auch die Schaltzustände der Komponenten berücksichtigt werden.
Zur Überprüfung einer elektrischen Schaltung werden üblicherweise Schaltungssimulationen durchgeführt, bei denen das elektrische Verhalten der Schaltung simuliert wird. Schaltungssimulationen sind zwar zum Erkennen der Schwachstellen im Design der Schaltung nützlich, sie weisen jedoch den Nachteil auf, dass das Schaltungsverhalten nur für den jeweils vorgegebenen Stimulusvektor bzw. einen vorgegeben Satz von Eingangsspannungen oder sonstigen Parametern (z. B.
Ströme, Temperatur, etc.) untersucht wird. Ein Fehler kann daher nur dann aufgefunden werden, wenn der Stimulusvektor bzw. der Satz von Parametern die Schaltung in einer Weise fordert, dass ein in der Schaltung enthaltener Fehler auftritt und erkennbar wird. Ein weiterer Nachteil detaillierter bzw. eingehender Schaltungssimulationen besteht in relativ großen Rechenzeiten.
Aus DE 69616416 T2 ist ein Verfahren zum Simulieren von elektrischen Schaltungen bekannt, das eine Kombination eines Harmonic-Balance-Simulators und eines Zeitbereichssimulators vorsieht.
Darüber hinaus ist in DE 4142393 A1 ein Verfahren zum Isolieren von fehlerhaften Komponenten eines aus einer Vielzahl von Komponenten aufgebauten Systems bekannt, wonach wenigstens einige der Komponenten beim Auftreten von vorbestimmten Bedingungen Fehlercodes erzeugen.
Der Erfindung liegt die Aufgabe zu Grunde, ein Verfahren zum Überprüfen einer elektrischen Schaltung anzugeben, bei dem eine eingehende elektrische Schaltungssimulation nicht erforderlich ist und trotz allem Schaltungsfehler zuverlässig erkannt werden.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in Unteransprüchen angegeben.
Danach ist erfindungsgemäß ein Verfahren zum Erzeugen eines Prüfsignals vorgesehen, das angibt, dass bei einer elektrischen Schaltung ein vorgegebener, zumindest durch eine elektrische Zustandsgröße definierter Schaltungszustand eintreten kann bzw. eintritt. Bei dem erfindungsgemäßen Verfahren werden alle elektrischen Komponenten der elektrischen Schaltung komponentenindividuell bezüglich jedes Anschlusspaars der Komponente entweder als kurzgeschlossen oder als nichtleitend behandelt. Im Falle von Komponenten mit lediglich zwei Anschlüssen bzw. Anschlusspins werden die Komponenten lediglich als kurzgeschlossen oder als nichtleitend behandelt. Bei Komponenten mit mehreren Anschlüssen werden die Verbindungsstrecken zwischen allen möglichen Anschlusspaaren definiert: Beispielsweise bei einer Komponente mit drei Anschlüssen (z. B. Transistor) A1, A2 und A3 ist somit für die Verbindungen zwischen den Anschlüssen A1–A2, A1–A3 sowie A2–A3 jeweils festzulegen, ob die Verbindungsstrecke als kurzgeschlossen oder als nichtleitend behandelt werden soll. Bei drei Anschlüssen sind also drei Festlegungen erforderlich. Entsprechend ist bei einer Komponente mit vier Anschlüssen (z. B. MOS-Transistor mit Substratanschluss, Thyristor) A1, A2, A3 und A4 somit für die Verbindungen zwischen den Anschlüssen A1–A2, A1–A3, A1–A4, A2–A3, A2–A4 und A3–A4 jeweils festzulegen, ob die Verbindungsstrecke als kurzgeschlossen oder als nichtleitend behandelt werden soll. Bei vier Anschlüssen sind also sechs Festlegungen erforderlich. Zumindest einem Netzknoten oder einem Anschlusspin der elektrischen Schaltung wird eine elektrische Zustandsgröße zugewiesen, beispielsweise fest (bzw. ausschließlich) unter Bildung eines sogenannten „Stoppnetzes”. Anschließend werden jedem Netzknoten und jedem Anschlusspin mit Ausnahme der Netzknoten und Anschlusspins mit fest (bzw. ausschließlich) zugewiesener elektrischer Zustandsgröße – also mit Ausnahme der Stoppnetze – alle elektrischen Zustandsgrößen derjenigen Netzknoten und Anschlusspins zugeordnet, mit denen der jeweilige Netzknoten bzw. der jeweilige Anschlusspin über die als kurzgeschlossen zu behandelnden Komponenten bzw. Anschlusspaare der Komponenten verbunden ist. Unter Heranziehung der zugeordneten Zustandsgrößen wird nachfolgend geprüft, ob der vorgegebene Schaltzustand auftreten kann. Ein wesentlicher Aspekt der Erfindung besteht dabei darin, dass einzelnen Netzknoten zwei oder mehr Zustandsgrößen zugeordnet werden können.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass es sehr schnell durchgeführt werden kann. Dies beruht darauf, dass keine eingehende bzw. vollständige elektrische Simulation der Schaltung vorgenommen wird. Statt dessen wird ein statisches „Zuordnungsverfahren” durchgeführt, bei dem fest zugewiesene Zustandsgrößen über die Netzeigenschaften der elektrischen Schaltung statisch „propagiert” bzw. kopiert werden. Durch dieses Zuordnen bzw. Kopieren bzw. „Propagieren” von Netzeigenschaften lässt sich das erfindungsgemäße Verfahren sehr schnell durchführen.
Ein weiterer wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass eine Fehlerabdeckung – d. h. die Wahrscheinlichkeit, einen Fehler zu erkennen – quasi 100% beträgt. Dies ist darin begründet, dass die Fehlererkennung unabhängig von vorgegebenen Stimulus-Vektoren durchgeführt wird.
Bei dem Verfahren können als elektrische Zustandsgrößen beispielsweise Spannungspotentiale oder logische Zustände herangezogen werden.
Bevorzugt werden alle Transistoren zumindest eines vorgegebenen Transistortyps bezüglich Ihrer Schaltstrecke als kurzgeschlossen behandelt. Unter dem Begriff „Schaltstrecke” wird dabei die Source-Drain-Strecke im Falle eines Feldeffekttransistors und die Emitter-Kollektor-Strecke im Falle eines bipolaren Transistors verstanden. Diese bevorzugte Weiterbildung der Erfindung macht sich die Erkenntnis zunutze, dass bei Transistoren stets zu erwarten ist, dass die Schaltstrecke vollständig durchgeschaltet sein kann und somit die an den beiden Enden der Schaltstrecke anliegenden Zustandsgrößen ohne weiteres über die Schaltstrecke hinweg übertragen bzw. „weitergereicht” werden.
Vorzugsweise werden alle Transistoren bezüglich ihrer Schaltstrecke als kurzgeschlossen behandelt.
Bezüglich der Widerstände der elektrischen Schaltung wird es als vorteilhaft angesehen, wenn alle Widerstände als kurzgeschlossen behandelt werden. Das Verfahren kann auch dahingehend verfeinert und der technischen Realität näher angepasst werden, dass nur Widerstände mit einem Widerstandswert unter einem vorgegebenen Grenzwert (beispielsweise 500 Ohm oder 1000 Ohm) als kurzgeschlossen und alle Widerstände mit einem Widerstandswert über dem vorgegebenen Grenzwert als nichtleitend behandelt werden. Dabei muss allerdings berücksichtigt werden, dass bei falscher Wahl des Grenzwertes nicht mehr alle Schaltungsfehler zuverlässig erkannt werden. Bei dieser Ausgestaltung des Verfahrens wird berücksichtigt, dass niederohmige Widerstände ein an ihrem einen Anschluss anliegendes Spannungspotenzial quasi „verlustfrei” an ihren anderen Anschluss weiterleiten, wo hingegen hochohmige Widerstände einen deutlichen Spannungsabfall bewirken, der dazu führt, dass das Spannungspotenzial an den beiden Anschlüssen des Widerstandes deutlich unterschiedlich sein kann. Ein Propagieren bzw. Kopieren von Netzeigenschaften ist somit bei hochohmigen Widerständen regelmäßig nicht möglich.
Je nach der zu überprüfenden elektrischen Schaltung kann das Prüfsignal beispielsweise dann erzeugt werden, wenn zumindest ein vorgegebener Netzknoten oder zumindest ein vorgegebener Anschlusspin ein vorgegebenes Grenzspannungspotenzial erreicht oder unter- oder überschreitet oder einen vorgegebenen logischen Zustand erreicht.
Alternativ oder zusätzlich kann das Prüfsignal auch dann erzeugt werden, wenn an zumindest einer vorgegebenen Komponente der elektrischen Schaltung eine Spannung anliegt, die eine für die Komponente vorgegebene Grenzspannung erreicht wird oder unter-/überschreitet.
Darüber hinaus kann das Prüfsignal beispielsweise auch dann erzeugt werden, wenn an zumindest einer Komponente einer vorgegebenen Komponentengruppe oder einer vorgegebenen Komponentenart eine Spannung anliegt, die eine für die Komponentengruppe oder die Komponentenart vorgegebene Grenzspannung erreicht oder unter-/überschreitet.
Damit ein eventuell erzeugtes Prüfsignal besonders einfach ausgewertet werden kann, wird es als vorteilhaft angesehen, wenn als Prüfsignal ein Signal erzeugt wird, das alle Komponenten der vorgegebenen Komponentengruppe oder der vorgegebenen Komponentenart identifiziert, die die vorgegebene Grenzspannung erreichen oder unter-/überschreiten. Ein solches Prüfsignal ermöglicht gleichzeitig eine Ortung des Fehlers bzw. eine Ortung der fehlerbehafteten Komponente.
Besonders einfach und damit vorteilhaft lässt sich das Verfahren beispielsweise mit Hilfe einer Datenverarbeitungsanlage durchführen, in die die Schaltungsstruktur der elektrischen Schaltung, beispielsweise als eine sogenannte Netzliste, eingegeben ist.
Der Erfindung liegt außerdem die Aufgabe zugrunde, eine Einrichtung zum Überprüfen einer elektrischen Schaltung anzugeben, bei der eine eingehende elektrische Schaltungssimulation nicht erforderlich ist und bei der trotz allem Schaltungsfehler zuverlässig erkannt werden.
Diese Aufgabe wird erfindungsgemäß durch eine Einrichtung mit den Merkmalen gemäß Patentanspruch 11 gelöst. Vorteilhafte Ausgestaltungen der erfindungsgemäßen Einrichtung sind in Unteransprüchen angegeben.
Bezüglich der Vorteile der erfindungsgemäßen Einrichtung wird auf die obigen Ausführungen im Zusammenhang mit dem erfindungsgemäßen Verfahren verwiesen.
Bei der erfindungsgemäßen Einrichtung kann es sich beispielsweise um eine Mikroprozessoreinrichtung oder DV-Anlage handeln, die derart programmiert ist, dass sie das erfindungsgemäße Verfahren durchführt.
Das erfindungsgemäße Verfahren liegt z. B. in Form eines auf einem Datenträger gespeicherten Programms vor, das mit Hilfe einer Datenverarbeitungsanlage ausgeführt werden kann.
Die Erfindung wird beispielhaft nachfolgend anhand dreier elektrischer Schaltungen erläutert. Dabei zeigen:
1 und 2 eine erste elektrische Schaltung,
3 eine zweite elektrische Schaltung und
4 und 5 eine dritte elektrische Schaltung.
In der 1 erkannt man fünf MOS-Transistoren NMOS1, NMOS2, NMOS3, NMOS4 und NMOS5. Dabei ist ein Schaltstreckenanschluss (d. h. Source- oder Drain-Anschluss) des Transistors NMOS5 an einen Netzknoten bzw. an ein Netz mit der Bezeichnung P2 angeschlossen. Ein anderer Anschluss des Transistors NMOS5 steht mit einem Netz B in Verbindung, mit dem auch ein Schaltstrecken-Anschluss des Transistors NMOS4 verbunden ist. Der andere Schaltstrecken-Anschluss des Transistors NMOS4 ist mit einem Schaltstrecken-Anschluss des Transistors NMOS2 sowie mit einem Netz A verbunden. Der andere Schaltstrecken-Anschluss des Transistors NMOS2 steht mit einem Schaltstrecken-Anschluss des Transistors NMOS1 sowie mit einem Netz P1 in Verbindung. Der andere Schaltstrecken-Anschluss des Transistors NMOS1 ist elektrisch mit einem Schaltstrecken-Anschluss des Transistors NMOS3 sowie mit einem Netz C verbunden. Der andere Schaltstrecken-Anschluss des Transistors NMOS3 bildet ein Netz D.
Den beiden Netzen bzw. Netzknoten P1 und P2 wird jeweils eine elektrische Zustandsgröße fest zugewiesen, und zwar dem Netz P1 die Versorgungsspannung VDD und dem Netz P2 das Massepotenzial VSS.
Darüber hinaus werden die fünf Transistoren NMOS1 bis NMOS5 als kurzgeschlossen behandelt. Die feste Zuweisung der elektrischen Zustandsgrößen für die beiden Netze P1 und P2 sowie die Behandlung der Transistoren NMOS1 bis NMOS5 als kurzgeschlossen lässt sich beispielsweise durch folgende Programmieranweisung erreichen:
Dadurch, dass die fünf Transistoren NMOS1 bis NMOS5 als kurzgeschlossen behandelt werden, können die Spannungspotenziale VDD und VSS an den beiden Netzen P1 und P2 nun allen denjenigen Netzen zugewiesen, die mit den Netzen P1 und P2 über die Transistoren in Verbindung stehen.
Dabei ist jedoch zu berücksichtigen, dass die beiden Netze P1 und P2 fest zugewiesene elektrische Potenziale, nämlich die Potenziale VDD und VSS aufweisen, so dass diese beiden Netze P1 und P2 als sogenannte „Stoppnetze” aufzufassen sind.
Dies bedeutet, dass das Potenzial VSS an dem Netz P2 über den als kurzgeschlossen zu behandelnden Transistor NMOS5 zum Netz B und über den als kurzgeschlossen zu behandelnden Transistor NMOS4 zum Netz A gelangt bzw. zu diesem „propagiert” wird. Damit ist den beiden Netzen A und B also jeweils das Potenzial VSS zugewiesen. In entsprechender Weise wird das Potenzial VDD von Netz P1 über den als kurzgeschlossen zu behandelnden Transistor NMOS2 zum Netz A und über als kurzgeschlossen zu behandelnden Transistor NMOS4 zum Netz B gelangen. Damit sind den beiden Netzen A und B also jeweils die beiden Potenziale VSS und VDD zugewiesen.
Wie sich in der 2 erkennen lässt, erfolgt jedoch keine Zuordnung des Potenzials VDD zum Netz P2 und ebenfalls keine Zuordnung des Potenzials VSS zum Potenzial P1. Dies liegt darin begründet, dass die beiden Netze P1 und P2 „Stoppnetze” bilden, denen eine elektrische Zustandsgröße fest zugeordnet ist. Bei dem Beispiel gemäß den 1 und 2 ist – wie oben ausgeführt – dem Netz P1 das Potenzial VDD und dem Netz P2 das Potenzial VSS fest zugewiesen.
In entsprechender Weise wird das Potenzial VDD nun über den als kurzgeschlossenen behandelten Transistor NMOS1 dem Netz C zugeordnet. Damit kann bzw. muss das Potenzial VDD auch dem Netz D zugeordnet werden, da auch der Transistor NMOS3 als kurzgeschlossen zu behandeln ist.
Im Ergebnis bildet sich somit eine Zuordnung von Spannungspotenzialen, wie sie in der 2 dargestellt ist. Dies bedeutet, dass den beiden Netzen A und B jeweils die Potenziale VSS und VDD und den beiden Netzen C und D jeweils das Potenzial VDD zugewiesen ist. Die beiden Netze P1 und P2 behalten die ihnen fest zugewiesenen Potenziale VDD bzw. VSS, da sie Stoppnetze sind. Es gilt also:
P1: VDD
P2: VSS
A: VDD, VSS
B: VDD, VSS
C: VDD
D: VDD
Die elektrische Schaltung gemäß den 1 und 2 kann nun dahingehend überprüft werden ob ein vorgegebener, zumindest durch eine elektrische Zustandsgröße definierter Schaltungszustand erreicht ist. Dies soll an einem Beispiel verdeutlicht werden, bei dem ein Prüfsignal für alle diejenigen Knoten ausgegeben wird, die keine Verbindung zum Potenzial VDD oder keine Verbindung zum Potenzial VSS aufweisen. Eine entsprechende Abfrage könnte in einer Programmiersprache wie folgt lauten:
Wie sich der 2 entnehmen lässt, werden die Netze P1, P2, C und D gemeldet. Die Netze P1 und P2 werden gemeldet, da sie Stoppnetze sind und kein anderes Potential annehmen können. Die Netze C und D werden gemeldet, da sie nicht das Potential VSS annehmen können. Es wird also ein Prüfsignal erzeugt.
Eine andere Prüfanfrage könnte beispielsweise derart lauten, dass alle Netze bzw. Netzknoten ausgegeben werden sollen, die auf dem Potenzial VSS liegen können. Die entsprechende Such- bzw. Prüfanfrage könnte in einer Programmiersprache wie folgt lauten:
Das Ergebnis dieser Prüfanfrage würde lauten, dass die Netze A und B sowie P2 das Potenzial VSS aufweisen können. Das Potenzial P1 kann – wie oben aufgeführt – das Potenzial VSS nicht aufweisen, da es sich um ein Stoppnetz handelt. Entsprechend können auch die beiden Netze C und D das Potenzial VSS nicht aufweisen, da sie lediglich mit dem Potenzial VDD über das Stoppnetz P1 beaufschlagt werden.
In der 3 ist das Ausführungsbeispiel gemäß den 1 und 2 in einer abgewandelten Form dargestellt. Auch bei der elektrischen Schaltung gemäß der 3 ist dem Netz P1 das Potenzial VDD und dem Netz P2 das Potenzial VSS zugewiesen. Im Unterschied zu dem Ausführungsbeispiel gemäß den 1 und 2 handelt es sich jedoch dabei nicht um eine feste Zuweisung, so dass die beiden Netze P1 und P2 keine Stoppnetze bilden. Somit können den beiden Netzen P1 und P2 zusätzlich zu den zuvor zugeordneten Potenzialen VDD bzw. VSS auch weitere, andere Potenziale zugewiesen werden. Die Definition der Pinbelegung bzw. der Pintypen der Netze und das Kurzschließen lässt sich beispielsweise durch folgende Programmzeilen definieren:
Wird das im Zusammenhang mit den 1 und 2 erläuterte Verfahren nun hier angewandt, so wird das dem Netz P2 zugeordnete VSS über den als kurzgeschlossen behandelten Transistor NMOS5 zum Netz B und von dort über den als kurzgeschlossen behandelten Transistor NMOS4 zum Netz A gelangen. Darüber hinaus wird das Potenzial VSS über den als kurzgeschlossen behandelten Transistor NMOS2 zum Netz P1 gelangen können, da das Netz P1 kein Stoppnetz mehr bildet. Von dem Netz P1 gelangt das Potenzial VSS dann über den Transistor NMOS1 zum Netz C und über den Transistor NMOS3 von dort zum Netz D. Damit kann das Potenzial VSS somit an allen Netzen P1, P2, A, B, C und D anliegen.
In entsprechender Weise erfolgt nun auch eine Zuordnung des Potenzials VDD an die Netze A, B, C und D – wie auch schon im obigen Ausführungsbeispiel – und darüber hinaus über den Transistor NMOS5 zum Netz P2, da das Netz P2 ebenfalls kein Stoppnetz mehr bildet.
Im Ergebnis können alle Netze jeweils beide Potenziale VSS und VDD aufweisen. Es gilt also:
P1: VDD, VSS
P2: VDD, VSS
A: VDD, VSS
B: VDD, VSS
C: VDD, VSS
D: VDD, VSS
In den 4 und 5 ist eine dritte elektrische Schaltung dargestellt, anhand derer die Durchführung des Prüfverfahrens nachfolgend ebenfalls erläutert wird.
Man erkennt in der 4 einen „kleinen” n-Kanal MOS-Feldeffekttransistor NMOS SMALL, der mit seinem einen Schaltstrecken-Anschluss – dem Source-Anschluss – mit dem Netz P5 verbunden ist. An dem Netz P5 liegt das Potential VSS an. Das Gate des Transistors NMOS SMALL liegt an P4 mit dem Potential VINT. Der andere Schaltstrecken-Anschluss – der Drain-Anschluss – des Transistors NMOS SMALL steht mit einem Schaltstrecken-Anschluss – dem Drain-Anschluss – eines „kleinen” p-Kanal MOS-Feldeffekttransistors PMOS SMALL in Verbindung. Der andere Schaltstrecken-Anschluss – der Source-Anschluss – des Transistor PMOS SMALL ist mit einem Netz P2 verbunden, an dem das Potential VINT anliegt.
Der Gate-Anschluss des Transistors PMOS SMALL ist über einen Widerstand R mit einem Schaltstreckenanschluss eines „großen” p-Kanal MOS-Feldeffekttransistor Transistors PMOS BIG vebunden, dessen anderer Schaltstreckenanschluss mit dem Netz P1 in Verbindung steht. Der Gate-Anschluss des Transistors PMOS BIG ist mit einem Netz P3 vebunden, das mit dem Potential VSS beaufschlagt ist.
Bei den Netzen P1, P2, P3, P4 und P5 handelt es sich um Stoppnetze, die ausschließlich das ihnen zugewiesenen Potential aufweisen können.
Alle Widerstände der elektrischen Schaltung, die einen Widerstandswert größer als 500 Ω aufweisen, sollen als nichtleitend angesehen werden, wohingegen alle übrigen Widerstände mit einem Widerstandswert kleiner als oder gleich 500 Ω ideal bzw. verlustfrei leitend sein sollen. Demgemäß wird der Widerstand R als kurzgeschlossen behandelt.
Die entsprechende Zuordnung der Potenziale für die Netze P1, P2, P3 P4 und P5 sowie die Definition des elektrischen Verhaltens der Komponenten wird beispielsweise mit folgenden Programmierregeln erreicht:
Die in den 4 und 5 gezeigte Schaltung soll nun dahingehend überprüft werden, ob bei dem kleinen p-Kanal-Transistor PMOS SMALL eine zu hohe Spannung auftreten kann. Bei dem p-Kanal-Transistor PMOS SMALL handelt es sich um einen Transistor, bei dem zwischen dem Gateanschluss und dem Source- bzw. Drain-Anschluss keine Spannung anliegen darf, die größer als VINT ist. Gemäß der oben genannten Definition beträgt die Spannung VINT = 2 Volt.
Zur Durchführung der Prüfung muss zuerst festgestellt werden, welchen Netzknoten bzw. welchen Netzen der elektrischen Schaltung welche Potenziale bzw. Zustände zugeordnet werden müssen. Hierzu wird wie folgt vorgegangen:
Zunächst wird festgestellt, dass es sich bei dem Netz P2 um ein Stoppnetz handelt, so dass dieses Netz P2 lediglich das Potenzial VINT aufweisen kann. Das Potenzial VINT kann jedoch über den Transistor PMOS SMALL, der bezüglich seiner Schaltstrecke bzw. seines Source-Drain-Anschlusspaares als kurzgeschlossen zu behandeln ist, zu dem Netz A gelangen. Darüber hinaus ist dem Netz A auch das Potenzial VSS zuzuordnen, da auch der Transistor NMOS SMALL bezüglich seiner Schaltstrecke bzw. seines Source-Drain-Anschlusspaares als kurzgeschlossen anzusehen ist.
Das Potenzial VPP am Netz P1 gelangt über den Transistor PMOS BIG, der bezüglich seiner Schaltstrecke bzw. seines Source-Drain-Anschlusspaares als kurzgeschlossen zu behandeln ist, zu dem Netz B. Da der Widerstand R lediglich einen Widerstandswert von R = 100 Ω aufweist, ist dieser Widerstand gemäß der oben genannten Regel als kurzgeschlossen anzusehen; damit ist das Potenzial VPP ebenfalls dem Netz C und damit dem Gate-Anschluss des Transistors PMOS SMALL zuzuordnen.
Es bildet sich somit eine Zuordnung der Potenziale, wie sie in der 5 dargestellt ist.
Somit ist festzustellen, dass an dem Netz A und damit an dem Drain-Anschluss des Transistors PMOS SMALL die Potenziale VSS und VINT auftreten können und an dem Netz C und damit an dem Gate-Anschluss des Transistors PMOS SMALL das Potenzial VPP auftreten kann.
Die elektrische Schaltung soll nun dahingehend überprüft werden, ob bei dem „kleinen” p-Kanal-Transistor PMOS SMALL eine Gate-Source-Spannung oder eine Gate-Drain-Spannung anliegt, die größer als VINT ist. Eine solche Prüfanfrage kann beispielsweise wie folgt aussehen:
Gemäß dieser Prüfabfrage wird geprüft, ob es „kleine” MOS-Feldtransistoren gibt, bei denen zwischen dem Gate-Anschluss und dem Source- bzw. Drain-Anschluss eine Spannung anliegt, die die Spannungsgrenze von VINT = 2 V überschreitet.
Die Lösung dieser Prüfanfrage lässt sich der 5 unmittelbar entnehmen; denn in der 5 ist gezeigt, dass zwischen dem Drain-Anschluss und dem Gate-Anschluss des kleinen p-Kanal-Transistors PMOS SMALL eine Gate-Drain-Spannung Ugd von Ugd = VPP – VSS = 3 Volt und Ugd = VPP – VINT = 1 Volt anliegen kann.
Falls der Gate-Anschluss mit dem Potenzial VPP beaufschlagt ist, kann sich also zwischen dem Gate-Anschluss und dem Drain-Anschluss eine Spannungsdifferenz von Ugd = 3 V > 2 V bilden. Die vorgegebene Grenzspannung bzw. maximale Spannungsdifferenz von Ugd = VINT = 2 V wird somit deutlich überschritten.
Als Ergebnis der genannten Prüfanfrage würde somit der kleine p-Kanal-Transistor PMOS SMALL gemeldet werden. Die elektrische Schaltung gemäß den 4 und 5 ist also nicht ausreichend dimensioniert. Anstelle des kleinen p-Kanal-Transistors PMOS SMALL wäre ein „großer” p-Kanal-Transistor PMOS BIG einzusetzen, da bei einem MOS-Transistor der Typs „BIG” eine Spannungsdifferenz von VDD zwischen Gate- und Source- bzw. Gate- und Drain-Anschluss unkritisch wäre.
Anstelle dessen könnte die elektrische Schaltung gemäß den 4 und 5 auch anders modifiziert werden, indem beispielsweise der Widerstandswert des Widerstands R erhöht wird. Würde nämlich der Widerstandswert des Widerstands R einen Wert größer als 500 Ω aufweisen, so würde das Potenzial VPP über diesen Widerstand R nicht zum Gate-Anschluss des kleinen p-Kanal-Transistor PMOS SMALL „propagiert” werden können, so dass an dem Transistor keine Überspannung auftreten würde. Der Transistor würde dann nicht gemeldet werden.
Das beschriebene Prüfverfahren kann darüber hinaus auch weitere Parameter der elektrischen Schaltung berücksichtigen. So kann beispielsweise eine Abfrage, ob an einem Transistor eine vorgegebene Grenzspannung überschritten wird, darüber hinaus mit geometrischen Parametern des Transistors verbunden werden. Beispielsweise können alle diejenigen „kleinen” p-Kanal-Transistoren mittels des beschriebenen Prüfverfahrens aufgefunden werden, bei denen zwischen dem Source-Anschluss und dem Drain-Anschluss eine Spannungsdifferenz anliegt die größer als VINT ist und deren Gate-Länge kleiner als 280 nm ist. Eine entsprechende Prüfanfrage könnte beispielsweise wie folgt lauten:
Im Ergebnis kann somit mit dem beschriebenen Verfahren eine vollständige Überprüfung elektrischer Schaltungen in sehr einfacher Weise erreicht werden, ohne dass es einer vollständigen elektrischen Simulation der Schaltung bedarf. Zusammengefasst weist das beschriebene beispielhafte Verfahren folgende Merkmale auf:

1. Jedem Pin oder Netz bzw. Netzknoten kann eine Eigenschaft oder ein Potenzial bzw. eine Spannung zugeordnet werden. Beispielsweise kann einem Pin-Anschluss bzw. einem Netz das Potenzial VINT oder 1,8 V zugewiesen werden.
2. Komponenten der elektrischen Schaltung können abhängig vom Typ (z. B. Transistormodell, Widerstandswert) als „leitend” oder als „nichtleitend” behandelt werden.
3. Netze bzw. Netzknoten können derart definiert werden, dass sie eine feste Spannung aufweisen und niemals einen anderen Wert annehmen können. Derartige Netze werden als Stoppnetze bezeichnet. Somit dürfen über diese Stoppnetze keine Spannungen oder anderen Eigenschaften auf andere Netze „propagiert” bzw. übertragen werden.
3.a) Anschließend werden alle Netzeigenschaften über alle leitenden Elemente, also über als kurzgeschlossen zu behandelnden Anschlusspaare der Komponenten, kopiert bzw. propagiert.
4. Nach Abschluss der Zuordnung der elektrischen Zustandsgrößen an die Netze der elektrischen Schaltung werden Prüfanfragen formuliert, die unter Anwendung der obigen Definitionen jede beliebige Komponente der elektrischen Schaltung oder jedes Netz bzw. Pin auf vorgegebene Eigenschaften überprüft. Eine Prüfanfrage kann beispielsweise lauten: „ Melde Dünnoxidtransistoren, deren Spannung zwischen Gate- und Source-Anschluss größer als VINT ist.” (obiges Beispiel 3) oder „Melde alle Netze, die VINT-Potenzial annehmen können”. Ebenso können Regeln und Prüfanfragen formuliert werden, bei denen sonstige Parameter der Komponenten – beispielsweise die Gate-Länge oder andere geometrische Größen – berücksichtigt werden (vgl. letztes obiges Beispiel).

Die Prüfregeln können darüber hinaus auch kombiniert werden, und die Ergebnisse jeder Prüfanfrage können weiterverarbeitet werden: Beispielsweise kann eine Prüfanfrage lauten: „Bilde die Summe aller Gate-Flächen von allen n-MOS-Transistoren, deren Gate-Substrat-Spannung zwischen Versorgungsspannung VPP und Masse (GND) liegt.
Das beschriebene Verfahren ermöglicht die Prüfung einer elektrischen Schaltung sowohl in flachen als auch in hierarchischen Schaltungen bzw. Netzlisten. Dabei werden Spannungen und/oder andere Netzeigenschaften statisch über die Komponenten der elektrischen Schaltung weitergereicht bzw. „propagiert”. Über „Stoppnetze” werden dabei keine Spannungen oder Netzeigenschaften weitergeleitet.

Claims

Verfahren zum Erzeugen eines Prüfsignals, das angibt, dass bei einer elektrischen Schaltung ein vorgegebener, zumindest durch eine elektrische Zustandsgröße definierter Schaltungszustand eintreten kann, bei dem – alle elektrischen Komponenten der elektrischen Schaltung komponentenindividuell bezüglich jedes Anschlusspaars der Komponente entweder als kurzgeschlossen oder als nichtleitend behandelt werden, – zumindest einem Netzknoten oder einem Anschlusspin der elektrischen Schaltung eine elektrische Zustandsgröße zugewiesen oder unter Bildung eines Stoppnetzes fest zugewiesen wird, – jedem Netzknoten und jedem Anschlusspin mit Ausnahme der Stoppnetze alle elektrischen Zustandsgrößen derjenigen Netzknoten und Anschlusspins zugeordnet werden, mit denen der jeweilige Netzknoten bzw. der jeweilige Anschlusspin über die als kurzgeschlossen zu behandelnden Anschlusspaare der Komponenten verbunden ist, und – zumindest anhand der zugeordneten Zustandsgrößen festgestellt wird, ob der vorgegebene Schaltungszustand auftreten kann.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als elektrische Zustandsgrößen Spannungspotentiale oder logische Zustände herangezogen werden.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass alle Transistoren der elektrischen Schaltung zumindest eines vorgegebenen Transistortyps bezüglich ihrer Schaltstrecke als kurzgeschlossen behandelt werden.
Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass alle Widerstände der elektrischen Schaltung mit einem Widerstandswert unter einem vorgegebenen Grenzwert als kurzgeschlossen und alle Widerstände mit einem Widerstandswert über dem vorgegebenen Grenzwert als nichtleitend behandelt werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als vorgegebener Schaltungszustand ein für die Schaltung kritischer Schaltungszustand gewählt wird und das Verfahren für den kritischen, insbesondere für mehrere kritische Schaltzustände, Schaltungszustand durchgeführt wird.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Prüfsignal erzeugt wird, wenn zumindest ein vorgegebener Netzknoten oder zumindest ein vorgegebener Anschlusspin ein vorgegebenes Grenzspannungspotential erreicht oder unter- oder überschreitet oder einen vorgegebenen logischen Zustand erreicht.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Prüfsignal erzeugt wird, wenn an zumindest einer vorgegebenen Komponente der elektrischen Schaltung eine Spannung anliegt, die eine für die Komponente vorgegebene Grenzspannung erreicht oder unter- oder überschreitet.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Prüfsignal erzeugt wird, wenn an zumindest einer Komponente einer vorgegebenen Komponentengruppe oder einer vorgegebenen Komponentenart eine Spannung anliegt, die eine für die Komponentengruppe oder die Komponentenart vorgegebene Grenzspannung erreicht oder unter- oder überschreitet.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass als das Prüfsignal ein Signal erzeugt wird, das alle Komponenten der vorgegebenen Komponentengruppe oder der vorgegebenen Komponentenart identifiziert, die die vorgegebene Grenzspannung erreichen oder unter- oder überschreiten.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren mit Hilfe einer Datenverarbeitungsanlage durchgeführt wird, in die die Schaltungsstruktur der elektrischen Schaltung eingegeben ist.
Einrichtung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, mit – einem Speicher, in der die Schaltungsstruktur der elektrischen Schaltung abgespeichert ist, und – einer Rechnereinrichtung, die – alle elektrischen Komponenten der elektrischen Schaltung komponentenindividuell bezüglich jedes Anschlusspaars der Komponente entweder als kurzgeschlossen oder als nichtleitend behandelt, – zumindest einem Netzknoten oder einem Anschlusspin der elektrischen Schaltung eine elektrische Zustandsgröße zuweist oder fest unter Bildung eines Stoppnetzes zuweist, – jedem Netzknoten und jedem Anschlusspin mit Ausnahme der Stoppnetze alle elektrischen Zustandsgrößen derjenigen Netzknoten und Anschlusspins zuordnet, mit denen der jeweilige Netzknoten oder der jeweilige Anschlusspin über die als kurzgeschlossen zu behandelnden Anschlusspaare der Komponenten verbunden sind, und – zumindest anhand der zugeordneten Zustandsgrößen feststellt, ob der vorgegebene Schaltungszustand auftreten kann.
Einrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Rechnereinrichtung als elektrische Zustände Spannungspotentiale oder logische Zustände heranzieht.