DE10336747A1 - Halbleiterbauelementanordnung mit einer Nanopartikel aufweisenden Isolationsschicht - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Halbleiteranordnung, die eine Schichtstruktur mit wenigstens einem Halbleiterchip (12), einem Träger (22) für den Halbleiterchip (12) und eine elektrisch isolierende Isolationsschicht (32) aufweist, wobei die Isolationsschicht (32) Nanopartikel aus einem elektrisch isolierenden Material umfasst.

Description

  • Die vorliegende Erfindung betrifft eine Halbleiterbauelementanordnung gemäß den Merkmalen des Oberbegriffs des Anspruchs 1.
  • Derartige Halbleiterbauelementanordnungen mit wenigstens einem Halbleiterchip und wenigstens einer Isolationsschicht sind in einer Vielzahl unterschiedlicher konkreter Ausgestaltungen bekannt.
  • 1 zeigt beispielhaft für eine solche Halbleiterbauelementanordnung einen in einem Gehäuse des Typs TO-220 integrierten Leistungstransistor. Das Bauelement umfasst einen Transistorchip 11, dessen Rückseite den Drain-Anschluss des Transistors bildet und an dessen Vorderseite Anschlussbereiche 11A, 11B für den Gate-Anschluss und den Source-Anschluss des Bauelements vorhanden sind. Der Chip 11 ist mit seiner Rückseite auf einen Träger 21, dem sogenannten Leadframe, aufgebracht und elektrisch leitend mit diesem, beispielsweise durch Löten oder Kleben, verbunden. Der Chip 11 ist von einem isolierenden Gehäuse 41 umgeben, aus dem drei Anschlussbeine 21', 51, 52 herausragen, die die externen Anschlüsse des Bauelements zum Befestigen auf einer (nicht dargestellten) Platine bilden. Eines 21' der Anschlussbeine bildet den Drain-Anschluss und ist einstückig an dem Leadframe 21 angeformt. Die beiden anderen Anschlussbeine 51, 52 sind jeweils mittels Bonddrähten 53, 54 an den Gate- bzw. Source-Anschlussbereich 11A, 11B des Chips 11 angeschlossen.
  • Eine Wärmeableitung kann bei dem dargestellten Bauelement dadurch erfolgen, dass eine dem Chip 11 abgewandte Seite des Trägers 21 an einem Kühlkörper 60, der in 1 nur gestrichelt dargestellt ist, befestigt wird. Um bei einem sogenann ten "Fullpak-Gehäuse" zu vermeiden, dass dieser Kühlkörper 61 elektrisch leitend mit dem Chip 11 verbunden ist und somit auf Drain-Potential liegt, ist es bekannt, eine Isolationsschicht 31 auf die dem Chip 11 abgewandte Seite des Leadframe 21 zumindest in den Bereichen aufzubringen, die mit dem Kühlkörper 61 in Kontakt gebracht werden sollen.
  • Diese Isolationsschicht 31 muss eine gute Wärmeleitfähigkeit bei einer ausreichenden mechanischen Belastbarkeit bieten, wobei die mechanische Belastbarkeit so hoch sein muss, dass die Gefahr einer Beschädigung, beispielsweise eines Verkratzens, der Isolationsschicht bei herkömmlicher Handhabung des Bauelements weitgehend vermieden wird.
  • Als Material für die Isolationsschicht 31 wird bisher beispielsweise dasselbe Material verwendet, das auch zum Umpressen des Chips 11 und der Anschlussbeine 21', 51, 52 zur Bildung des Gehäuses verwendet wird. Eine solche Pressmasse umfasst beispielsweise einen Anteil von etwa 20% eines Epoxidharzes in dem Partikel eines isolierenden Materials enthalten sind, die etwa 80% des Volumens der Isolationsschicht ausmachen. Der Durchmesser der Isolationspartikel beträgt etwa 5-50 μm, wobei eine solche Isolationsschicht zur Gewährleistung einer ausreichenden mechanischen Festigkeit eine Dicke von etwa 0,5 mm aufweist.
  • Es ist selbstverständlich, dass eine zunehmende Dicke dieser Isolationsschicht einerseits zur Steigerung der mechanischen Festigkeit beiträgt, andererseits jedoch den Wärmewiderstand erhöht, und damit die Wärmeableitung verschlechtert.
  • Ziel der vorliegenden Erfindung ist es, eine Halbleiterbauelementanordnung mit wenigstens einem Halbleiterchip, einem Träger und einer Isolationsschicht, die eine verbesserte mechanische Festigkeit bei einer verringerten Dicke aufweist, zur Verfügung zu stellen.
  • Dieses Ziel wird durch eine Halbleiterbauelementanordnung gemäß der Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Eine solche Halbleiterbauelementanordnung umfasst eine Schichtstruktur mit wenigstens einem Halbleiterchip, einem Träger, für den Halbleiterchip und eine elektrisch isolierenden Isolationsschicht, die Nanopartikel aus einem elektrisch isolierenden Material umfasst.
  • Derartige Isolationsschichten mit Nanopartikeln zeichnen sich durch eine hohe mechanische Festigkeit bei einer geringen Schichtdicke aus.
  • Nanopartikel enthaltende Schichten sind grundsätzlich bekannt und beispielsweise beschrieben in König, Ulf: "Nanostrukturen: Konzepte zur Resourcenschonung im Auto", 2. IIR-Fachkonferenz Aktuelle Anwendungen der Nanotechnologie, 17.-18. Sept. 2002, Köln oder in Götzen, Rainer; Reinhardt, Andrea: "Rapid Micro Product Development RMPD Schlüsseltechnologie für den Aufbau- und Verbindungstechnik von Mikrosystemen". Für die Anwendung in Halbleiterbauelementanordnungen können Nanopartikel enthaltende Isolationsschichten, die im Folgenden als "Nano-Isolationsschichten" bezeichnet werden, grundsätzlich dieselben Isolationsstoffe wie herkömmliche Isolationsschichten umfassen, wobei die Partikelgröße der Nano-Isolationsschichten kleiner als die herkömmlicher Isolationsschichten ist, woraus die erhöhte mechanische Belastbarkeit dieser Nano-Isolationsschichten resultiert. Der Partikeldurchmesser liegt vorzugsweise im Bereich zwischen 10 nm und 100nm, idealerweise zwischen 50nm und 100nm. Als Matrixmaterial, in dem die isolierenden Partikel eingebettet sind, kann wie bei herkömmlichen Isolationsschichten ein Epoxidharz dienen. Der Volumenanteil der Nanopartikel an dem Gesamtvolumen beträgt vorzugsweise zwischen 70% und 90%.
  • Eine solche Nano-Isolationsschicht bietet bereits bei Schichtdicken von etwa 0,1 mm eine mechanische Festigkeit, wie eine herkömmliche, oben erläuterte Isolationsschicht mit einer Schichtdicke von 0,5mm. Aus der reduzierten Dicke der Nano-Isolationsschicht resultiert jedoch ein deutlich reduzierter Wärmewiderstand der Isolationsschicht und damit eine deutlich verbesserte Wärmeableitung. Es sei darauf hingewiesen, dass aus der Reduzierung der Dicke der Nano-Isolationsschicht gegenüber der herkömmlichen Isolationsschicht eine verringerte elektrische Spannungsfestigkeit der Nano-Schicht resultiert, dass diese verringerte Spannungsfestigkeit für übliche Anwendungen solcher Isolationsschichten jedoch ausreichend ist. So beträgt die Spannungsfestigkeit einer Nano-Partikel aus Siliziumdioxid enthaltenden Nano-Schicht einer Dicke von 0,1mm beträgt etwa 3kV, was für viele Bauelemente ausreichend ist. Höhere Spannungsfertigkeiten können selbstverständlich durch Erhöhen der Schichtdicke erreicht werden.
  • Anders als bisher in Halbleiterbauelementanordnungen verwendete Isolationsschichten lassen sich Nano-Isolationsschichten mittels Spritzen, Streichen, Eintauchen oder Spinning auf die zu isolierenden Oberflächen aufbringen und damit einfach verarbeiten.
  • Solche Nano-Isolationsschichten sind anstelle beliebiger bisher verwendeter Isolationsschichten in Halbleiterbauelementanordnungen bzw. Halbleitermodulen einsetzbar.
  • Die Nanopartikel, die die elektrisch isolierenden Eigenschaften der Nano-Isolationsschicht bestimmen, bestehen vorzugsweise aus einem Halbleiteroxid, wie beispielsweise Siliziumdioxid, einem Metalloxid, wie beispielsweise Zinkoxid, Eisenoxid oder Kupferoxid, oder einer elektrisch isolierenden Keramik. Wesentlich für diese Nanopartikel ist, dass sie gute elektrische Isolationseigenschaften, also einen hohen elekt rischen Widerstand, und gute Wärmeleiteigenschaften, also einen niedrigen Wärmewiderstand, aufweisen.
  • Hinsichtlich der Anordnung der Isolationsschicht bezogen auf den wenigstens einen Halbleiterchip und den wenigstens einen Träger sind beliebige Konstellationen denkbar, von denen einige nachfolgend erläutert werden.
  • Bei einer Ausführungsform der Erfindung ist vorgesehen, dass der wenigstens eine Halbleiterchip auf den Träger aufgebracht ist und dass die Isolationsschicht auf eine dem Halbleiterchip abgewandte Seite des Trägers aufgebracht ist, um dadurch den Träger elektrisch isoliert beispielsweise auf einen Kühlkörper aufbringen zu können.
  • Bei einer weiteren Ausführungsform ist vorgesehen, dass die Anordnung einen zweiten Träger aufweist, der sich an die Isolationsschicht anschließt.
  • Eine solche Anordnung mit einem ersten Träger, einer Nano-Isolationsschicht und einem zweiten Träger kann als Ersatz für herkömmliche sogenannte DCB-Substrate dienen, die üblicherweise eine Kupferschicht als ersten Träger, eine Keramikschicht als Isolationsschicht und eine Kupferplatte als zweiten Träger umfassen, wobei die erste Trägerschicht so strukturiert sein kann, dass sie mehrere Inseln aufweist, auf denen jeweils Halbleiterchips angeordnet werden können, wobei Chips auf unterschiedlichen Inseln gegeneinander isoliert sind. Die Kupferplatte bei solchen herkömmlichen Substraten dient der Wärmeableitung.
  • Zur Herstellung eines solchen DCB-Substrat-Ersatzes unter Verwendung einer Nano-Isolationsschicht besteht die Möglichkeit, eine Trägerschicht, beispielsweise aus Kupfer, bereitzustellen, auf diese Trägerschicht die Nano-Isolationsschicht, beispielsweise durch Bestreichen oder ein Spinning-Verfahren, aufzubringen und auf die Nano- Isolationsschicht eine lötbare Schicht, beispielsweise eine Kupferschicht, stromlos abzuscheiden. Diese lötbare Schicht kann mittels herkömmlicher Phototechniken strukturiert werden. Ein solcher DCB-Substrat-Ersatz ist im Vergleich zu einem herkömmlichen DCB-Substrat kostengünstiger herstellbar. Die thermische Leitfähigkeit der Keramikschicht bei herkömmlichen Substraten ist zwar geringer als die thermische Leitfähigkeit einer Nano-Isolationsschicht, was allerdings dadurch ausgeglichen wird, dass die Nano-Schicht dünner als die herkömmliche Isolationsschicht ausgebildet werden kann.
  • Nano-Isolationsschichten sind auch bei Chip-on-Chip-Anordnungen einsetzbar, die einen ersten und einen zweiten Halbleiterchip aufweisen, die übereinander angeordnet und durch eine Isolationsschicht voneinander getrennt sind. Sowohl zwischen den beiden Halbleiterchips als auch zwischen einem der Halbleiterchips und einem Träger, auf dem die Anordnung mit den beiden Chips sitzt, kann eine Nano-Isolationsschicht als Isolationsschicht verwendet werden.
  • Ein weiterer Aspekt der Erfindung betrifft die Verwendung einer Nano-Isolationsschicht, die elektrisch isolierende Nanopartikel enthält in einer Halbleiterbauelementanordnung, die wenigstens einen Halbleiterchip aufweist. Die Nanopartikel weisen dabei vorzugsweise einen Durchmesser zwischen 10nm und 100nm, idealerweise zwischen 50nm und 100nm auf und bestehen vorzugsweise aus wenigstens einem der folgenden Materialien: einem Halbleiteroxid, einem Metalloxid oder einer Keramik.
  • Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert.
  • 1 zeigt ein in einem TO-Gehäuse integriertes Halbleiterbauelement mit einer auf einen Leadframe aufgebrachten Isolationsschicht.
  • 2 zeigt eine Halbleiterbauelementanordnung mit einem auf einem Träger aufgebrachten Halbleiterchip und einem mittels einer Nano-Isolationsschicht gegenüber dem Träger isolierten Kühlkörper.
  • 3 zeigt eine Halbleiterbauelementanordnung mit zwei Halbleiterchips, die auf jeweils einem ersten Träger angeordnet sind, die mittels einer Nano-Isolationsschicht elektrisch gegenüber einem weiteren Träger isoliert sind.
  • 4 zeigt eine als Chip-on-Chip-Anordnung ausgebildete Halbleiteranordnung.
  • 5 zeigt eine Anordnung mit zwei beabstandet zueinander auf einem Träger angeordnete und gegenüber dem Träger isolierte Halbleiterchips.
  • In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • Bezugnehmend auf die bereits eingangs erläuterte 1 ist eine Nano-Isolationsschicht anstelle einer herkömmlichen Isolationsschicht auf der dem Halbleiterchip 11 abgewandten Seite des Leadframe 21 eines TO-Gehäuses einsetzbar. Diese Nano-Isolationsschicht 31 weist beispielsweise eine Dicke von d = 0,1nm auf und umfasst elektrisch isolierende Nanopartikel mit einem Durchmesser zwischen 10nm und 100nm, vorzugsweise zwischen 50nm und 100nm. Die Nanopartikel bestehen beispielsweise aus einem Halbleiteroxid, beispielsweise S:O2, einem Eisenoxid oder einer Keramik.
  • 2 zeigt eine weitere Halbleiteranordnung mit einer Nano-Isolationsschicht 32. Diese Halbleiteranordnung umfasst einen Halbleiterchip 12, der auf einem Träger 22 aufgebracht ist. Die Anordnung mit dem Halbleiterchip 12 und dem Träger 22 ist zur Wärmeableitung auf einem Kühlkörper 61 angeordnet, wobei die Nano-Isolationsschicht 32 zwischen dem Träger 22, beispielsweise einem Leadframe, und dem Kühlkörper 61 angeordnet ist. Der Halbleiterchip 12 ist vorzugsweise elektrisch leitend mit dem Träger 22, beispielsweise durch Löten oder Verkleben, verbunden, so dass sich der Träger 22 auf dem selben Potential wie der Halbleiterchip 12 an der dem Träger 22 zugewandten Seite befindet. Die Isolationsschicht 32 verhindert, dass auch der Kühlkörper 61 auf diesem Potential liegt.
  • 3 zeigt eine weitere Halbleiteranordnung mit einer Nano-Isolationsschicht 33, wobei diese Isolationsschicht 33 in dem Ausführungsbeispiel zwischen zwei Trägerschichten 23A, 23B, 24 angeordnet ist. Diese Anordnung mit den zwei Trägerschichten 23A, 23B bzw. 24 und der dazwischenliegenden Nano-Isolationsschicht 33 erfüllt die Funktion eines herkömmlichen DCB-Substrats, ist im Gegensatz zu einem DCB-Substrat jedoch kostengünstiger herstellbar. Die Trägerschicht 24, die sich in noch erläuterter Weise auf zwei Halbleiterchips 13A, 13B abgewandten Seite des Substrates befindet, ist beispielsweise als Kupferplatte ausgebildet und sorgt für eine gute Wärmeableitung. Diese Trägerplatte 24 ist in nicht näher dargestellter Weise beispielsweise auf einem Kühlkörper befestigbar. Auf dieser Trägerplatte 24 befindet sich die Nano-Isolationsschicht 33, die beispielsweise durch Bestreichen, Aufsprühen oder durch ein Spinning-Verfahren auf den Träger 24 aufgebracht ist. Außerdem besteht auch die Möglichkeit, die Platte 24 durch Eintauchen in ein Bad aus Nano-Isolationsmaterial zu beschichten. Oberhalb der Nano-Isolationsschicht 33 ist die weitere Trägerschicht 23A, 23B, die beispielsweise ebenfalls als Kupferschicht ausgebildet ist, aufgebracht. Diese weitere Trägerschicht 23A, 23B kann beispielsweise stromlos auf der Nano-Isolationsschicht 33 abgeschieden werden. In dem dargestellten Beispiel ist diese Trägerschicht 23A, 23B so strukturiert, dass sie zwei voneinander getrennte inselartige Abschnitte 23A, 23B aufweist, auf denen jeweils Halbleiterchips 13A, 13B, beispielsweise durch Löten oder Verkleben befestigt sind.
  • Die Strukturierung der auf die Nano-Isolationsschicht aufgebrachten Trägerschicht 23A, 23B, die üblicherweise wesentlich dünner als die weitere Trägerschicht 24 ist, kann mittels herkömmlicher Ätzverfahren unter Verwendung von Fotomasken erfolgen.
  • Die auf den einzelnen Inseln 23A, 23B der Trägerschicht angeordneten Halbleiterchips 13A, 13B sind grundsätzlich elektrisch gegeneinander isoliert und nutzen zur Wärmeableitung dieselbe Grundplatte 24. Selbstverständlich können diese Halbleiterchips 13A, 13B in herkömmlicher Weise durch Bonddrähte oder andere Verdrahtungstechniken elektrisch miteinander verbunden werden.
  • 4 zeigt eine Halbleiteranordnung in Chip-on-Chip-Technologie mit zwei Halbleiterchips 15, 16, die übereinander angeordnet sind, wobei zwischen den beiden Halbleiterchips 15, 16 eine Nano-Isolationsschicht 34 angeordnet ist. Die Anordnung mit den beiden Halbleiterchips 15, 16 und der Nano-Isolationsschicht 34 ist auf einen Träger 25 aufgebracht, wobei zwischen dem dem Träger 25 zugewandten Halbleiterchip 16 und dem Träger 25 eine weitere Nano-Isolationsschicht 35 angeordnet ist.
  • Die beiden Halbleiterchips 15, 16 bei der Anordnung gem. 4 sind elektrisch gegeneinander isoliert, können über herkömmliche Bonddrähte oder andere Verdrahtungstechniken jedoch elektrisch miteinander verbunden werden. Bei dem dargestellten Ausführungsbeispiel ist der untere 14 der beiden Halbleiterchips 15, 16 flächenmäßig größer als der obere 15 der beiden Halbleiterchips 15, 16 ausgebildet, so dass Kontakte 16' des unteren Halbleiterchips 16 in den nicht von dem oberen Halbleiterchip 15 überdeckten Bereich freiliegen können.
  • 5 zeigt eine weitere Halbleiteranordnung mit zwei Halbleiterchips 17, 18, die auf einem gemeinsamen Träger 26 angeordnet sind. Zwischen jedem der Halbleiterchips 17, 18 und dem Träger 26 ist eine Nano-Isolationsschicht 37, 38 angeordnet, um die Halbleiterchips 17, 18 elektrisch gegenüber dem Träger 26 zu isolieren.
  • Zusammenfassend besteht der wesentliche Aspekt der vorliegenden Erfindung darin, eine Nano-Isolationsschicht anstelle herkömmlicher Isolationsschichten in Halbleiteranordnungen, die wenigstens einen Halbleiterchip umfassen, zu verwenden.
    • 11, 12, 13A, 13B, 15, 17, 18
    Halbleiterchip
    41
    Gehäuse
    31, 32, 33, 34, 35, 37, 38
    Isolationsschicht
    21, 22, 23A, 23B, 25, 26
    Träger
    60, 61
    Kühlkörper
    53, 54
    Bonddraht
    21', 51, 52
    Anschlussbein
    11A
    Source-Anschlussfläche
    11B
    Gate-Anschlussfläche

Claims (13)

  1. Halbleiterbauelementanordnung, die eine Schichtstruktur mit wenigstens einem Halbleiterchip (11; 12; 13A, 13B; 15, 16; 17, 18), einem Träger (21; 22; 23A, 23B, 25, 26) für den wenigstens einen Halbleiterchip und einer elektrisch isolierenden Isolationsschicht (31; 32; 33; 34, 35; 37, 38), dadurch gekennzeichnet, dass die Isolationsschicht Nanopartikel aus einem elektrisch isolierenden Material umfasst.
  2. Halbleiterbauelementanordnung nach Anspruch 1, bei dem die Nanopartikel aus wenigstens einem der folgenden Materialien bestehen: einem Halbleiteroxid, einem Metalloxid, einer Keramik.
  3. Halbleiterbauelementanordnung nach Anspruch 1 oder 2, bei der der Durchmesser der Nanopartikel zwischen 10 nm und 100nm, vorzugsweise zwischen 50nm und 100nm beträgt.
  4. Halbleiterbauelementanordnung, bei der der wenigstens eine Halbleiterchip (11; 12; 13A, 13B) auf den Träger (21; 22; 23A, 23B) aufgebracht ist und bei der die Isolationsschicht (31; 32; 33) auf eine dem Halbleiterchip (11; 12) abgewandte Seite des Trägers (21; 22) aufgebracht ist.
  5. Halbleiterbauelementanordnung nach Anspruch 4, die einen Kühlkörper (60; 61) aufweist, der sich an die Isolationsschicht (31; 32) anschließt.
  6. Halbleiterbauelementanordnung nach Anspruch 4, die einen zweiten Träger (24) aufweist, der sich an die Isolationsschicht (33) anschließt.
  7. Halbleiterbauelementanordnung nach einem der Ansprüche 1 bis 3, die einen ersten und einen zweiten Halbleiterchip (15, 16) aufweist, die übereinander angeordnet und durch eine ers te Isolationsschicht (34) voneinander getrennt sind und die auf einem Träger (25) angeordnet sind.
  8. Halbleiterbauelementanordnung nach Anspruch 7, bei der eine zweite Isolationsschicht (35) zwischen dem zweiten Halbleiterchip (16) und dem Träger (25) angeordnet ist.
  9. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die Dicke der Isolationsschicht weniger als 0,5mm, vorzugsweise weniger als 0,1 mm beträgt.
  10. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der Anteil der Nanopartikel am Volumen der Isolationsschicht zwischen 70% und 90% beträgt.
  11. Verwendung einer Isolationsschicht, die elektrisch isolierende Nanopartikel enthält in einer Halbleiterbauelementanordnung, die wenigstens einen Halbleiterchip aufweist.
  12. Verwendung nach Anspruch 11, bei der die Nanopartikel aus wenigstens einem der folgenden Materialien bestehen: einem Halbleiteroxid, einem Metalloxid, einer Keramik.
  13. Verwendung nach Anspruch 11 oder 12, bei der die Nanopartikel aus der Durchmesser der Nanopartikel zwischen 10nm und 100nm, vorzugsweise zwischen 50nm und 100nm beträgt.
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