DE10325287A1

DE10325287A1 - Scrambler, De-Scrambler und sich darauf beziehendes Verfahren

Info

Publication number: DE10325287A1
Application number: DE10325287A
Authority: DE
Inventors: Kehshehn Lu
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2003-01-06
Filing date: 2003-06-04
Publication date: 2004-07-22
Anticipated expiration: 2023-06-05
Also published as: CN2722510Y; US20040130466A1; GB2397002B; GB0312835D0; CN1218526C; DE10325287B4; GB2397002A; CN1450745A; TW200412748A; US6765506B1

Abstract

Ein Scrambler (20, 30) umfasst ein lineares Schieberegister (22) mit einer Logik (26a, 36'), die geeignet ist, eine Scramblingsequenz entsprechend einer bestimmten Generatorsequenz zu generieren, eine Mehrzahl von Logikgattern (26b, 36), die eine parallele Eingabe an das Schieberegister (22) erlauben, und einen Multiplexer (28, 32, 32', 34) um Eingänge des Schieberegisters (22) umzuschalten. Der Multiplexer (28, 32, 32', 34) schaltet die Eingänge so, dass das Schieberegister (22) mit einem bestimmten Anfangswert geladen werden kann und um ein Bit oder eine bestimmte Anzahl von Bits durch die Generatorsequenz geschoben werden kann.

Description

Diese Erfindung bezieht sich auf einen elektronischen Scrambler/De-Scrambler zur Erzeugung einer Scramblingsequenz nach dem Oberbegriff des Patentanspruchs 1.
Ein Scrambler/De-Scrambler ist ein Hauptelement in den meisten Kommunikationsvorrichtungen, auch in 3G-Handys, d.h. Handys der 3. Generation. Ein Scrambler kodiert Daten so, dass diese sicher übertragen werden können. Von dem Übertragungspfad der Basisstation werden kanalverschachtelte Symbole gescrambelt, bevor sie einer Teilpaket-Symbolauswahlvorrichtung zugeführt werden. Eine Quelleneinheit verwendet einen Scrambler, um Daten zu scrambeln, und überträgt die gescrambelten Daten anschließend an eine Zieleinheit, die einen ähnlichen Scrambler verwendet, um die Daten zu de-scrambeln. Der De-Scrambler muss dieselbe Scramblingsequenz generieren, wie der Scrambler. Bei der cdma2000-Anwendung wählt die Teilpaket-Symbolauswahlvorrichtung einen Anfang einer gescrambelten Sequenz aus einem Fk-Wert, wobei k der Teilpaketindex ist und der Fk-Wert in 24er-Schritten im Bereich von 72 bis 7767 liegt (d.h. 72,96...7752,7776). Nach cdma2000 hängt der Fk-Wert von einer Parameterschar ab, welche folgende Werte enthält: einen Index eines gescrambelten Teilpakets, eine Anzahl von Bits in einem Encoderpaket (eine Mehrzahl von Teilpaketen), eine Anzahl von 32-bit Walsh-Kanälen, die durch Teilpaket indiziert sind, eine Anzahl von 1,25 ms Zeitschlitzen für ein Teilpaket und eine Modulationsreihenfolge für jedes Teilpaket. Alle diese Parameter und ihre Beziehungen zueinander sind den in dem cdma2000-Bereich arbeitenden Fachleuten wohl bekannt und durch die einschlägigen cdma2000-Spezifikationen vorgeschrieben. Empfängt eine nicht vorgesehene Zieleinheit die gescrambelten Daten, so ist es wahrscheinlich, dass die nicht vorgesehene Zieleinheit die Daten nicht einfach de-scrambeln oder verstehen kann. Die Verschlüsselung von Daten unter Verwendung eines Scramblers dient dem Schutz der Geheimhaltung und von kommerziellen Interessen von Datenübertragungen.

Wird ein herkömmlicher Scrambler oder De-Scrambler, z.B. einer, der die Lehre von US 6,141,699 verwendet, über Zwischenzustände in einen neuen Scramblingzustand versetzt, so befindet sich dieser in einem nicht eingerichteten Modus. Ein dadurch verursachter Leistungsabfall variiert entsprechend der Anzahl der Schritte, die der Scrambler durchlaufen muss, um den neuen Zustand zu erreichen. Bei Handys und anderen Kommunikationssystemen ist die Vermeidung von nicht notwendigen Verzögerungen und die Erhöhung von Datenübertragungsraten erwünscht, wodurch der zuvor beschriebene Scrambler nach dem Stand der Technik uneffizient ist.

Unter diesem Gesichtspunkt zielt diese Erfindung darauf ab, einen Scrambler/De-Scrambler anzugeben, der eine bestimmte Anzahl von Zuständen weitergeschaltet werden kann und nicht benötigte Zwischenzustände vermeidet.

Dies wird durch einen Scrambler oder De-Scrambler nach Patentanspruch 1 erreicht. Die abhängigen Patentansprüche beziehen sich auf korrespondierende weitere Entwicklungen und Verbesserungen.

Wie aus der nachfolgenden detaillierten Beschreibung klarer erkannt werden kann, enthält der beanspruchte Scrambler einen Multiplexer und eine korrespondierende Mehrzahl von Logikgattern, wobei der Multiplexer so eingestellt werden kann, dass ein lineares rückgekoppeltes Schieberegister mit einem bestimmten Anfangszustand geladen werden kann und einen einzigen Zustand oder eine bestimmte Anzahl von Zuständen durch eine Generatorsequenz geschoben wird.

Nachfolgend wird die Erfindung anhand eines Beispiels unter Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es zeigen:

1 ein Blockschaltbild eines linearen rückgekoppelten Schieberegisters mit siebzehn Abgriffen, welches nach dem Stand der Technik als Scrambler verwendet wird,

2 ein Blockschaltbild eines Scramblers nach einer ersten Ausführungsform dieser Erfindung,

3 ein Blockschaltbild eines Scramblers nach einer zweiten Ausführungsform dieser Erfindung, und

4 ein Flussdiagramm eines Verfahrens zur Erzeugung einer Scramblingsequenz nach dieser Erfindung.

Im Folgenden ist ein typisches lineares rückgekoppeltes Schieberegister 10 mit siebzehn Abgriffen beschrieben, wie es in 1 gezeigt ist, welches als Scrambler zur Generierung einer Scramblingsequenz in einem Paketdaten-Sendekanal (forward packet data channel – F-PDCH) nach cdma2000 eingesetzt wird. Der Scrambler 10 umfasst eine Reihe verbundener Register D1-D17 und ein Exklusiv-Oder-Gatter (XOR-Gatter) 12, welches an die Ausgänge der Register D14 und D17 angeschlossen ist. Die Ausgaben des XOR-Gatters 12 werden an das Register D1 angelegt und erzeugen so eine Rückkopplung, die in dem Scrambler 10 eine Generatorsequenz von h(D) = D¹⁷ + D¹⁴ + 1 erzeugt. Nachdem die Register D1-D17 mit einem Anfangszustand geladen wurden, wird der Scrambler so getaktet, dass das Register D17 die Scramblingsequenz ausgibt. Die Scramblingsequenz wird verwendet, um Datenbits eines Kommunikationssignals zu kodieren, was im Fall des F-PDCH nach cdma2000 das Exklusiv-Odern der Scramblingsequenz mit Ausgabesymbolen des Verschachtlers bedeutet.
Für den F-PDCH nach cdma2000 wird der Scrambler 10 wie folgt betrieben. Der Scrambler 10 wird zunächst in einen Anfangszustand von [D17 ... D1] =[1 b₁₅ b₁₄ b₁₃ b₁₂ b₁₁ b₁₀ b₉ b₈ b₇ b₆ b₅ b₄ b₃ b₂ b₁ b₀] initialisiert, wobei die b₁₅, b₁₄, b₁₃, b₁₂, b₁₁, b₁₀, b₉, b₈, b₇, b₆, b₅, b₄, b₃, b₂, b₁ und b₀-Bits entsprechend einer in der cdma2000-Spezifikation beschriebenen Langcode-Maske gewählt sind. D.h., Register D17 wird auf '1' gesetzt, Register D16 wird auf bis gesetzt, usw., wobei Register D1 auf b₀ gesetzt wird. Nachfolgend wird der Scrambler 10 eine bestimmte Anzahl mal getaktet, um am Ausgang des Registers D17 eine Scramblingsequenz zu erzeugen. Ein De-Scrambler, der dasselbe lineare rückgekoppelte Schieberegister 10 mit siebzehn Abgriffen benutzt, muss zwischen 72 und 7767 mal getaktet werden, um die Zustände der Register D1-D17 für ein bestimmtes Teilpaket geeignet einzustellen. Ist dieser Zustand einmal erreicht, so wird der De-Scrambler wiederholt getaktet, um die gewünschte Scramblingsequenz, die gleich zu der des Scramblers 10 ist, auszugeben.
Wird der De-5crambler durch den Fk-Wert getaktet, so befindet er sich in einem nicht eingerichteten Modus. Naturgemäß wird eine dadurch hervorgerufene langsamere Gesamtleistung mit höheren Fk-Werten weiter abnehmen. Eine langsamere Leistung des De-Scramblers beeinflusst das gesamte umgebende System und kann Engstellen in ansonsten gestraffte Systeme einfügen. Da es bei Handys und anderen Kommunikationssystemen gewünscht ist, Verzögerungen zu vermeiden und Datenübertragungsraten zu erhöhen, ist der zuvor beschriebene Scrambler ineffizient. Dieses Problem wird nach dem Stand der Technik unter anderem dadurch gelöst, dass die Taktrate des Scramblers erhöht wird, wodurch es wahrscheinlicher wird, dass Fehler in eine Übertragung eingefügt werden.
Obwohl diese Erfindung im Zusammenhang mit einem Scrambler beschrieben wird, der in dem Paktdaten-Sendekanal (F-PDCH) nach cdma2000 verwendet wird, ist dies keine Begrenzung. Z.B. kann diese Erfindung ebenso bei einem De-Scrambler angewandt werden, welcher eine ähnliche Vorrichtung ist, und sich im Wesentlichen durch die Richtung der Anwendung unterscheidet. Weiter kann diese Erfindung mit anderen Kommunikationssystemen verwendet werden, in denen Datenscrambling benötigt wird, wie z.B. bei Computernetzwerken, und weiter allgemein bei der Datenverschlüsselung.
In 2 ist ein Blockschaltbild eines Scramblers 20 nach einer ersten Ausführungsform dieser Erfindung dargestellt. Der Scrambler 20 umfasst ein Schieberegister 22 mit einer Mehrzahl von Registern D1-DN. Der Scrambler 20 enthält weiter eine Mehrzahl von Logikgattern 26, die an Ausgänge der Register D1-DN des Schieberegisters 22 angeschlossen sind, und einen Multiplexer 28, um die Ausgaben der Logikgatter 26 an Eingänge der Register D1-DN des Schieberegisters 22 zu leiten. Die Mehrzahl von Logikgattern 26 umfasst zwei Sätze von Logikgattern 26a und 26b, nachfolgend auch einfach als Logiken 26a und 26b bezeichnet. Die Logik 26a legt Ausgaben der Register D1-DN an den Multiplexer 28 an, welche eine Verschiebung des Schieberegisters 22 um ein einziges Bit entsprechend einer bestimmten Generatorsequenz ermöglichen. Umgekehrt legen die Logikgatter 26b Ausgaben der Register D1-DN an den Multiplexer 28 an, die eine Verschiebung des Schieberegisters 22 um n Schritte entsprechend der bestimmten Generatorsequenz ermöglichen. Entsprechend den gesetzten Auswahleingängen bestimmt kann der Multiplexer 28 zwischen der Ausgabe der Logik 26a, der Logik 26b oder einem bestimmten Anfangszustand wählen und die Regi ster D1-DN mit korrespondierenden Zuständen laden. Die Ausgabe des Scramblers 20 wird von dem Register DN des Schieberegisters 22 abgegriffen.
Der Scrambler 20 kann nach dem folgenden Verfahren betrieben werden. Zunächst wird der Multiplexer 28 so gesetzt, einen Anfangszustand anzunehmen, welcher dann in den Registern D1-DN gesetzt wird. Danach wird der Multiplexer 28 gesetzt, die Ausgabe der Logikgatter 26b anzunehmen, um die Zustände der Register D1-DN so zu ändern, dass das Schieberegister 22 für eine bestimmte Anzahl von n-Schritten um n Schritte entsprechend der Generatorsequenz vorangetrieben wird. Schließlich werden die Auswahleingänge des Multiplexers 28 so gesetzt, dass die Ausgabe der Logik 26a an die Register D1-DN angelegt wird und von dem Schieberegister 22 mit der Taktung des Scramblers eine Scramblingsequenz ausgegeben wird.
Die Anordnungen der Logiken 26a und 26b bestimmen, wie sich das Schieberegister 22 verhält und definieren ausdrücklich die vorbestimmte Generatorsequenz. Z.B. ist entsprechend des F-PDCH nach cdma2000 die Anzahl von 17 Registern D1-DN vorgesehen (nummeriert D1-D17) und die Logik 26a zum Verschieben um 1 Bit besteht aus einem XOR-Gatter, das die Ausgaben des vierzehnten und siebzehnten Registers D14, D17 als Rückkopplung für das erste Register D1 exklusiv-odert (siehe 1). Dies ist äquivalent zu einem linearen rückgekoppelten Schieberegister mit siebzehn Abgriffen, welches eine Generatorsequenz von h(D) = D¹⁷ + D ¹⁴ + 1 beschreibt. Solch eine Logik kann mittels einer im Folgenden dargestellten Rückkopplungsmatrix beschrieben werden:
wobei jede Zeile einen An-Zustand (binäre '1') eines korrespondierenden der Register D1-D17 des Schieberegisters 22 definiert (d.h. die erste Zeile bezieht sich auf D1, die siebzehnte Zeile auf D17), wobei jede binäre '1' anzeigt, welche Register D1-D17 (über die Spaltennummer) eine Ausgabe an ein XOR-Gatter liefern, welches die Eingabe zu jedem Register zuführt. Z.B. zeigt die erste Zeile von H1 an, dass die Ausgabe der Register D14 und D17 exklusiv-verodert werden, welches Ergebnis an Register D1 angelegt wird; die zweite Zeile zeigt an, dass die Ausgabe des Registers D1 an das Register D2 angelegt wird; die dritte Zeile zeigt an, dass die Ausgabe des Registers D2 an das Register D3 angelegt wird; usw., wobei die letzte Zeile anzeigt, dass die Ausgabe des Registers D16 an das Register D17 angelegt wird.
Nach dem Beispiel liefert die Logik 26b entsprechend des F-PDCH nach cdma2000 eine n-Schritt-Verschiebung von 24 Bits. Dies ist äquivalent zu der Ausführung von 24 Einbitverschiebungen entsprechend der Matrix H1 und kann durch die Matrix H1²⁴ (H1 hoch 24) beschrieben werden:
Es ist ersichtlich, dass die Logik 26b deutlich komplizierter ist, als die Logik 26a, jedoch kann sie immer noch mit entsprechend der Matrix H1²⁴ angeordneten XOR-Gattern realisiert werden. Z.B. zeigt die erste Zeile von H1²⁴ an, dass die Ausgabe der Register D5 und D11 exklusiv-verodert werden und das Ergebnis dieser Operation an das Register D1 angelegt wird; die zweite Zeile zeigt an, dass die Ausgaben der Register D6 und D12 exklusiv-verodert werden und das Ergebnis an Register D2 angelegt wird; die dritte Zeile zeigt an, dass die Ausgaben der Register D7 und D13 exklusiv-verodert werden und das Ergebnis an Register D3 angelegt wird; usw., wobei die letzte Zeile anzeigt, dass die Ausgaben der Register D7 und D10 exklusiv-verodert werden und das Ergebnis an Register D17 angelegt wird.
Allgemein gibt das Schieberegister 22 des Scramblers 20 eine Scramblingsequenz aus, wie sie durch die Generatorsequenz der Logik 26a definiert ist. Die Scramblingsequenz kann mit der Logik 26b schnell um n Schritte durchschritten werden, um einen gewünschten Punkt zu erreichen. Zusätzlich können die Register D1-DN des Schieberegisters 22 mit bestimmten Zuständen geladen werden. Der Multiplexer 28 steuert diese drei Funktionen des Scramblers 20, um eine gewünschte Scramblingsequenz zu erzeugen.
3 zeigt ein Blockschaltbild eines Scramblers 30 entsprechend einer zweiten Ausführungsform dieser Erfindung. Der Scrambler 30 enthält Register D1-D17, die jeweils einen Eingang, einen Ausgang und Freigabe- (enable) und Takteingänge aufweisen. Die Ausgänge der Register D1-D17 werden als b0-b16 bezeichnet. Der Scrambler 30 enthält weiter zwei Sätze von Eingangsmultiplexern, die als Multiplexer 32, 32' und 34 dargestellt sind. Der Ausgang jedes Multiplexers 34 liegt an einem korrespondierenden Register D1-D17. Jedem Multiplexer 34 werden die Ausgaben eines korrespondierenden Multiplexers 32, 32' und ein Bit einer bestimmten Langcode-Maske (LCM) angelegt. Jeder Multiplexer 32 empfängt Eingaben eines vorhergehenden Registers und Eingaben eines XOR-Gatters 36, welches die Ausgaben von Registern nach der zuvor beschriebenen H1²⁴-Matrix exklusiv-verodert. Der Multiplexer 32' empfängt ähnlich zu jedem Multiplexer 32 Eingaben eines XOR-Gatters 36 und weiter von einem XOR-Gatter 36', welches zu der Matrix H1 korrespondiert. Z.B. kann das Register D4, welches einen Zustand b3 ausgibt, Eingaben b2 von dem vorhergehenden Register D3 empfangen, weiter ein exklusiv-verodertes Ergebnis der Ausgaben b7, b13 der Register D8, D14 empfangen, und schließlich ein Bit des LCM empfangen. Zur Klarstellung, alle Register D2-D17 sind an einen Multiplexer 34 angeschlossen, welcher an einen Multiplexer 32 angeschlossen ist, der Eingaben von einem XOR-Gatter 36 empfängt; und das Register D1 ist an einen Multiplexer 34 angeschlossen, welcher an einen Multiplexer 32' angeschlossen ist, der Eingaben von XOR-Gattern 36, 36' empfängt. Wie aus 3 erkannt werden kann, können die Register D1-D17 abhängig von den Einstellungen der Multiplexer 32, 32' und 34 als ein lineares rückgekoppeltes Schieberegister mit siebzehn Abgriffen, um um ein einziges Bit zu verschieben, oder als ein lineares rückgekoppeltes Schieberegister mit siebzehn Abgriffen funktionieren, welches parallele Eingänge aufweist, die einen Sprung von 24 Bits ermöglichen, oder kann mit einem bestimmten Zustand oder LCM gesetzt werden. Tabelle 1 fasst die Betriebsmoden des Scramblers 30 abhängig von der Eingangs-zu-Ausgangs-Auswahl der Multiplexer 32, 32' und 34 zusammen. Tabelle 1
Der Scrambler 30 enthält weiter einen Abwärtszähler 38 und eine Steuerlogik 40. Die Steuerlogik 40 umfasst Oder-Gatter, die so angeordnet sind, dass ein 'Laufe'-Eingang die Register D1-D17 freigibt, ein 'Lade'-Eingang die Multiplexer 34 so setzt, dass die Register D1-D17 mit den LCM-Bits geladen werden, und ein 'Takt'-Eingang den Betrieb der Register D1-D17 mit dem Zähler 38 synchronisiert. Die Steuerlogik 40 kann weiter ein 'Laufe 24 Schritte'-Bit ausgeben, um anzuzeigen, dass der Scrambler einen Sprung um 24 Bit ausführt. Der Zähler 38 ist ein Neun-Bit Zähler, wobei neun Bits für den F-PDCH nach cdma2000 ausgewählt sind, so dass 324 Sprünge (2⁹ = 512 > 324) a 24 Bits gemacht werden können, um den 7776. Zustand des Scramblers 30 zu erreichen. Der Zähler 38 nimmt eine Neun-Bit-Eingabe 'FKD24' (Fk geteilt durch 24) an, welche einen binären Wert von 3 bis 324 korrespondierend zu Zuständen 72 bis 7776 annehmen kann. Die Logik 40 stellt sicher, dass die Multiplexer 32, 32' und 34 mit dem Abwärtszählen des Zählers 38 so gesetzt sind, dass der Scrambler 30 vierundzwanzig Bits springt. Die Scramblingsequenz ist die Ausgabe b16 des Registers D17.
Nachfolgend wird ein Beispiel beschrieben, um die zweite Ausführungsform klarer darzustellen. Wenn eine Teilpaket- Symbolauswahlvorrichtung eine Scramblingsequenz auswählt, um von einem Fk-Wert von 120 zu starten, wird das 'Lade'-Signal initial auf '1' gesetzt, wodurch die Multiplexer 34 die Register D1-D17 mit den LCM-Bits laden, bevor das 'Lade'-Signal zurück auf '0' gesetzt wird. An Stelle die Register D1-D17 120mal zu takten, um das Startbit der Scramblingsequenz des bestimmten Teilpaketsymbols zu erhalten, wird nachfolgend das 'FKD24'-Signal mit einem Wert gleich 5 (120/24) versehen, welches das 'Laufe 24 Schritte'-Signal auf '1' setzt und verursacht, dass die Multiplexer 32, 32' die Daten an ihren Eingängen '1' ausgeben. Auf diese Weise arbeitet der Scrambler 30 in dem 'Springe 24 Bits'-Modus und führt den ersten 24-Bit-Sprung aus. Der Abwärtszähler 38 zählt dann in dem nächsten Taktzyklus von 5 auf 4 herab, das 'Laufe 24 Schritte'-Signal verbleibt noch bei '1' und ein weiterer 24-Bit-Sprung wird ausgeführt. Der Scrambler 30 wird für fünf Taktzyklen in dem 'Springe 24 Bits'-Modus betrieben, bis die Ausgabe des Abwärtszählers 38 auf Null herabgezählt ist, wodurch das 'Laufe 24 Schritt'-Signal auf '0' zurückgesetzt wird. In diesem Zustand ist die Ausgabe des Registers D17 (welche b16 ist) das Startbit der Scramblingsequenz des bestimmten Teilpaketsymbols (von Fk = 120), und von hier an arbeitet der Scrambler 30 in dem '1 Bit Verschiebung'-Modus und erzeugt die Scramblingsequenz Bit für Bit (Taktzyklus für Taktzyklus) an b16.
In beiden Ausführungsformen kann die Logik 26, 36 und 36' mit XOR-Gattern realisiert werden, wie beschrieben, jedoch kann alternativ eine andere ähnlich funktionierende Logik verwendet werden. Ähnlich sind die Multiplexer 28, 32, 32' und 34 der Einfachheit halber als solche beschrieben, in der Praxis können diese auch Umschalt-Schaltungen, Logikgatter oder ähnliche Vorrichtungen sein. Zusätzlich können die Multiplexer, 28, 32, 32' und 34 auch andere Ausgestaltungen annehmen, die die beschriebene Funktionalität aufweisen. Z.B. kann jedes Paar von Multiplexern 32, 34 mit zwei Eingängen in der zweiten Ausführungsform auch leicht durch einen Multiplexer mit drei Eingängen ersetzt werden. Weiter sind die Eingänge der Logikgatter, die Anordnungen der Steuerlogik und des Zählers, der bestimmte Anfangswert (LCM) und die genommene Ausgabe anders, als die beschriebenen, wenn diese Erfindung auf andere Fälle angewandt wird, als das zuvor beschriebene cdma2000-Beispiel.
4 zeigt ein Flussdiagramm eines Verfahrens zur Erzeugung einer Scramblingsequenz nach dieser Erfindung. Das Verfahren ist im Zusammenhang mit dem Scrambler 30 wie folgt beschrieben:
Schritt 100: Start;
Schritt 102: wähle Eingabe '1' der Multiplexer 34 als die Ausgabe zum Laden des Anfangszustandes oder LCM in die Register D1-D17;
Schritt 104: setze den Zähler 38 auf eine bestimmte Zahl (3-324) von 24-Bit Verschiebungen und setze die Multiplexer 32, 32' und 34 jeweils auf Zustände '1', '1' und '0', um eine 24-Bit Verschiebung der Register D1-D17 entsprechend der Generatorsequenz auszuführen;
Schritt 106: führe eine 24-Bit Verschiebung aus, indem die Register D1-D17 und der Zähler 38 getaktet werden;
Schritt 108: dekrementiere den Zustand des Zählers 38 um 1;
Schritt 110: ist der Zustand des Zählers 38 gleich 0? Wenn ja, gehe zu Schritt 112; wenn nein, kehre in den Schritt 106 zurück;
Schritt 112: setze die Multiplexer 32, 32' auf den Zustand '0' (Multiplexer 34 sind schon auf '0' gesetzt), um eine Verschiebung der Register D1-D17 entsprechend der Generatorsequenz um ein einziges Bit durchzuführen;
Schritt 114: führe eine Verschiebung um ein einziges Bit aus, indem die Register D1-D17 getaktet werden, wobei die Scramblingsequenz von dem Register D17 ausgegeben wird;
Schritt 116: ist das Ende der Scramblingsequenz erreicht? Wenn ja, gehe zu Schritt 118; wenn nein, kehre in den Schritt 114 zurück;
Schritt 118: Ende.
Das Ende der Scramblingsequenz wird von einer Baugruppe oder einem Benutzer außerhalb des Scramblers 30 bestimmt. Nach cdma2000 wird dies über eine Paketlänge von zu scrambelnder Information bestimmt. Natürlich kann das beschriebene Verfahren ähnlich mit dem Scrambler 20 verwendet werden.
Im Gegensatz zu dem Stand der Technik kann diese Erfindung Register mit Anfangswerten laden, eine Reihe von n-Schritt-Sprüngen einer Generatorsequenz erzeugen, und eine Einschritt-Ausgabe der Generatorsequenz als eine Scramblingsequenz erzeugen. In Fällen, in denen der Scrambler nach dem Stand der Technik linear in einzelnen Schritten vorangetrieben werden muss, um einen gewünschten Zustand zu erreichen, kann der Scrambler nach dieser Erfindung über eine parallele Eingabe schnell vorangetrieben werden. Für das zuvor angegebene cmda2000-Beispiel bedeutet dies: Wenn der Scrambler nach dem Stand der Technik einen Fk-Wert von 5088 erreichen soll, muss er wenigstens 5088 Taktzyklen abarbeiten. Im Gegensatz dazu muss diese Erfindung in demselben Beispiel nur 212 Taktzyklen abarbeiten und ist so 24 mal schneller. Auf diese Weise bietet der Scrambler nach dieser Erfindung die Verbesserung einer Hochgeschwindigkeitsverarbeitung.
Zusammengefasst umfasst ein Scrambler nach dieser Erfindung ein einzelnes Schieberegister 22 mit einer Logik 26a, 36', die geeignet ist, eine Scramblingsequenz entsprechend einer bestimmten Generatorsequenz zu generieren, eine Mehrzahl von Logikgattern 26b, 36, die eine parallele Eingabe an das Schieberegister 22 erlauben, und einen Multiplexer 28, 32, 32', 34, um Eingänge des Schieberegisters 22 umzuschalten. Der Multiplexer 28, 32, 32', 34 schaltet Eingänge so, dass das Schieberegister 22 mit einem bestimmten Anfangswert geladen werden kann und um ein Bit oder eine bestimmte Anzahl von Bits durch die Generatorsequenz geschoben werden kann.

Claims

Ein Scrambler (20, 30) zur Erzeugung einer Scramblingsequenz, mit: – einem linearen rückgekoppelten Schieberegister (22) mit X Abgriffen, welches X Register (D1-DN) aufweist, die in einer linearen Reihe angeordnet sind, um die Scramblingsequenz entsprechend einer bestimmten Generatorsequenz auszugeben; gekennzeichnet durch: – einen Multiplexer (28, 32, 32', 34), mit an die Register (D1-DN) des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen angeschlossenen Ausgängen, wobei der Multiplexer (28, 32, 32', 34) weiter einen ersten Satz von Eingängen, einen zweiten Satz von Eingängen und einen dritten Satz von Eingängen aufweist, wobei der dritte Satz von Eingängen an Ausgänge der Register (D1-DN) des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen angeschlossen ist, um eine Einschritt-Verschiebung des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen auszuführen; und – eine Mehrzahl von Logikgattern (26b, 36), die mit dem zweiten Satz von Eingängen des Multiplexers (28, 32, 32') und mit Ausgängen der Register (D1-DN) verbunden sind, um eine n-Schritt-Verschiebung des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen durchzuführen; wobei die Sätze von Eingängen zu Zuständen von Auswahleingängen der Multiplexer (28, 32, 32', 34) korrespondieren und die Auswahleingänge der Multiplexer (28, 32, 32', 34) so gesetzt werden können, dass der erste Satz von Eingängen zum Laden der Register (D1-DN) des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen mit einem bestimmten Zustand ausgewählt werden können, dass der zweite Satz von Eingängen zur Durchführung der n-Schritt-Verschiebung des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen ausgewählt werden können, und dass der dritte Satz von Eingängen zur Ausführung der Einschritt-Verschiebung des linearen rückgekoppelten Schieberegisters (22) mit X Abgriffen ausgewählt werden können.
Der Scrambler (30) nach Anspruch 1, weiter gekennzeichnet durch einen Zähler (38), der an die Auswahleingänge des Multiplexers (32, 32') angeschlossen ist, um die Zustände der Auswahleingänge für eine bestimmte Anzahl von Taktpulsen zu setzen.
Der Scrambler (20, 30) nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, dass die Mehrzahl von Logikgattern (26b, 36) XOR-Gatter sind.
Der Scrambler (20, 30) nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass das lineare rückgekoppelte Schieberegister (22) mit X Abgriffen ein lineares rückgekoppeltes Schieberegister mit siebzehn Abgriffen ist, das siebzehn Register aufweist, wobei die Eingabe eines ersten Registers (D1) die exklusiv-veroderte Ausgabe eines vierzehnten Registers (D14) mit der Ausgabe eines siebzehnten Registers (D17) umfasst, so dass die bestimmte Generatorsequenz sich zu h(D) = D¹⁷ + D¹⁴ + 1 ergibt.
Der Scrambler (20, 30) nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die n-Schritt-Verschiebung eine 24-Bit Verschiebung ist.
Der Scrambler (20, 30) nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass er ein Teil einer in einem Paketdaten-Sendekanal (F-PDCH) nach einer code divi sion multiple access Spezifikation (cdma2000) für drahtlose Kommunikationssysteme der dritten Generation (3G) arbeitenden Vorrichtung ist.
Ein Verfahren zur Erzeugung einer Scramblingsequenz, mit den folgenden Schritten: – Bereitstellen eines linearen rückgekoppelten Serien-Parallel-Schieberegisters (22), das eine Einschritt-Verschiebung, eine n-Schritt-Verschiebung und das Laden von Anfangswerten durchführen kann; – Laden des linearen rückgekoppelten Serien-Parallel-Schieberegisters (22) mit Anfangswerten; gekennzeichnet durch: – Durchführen einer bestimmten Anzahl von n-Schritt-Verschiebungen mit dem linearen rückgekoppelten Serien-Parallel-Schieberegister (22); und – Durchführen einer bestimmten Anzahl von Einschritt-Verschiebungen mit dem linearen rückgekoppelten Serien-Parallel-Schieberegister (22).
Das Verfahren nach Anspruch 7, weiter gekennzeichnet durch das Ausgeben von Inhalten des linearen rückgekoppelten Serien-Parallel-Schieberegisters (22), während wenigstens ein Teil der bestimmten Anzahl von den Einschritt-Verschiebungen durchgeführt wird, wobei die Ausgabe die Scramblingsequenz ist.
Das Verfahren nach Anspruch 7 oder 8, gekennzeichnet durch das Durchführen der bestimmten Anzahl von n-Schritt-Verschiebungen entsprechend der Ausgabe eines Zählers (38).
Das Verfahren nach einem der Patentansprüche 7 bis 9, dadurch gekennzeichnet, dass das lineare rückgekoppelte Se rien-Parallelschieberegister (22) ein lineares rückgekoppeltes Schieberegister mit siebzehn Abgriffen ist, das eine Generatorsequenz von h(D) = D¹⁷ + D¹⁴ + 1 aufweist, die n-Schritt-Verschiebungen 24-Bit-Verschiebungen sind und die bestimmte Anzahl von n-Schritt-Verschiebungen zwischen 3 und 324 liegt.