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Die vorliegende Erfindung betrifft einen schnellen Zähler
und näherhin einen Zähler, der Eingangsimpulse zu zählen und
jeweils nach Zählung einer ganzzahligen Potenz von 2 dieser
Impulse oder einer ganzzahligen Potenz von 2 dieser Impulse
plus 1/2 Impuls einen Ausgangsimpuls abzugeben vermag.
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Man erkennt, daß ein derartiger Zähler sich insbesondere zur
Anwendung bei der Schaffung eines progrsmmierbaren Teilers
vom Typ eines Zählers mit Impulsunterdrückung (Zähler vom
"swallower"-Typ) eignet. Jedoch eignet; sich die
vorliegende Erfindung auch für anderweitige Anwendungen, die sich
für den Fachmann ergeben.
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Ein typischer programmierbarer Teiler vom Typ des Zählers
mit Impulsunterdrückung (Zähler vom "swallower"-Typ) ist
in Fig. 1 gezeigt.
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Zunächst sei zur terminologischen Klarstellung darauf
hingewiesen, daß ein Zähler, der bis zu einem Zählwert N nur
den N-ten Zählwert festhält, äquivalent einem Teiler durch N
ist. Tatsächlich liefert er jeweils für alle
N-Eingangsimpulse einen Ausgangsimpuls. Dies erklärt, daß im
vorliegenden Zusammenhang die Bezeichnungen Zähler und Teiler in
gewissen Fällen unterschiedslos verwendet werden.
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Wie in Fig. 1 gezeigt, weist ein Zähler mit
Impulsunterdrückung (Zähler vom "swallower"-Typ) einen Teiler 10 auf,
der Teilungen durch 2m oder durch 2m+j bewirkt, je nach
dem Zustand eines an seinem Eingang 11 anliegenden
Steuersignals. Die Ausgangsgröße des Zählers 10 wird parallel
einem ersten Zähler 12 und einem zweiten Zähler 13
zugeführt. Der Zähler 12 zählt Impulse bis zu einem Wert B, der
Zähler 13 zählt Impulse bis zu einem Wert A, der größer als
B ist. Der Zähler 13 ist so geschaltet,daß er in zyklischer
Weise zählt, d. h. daß er seine Zählungwieder mit Null
beginnt, sobald er seinen maximalen Zählwert A erreicht hat.
Der Zähler 12 hört, sobald er seinen Zählwert B erreicht
hat, zu zählen auf, bis er durch das Ausgangssignal des
Zählers 13 wieder rückgestellt bzw. wieder in Gang gesetzt
wird. Die Ausgangsgröße des Zählers 12 wird am Eingang 11
des Teilers 10 angelegt. Die Zähler 12 und 13 sind im
allgemeinen so ausgebildet, daß ihre Zählwerte B und A in
Abhängigkeit von einem Steuersignal, das beispielsweise über
einen nicht dargestellten Bus in herkömmlicher Weise
zugeführt wird, programmierbar sind.
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Ein Zähler mit Impulsunterdrückung (Zähler vom "swallower"-
Typ) des in Fig. 1 dargestellten Typs gestattet in
Abhängigkeit von der Wahl der Beträge A und B die Durchführung einer
Frequenzteilung durch jeden gewählten Wert, der kein
Vielfaches von 2 ist. Mit F0 wird die dem Teiler 10 zugeführte
Eingangsfrequenz und mit F2 die am Ausgang des Teilers 13
erhaltene Frequenz bezeichnet. Wenn man wünscht, daß
F2 = F0/k, kann man schreiben:
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k = A2m + B
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oder
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k = (A-B)2m + B(2m+1)
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Die Schaltung aus Fig. 1 liefert tatsächlich F2 = F0/k.
Tatsächlich erhält man, unter der Annahme, daß der Zähler 10
anfänglich für die Durchführung einer Teilung durch 2m+1
eingerichtet ist, einen Impuls im Ausgang des Zählers 10
nach jeweils 2m+1 Perioden von F0, und der Zähler 12
liefert eine Ausgangsgröße am Anschluß 11, sobald B(2m+1)
Impulse F0 angelangt sind. Sodann wird der Zähler 12
inhibiert bzw. gesperrt, und der Zähler 10 teilt durch 2m. Der
Zähler 13 hat bereits B Impulse gezählt. Sobald die
folgenden A-B Impulse im Ausgang des Teilers 10 aufgetreten
sind, wird am Ausgang des Zählers 13 ein Impuls abgegeben,
und man erhält so den gewünschten Teilungsfaktor k.
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Man erkennt, daß nur der Teiler 10 mit einer hohen Kadenz
bzw. Geschwindigkeit zählt, während diezähler 12 und 13 im
wesentlichen mit einer 2m-fach kleineren Frequenz als
dieser Zähler zählen. Zur Zählung der mit einer sehr hohen
Kadenz bzw. Geschwindigkeit aufeinanderfolgenden Impulse F0
muß daher ein Teiler 10 vorgesehen werden, der so schnell
als möglich zählt. Untersucht man insgesamt die
Arbeits- bzw. Funktionsweise eines Zählers oder eines Teilers, so muß
dieser zwischen zwei aufeinanderfolgenden Fronten bzw.
Flanken eines Taktsignals eine Sequenz logischer Operationen
durchführen. Die Boole'sche Arithmetik lehrt, daß jede
komplexe bzw. zusammengesetzte logische Operation, wie
beispielsweise eine Zählung, sich in höchstens zwei Ebenen oder
Niveaus elementarer logischer Operationen auflösen läßt,
welche zwei Umschaltungen eines Flip-Flops entsprechen. Für
einen Teiler mit einem von einer ganzzahligen Potenz von 2
verschiedenen Teilungsfaktor muß ferner eine zusätzliche
Flip-Flop- bzw. Kipp-Umschaltung vorgesehen werden, zur
Speicherung der Ausgangsgröße des Teilers oder einer
Zwischeninformation in einem Flip-Flop- bzw. Kipp-Speicher (vom
Typ, wie er in der Technik üblicherweise durch den
angelsächsischen Ausdruck "latch", d. h. Rast- bzw.
Verriegelungsvorrichtung,
bezeichnet wird). Daher ist es für einen
herkömmlichen optimierten Zähler, bei dem es sich nicht um
einen Teiler durch 2q handelt, und insbesondere für einen
programmierbaren Teiler, allgemein erforderlich, daß
zwischen zwei zu zählenden Impulsen die für drei Kippstufen
bzw. Flip-Flop-Umschaltungen erforderliche Zeit verfügbar
ist. Fur eine gegebene Herstellungstechnologie integrierter
Schaltungen ist die elementare Kommutationszeit eines Flip-
Flops bzw. einer Kippstufe vorgegeben, und für die maximale
Zählfrequenz besteht daher eine grundsätzliche Beschränkung
(die beispielsweise in MOS-Technologie in der Größenordnung
von 40 MHz, 2 µm, bei einer Logik vom statischen Typ
beträgt).
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Das Dokument Patents Abstracts of Japan, Vol 12, no. 351
(E-660) (3198) vom 20. September 1988, & JP-A-63 107 318
beschreibt einen Zähler/Teiler, welcher einen ersten Zähler,
der vier gegeneinander um 360º/4 in der Phase versetzte
Ausgangsgrößen liefert, aufweist, einen mit einem
Steueranschluß versehenen Multiplexer, der beim jedesmaligen
Anlegen eines Steuersignals an dem genannten Steueranschluß an
seinem Ausgang sequentiell jede der genännten vier
Ausgangsgrößen zu liefern vermag, sowie einen zweiten Teiler,
welcher die Ausgangsgröße des Multiplexers zugeführt erhält und
die gesuchte Ausgangsgröße des Zähler/Teilers liefert, wobei
diese Ausgangsgröße an den genannten Steueranschluß angelegt
wird. Da der erste Teiler ein Teiler durch 4 ist, arbeitet
dieser bekannte Zähler/Teiler nur als Frequenzteiler durch
einen ganzzahligen Faktor.
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Ein Ziel der vorliegenden Erfindung ist die Schaffung eines
Zähler/Teilers mit einem von 2q verschiedenen
Teilungsfaktor, der frei von der oben erwähnten grundsätzlichen
Beschränkung auf mehrere Kipp- bzw.
Flip-Flop-Kommutationsperioden ist, und insbesondere die Schaffung eines
derartigen
Zählers, dessen Grenz-Arbeitsgeschwindigkeit so hoch wie
die eines Teilers durch 2q ist.
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Ein weiteres Ziel der vorliegenden Erfindung ist die
Schaffung eines derartigen Zähler/Teilers, der in Abhängigkeit
vom Anlegen eines Steuersignals eine Teilung durch eine
ganzzahlige Potenz von 2 oder durch eine Potenz von 2 plus
1/2 Einheit durchzuführen vermag und ohne Verringerung der
Grenz-Zählgeschwindigkeit von einem Teilungsmodus in den
anderen überzugehen vermag.
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Ein weiteres Ziel der vorliegenden Erfindung ist die
Schaffung eines schnellen Zähler/Teilers, der in eine
Zählerschaltung vom Typ mit Impulsunterdrückung (Zählschaltung vom
"swallower"-Typ) einführbar ist.
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Zur Erreichung dieser und weiterer Ziele sieht die
vorliegende Erfindung einen Zähler/Teiler zum Teilen einer
Eingangsfrequenz F1 durch 2q+n+1/2 vor, welcher umfaßt: einen
ersten Teiler durch 2q, dem das zu teilende Signal der
Frequenz F1 zugeführt wird und der 2q+1 Äusgangsgrößen der
Frequenz 1/2q erzeugt, die relativ zueinander jeweils um
360º/2q+1 phasenversetzt sind; einen mit einem
Steueranschluß versehenen Multiplexer, der beim jedesmaligen
Anlegen eines Steuersignals an den genannten Anschluß an
seinem Ausgang aufeinanderfolgend jeweils jede der genannten
2q+1 Ausgangsgrößen liefert; sowie einen zweiten Teiler
durch 2n, dem die Ausgangsgröße des Multiplexers zugeführt
wird und der die gesuchte Ausgangsgröße des Zähler/Teilers
liefert, welche an den genannten Anschluß angelegt wird.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
vorgesehen, daß die Ausgangsgröße des zweiten Teilers dem
Ausgangsanschluß des Zähler/Teilers über einen Kipp- bzw.
Flip-Flop-Speicher zugeführt wird, der durch das an den
zweiten Teiler angelegte Signal sequenziert wird.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
vorgesehen, daß der Zähler/Teiler mit einem Inhibit- bzw.
Sperrsignal beaufschlagte Schaltmittel zum Inhibieren bzw.
Sperren der Funktion des Multiplexers aufweist, mit der
Folge, daß eine selbe Ausgangsgröße desersten Teilers
permanent dem Eingang des zweiten Teilers zugeführt wird und
die Teilungsrate des Zähler/Teilers 2q+n beträgt.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
vorgesehen, daß der Multiplexer einen dritten Teiler durch
2q+1 aufweist, dessen sämtliche Ausgangsgrößen durch einen
Decoder dekodiert und einem Kipp- bzw. Flip-Flop-Speicher
zugeführt werden, dessen Ausgänge aufeinanderfolgend 2q+1
Schalter steuern, die jeweils zwischen jedem der 2q+1
Ausgänge des ersten Teilers und dem Ausgang des Multiplexers
angeordnet sind.
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Die vorliegende Erfindung betrifft auch eine Anwendung eines
Zähler/Teilers des vorstehend genannten Typs in Reihe mit
einem Teiler durch 2 als Eingangsteiler eines
programmierbaren Zählers vom Typ eines Zählers mit Impulsunterdrückung
(Zähler vom "swallower"-Typ).
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Gemäß einem Vorteil der vorliegenden Erfindung verwendet man
die in der Phase verschobenen Ausgangsgrößen eines mit der
höchsten Frequenz arbeitenden ersten Teilers und nicht die
sukzessiven Ausgangsgrößen dieses ersten Teilers. Auf diese
Weise ist die Verzögerungszeit zwischen zwei mit der
schnellsten Geschwindigkeit ablaufenden Operationen nur die
Zeit, welche der Erzeugung von zwei in der Phase
verschobenen Ausgangsgrößen ein und desselben Zählers entspricht,
eine Verzögerung, die als gleich der Umschalt- bzw.
Kommutationszeit einer einzigen Kipp- bzw. Flip-Flop-Stufe
angesehen werden kann, und nicht von drei Flip-Flop- bzw.
Kippstufen wie im Stande der Technik, wo
aufeinanderfolgende Zählungen einer selben Ausgangsgröße eines Zählers in
Betracht gezogen werden.
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Diese und weitere Ziele, Eigenschaften und Vorteile der
vorliegenden Erfindung werden in der folgenden Beschreibung
von besonderen Ausführungsbeispielen anhand der
Zeichnungsfiguren näher erläutert; in der Zeichnung zeigen:
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Fig. 1 das Blockschaltbild eines Zählers mit
Impulsunterdrückung (Zähler vom "swallower"-Typ) nach dem Stande
der Technik,
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Figg. 2A und 2B ein Schaltschema eines Teilers durch 2
sowie Wellenformen, wie sie an verschiedenen Punkten der
Teilerschaltung auftreten,
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Fig. 3 in Form eines Blockschaltbilds einen Teiler
gemäß der vorliegenden Erfindung, sowie
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Fig. 4 eine Art der Einfügung eines Teilers gemäß der
vorliegenden Erfindung im Schaltschema eines Zählers mit
Impulsunterdrückung (Zählers vom "Swallower"-Typ).
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Vor der Erläuterung der vorliegenden Erfindung sei in
Verbindung mit den Figg. 2A und 2B an eine allgemeine
Eigenschaft bzw. ein allgemeines Merkmal der Teiler erinnert, ein
im allgemeinen ungenutztes Merkmal, dessen Anwendung der
vorliegenden Erfindung zugrunde liegt.
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Fig. 2A zeigt beispielshalber einen Teiler durch 2 auf der
Basis von zwei Kipp- bzw. Flip-Flop-Stufen 21 und 22 vom
D-Typ. Jedes dieser Flip-Flops weist einen D-Eingang, einen
Takteingang CK, einen Ausgang Q und einen Komplementär-
Ausgang Q* auf. Der Komplementär-Ausgang Q* des Flip-
Flops 22 ist zum Eingang D des Flip-Flops 21 zurückgeführt,
und der Q-Ausgang des Flip-Flops 21 wird an den D-Eingang
des Flip-Flops 22 gelegt. Am Takteingang CK der Kippstufe 21
wird ein Taktsignal angelegt und in invertierter Form am
Takteingang CK der Kippstufe 22. Mit a ist das Signal am
Q-Ausgang des Flip-Flops 21, mit b das Signal am Q-Ausgang
des Flip-Flops 22, mit c das Signal am Q*-Ausgang des
Flip-Flops 21 sowie mit d das Signal am Q*-Ausgang des
Flip-Flops 22 bezeichnet.
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Die Wellenform der Signale CK, CK*, a, b, c und d ist in
Fig. 2B veranschaulicht. Die Signale a, b, c, d haben
sämtlich die gleiche allgemeine Wellenform eines Signals mit der
halben Frequenz des Taktsignals, wobei jedoch jedes dieser
Signale gegenüber dem vorhergehenden in der Phase um eine
halbe Taktperiode versetzt ist.
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Wie der Fachmann erkennt, handelt es sich hierbei um eine
allgemeine Eigenschaft bzw. ein allgemeines Merkmal der
Teilerschaltungen mit einem einer ganzzahligen Potenz von
2 (2q) entsprechenden Teilverhältnis, wobei man in der
Schaltung des Teilers, gegebenenfalls unter Zufügung von
Invertern, 2q+1 Signale gleicher Frequenz, entsprechend
der durch 2q geteilten Eingangsfrequenz findet, die jedoch
gegeneinander um 360º/2q+1 in der Phase versetzt sind.
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Nach dieser Vorbemerkung soll nunmehr anhand von Fig. 3 eine
Ausführungsform der vorliegenden Erfindung beschrieben
werden.
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Fig. 3 zeigt in Form eines Blockschaltbilds einen Teiler
gemäß der vorliegenden Erfindung. Dieser Teiler weist im
wesentlichen einen ersten Teiler durch 2q 30 auf, einen
zweiten Teiler durch 2n 31 sowie einen Multiplexer 32. Die
2q+1 Ausgangsgrößen des Teilers 30, von der Art wie in
Verbindung mit den Figg. 2A und 2B erwähnt, treten an
Anschlüssen s&sub1;, s&sub2;, ..., s&sub2;q+1 auf und werden von dem
Multiplexer 32 sequentiell an seinem Ausgang 33 abgegeben,
der mit dem Eingang des Teilers 31 verbunden ist.
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Die Ausgangsgröße 34 des Teilers 31 wird am Steuer- oder
Sequenziereingang des Multiplexers 32 zugeführt. Zieht man
in Betracht, daß das am Eingang des Teilers 30 zugeführte
Eingangssignal eine Frequenz F1 besitzt, so erhält man ein
Signal am Ausgang s&sub1; nach 2q übergängen vorgegebener
Polarität des Signals F1, und sodann ein Signal am Ausgang
34 des Teilers 31 nach 2q+n Impulsen des Signals F1. Das
Signal am Ausgang 34 wirkt auf den Multiplexer derart, daß
der Multiplexer sodann als Ausgang das Signal s&sub2; und nicht
mehr das Signal s&sub1; wählt. Da das Signal s&sub2; um eine halbe
Periode des Signals mit der Frequenz F1 gegenüber dem Signal
s&sub1; versetzt ist, erhält man eine Teilerschaltung durch
2q+n + 1/2.
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Wie zuvor dargelegt, kann man es so betrachten, daß infolge
der Tatsache, daß die Phasenversetzung zwischen s&sub1; und
s&sub2; nur von einer einzigen Kippstufe bzw. einem einzigen
Flip-Flop abhängt, der Zähler im Rhythmus der Umschaltzeit
eines einzigen Flip-Flops zählen kann. Eine andere Art der
Betrachtung des Schnelligkeitsvorteils der erfindungsgemäßen
Schaltung besteht in der Aussage, daß man, angesichts einer
Schaltung, die in Abwesenheit des Multiplexers 32 die
Erzielung einer Auflösung einer Taktperiode ermöglichen würde,
mit derselben Technologie eine Auflösung einer halben
Taktperiode erhalten kann.
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Im übrigen ist es klar, daß, wenn man die Arbeitsweise des
Multiplexers durch die Wirkung einer Inhibierschartung 36
unterbricht, man von einer Funktion bzw. einem Betrieb als
Teiler durch 2q+1 + 1/2 zu einer Funktion als Teiler durch
2q+n übergeht. Aus dem Aufbau der Schaltung gemäß der
vorliegenden Erfindung ergibt sich, daß man den übergang von
einem zum anderen dieser Teilerfaktoren- ohne jeglichen
Verlust an Information gestalten kann. Tatsächlich verfügt man
für den Aufbau des Steuersignals für den Teilungsfaktor über
eine Zeitdauer entsprechend der Periode des Signals F1
multipliziert im wesentlichen mit 2q+n, und nicht nur über
die Halbperiode des Signals F1.
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Fig. 3 zeigt des weiteren das Vorhandensein einer Kipp- bzw.
Flip-Flop-Stufe 37 vom Verriegelungstyp zwischen dem Ausgang
34 des Teilers 31 und dem endgültigen Ausgang 38 des
Gesamtteilers. Diese Kipp- bzw. Flip-Flop-Stufe 37 erhält als
Taktsignal die Ausgangsgröße 33 des Multiplexers, ebenso wie
der Teiler 31. Die Kipp- bzw. Flip-Flop-Schaltung 37 dient
in herkömmlicher Weise dazu, das Auftreten erratischer
Signale im Zeitpunkt der Zählübergänge zu vermeiden.
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Fig. 3 veranschaulicht des weiteren ein schematisches
Ausführungsbeispiel des Multiplexers 32. In dieser besonderen
Ausführungsform weist der Multiplexer 32 einen Zähler bis zu
2q+1 40 auf, der die Ausgangsgröße 34 des Teilers 31
zugeführt erhält und dessen sämtliche Zählausgänge (q + 1
Ausgänge) einem Decoder 41 zugeführt werden, welcher
Schalter 43-1, 43-2, ..., 43-2q+1 steuert, die jeweils zwischen
jedem der Ausgänge s&sub1;, s&sub2;, .., s2q+1 und der
Ausgangsklemme 33 des Multiplexers vorgesehen sind. Eine
Kippschaltung 42 vom Verriegelungstyp, die als Taktsignal das
Signal im Punkt 34 zugeführt erhält, ist vorzugsweise
zwischen dem Decoder und den Unterbrecherscbaltern vorgesehen.
In der gezeigten Ausführungsform sind dte
Unterbrecherschalter 43-1, ..., 43-2q+1 jeweils in Form von
MOS-Transistoren wiedergegeben. Falls man in einen Betrieb als
Teiler durch 2q+n übergehen will, wird die oben erwähnte
Inhibitions- bzw. Sperrschaltung 36 gleichzeitig den Zähler
40 und die Kippschaltung 42 sperren, derart, daß, sobald die
Funktion dieser Inhibitionsschaltung unterbrochen wird, die
Steuerung exakt an der Stelle der Unterbrechung wieder
aufgenommen wird, um jeglichen Phasensprung während des
Übergangs von einem Betrieb als Teiler durch 2q+n zu einem
Betrieb als Teiler durch 2q+n + 1/2 zu vermeiden.
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Fig. 4 veranschaulicht schematisch die Anordnung eines
Teilers gemäß der vorliegenden Erfindung anstelle des Teilers
10 eines Zählers vom swallower-Typ nach Art des in Fig. 1
gezeigten. Der mit 50 bezeichnete Zähler gemäß der
vorliegenden Erfindung wird so gewählt, daß, mit denselben
Bezeichnungen wie in den Figg. 1 und 3, n+q = m-1 gilt, und er
wird in Reihe mit einem Teiler durch 2 51 angeordnet. Der
Teiler 51 erhält die in Fig. 1 erwähnte Frequenz F0 und
liefert die in Fig. 3 erwähnte Frequenz F1. Die
Ausgangsgröße 38 des Teilers 50 wird an die Zähler 12 und 13
angelegt, und die Ausgangsgröße des Teilers 12 entspricht der
Zufuhr des Inhibitionssignals durch die Inhibitionsschaltung
36 in Fig. 3.
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Die vorliegende Erfindung wurde schematisch und in
Blockschaltbildern beschrieben; ihre verschiedenen Elemente sind an
sich herkömmlicher Art und können durch den Fachmann
realisiert werden, der im übrigen verschiedene Abwandlungen und
Modifikationen an diesen Schaltbildern vorsehen kann.
Insbesondere könnten verschiedene Mittel zur Realisierung des
Multiplexers 32 verwendet werden, und die Schaltung gemäß
der vorliegenden Erfindung könnte nach verschiedenen
Technologien der Herstellung integrierter Schaltungen erfolgen,
wie beispielsweise nach einer Bipolar-ECL-Technologie oder
einer MOS-Technologie oder einer gemischten MOS/Bipolar-
Technologie.