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Die Erfindung betrifft eine Halbleiterspeichervorrichtung,
und insbesondere eine Halbleiterspeichervorrichtung, bei der der
Speicherzustand basierend auf einer Kapazität bestimmt wird, die in einem Kondensatorelement
gespeichert ist, das eine Speicherzelle bildet.
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Ein DRAM (Dynamic Random Access Memory),
das als Beispiel einer Halbleiterspeichervorrichtung repräsentativ
genannt sei, ist in verschiedenen elektronischen Einrichtungen als
am geeignetsten zur Erreichung eines hohen Integrationsgrades und
einer größeren Kapazität von Halbleitervorrichtungen
verwendet worden, da die Struktur der Speicherzelle selbst einfach
ist. Die Speicherzelle hat nämlich
eine Ein-Elemententypstruktur (ein Transistor und ein Kondensator).
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30 zeigt
schematisch einen Aufbau von Speicherzellen, die in einer Matrix
mit Reihen und Spalten in einem Speicherzellenarray eines DRAMs angeordnet
sind.
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Wie in 30 gezeigt,
enthält
eine Speicherzelle 1000 einen n-Kanal MOS-Transistor (Metal
Oxide Semiconductor)-Transistor 1002, und einen Kondensator 1004.
Einer der Source/Drain-Anschlüsse des
n-Kanal MOS-Transistors 1002 ist mit einer Bitleitung 1008 elektrisch
verbunden, während
der andere der Source/Drain-Anschlüsse elektrisch mit einer Elektrode
des Kondensators 1004 verbunden ist. Das Gate des n-Kanal
MOS-Transistors 1002 ist elektrisch
mit einer Wortleitung 1006 verbunden. Die andere Elektrode
des Kondensators 1004 ist mit einem Zellenplattenpotential 1010 elektrisch
verbunden.
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Der n-Kanal MOS-Transistor 1002 wird durch
die Wortleitung 1006 angesteuert, die nur während des
Datenschreibens und des Datenlesens aktiviert ist. Der Transistor
wird nur während
des Datenschreibens und des Datenlesens eingeschaltet, und bleibt
im übrigen
ausgeschaltet.
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Der Kondensator 1004 speichert
binäre
Information "1" oder "0" in Abhängigkeit
davon, ob Ladungen gespeichert sind oder nicht. Eine Spannung entsprechend
der Binärinformation
"1" oder "0" wird von der Bitleitung 1008 durch den n-Kanal MOS-Transistor 1002 an
den Kondensator 1004 angelegt, wodurch der Kondensator 1004 geladen/entladen
und ein Datenschreiben erreicht wird.
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Wenn speziell Daten "1" geschrieben
werden, wird die Bitleitung 1008 auf eine Leistungsversorgungsspannung
Vcc vorgeladen, und die Wortleitung 1006 wird aktiviert,
so daß der
n-Kanal MOS-Transistor 1002 eingeschaltet,
die Leistungsversorgungsspannung Vcc von der Bitleitung 1008 durch
den n-Kanal MOS-Transistor 1002 an den Kondensator 1004 angelegt,
und Ladungen in dem Kondensator 1004 gespeichert werden.
Der Zustand, bei dem die Ladungen in dem Kondensator 1004 gespeichert
werden, entspricht den Daten "1".
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Wenn Daten "0" geschrieben werden,
wird die Bitleitung 1008 auf die Massespannung GND vorgeladen,
die Wortleitung 1006 aktiviert, so daß der n-Kanal MOS-Transistor 1002 eingeschaltet
und Ladungen von dem Kondensator 1004 durch den n-Kanal
MOS- Transistor 1002 an
die Bitleitung 1008 entladen werden. Der Zustand, bei dem
keine Ladungen in dem Kondensator 1004 gespeichert sind,
entspricht den gespeicherten Daten "0".
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Wenn Daten gelesen werden, wird die
Bitleitung 1008 im voraus auf eine Spannung Vcc/2 vorgeladen
und die Wortleitung 1006 wird aktiviert, so daß der n-Kanal
MOS-Transistor 1002 eingeschaltet wird, und die Bitleitung 1008 und
der Kondensator 1004 werden leitend. Folglich tritt eine
geringe Spannungsänderung
gemäß dem Speicherzustand
des Kondensators 1004 auf der Bitleitung 1008 auf,
und ein Leseverstärker
(nicht gezeigt) verstärkt
die geringe Spannungsänderung
auf die Spannung Vcc oder auf die Massespannung GND. Der Spannungspegel
der Bitleitung 1008 entspricht dem Zustand der gelesenen
Daten.
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Der oben beschriebene Datenlesebetrieb entspricht
einem "zerstörenden"
Lesen. Folglich wird die Wortleitung 1006 erneut aktiviert,
während
die Bitleitung 1008 auf die Spannung Vcc oder die Massespannung
GND gemäß den Lesedaten
verstärkt wird,
und der Kondensator 1004 wird durch einen dem oben beschriebenen
Datenschreibbetrieb ähnlichen
Betrieb wieder geladen. Die einmal beim Datenlesen zerstörten Daten
werden in den Originalzustand wieder hergestellt.
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In einer Speicherzelle des DRAM entweichen
jedoch Ladungen des Kondensators 1004, die den gespeicherten
Daten entsprechen, und gehen allmählich verloren. Die gespeicherten
Daten gehen also mit der Zeit verloren. Folglich wird in einem DRAM
eine Auffrischoperation ("refresh"-Betrieb) durchgeführt, bevor
es unmöglich
wird, die Spannungsänderung
der Bitleitung 1008, die den gespeicherten Daten beim Datenlesen
entspricht, zu detektieren, bei der die Daten einmal gelesen und
erneut geschrieben werden.
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In dem DRAM ist es notwendig, regelmäßig und
periodisch für
jede Speicherzelle eine Auffrischoperation durchzuführen. Diesbezüglich hat
das DRAM in Bezug auf eine höhere
Betriebsgeschwindigkeit und einen geringen Leistungsverbrauch Nachteile.
Gegenüber
einem SRAM (Static Random Access Memory), das keine Auffrischoperation
benötigt,
hat das DRAM bezüglich
einer größeren Betriebsgeschwindigkeit
und eines geringeren Leistungsverbrauchs folglich Nachteile.
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Aufgabe der Erfindung ist die Schaffung
einer Halbleiterspeichervorrichtung, die keine Auffrischoperation
benötigt.
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Gemäß der Erfindung enthält die Halbleiterspeichervorrichtung
eine Mehrzahl von Speicherzellen, die in einer Matrix aus Reihen
und Spalten angeordnet sind, und jede der Mehrzahl der Speicherzellen
hat einen Speicherzustand, der basierend auf der in einem Kondensatorelement
gespeicherten Kapazität
(Ladung) bestimmt wird. Jede der Mehrzahl der Speicherzellen enthält einen
Transfergatetransistor, ein Kondensatorelement, einen ersten Inverter
und einen zweiten Inverter. Der Transfergatetransistor hat ein Source/Drain-Anschlusspaar.
Das Kondensatorelement hat eine erste und eine zweite Elektrode,
die sich gegenüberliegen,
und die die Speicherung einer Kapazität erlauben, wobei die erste
Elektrode mit einem Anschluß des
Source/Drain-Anschlusspaars verbunden ist. Der erste Inverter hat
einen Eingangsknoten, der elektrisch mit einem Anschluss des Source/Drain-Anschlusspaars
verbunden ist. Der zweite Inverter hat einen Eingangsknoten, der
elektrisch mit einem Ausgangsknoten des ersten Inverters verbunden
ist, und ein Ausgangsknoten ist mit einem Eingangsknoten des ersten
Inverters elektrisch verbunden. Das Kondensatorelement hat eine
erste Elektrode, die mit dem Ausgangsknoten des zweiten Inverters
elektrisch verbunden ist, und die zweite Elektrode ist mit dem Ausgangsknoten
des ersten Inverters elektrisch verbunden. Der Speicherzustand wird
basierend auf der Kapazität
bestimmt, die in dem Kondensatorelement gespeichert ist.
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Gemäß der erfindungsgemäßen Halbleiterspeichervorrichtung
sind in jeder der Mehrzahl der Speicherzellen, die in einer Matrix
mit Reihen und Spalten angeordnet sind, der erste und der zweite
Inverter kreuzgekoppelt. Ferner ist die erste Elektrode des Kondensatorelements,
das die Kapazität
speichert, mit den Ausgangsknoten des zweiten Inverters elektrisch
verbunden, und die zweite Elektrode ist mit dem Ausgangsknoten des
ersten Inverters elektrisch verbunden. Folglich wird ein Ladungsverlust
des Kondensatorelements durch die kreuzgekoppelte Schaltung kompensiert.
Im Ergebnis kann verhindert werden, daß der Speicherzustand aufgrund
des Ladungsverlustes verlorengeht, ohne daß es notwendig ist, irgendeine
Auffrischoperation ("refresh"-Betrieb) durchzuführen.
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Die oben genannten und andere Aufgaben, Merkmale,
Aspekte und Vorteile der Erfindung werden im Folgenden unter Bezugnahme
auf die beigefügten
Zeichnungen im Einzelnen erklärt.
Es zeigen:
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1 ein
schematisches Blockdiagramm eines Gesamtaufbaus der Halbleiterspeichervorrichtung
gemäß dem ersten
bis dritten Ausführungsbeispiel
der Erfindung;
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2 ein
Schaltungsdiagramm eines Aufbaus von Speicherzellen, die in einem
Speicherzellenarray der Halbleiterspeichervorrichtung gemäß dem ersten
Ausführungsbeispiel
der Erfindung angeordnet sind;
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3 eine
schematische Draufsicht auf einen Bereich der Struktur des DRAM-Speicherzellenarrays
gemäß dem ersten
Ausführungsbeispiel der
Erfindung;
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4 eine
Draufsicht auf ein Entwicklerlayout von Einheitszellenbereichen
A bis C gemäß 3;
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5 bis 9 Draufsichten auf erste
bis fünfte Schichten
vom Bodenbereich an des in 4 gezeigten
Entwicklerlayouts;
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10 einen
schematischen Querschnitt, geschnitten entlang der Linie X-X gemäß 4;
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11 ein
Schaltungsdiagramm eines Aufbaus von Speicherzellen, die in einem
Speicherzellenarray in der Halbleiterspeichervorrichtung gemäß dem zweiten
Ausführungsbeispiel
der Erfindung angeordnet sind;
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12 eine
schematische Draufsicht auf einen Bereich der Struktur eines DRAM-Speicherzellenarrays
gemäß dem zweiten
Ausführungsbeispiel der
Erfindung;
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13 eine
Draufsicht auf ein Entwicklerlayout von Einheitszellenbereichen
A bis C gemäß 12;
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14 bis 18 Draufsichten, die erste
bis fünfte
Schichten des in 13 gezeigten
Entwicklerlayouts vom Boden an zeigen;
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19 eine
schematische Querschnittsansicht, geschnitten entlang der Linie
XIX-XIX gemäß 18;
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20 ein
Schaltungsdiagramm eines Aufbaus von Speicherzellen, die in einem
Speicherzellenarray der Halbleiterspeichervorrichtung gemäß dem dritten
Ausführungsbeispiel
der Erfindung angeordnet sind;
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21 eine
schematische Draufsicht auf einen Bereich der Struktur des DRAM-Speicherzellenarrays
gemäß dem dritten
Ausführungsbeispiel der
Erfindung;
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22 eine
Draufsicht auf ein Entwicklerlayout von Einheitszellenbereichen
A und C gemäß 21;
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23 bis 28 Draufsichten, die die
erste bis sechste Schicht des in 21 gezeigten
Entwicklerlayouts vom Boden an zeigen;
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29 eine
schematische Querschnittsansicht, geschnitten entlang der Linie
XXIX-XXIX gemäß 22; und
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30 ein
Schaltungsdiagramm eines Aufbaus von Speicherzellen, die in einer
Matrix mit Reihen und Spalten in einem Speicherzellenarray eines DRAMs
angeordnet sind.
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Unter Bezugnahme auf die Figuren
werden im folgenden Ausführungsbeispiele
der Erfindung näher
beschrieben.
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Erstes Ausführungsbeispiel
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Wie in 1 gezeigt,
enthält
eine Halbleiterspeichervorrichtung 1 einen Steuersignalanschluß 2, einen
Taktanschluß 3,
einen Adressenanschluß 4,
einen Dateneingabe/Datenausgabe-Anschluß 5, ein Steuersignalpuffer 6,
ein Taktpuffer 7, ein Adressenpuffer 8, ein Eingangs/Ausgangs-Puffer 9,
eine Steuerschaltung 10, eine Reihenadressendekoder 11,
einen Spaltenadressendekoder 12, eine Leseverstärker/Eingabe-Ausgabe(IO)-Steuerschaltung
13 und ein Speicherzellenarray 14.
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In 1 sind
nur die Hauptbereiche der Halbleiterspeichervorrichtung 1 repräsentativ
dargestellt, die die Dateneingabe und die Datenausgabe betreffen,
und die übrigen
Bereiche sind weggelassen.
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Der Steuersignalanschluß 2 empfängt Befehlssteuersignale
umfassend ein Chipauswahlsignal /CS, ein Reihenadressenstrobesignal
/RAS, ein Spaltenadressenstrobesignal /CAS und ein Schreibfreigabesignal
/WE. Der Taktanschluß 3 empfängt einen
externen Takt CLK und ein Taktfreigabesignal CKE. Der Adressenanschluß 4 empfängt Adressensignale
A1 bis An (n ist eine natürliche
Zahl).
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Das Taktpuffer 7 empfängt einen
externen Takt CLK und erzeugt einen internen Takt, der an das Steuersignalpuffer 6,
das Adressenpuffer 8, das Eingangs/Ausgangs-Puffer 9 und
die Steuerschaltung 10 ausgegeben wird. Das Steuersignalpuffer 6 übernimmt
das Chipauswahlsignal /CS, das Reihenadressenstrobesignal /RAS,
das Spaltenadressenstrobesignal /CAS und das Schreibfreigabesignal /WE
in Antwort auf den vom Taktpuffer 7 empfangenen internen
Takt, hält
diese Signale und gibt diese Signale an die Steuerschaltung 10 aus.
Das Adressenpuffer 8 übernimmt
die Adressensignale A1 bis An in Antwort auf den vom Taktpuffer 7 empfangenen internen
Takt, hält
diese Signale und erzeugt ein internes Adressensignal, das an den
Reihenadressendekoder 11 und an den Spaltenadressendekoder 12 ausgegeben
wird.
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Der Dateneingabe/Datenausgabe-Anschluß 5 dient
zum Austauschen von Daten, die von der Halbleiterspeichervorrichtung 1 von
extern gelesen und in die Halbleiterspeichervorrichtung 1 von
extern geschrieben werden, und er empfängt externe Eingangsdaten DQ1
bis DQi (ist eine natürliche
Zahl) während
des Datenschreibens, und gibt Daten DQl bis DQi beim Datenlesen
nach außen
aus.
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Die Steuerschaltung 10 übernimmt
Befehlssteuersignale von dem Steuersignalpuffer 6 in Antwort
auf den vom Taktpuffer 7 empfangenen internen Takt, und
steuert basierend auf den übernommenen Befehlssteuersignalen
den Reihenadressendekoder 11, den Spaltenadressendekoder 12 und
das Eingabe/Ausgabe-Puffer 9. Folglich werden die Daten DQ1 bis
DQi in das Speicherzellenarray 14 geschrieben bzw. von
diesem gelesen.
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Das Eingabe/Ausgabe-Puffer 9 übernimmt die
Daten DQ1 bis DQi in Antwort auf den vom Taktpuffer 7 gelieferten
internen Takt und in Antwort auf eine Anweisung von der Steuerschaltung 10,
hält diese,
und gibt die internen Daten IDQ an die Leseverstärker /IO-Steuerschaltung 13
aus. Während
des Datenlesens gibt das Eingabe/Ausgabe-Puffer 9 die internen IDQ,
die von der Leseverstärker
/IO-Steuerschaltung 13 geliefert werden, an den Dateneingabe/Datenausgabe-Anschluß 6, in
Antwort auf den vom Taktpuffer 7 gelieferten internen Takt
und in Antwort auf eine Anweisung von der Steuerschaltung 10.
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Der Reihenadressendekoder 11 wählt eine Wortleitung
in dem Speicherzellenarray 14 aus, die den Adressensignalen
A1 bis An entspricht und aktiviert die ausgewählte Wortleitung durch einen
Worttreiber (nicht gezeigt) gemäß einer
Anweisung von der Steuerschaltung 10. Der Spaltenadressendekoder 12 wählt ein
Bitleitungspaar in dem Speicherzellenarray 14 aus, das
den Adressensignalen A1 bis An entspricht, basierend auf einer Anweisung
von der Steuerschaltung 10.
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Die Leseverstärker /IO-Steuerschaltung 13 lädt während des
Datenschreibens das Bitleitungspaar, das durch den Spaltenadressendekoder 12 ausgewählt ist,
auf die Leistungsversorgungsspannung Vcc oder die Massespannung
GND, in Übereinstimmung
mit dem Logikpegel der internen Daten IDQ, die von dem Eingabe/Ausgabe-Puffer
9 geliefert werden. Entsprechend werden interne Daten IDQ in diejenige
Speicherzelle in dem Speicherzellenarray 14 geschrieben,
die mit der Wortleitung elektrisch verbunden ist, die durch den
Reihenadressendekoder 11 aktiviert ist, und mit demjenigen
Bitleitungspaar, das durch den Spaltenadressendekoder 12 ausgewählt und
durch die Leseverstärker
/IO-Steuerschaltung 13 vorgeladen ist.
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Die Leseverstärker /IO-Schaltung 13 lädt während des
Datenlesens das Bitleitungspaar, das durch den Spaltenadressendekoder 12 ausgewählt ist,
auf die Spannung Vcc/2, detektiert/verstärkt eine geringe Spannungsänderung,
die entsprechend den gelesenen Daten des ausgewählten Bitleitungspaars erzeugt
wird, um den Logikpegel der Lesedaten zu bestimmen, und gibt das
Ergebnis an das Eingabe/Ausgabe-Puffer 9.
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Das Speicherzellenarray 14 besteht
aus einer Gruppe von Speicherelementen, die Speicherzellen aufweisen,
wie später
beschrieben wird, die in einer Matrix in Reihen und Spalten angeordnet
sind, und ist mit dem Reihenadressendekoder 11 über Wortleitungen,
die den jeweiligen Reihen entsprechen, elektrisch verbunden, und
ist ferner elektrisch verbunden mit der Leseverstärker /IO-Steuerschaltung
13 durch die Bitleitungspaare, die den jeweiligen Spalten entsprechen.
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Wie in 2 gezeigt,
erstreckt sich in dem Speicherzellenarry die Mehrzahl der Wortleitungen 22 jeweils
in Reihenrichtung (Seitenrichtung in der Figur), die Mehrzahl der
Bitleitungen 21 erstreckt sich jeweils in Spaltenrichtung
(Längsrichtung
in der Figur), und jede der Mehrzahl der Wortleitungen 22 ist angeordnet,
um jede der Mehrzahl der Bitleitungen 21 zu kreuzen (zu
schneiden). An einem Schnittpunkt zwischen jeder der Mehrzahl von
Wortleitungen 22 und jeder einer Mehrzahl von Bitleitungen 21 ist
eine Speicherzelle 35 angeordnet, wodurch eine Mehrzahl
von Speicherzellen 35 in einer Matrix in Reihen und Spalten
angeordnet werden.
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Jede der Mehrzahl der Speicherzellen 35 enthält einen
n-Kanal MOS-Transistor (Transfergatetransistor) 23, einen
Kondensator (kapazitives Element) 32, einen ersten Inverter 26 und
einen zweiten Inverter 29. Die Speicherzelle 35 hat
also speziell einen derartigen Aufbau, daß zusätzlich zu der Speicherzelle
bestehend aus dem n-Kanal MOS-Transistor 23 und dem Kondensator 32 der
erste und der zweite Inverter 26 und 29 angeordnet
sind. Der erste Inverter 26 weist einen p-Kanal MOS-Transistor 24 und
einen n-Kanal MOS-Transistor 25 auf, während der zweite Inverter 29 einen
p-Kanal MOS-Transistor 27 und einen n-Kanal MOS-Transistor 28 aufweist.
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Der n-Kanal MOS-Transistor 23 hat
seinen Gateanschluß elektrisch
mit der Wortleitung 22 verbunden, einer der Source/Drain-Anschlüsse ist
elektrisch mit der Bitleitung 21 verbunden, und der andere
der Source/Drain-Anschlüsse
ist elektrisch mit dem Kondensator 32 verbunden. Der n-Kanal MOS-Transistor 23 wird
durch die Wortleitung 22 angesteuert, die nur während des
Datenschreibens und des Datenlesens aktiviert ist, und der Transistor
wird nur während
des Datenschreibens und des Datenlesens eingeschaltet, und bleibt
sonst aus.
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Der Kondensator 32 hat eine
Elektrode und eine andere Elektrode, die sich gegenüberliegen,
wobei ein Kondensatordielektrikum dazwischenliegend angeordnet ist.
Die eine Elektrode ist elektrisch mit dem anderen der Source/Drain-Anschlüsse des n-Kanal MOS-Transistors 23 verbunden.
Wenn eine Spannung, die der Binärinformation
"1" oder "0" entspricht, von der Bitleitung 21 angelegt
wird, wird der Kondensator 32 geladen/entladen, wodurch
Daten geschrieben werden.
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In dem ersten Inverter 26 sind
der p-Kanal MOS-Transistor 24 und der n-Kanal MOS-Transistor 25 in
Reihe zwischen einen Leistungsversorgungsknoten 30 und
einen Masseknoten 31 geschaltet, wobei der Verbindungsbereich
als ein Ausgabeknoten 34 des ersten Inverters 26 dient.
Der p-Kanal MOS-Transistor 24 und der n-Kanal MOS-Transistor 25 haben
ihre Gateanschlüsse
elektrisch miteinander verbunden, wobei der Verbindungsbereich als
ein Eingangsknoten 33 des ersten Inverters 26 dient.
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In dem zweiten Inverter 29 sind
der p-Kanal MOS-Transistor 27 und der n-Kanal MOS-Transistor 28 in
Reihe zwischen einen Leistungsversorgungsknoten 30 und
einen Masseknoten 31 geschaltet, wobei der Verbindungsbereich
als ein Ausgabeknoten 37 des zweiten Inverters 29 dient.
Der p-Kanal MOS-Transistor 27 und der n-Kanal MOS-Transistor 28 haben
ihre Gateanschlüsse elektrisch
miteinander verbunden, wobei der Verbindungsbereich als ein Eingangsknoten 36 des
ersten Inverters 26 dient.
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Der Eingangsknoten 33 des
ersten Inverters 26 ist elektrisch mit dem Ausgangsknoten 37 des zweiten
Inverters verbunden, und der Ausgangsknoten 34 des ersten
Inverters 26 ist mit dem Eingangsknoten 36 des
zweiten Inverters elektrisch verbunden. Dadurch sind diese zwei
Inverter 26 und 29 miteinander kreuzgekoppelt.
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Zu beachten ist, daß in der
Speicherzelle 35 gemäß der Erfindung
die eine Elektrode des Kondensators 32 elektrisch mit dem
Ausgangsknoten 37 des zweiten Inverters 29 verbunden
ist, und daß die
andere Elektrode des Kondensators 32 elektrisch mit dem
Ausgangsknoten 34 des ersten Inverters 26 verbunden
ist.
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Im folgenden werden der spezielle
Aufbau des Speicherzellenarrays und eine Speicherzelle gemäß dem ersten
Ausführungsbeispiel
der Erfindung beschrieben.
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Wie in 3 gezeigt,
sind in dem Speicherzellenarray eine Mehrzahl von Wortleitungen 303 und eine
Mehrzahl von Bitleitungen 316 derart gebildet, daß jede Wortleitung
jede Bitleitung senkrecht schneidet (kreuzt). In jedem Kreuzungsbereich
zwischen einer Wortleitung 303 und einer Bitleitung 316 ist
eine Speicherzelle angeordnet. Der schraffierte Bereich repräsentiert
einen Einheitszellenbereich, in dem eine Speicherzelle gebildet
ist. Das Planlayout des Einheitszellenbereichs A und das Planlayout
des Einheitszellenbereichs C, die Seite an Seite entlang der Reihenrichtung
(Querrichtung in der Figur) angeordnet sind, sind gleich. In 3 sind für eine einfachere Beschreibung
nur die Bitleitungen und die Wortleitungen gezeigt.
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In den 4 bis 9 repräsentiert ein Bereich 100,
der durch gestrichelte Linien umschlossen ist, einen Speicherzellenbereich.
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Wie in den 5 und 10 gezeigt,
sind auf einem Siliziumsubstrat 320 eine p-Wannenregion
300 und eine n-Wannenregion 301 benachbart
zueinander gebildet.
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Auf der Oberfläche des Siliziumsubstrats 320 ist
ein Feldoxidfilm 326 zur Elementenisolation gebildet. In
einer aktiven Region 302 (302a bis 3021) auf der Oberfläche der
p-Wannenregion 300,
die durch den Feldoxidfilm 326 isoliert ist, sind n-Kanal MOS-Transistoren 23, 25 und 28 gebildet.
Auf der Oberfläche
der n-Wannenregion 301, die durch den Feldoxidfilm 326 isoliert
ist, sind p-Kanal MOS-Transistoren 24 und 27 gebildet.
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Der n-Kanal MOS-Transistor 23 hat
ein Paar von Source/Drain-Anschlüssen 302a und 302b,
die beide durch eine n-Typ Verunreinigungsdiffusionsregion jeweils
gebildet sind, und einen Gateanschluß 305a, der auf einer
Region gebildet ist, die sandwichartig zwischen dem Source/Drain-Anschlusspaar
302a, 302b eingeschlossen ist, wobei eine Gateisolationsschicht
(nicht gezeigt) dazwischenliegend angeordnet ist.
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Der n-Kanal MOS-Transistor 25 hat
einen Sourceanschluß 302c (Source)
und einen Drainanschluß 302b (Drain),
die beide durch n-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 305b (Gate),
der in der Region gebildet ist, die zwischen Source 302c und
Drain 302b sandwichartig eingeschlossen ist, wobei ein
Gateisolationsfilm (nicht gezeigt) dazwischenliegend angeordnet
ist.
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Der n-Kanal MOS-Transistor 28 hat
einen Sourceanschluß 302d (Source)
und einen Drainanschluß 302e (Drain),
die beide durch n-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 305c (Gate),
der auf der Region gebildet ist, die zwischen Source 302d und
Drain 302e sandwichartig eingeschlossen ist, wobei ein
Gateisolationsfilm (nicht gezeigt) dazwischenliegend angeordnet
ist.
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Der p-Kanal MOS-Transistor 24 hat
einen Sourceanschluß 302f und
einen Drainanschluß 302g,
die beide durch p-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 306a,
der auf der Region gebildet ist, die sandwichartig zwischen dem
Sourceanschluß 302f und
dem Drainanschluß 302g
eingeschlossen ist, wobei eine Gateisolationsschicht (nicht gezeigt)
dazwischenliegend angeordnet ist.
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Der p-Kanal MOS-Transistor 27 hat
einen Sourceanschluß 302h
und einen Drainanschluß 302i,
die beide durch p-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 306b,
der auf der Region gebildet ist, die sandwichartig zwischen dem
Sourceanschluß 302h
und dem Drainanschluß 302e eingeschlossen
ist, wobei eine Gateisolationsschicht (nicht gezeigt) dazwischenliegend
angeordnet ist.
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Der Gateanschluß 305a des n-Kanal MOS-Transistors 23 ist
mit der Wortleitung 303 integriert und überquert den Einheitszellenbereich
in Reihenrichtung (Querrichtung in 5).
Einer der Source/Drain-Anschlüsse
302b des n-Kanal MOS-Transistors 23 und
der Drainanschluß 302b des
n-Kanal MOS-Transistors 25 sind
durch eine gemeinsame Verunreinigungsdiffusionsregion gebildet.
Das Gate 305b des n-Kanal
MOS-Transistors 25 und das Gate 306a des p-Kanal
M05- Transistors 24 sind
als ein Invertergate 304a gebildet, das durch eine gemeinsam dotierte
Polysiliziumschicht (polykristalline Siliziumschicht mit eingebrachter
Verunreinigung) gebildet ist. Das Gate 305c des n-Kanal
MOS-Transistors 28 und
das Gate 306b des p-Kanal MOS-Transistors 27 sind
als ein Invertergate 304b gebildet, das durch eine gemeinsam
dotierte Polysiliziumschicht gebildet ist.
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Eine Zwischenisolationsschicht 321 ist
auf dem Siliziumsubstrat 320 gebildet, um diese n-Kanal MOS-Transistoren 23, 25, 28 und
die p-Kanal MOS-Transistoren 24 und 27 zu bedecken.
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Wie in 6 und
in 10 gezeigt, sind
auf der Zwischenschichtisolationsschicht 321 eine Anschlußstelle 310,
eine GND-Leitung 311 und eine Vcc-Leitung 312 aus
einer Metallschicht gebildet. Die GND-Leitung 312 und die
Vcc-Leitung 312 queren den Einheitszellenbereich entlang
der Reihenrichtung, parallel zueinander.
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Die Anschlußstelle 310 ist elektrisch
mit einem der Source/Drain-Anschlüsse 302a des n-Kanal MOS-Transistors 23 durch
einen Kontakt 3071 verbunden. Die GND-Leitung 311 ist
elektrisch mit dem Sourceanschluß 302c des n-Kanal
MOS-Transistors 25 durch
einen Kontakt 3027a verbunden und elektrisch mit dem Sourceanschluß 302d des
n-Kanal MOS-Transistors 28 durch
einen Kontakt 3072b. Die Vcc-Leitung 312 ist durch
einen Kontakt 3073a mit dem Sourceanschluß 302f des
p-Kanal MOS-Transistors 24 elektrisch
verbunden, und durch einen Kontakt 3073b elektrisch mit
dem Sourceanschluß 302h
des p-Kanal MOS-Transistors 27.
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Eine Zwischenschichtisolationsschicht 322 ist
auf der Zwischenschichtisolationsschicht 321 gebildet,
um die Anschlußstelle 310,
die GND-Leitung 311 und die Vcc-Leitung 312 zu
bedecken.
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Wie in den 7 und 10 gezeigt,
ist auf der Zwischenschichtisolationsschicht 322 eine Leitung 314 aus
dotiertem Polysilizium gebildet. Die Leitung 314 hat die
Form eines invertierten U (in einer Ebene), wie in 7 gezeigt, und bildet eine untere Elektrode
des Kondensators 32.
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Die Leitung 314 ist durch
einen Kontakt 3091 elektrisch mit dem Invertergate 304a verbunden.
Die Leitung 314 ist auch durch einen Kontakt 3080a elektrisch
mit dem Drainanschluß 302e des
n-Kanal MOS-Transistors 28 verbunden,
sowie elektrisch durch einen Kontakt 3080b mit dem Drainanschluß 302e des
p-Kanal MOS-Transistors 27.
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Auf der Zwischenschichtisolationsschicht 322 ist
eine Zwischenschichtisolationsschicht 323 gebildet, um
die Leitung 314 abzudecken.
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Wie in den 8 und 10 gezeigt,
ist auf der Zwischenschichtisolationsschicht 323 eine Leitung 315 aus
einer dotierten Polysiliziumschicht gebildet. Die Leitung 315 hat
eine derartige rechteckige Ebenenform, daß sie den meisten Bereich des
Einheitszellenbereichs besetzt. Die Leitung 315 bildet
eine obere Elektrode des Kondensators 32.
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Die Leitung 315 ist durch
den Kontakt 3081a elektrisch mit dem anderen der Source/Drain-Anschlüsse 302b
des n-Kanal MOS-Transistors 23 und dem
Drainanschluß 302b des
n-Kanal MOS-Transistors 25 verbunden,
sowie elektrisch mit dem Drainanschluß 302g des p-Kanal
MOS-Transistors 24 durch einen Kontakt 3081b.
Die Leitung 315 ist ferner durch einen Kontakt 3090 elektrisch
mit dem Invertergate 304b verbunden. Da die Leitungen 314 und
315 den Kondensator 32 bilden,
wird die Dicke der Zwischenschichtisolationsschicht 323 an
einem Bereich dünner
als an anderen Bereichen, der zwischen den Leitungen 314 und 315 eingeschlossen
ist.
-
Auf der Zwischenschichtisolationsschicht 323 ist
eine Zwischenschichtisolationsschicht 324 gebildet, um
die Leitung 315 abzudecken.
-
Wie in den 9 und 10 gezeigt,
ist eine Bitleitung 316 aus einer Metallschicht auf der
Zwischenschichtisolationsschicht 324 gebildet. Die Bitleitung 316 quert
den Einheitszellenbereich in der Spaltenrichtung. Die Bitleitung 316 ist
durch einen Kontakt 3092 elektrisch mit der Anschlußstelle 310 verbunden.
Auf der Zwischenschichtisolationsschicht 324 ist eine Zwischenschichtisolationsschicht 325 gebildet, um
die Bitleitung 315 abzudecken.
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Im folgenden wird der Betrieb der
Speicherzelle 35 gemäß dem ersten
Ausführungsbeispiel
beschrieben.
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(1) Schreiben von Daten
"1"
-
Wenn Daten "1" in die Speicherzelle 35 zu schreiben
sind, wird zuerst, wie in 2 gezeigt,
der n-Kanal MOS-Transistor 23 eingeschaltet, so daß das Vcc-Potential
der Bitleitung an den Eingangsknoten 33 des ersten Inverters 26 angelegt
wird. In Antwort darauf schaltet sich in dem ersten Inverter 26 der
n-Kanal MOS-Transistor 25 ein
und der p-Kanal MOS-Transistor 24 aus. Folglich nimmt der
Ausgangsknoten 34 des ersten Inverters 26 das
Massepotential an. Das Massepotential des Ausgangsknotens 34 des
ersten Inverters 26 wird an den Eingangsknoten 36 des
zweiten Inverters 29 angelegt. In Antwort darauf schaltet
sich in dem zweiten Inverter der n-Kanal MOS-Transistor 28 aus
und der p-Kanal MOS-Transistor 27 ein. Folglich nimmt der
Ausgangsknoten 37 des zweiten Inverters 29 das Vcc-Potential
an.
-
Eine Elektrode des Kondensators 32 ist
elektrisch mit dem Ausgangsknoten 37 des zweiten Inverters 29 verbunden,
und die andere Elektrode ist elektrisch mit dem Ausgangsknoten 34 des
ersten Inverters 26 verbunden. Folglich erreicht eine Elektrode des
Kondensators 32 das Vcc-Potential, die andere Elektrode
erreicht das Massepotential, und positive Ladungen werden an der
einen Elektrode gespeichert. Dieser Zustand entspricht dem Zustand,
bei dem Daten "1" gespeichert werden.
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(2) Schreiben von Daten
"0"
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Wenn Daten "0" in die Speicherzelle 35 zu schreiben
sind, wird zuerst der n-Kanal MOS-Transistor 23 eingeschaltet,
wodurch das Massepotential der Bitleitung an den Eingangsknoten 33 des
ersten Inverters 26 angelegt wird. In Antwort darauf schaltet sich
in dem ersten Inverter 26 der n-Kanal MOS-Transistor 25 aus
und der p-Kanal MOS-Transistor 24 schaltet sich ein. Folglich
nimmt der Ausgangsknoten 34 des ersten Inverters 26 das
Vcc-Potential an.
Das Vcc-Potential des Ausgangsknotens 34 des ersten Inverters 26 wird
an den Eingangsknoten 36 des zweiten Inverters 29 angelegt.
In Antwort darauf schaltet sich in dem zweiten Inverter der n-Kanal
MOS-Transistor 28 ein und der p-Kanal MOS-Transistor 27 aus.
Der Ausgangsknoten 37 des zweiten Inverters 29 nimmt
folglich das Massepotential an.
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Eine Elektrode des Kondensators 32 ist
elektrisch mit dem Ausgangsknoten 37 des zweiten Inverters 29 verbunden,
und die andere Elektrode ist elektrisch mit dem Ausgangsknoten 34 des
ersten Inverters 26 verbunden. Folglich erreicht eine Elektrode des
Kondensators 32 das Massepotential, und die andere Elektrode
nimmt das Vcc-Potential an, wodurch positive Ladungen auf der anderen
Elektrode gespeichert werden. Dieser Zustand entspricht dem Zustand,
bei dem Daten "0" gespeichert werden.
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(3) Lesen von gespeicherten
Daten
-
Das Lesen von Daten, die in der Speicherzelle 35 gespeichert
sind, erfolgt ähnlich
wie gemäß dem Betrieb
in einem allgemein bekannten DRAM. Die Bitleitung 21 wird
im voraus auf die Spannung Vcc/2 vorgeladen, und während des
Datenlesens wird eine verstärkte
Leistungsversorgungsspannung an die Wortleitung 22 angelegt,
um die Wortleitung 22 zu aktivieren. Der n-Kanal MOS-Transistor 23 wird folglich
eingeschaltet, wobei durch einen Leseverstärker (nicht gezeigt) eine geringe
Spannungsänderung
der Bitleitung 21 gemäß dem Potential
des Knotens 33 (eine Elektrode des Kondensators 32)
detektiert wird, und die Spannung der Bitleitung 21 wird
auf die Spannung Vcc oder Massespannung GND verstärkt. Der
Spannungspegel der Bitleitung 21 entspricht dem Zustand
der gespeicherten Daten. Der Speicherzustand wird basierend auf
der in dem Kondensator 32 gespeicherten Kapazität bestimmt
.
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Gemäß der Erfindung ist eine Elektrode
des Kondensators 32 elektrisch mit dem Ausgangsknoten 37 des
zweiten Inverters 29 verbunden, und die andere Elektrode
ist elektrisch mit dem Ausgangsknoten 34 des ersten Inverters 26 verbunden.
Selbst wenn Ladungen, die im Kondensator 32 gespeichert sind,
aufgrund von Verlustströmen
verlorengehen, können
die Ladungen durch den ersten und zweiten Inverter 26, 29,
die miteinander kreuzgekoppelt sind, kompensiert werden. Folglich
wird in dem Kondensator 32 eine vorgeschriebene Ladungsmenge
konstant gehalten, wodurch ein Auffrischbetrieb ("refresh"-Betrieb)
unnötig
wird.
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Gemäß der Erfindung ist eine Elektrode
des Kondensators 32 elektrisch mit dem Ausgangsknoten 37 des
zweiten Inverters 29 verbunden, und die andere Elektrode
ist elektrisch mit dem Ausgangsknoten 34 des ersten Inverters 26 verbunden.
Folglich ist es nicht notwendig, die eine und die andere Elektrode
des Kondensators 32 mit dem Zellenplattenpotential zu verbinden.
Selbst wenn Ladungen, die durch einen Softfehler erzeugt werden,
sich an einem der Ausgangsknoten 37 und 34 konzentrieren, folgt
das Potential des anderen Knotens der Änderung aufgrund kapazitiver
Kopplung, da der Kondensator 32 zwischen den Ausgangsknoten 37 und 34 angeordnet
ist. Im Ergebnis kann die Potentialdifferenz zwischen den Ausgangsknoten 37 und 34 aufrechterhalten
werden, und folglich kann eine Struktur realisiert werden, die gegenüber einer
Zerstörung von
gespeicherten Daten aufgrund von Softerror widerstandsfähig ist.
Gemäß dem Ausführungsbeispiel können ferner
die Inverter 26 und 29 durch eine einfache Struktur
eines p-Typ Transistors und eines n-Typ Transistors gebildet werden.
Da ferner ein Kondensator 32 über dem n-Kanal MOS-Transistor 23 gebildet
ist, kann ein Kondensator 32 gebildet werden, der einen
großen
Oberflächenbereich
aufweist.
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Zweites Ausführungsbeispiel
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Eine Speicherzelle 35a,
wie in 11 gezeigt, gemäß dem zweiten
Ausführungsbeispiel
weist anstelle der p-Kanal MOS-Transistoren 24 und 27 der
Speicherzelle 35 gemäß dem ersten
Ausführungsbeispiel,
wie in 2 gezeigt, Widerstandselemente 24a und 27a auf.
Das Widerstandselement 24a hat ein Ende mit einem Leistungsversorgungsknoten 30 und
das andere Ende mit einem Knoten 34 verbunden. Das Widerstandselement 27a hat
ein Ende mit dem Leistungsversorgungsknoten 30 und das
andere Ende mit dem Knoten 37 verbunden. Mit Ausnahme der
Widerstandselemente 24a und 27a ist der Aufbau
der Speicherzelle
35a der gleiche wie der Aufbau der bereits
beschriebenen Speicherzelle 35.
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Im folgenden werden spezielle Strukturen des
Speicherzellenarrays und der Speicherzelle gemäß dem zweiten Ausführungsbeispiel
der Erfindung beschrieben.
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Wie in 12 gezeigt,
sind in dem Speicherzellenarray eine Mehrzahl von Bitleitungen 409 und eine
Mehrzahl von GND-Leitungen 408 gebildet,
die jeweils jede der Mehrzahl der Wortleitungen 401 senkrecht
kreuzen (schneiden). An jedem Kreuzungsbereich zwischen einer Wortleitung 401 und
einer Bitleitung 409 ist eine Speicherzelle angeordnet. Der
schraffierte Bereich repräsentiert
einen Einheitszellenbereich A, in dem eine Speicherzelle gebildet ist.
Die GND-Leitung 408 ist an einem Rand jeder Speicherzelle
bereitgestellt, und benachbarte Speicherzellen teilen sich eine
GND-Leitung 408. Das Planlayout des Einheitszellenbereichs
A und das Planlayout des Einheitszellenbereichs B, die Seite an Seite
entlang der Spaltenrichtung (Längsrichtung
in der Figur) angeordnet sind, sind bezüglich der Grenzlinie zwischen
den zwei Bereichen symmetrisch. Die Einheitszellenbereiche A und
C, die Seite an Seite entlang der Reihenrichtung (Querrichtung in
der Figur) angeordnet sind, haben das gleiche Planlayout. In 12 sind zur einfacheren
Beschreibung lediglich die Bitleitungen, die Wortleitungen und die GND-Leitungen
gezeigt.
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In den 13 bis 18 stellt der Bereich 100, der
durch gestrichelte Linien eingeschlossen ist, einen Speicherzellenbereich
dar.
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Wie in den 14 und 19 gezeigt,
ist auf einer Oberfläche
eines Halbleitersubstrats 420 eine p-Wannenregion 426 gebildet.
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Auf der Oberfläche des Siliziumsubstrats 420 ist
ein Feldoxidfilm zur Elementenisolation gebildet. In einer aktiven
Region 400 (400a bis 400e) auf der Oberfläche der
p-Wannenregion 426, die durch den Feldoxidfilm isoliert ist, sind
n-Kanal MOS-Transistoren 23, 25 und 28 gebildet.
-
Der n-Kanal MOS-Transistor 23 hat
ein Source/Drain-Anschlusspaar 400a, 400b, die beide durch n-Typ
Verunreinigungsdiffusionsregionen gebildet sind, und einen Gateanschluß 403a,
der auf der Region gebildet ist, die sandwichartig zwischen den Source/Drain-Paar
400a, 400b mit einer Gateisolationsschicht 441 dazwischenliegend
eingeschlossen ist.
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Der n-Kanal MOS-Transistor 25 hat
einen Sourceanschluß 400d (Source)
und einen Drainanschluß 400e (Drain),
die beide durch n-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 403b (Gate),
der auf der Region gebildet ist, die sandwichartig zwischen dem
Sourceanschluß 400d und
dem Drainanschluß 400e eingeschlossen
ist, wobei eine Gateisolationsschicht (nicht gezeigt) dazwischenliegend
angeordnet ist.
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Der n-Kanal MOS-Transistor 28 hat
einen Sourceanschluß 400c (Source)
und einen Drainanschluß 400b (Drain),
die beide durch n-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 403c (Gate),
der auf der Region gebildet ist, die sandwichartig zwischen dem
Sourceanschluß 400c und
dem Drainanschluß 400b eingeschlossen
ist, wobei eine Gateisolationsschicht 442 dazwischenliegend
angeordnet ist.
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Der Gateanschluß 403a des n-Kanal MOS-Transistors 23 ist
mit der Wortleitung 401 integriert ausgebildet, und quert
den Einheitszellenbereich in Reihenrichtung (Seitenrichtung in der
-
14).
Einer der Source/Drain-Anschlüsse 400b
des n-Kanal MOS-Transistors 23 und der Drainanschluß 400b des
n-Kanal MOS-Transistors 28 sind
durch eine gemeinsame Verunreinigungsdiffusionsregion gebildet.
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Das Invertergate 402a, das
mit dem Gateanschluß 403b des
n-Kanal MOS-Transistors 25 integriert ausgebildet ist,
ist mit einem der Source/Drain-Anschlüsse 400b des n-Kanal MOS-Transistors 23 elektrisch
verbunden, sowie mit dem Drainanschluß 400b des n-Kanal MOS-Transistors 28, durch
einen Kontakt 400a. Das Invertergate 402b, das
mit dem Gateanschluß 403c des
n-Kanal MOS-Transistors 28 integriert ausgebildet ist,
ist mit dem Drainanschluß 400e des
n-Kanal MOS-Transistors 25 durch einen Kontakt 404b elektrisch
verbunden.
-
Auf dem Siliziumsubstrat 402 ist
eine Zwischenschichtisolationsschicht 421 gebildet, um
die n-Kanal MOS-Transistoren 23, 25 und 28 abzudecken.
-
Wie in den 15 und 19 gezeigt,
sind auf der Zwischenschichtisolationsschicht 421 eine
Bitleitung 409 und zwei GND-Leitungen 408a, 408b aus einer
Metallschicht gebildet. Die Bitleitung 409 und die zwei
GND-Leitungen 408a und 408b queren den Einheitszellenbereich
in Spaltenrichtung, parallel zueinander.
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Eine GND-Leitung 408a ist
elektrisch mit dem Sourceanschluß 400d des n-Kanal
MOS-Transistors 25 durch einen Kontakt 405a verbunden,
und die andere GND-Leitung 408b ist durch einen Kontakt 405b mit
dem Sourceanschluß 400c des
n-Kanal MOS-Transistors 28 elektrisch
verbunden. Die Bitleitung 409 ist durch einen Kontakt 415 mit
einem der Source/Drain-Anschlüsse
400a des n-Kanal MOS-Transistors 23 elektrisch verbunden.
-
Auf der Zwischenschichtisolationsschicht 421 ist
eine Zwischenschichtisolationsschicht 422 gebildet, um
die Bitleitung 409 und die zwei GND-Leitungen 408a und 408b abzudecken.
-
Wie in den 16 und 19 gezeigt,
ist auf einer Zwischenschichtisolationsschicht 422 eine
Leitung 410 aus einer dotierten Polysiliziumschicht gebildet.
Die Leitung 410 ist gebildet, um den größten planaren Bereich des Einheitszellenbereichs
zu besetzen. Die Leitung 410 bildet die untere Elektrode des
Kondensators 32 in der Speicherzellen 35a. Die Leitung 410 ist
durch einen Kontakt 406 mit dem Invertergate 402a elektrisch
verbunden.
-
Auf der Zwischenschichtisolationsschicht 422 ist
eine Zwischenschichtisolationsschicht 423 gebildet, um
die Leitung 410 abzudecken.
-
Wie in den 17 und 19 gezeigt,
ist auf der Zwischenschichtisolationsschicht 423 eine Leitung 412 aus
einer dotierten Polysiliziumschicht gebildet. Die Leitung 412 ist
gebildet, um den größten planaren
Bereich des Einheitszellenbereichs zu besetzen. Die Leitung 412 bildet
die obere Elektrode des Kondensators 32.
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Die Leitung 412 ist durch
einen Kontakt 407 elektrisch mit dem Invertergate 402b,
das das Gate 403c des n-Kanal MOS-Transistors 28 aufweist,
verbunden. Da die Leitungen 410 und 412 den Kondensator 32 bilden
müssen,
ist die Dicke der Zwischenschichtisolationsschicht 423 an
dem Bereich, der sandwichartig zwischen den Leitungen 410 und 412 eingeschlossen
ist, dünner
als an anderen Bereichen.
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Auf der Zwischenschichtisolationsschicht 423 ist
eine Zwischenschichtisolationsschicht 424 gebildet, um
die Leitung 412 abzudecken.
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Wie in den 18 und 19 gezeigt,
ist auf der Zwischenschichtisolationsschicht 424 eine Vcc-Leitung 414 aus
einer Polysiliziumschicht mit einem hohen Widerstand gebildet, und
dieser Bereich bildet die Widerstandselemente 24a und 27a.
Die Vcc-Leitung 414 quert den Einheitszellenbereich entlang
der Spaltenrichtung, und zwei stangenförmige Bereiche 427a und 427b zweigen
sich und erstrecken sich entlang der Reihenrichtung. Der Stangenbereich 427a ist
durch einen Kontakt 411 elektrisch mit der Leitung 410 verbunden.
Der Stangenbereich 427b ist durch einen Kontakt 413 mit
der Leitung 412 elektrisch verbunden. Auf der Zwischenschichtisolationsschicht 424 ist
eine Zwischenschichtisolationsschicht 425 gebildet, um
die Vcc-Leitung 414 abzudecken.
-
Im folgenden wird der Betrieb der
Speicherzelle 35a gemäß dem zweiten
Ausführungsbeispiel beschrieben.
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(1) Schreiben von Daten
"1"
-
sWenn Daten "1" in die Speicherzelle 35a zu schreiben
sind, schaltet sich zuerst der n-Kanal MOS-Transistor 23 ein,
und das Vcc-Potential der Bitleitung wird an den Eingangsknoten 33 des
ersten Inverters 26 angelegt. In Antwort darauf schaltet
sich der n-Kanal MOS-Transistor 25 in dem ersten Inverter 26 ein,
und das Potential des Ausgangsknotens 34 des ersten Inverters 26 nimmt
das Massepotential an. Das Massepotential des Ausgangsknotens 34 des
ersten Inverters 26 wird an den Eingangsknoten 36 des
zweiten Inverters 29 angelegt. In Antwort darauf schaltet
sich der n-Kanal MOS-Transistor 28 in dem zweiten Inverter 29 aus,
und der Ausgangsknoten 37 des zweiten Inverters 29 wird
durch das Widerstandselement 27a durch den Leistungsversorgungsknoten 30 auf
das Vcc-Potential geladen.
-
In diesem Fall ist eine Elektrode
des Kondensators 32 mit dem Ausgangsknoten 37 des
zweiten Inverters 29 elektrisch verbunden, und die andere Elektrode
ist mit dem Ausgangsknoten 34 des ersten Inverters 26 elektrisch
verbunden. Folglich erhält eine
Elektrode des Kondensators 32 das Vcc-Potential, und die
andere Elektrode erhält
das Massepotential, wodurch positive Ladungen an der einen Elektrode
gespeichert werden. Dieser Zustand entspricht dem Zustand, bei dem
Daten "1" gespeichert sind.
-
(2) Schreiben von Daten
"0"
-
Wenn Daten "0" in die Speicherzelle 35a zu schreiben
sind, wird zuerst der n-Kanal MOS-Transistor 23 eingeschaltet,
und das Massepotential der Bitleitung wird an den Eingangsknoten 33 des
ersten Inverters 26 angelegt. In Antwort darauf schaltet
sich der n-Kanal MOS-Transistor 25 in dem ersten Inverter 26 aus,
wodurch der Ausgangsknoten 34 des ersten Inverters 26 durch
das Widerstandselement 24a über den Leistungsversorgungsknoten 30 auf
das Vcc-Potential geladen wird. Das Vcc-Potential des Ausgangsknotens 34 des
ersten Inverters 26 wird an den Eingangsknoten 36 des
zweiten Inverters 29 angelegt. In Antwort darauf schaltet
sich der n-Kanal MOS-Transistor 28 in dem zweiten Inverter 29 ein, und
das Potential des Ausgangsknotens 37 des zweiten Inverters 29 nimmt
das Massepotential an.
-
In diesem Fall ist eine Elektrode
des Kondensators 32 mit dem Ausgangsknoten 37 des
zweiten Inverters 29 elektrisch verbunden, und die andere Elektrode
ist mit dem Ausgangsknoten 34 des ersten Inverters 26 elektrisch
verbunden. Folglich nimmt eine Elektrode des Kondensators 32 das
Massepotential an, und die andere Elektrode das Vcc-Potential, wodurch
positive Ladungen an der anderen Elektrode gespeichert werden. Dieser
Zustand entspricht dem Zustand, bei dem Daten "0" gespeichert sind.
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(3) Lesen von gespeicherten Daten
-
Die in der Speicherzelle 35a gespeicherten Daten
können
durch den gleichen bereits unter Bezugnahme auf das erste Ausführungsbeispiel
beschriebenen Betrieb gelesen werden. Es erfolgt daher keine erneute
Beschreibung.
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Gemäß dem zweiten Ausführungsbeispiel werden
Widerstandselemente 24a und 27a anstelle der p-Kanal
MOS-Transistoren 24 und 27 in den Konfigurationen
der Inverter 26 und 29 verwendet. Wenn die Speicherzelle
gebildet wird, muß folglich
nur die p-Wannenregion an der Oberfläche des Siliziumsubstrats 420 gebildet
werden. Folglich kann zusätzlich zu
den Wirkungen gemäß dem ersten
Ausführungsbeispiel
der Besetzungsbereich der Speicherzelle weiter reduziert werden.
Da der Kondensator 32 zwischen den Widerstandselementen 24a und 27a und einem
n-Kanal MOS-Transistor 23 gebildet
ist, wird die Elektrode des Kondensators 32 direkt mit
dem n-Kanal MOS-Transistor 23 elektrisch verbunden, und
nicht über
die Widerstandselemente 24a und 27a. Der Einfluß der Widerstandselemente 24a und 27a auf
den Kondensator 32 kann folglich verhindert werden.
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Drittes Ausführungsbeispiel
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In der in 20 gezeigten Speicherzelle 35b werden
anstelle der p-Kanal MOS-Transistoren 24 und 27 der
in 2 gezeigten Speicherzelle 35 gemäß dem ersten
Ausführungsbeispiel
p-Kanal Dünnfilmtransistoren 24b und 27b verwendet.
Mit Ausnahme der p-Kanal
Dünnfilmtransistoren 24b und 27b entspricht
der Aufbau der Speicherzelle 35b dem der Speicherzelle 35,
und entsprechende Bereiche sind folglich mit den gleichen Bezugsziffern
versehen.
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Im folgenden wird der spezielle Aufbau
des Speicherzellenarrays und der Speicherzelle gemäß dem dritten
Ausführungsbeispiel
beschrieben.
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Wie in 21 gezeigt,
sind in dem Speicherzellenarray eine Mehrzahl von Bitleitungen 509 und eine
Mehrzahl von GND-Leitungen 508 gebildet,
die jede der Mehrzahl der Wortleitungen 501 senkrecht kreuzen
(schneiden). An jedem Kreuzungsbereich zwischen einer Wortleitung 501 und
einer Bitleitung 509 ist eine Speicherzelle angeordnet,
und ein schraffierter Bereich der Figur repräsentiert einen Einheitszellenbereich,
in dem eine Speicherzelle gebildet ist. Die GND-Leitung 508 ist
am Rand jeder Speicherzelle angeordnet, und benachbarte Speicherzellen
teilen sich eine GND-Leitung 508. Das Planlayout des Einheitszellenbereichs
A und das Planlayout des Einheitszellenbereichs B, die Seite an Seite
entlang der Spaltenrichtung (Längsrichtung
in der Figur) angeordnet sind, sind bezüglich der Grenzlinie zwischen
den Bereichen symmetrisch (Liniensymmetrie). Das Planlayout des
Einheitszellenbereichs A und das Planlayout des Einheitszellenbereichs
C, die Seite an Seite entlang der Reihenrichtung (Querrichtung in
der Figur) angeordnet sind, sind gleich. In 22 sind für eine einfachere Beschreibung
nur die Bitleitungen, Wortleitungen und GND-Leitungen gezeigt. In
den 23 bis 28 stellt der Bereich 100,
der durch gestrichelte Linien umschlossen ist, einen Speicherzellenbereich
dar.
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Wie in den 23 und 29 gezeigt,
ist auf einer Oberfläche
eines Siliziumsubstrats 520 eine p-Wannenregion 530 gebildet.
-
Auf der Oberfläche des Siliziumsubstrats 520 ist
ein Feldoxidfilm zur Elementenisolation gebildet. In einer aktiven
Region 500 (500a bis 500e) auf der Oberfläche der
p-Wannenregion 530, die durch den Feldoxidfilm isoliert ist, sind
n-Kanal MOS-Transistoren 23, 25 und 28 gebildet.
-
Der n-Kanal MOS-Transistor 23 hat
ein Paar von Source/Drain-Anschlüssen 500a, 500b,
die beide durch n-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 503a,
der auf der Region gebildet ist, die zwischen dem Source/Drain-Paar
500a, 500b sandwichartig eingeschlossen ist, wobei eine Gateisolationsschicht 541 dazwischenliegend
angeordnet ist.
-
Der n-Kanal MOS-Transistor 25 hat
einen Sourceanschluß 500d (Source)
und einen Drainanschluß 500e (Drain),
die beide durch n-Typ Verunreinigungsdiffusionsregionen gebildet
sind, und einen Gateanschluß 503b (Gate),
der auf der Region gebildet ist, die zwischen dem Sourceanschluß 500d und dem
Drainanschluß 500e sandwichartig
eingeschlossen ist, wobei eine Gateisolationsschicht (nicht gezeigt)
dazwischenliegend angeordnet ist.
-
Der n-Kanal MOS-Transistor 28 hat
einen Sourceanschluß 500c (Source)
und einen Drainanschluß 500b (Drain),
der durch n-Typ Verunreinigungsdiffusionsregionen gebildet ist,
und einen Gateanschluß 503c (Gate),
der auf der Region gebildet ist, die sandwichartig zwischen dem
Sourceanschluß 500c und
dem Drainanschluß 500b eingeschlossen
ist, wobei eine Gateisolationsschicht 542 dazwischenliegend
angeordnet ist.
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Der Gateanschluß 503a des n-Kanal MOS-Transistors 23 ist
mit der Wortleitung 501 integriert ausgebildet, und quert
den Einheitszellenbereich in Reihenrichtung (Querrichtung in der 23). Einer der Source/Drain-Anschlüsse 500b
des n-Kanal MOS-Transistors 23 und der Drainanschluß 500b des
n-Kanal MOS- Transistors 28 sind
durch eine gemeinsame Verunreinigungsdiffusionsregion gebildet.
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Das Invertergate 502a, das
ein Gate 503b des n-Kanal MOS-Transistors 25 aufweist, ist
mit einem der Source/Drain-Anschlüsse 400b des
n-Kanal MOS-Transistors 23 elektrisch verbunden, sowie
mit dem Drainanschluß 500b des
n-Kanal MOS-Transistors 28, über einen
Kontakt 504a. Das Invertergate 502b, das das Gate 503c des
n-Kanal MOS-Transistors 28 aufweist, ist durch einen Kontakt 504b mit dem
Drainanschluß 500e des
n-Kanal MOS-Transistors 25 elektrisch verbunden.
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Auf dem Siliziumsubstrat 520 ist
eine Zwischenschichtisolationsschicht 521 gebildet, um
diese n-Kanal MOS-Transistoren 23, 25 und 28 abzudecken.
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Wie in den 24 und 29 gezeigt,
sind eine Bitleitung 509 und zwei GND-Leitungen 508a und 508b aus
Metall auf der Zwischenschichtisolationsschicht 521 gebildet.
Die Bitleitung 509 und die zwei GND-Leitungen 508a und 508b queren
den Einheitszellenbereich entlang der Spaltenrichtung, parallel zueinander.
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Eine GND-Leitung 508a ist
mit dem Sourceanschluß 500d des
n-Kanal MOS-Transistors 25 durch
einen Kontakt 505a elektrisch verbunden, und die andere
GND-Leitung 508b ist durch einen Kontakt 505b elektrisch
mit dem Sourceanschluß des n-Kanal
MOS-Transistors 28 verbunden.
Die Bitleitung 509 ist durch einen Kontakt 527 elektrisch
mit einem der Source/Drain-Anschlüsse 500a des n-Kanal MOS-Transistors 23 verbunden.
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Auf der Zwischenschichtisolationsschicht 521 ist
eine Zwischenschichtisolationsschicht 522 gebildet, um
die Bitleitung 509 und die zwei GND-Leitungen 508a und 508b abzudecken.
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Wie in den 25 und 29 gezeigt,
ist eine Leitung 510 aus einer dotierten Polysiliziumschicht auf
der Zwischenschichtisolationsschicht 522 gebildet. Die
Leitung 510 bildet die untere Elektrode des Kondensators 32 in
der Speicherzelle 35b, zusammen mit einer Leitung 518,
die später
beschrieben wird. Von der Leitung 510 bildet ein stangenförmiger Vorsprungsbereich 528 ein
Gate des p-Kanal Dünnfilmtransistors 24b.
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Die Leitung 510 ist durch
einen Kontakt 506 elektrisch mit dem Invertergate 502a verbunden,
das einen Gateanschluß 503b des
n-Kanal MOS-Transistors 25 aufweist.
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Auf der Zwischenschichtisolationsschicht 522 ist
eine Zwischenschichtisolationsschicht 523 gebildet, um
die Leitung 510 abzudecken.
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Wie in den 26 und 29 gezeigt,
ist auf der Zwischenschichtisolationsschicht 523 eine Leitung 512 aus
dotiertem Polysiliziumfilm gebildet. Die Leitung 512 bildet
eine obere Elektrode des Kondensators 32 in der Speicherzelle 35b,
zusammen mit einer Leitung 519, die später beschrieben wird. Von der Leitung 512 bildet
ein stangenförmiger
Bereich 515 einen Sourceanschluß des p-Kanal Dünnfilmtransistors 24b,
und das Vcc-Potential
wird an den Sourceanschluß 515 angelegt.
Ein Bereich 514, der den stangenförmigen Bereich 515 mit
einem rechteckigen großen
Bereich verbindet, bildet eine Kanalregion des p-Kanal Dünnfilmtransistors 24b.
-
Die Leitung 512 ist durch
einen Kontakt 507 mit dem Invertergate 502b elektrisch
verbunden. Da die Leitungen 510 und 512 den Kondensator 32 bilden
müssen,
ist eine Dicke der Zwischenschichtisolationsschicht 523 bei
einem Bereich dünner als
bei anderen Bereich, der sandwichartig zwischen den Leitungen 510 und 512 eingeschlossen
ist.
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Auf der Zwischenschichtisolationsschicht 523
ist eine Zwischenschichtisolationsschicht 524 gebildet,
um die Leitung 512 abzudecken.
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Wie in den 27 und 29 gezeigt,
ist eine Leitung 518 aus einem Polysiliziumfilm auf der
Zwischenschichtisolationsschicht 524 gebildet. Die Leitung 518 bildet
die untere Elektrode des Kondensators 32 in der Speicherzelle 35b zusammen
mit der oben beschriebenen Leitung 512. Von der Leitung 518 ist
ein stangenförmiger
Bereich 516 der Sourceanschluß des p-Kanal Dünnfilmtransistors 27b,
und das Potential Vcc wird an den Sourceanschluß 516 angelegt. Ein
Bereich 517, der den stangenförmigen Anschluß 516 mit
einem rechteckigen Bereich eines großen Bereichs verbindet, ist
die Kanalregion des p-Kanal Dünnfilmtransistors 27b.
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Die Leitung 518 ist durch
einen Kontakt 511 elektrisch mit der Leitung 510 verbunden.
Da die Leitungen 512 und 518 den Kondensator 32 bilden
müssen,
ist die Dicke der Zwischenschichtisolationsschicht 524 bei
einem Bereich, der zwischen den Leitungen 512 und 518 eingeschlossen
ist, dünner
ausgebildet als bei anderen Bereichen.
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Auf der Zwischenschichtisolationsschicht 524 ist
eine Zwischenschichtisolationsschicht 525 gebildet, um
die Leitung 518 abzudecken.
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Wie in den 28 und 29 gezeigt,
ist eine Leitung 519 aus einer Polysiliziumschicht gebildet. Die
Leitung 519 bildet die obere Elektrode des Kondensators 32 in
der Speicherzelle 35b zusammen mit der oben beschriebenen
Leitung 512. Von der Leitung
519 bildet ein stangenförmiger vorstehender
Bereich 529 den Gateanschluß des p-Kanal Dünnfilmtransistors 27b.
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Die Leitung 519 ist durch
einen Kontakt 513 mit der Leitung 512 elektrisch
verbunden. Da die Leitungen 518 und 519 den Kondensator 32 bilden
müssen,
ist die Dicke der Zwischenschichtisolationsschicht 525 bei
einem Bereich, der zwischen den Leitungen 518 und 519 sandwichartig
eingeschlossen ist, dünner
als bei anderen Bereichen. Auf der Zwischenschichtisolationsschicht 525 ist
eine Zwischenschichtisolationsschicht 526 gebildet, um
die Vcc-Leitung 512 abzudecken.
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Der Betrieb der Speicherzelle 35b gemäß dem dritten
Ausführungsbeispiel
ist gleich dem der Speicherzelle 35 gemäß dem ersten Ausführungsbeispiel,
so daß dieser
nicht erneut beschrieben wird.
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Gemäß dem gegenwärtigen Ausführungsbeispiel
werden p-Kanal Dünnfilmtransistoren 24b und 27b der
mehrgestapelten Schichten anstelle der p-Kanal MOS-Transistoren 24 und 27 in
den Konfigurationen der Inverter 26 und 29 verwendet.
Durch die gestapelten Schichten der p-Kanal Dünnfilmtransistoren wird ein
paralleler gestapelter Plattentypkondensator gebildet. Es ist folglich
nicht mehr notwendig, das Kondensatorelement separat auszubilden, und
der Planarbereich der Besetzung der Speicherzelle kann durch den
Bereich des Kondensatorelements weiter reduziert werden.
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Obwohl die in dem ersten bis dritten
Ausführungsbeispiel
genannten Transfertransistoren n-Kanal MOS-Transistoren sind, sind
die Transistoren nicht auf derartige beschränkt, und andere Transistoren
unterschiedlichen Typs können
verwendet werden.
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Obwohl das Widerstandselement gemäß dem zweiten
Ausführungsbeispiel
durch eine Polysiliziumschicht gebildet wird, ist dies nicht einschränkend, und
andere Materialtypen können
verwendet werden.
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In der Halbleiterspeichervorrichtung
gemäß der Erfindung
wird jeder der ersten und zweiten Inverter durch einen ersten und
zweiten Transistor gebildet, die zueinander entgegengesetzte Leitfähigkeitstypen
sind, und ihr Kondensatorelement wird über den Transfergatetransistor
gebildet. Folglich können
die Transistoren in jedem Inverter durch einen p-Typ Transistor
implementiert werden, der den Ladungsverlust von dem Kondensatorelement
kompensiert, wenn Daten gehalten werden, und einen n-Typ Transistor,
der den L-Pegel Speicherknoten auf GND-Pegel hält. Folglich können die
Inverter in einem einfachen Aufbau mit Transistoren minimaler Größe gemäß Prozeßregeln
gebildet werden, und der Planarbereich der Besetzung der Speicherzelle kann
reduziert werden. Da das Kondensatorelement ferner über dem
Transfergatetransistor gebildet wird, ist es möglich, die Elektroden des Kondensatorelements
zu bilden, das einen großen
Bereich aufweist.
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In der Halbleiterspeichervorrichtung
gemäß der Erfindung
ist vorzugsweise der erste Transistor in jedem der ersten und zweiten
Inverter ein Dünnfilmtransistor.
Da der Dünnfilmtransistor
auf einer oberen Schicht eines Bulk-Transistors gebildet werden kann, der
auf der Oberfläche
des Substrats gebildet ist, kann Platz in Querrichtung der Speicherzelle
eingespart werden, verglichen mit einem Bulk-Transistor, der seitlich angeordnet
ist, und folglich kann der Planbereich der Besetzung der Speicherzelle
weiter reduziert werden. Wenn jeder erste Transistor als ein Dünnfilmtransistor
gebildet wird, kann ferner eine von zwei leitfähigen Wannenregionen weggelassen
werden, und nur eine einzelne Wannenregion ist in der Speicherzelle
ausreichend. Folglich kann ein Planbereich der Besetzung der Speicherzelle
weiter reduziert werden.
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In der Halbleiterspeichervorrichtung
gemäß der Erfindung
wird das Kondensatorelement vorzugsweise gebildet, indem der erste
Transistor des ersten Inverters und der erste Transistors des zweiten
Inverters gestapelt werden. Mit dieser Struktur wird durch mehrere
gestapelte Schichten von Dünnfilmtransistoren
ein gestapelter paralleler Plattentypkondensator gebildet. Folglich
ist es nicht notwendig das Kondensatorelement separat von den Dünnfilmtransistoren
zu bilden.
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In der Halbleiterspeichervorrichtung
gemäß der Erfindung
wird jeder der ersten und zweiten Inverter durch ein Widerstandselement
und einen Transistor gebildet, und das Kondensatorelement wird zwischen
dem Widerstandselement und einem Transfergatetransistor gebildet.
Wenn ein Speicherzelle gebildet ist und der erste und zweite Transistor, die
entgegengesetzte Leitfähigkeitstypen
sind, auf dem Substrat gebildet werden, ist es notwendig zwei leitfähige Wannen
in dem Substrat zu bilden. Da ein Widerstandselement anstelle des
Transistors von einem Leitfähigkeitstyp
verwendet wird, kann eine der zwei leitfähigen Wannenregionen weggelassen
werden, und nur eine einzelne Wannenregion muß in der Speicherzelle gebildet
werden. Folglich kann der Planarbereich der Besetzung der Speicherzelle
weiter reduziert werden. Da das Kondensatorelement zwischen dem
Widerstandselement und dem Transfergatetransistor gebildet ist,
ist darüber
hinaus die Elektrode, die den Kondensator bildet, nicht durch das
Widerstandselement mit dem Transfergatetransistor elektrisch verbunden.
Folglich kann ein Einfluß des
Widerstandselements auf die Elektrode, die die Kapazität bildet,
verhindert werden.
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Obwohl die Erfindung im vorangegangenen im
einzelnen beschrieben und dargestellt worden ist, ist es selbstverständlich,
daß dies
nur beispielhaft geschehen ist, und der Schutzbereich der Erfindung
dadurch nicht eingeschränkt
wird.